CA2177728C - Procede de verrouillage de phase et boucle appliquant ce procede - Google Patents
Procede de verrouillage de phase et boucle appliquant ce procedeInfo
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Abstract
L'invention concerne le verrouillage de la phase d'un signal de sortie (Ys) par rapport à un signal d'entrée (Ye). Un premier signal de correction de fréquence (Yr1) est obtenu par intégration d'un signal représentatif d'un écart de ladite phase par rapport à une référence définie par le signal d'entrée . Puis il coopère avec un deuxième signal de correction de fréquence (Yr2) pour corriger la fréquence d'un oscillateur (VC0) fournissant le signal de sortie. Ce deuxième signal de correction de fréquence est obtenu avec l'aide d'un signal de réglage (Yg) par intégration d'un écart du premier signal de correction de fréquence (Yr1) par rapport à ce signal de réglage. Ce dernier peut lui-même être obtenu par intégration d'un écart de fréquence . L'invention s'applique notamment aux systèmes de télécommunications.
Description
~ 2~ 77728 Procédé (1P verrQ~ l Ane de Dhase et boucle Annl i rnlAnt ce Drocéde .
La présente invention cnncorno notamment une boucle à
verrouillage de phase et elle trouve avanta~t _ L
application dans la réalisation de circuits électroniques intégrés à mode de fonct~ nnn L numérique.
Une telle boucle peut notamment étre utilisée dans un système de télé_ irAtion pour former un signal d'horloge à pArtir d ' un signal de type numérique porteur de données .
10 Pour cela un premier signal d'horloge est formé à partir du signal porteur de données puis ce premler signal d'horloge est appliqué en tant que signal d ' entrée à une boucle verrouillage de phase. Cette dernière fournit en réponse un signal de sortie qui constitue un deuxième signal d'horloge présentant des qualités de forme meilleures que le premier signal d'horloge. Ce deuxième signal d'horloge permet de regénérer en phase le signal porteur de données avant de le transmettre à des circuits de réception.
Une qualité essentielle d ' une telle boucle est que son 20 signal de sortie suive aussi fidèlement que pQRQihle la fréquence et la phase de son signal d'entrée.
Conformément à la figure 1 une boucle à verrouillage de phase connue comporte:
- une entrée E ' pour recevoir un signal d ' entrée alternatif Ye' ~ iniCQAnt une référence de phase, - un comparateur de phase CP ' sensible d ' une part à cette référence de phase d'autre part à la phase d'un signal de sortie alternatif Ys' présentant une fréquence de sortie, ce comparateur fournissant un signal d'écart de phase 30 représentatif d'un écart de phase présenté par le signal de sortie par rapport à la référence de phase, - un intégrateur d ' écart de phase I1 ' recevant et intégrant ce signal d'écart de phase pour fournir un signal de correction de flé~u~l~c~ Yrl ', - et un oscillateur de boucle VCo ' présentant une fL~ue!l-ce propre et recevant le signal de correction de Llé~ut~l-ce. Cet oscillateur fournit le signal de sortie en introduisant, entre la fréquence de sortie ~ n~lPe par le signal de
La présente invention cnncorno notamment une boucle à
verrouillage de phase et elle trouve avanta~t _ L
application dans la réalisation de circuits électroniques intégrés à mode de fonct~ nnn L numérique.
Une telle boucle peut notamment étre utilisée dans un système de télé_ irAtion pour former un signal d'horloge à pArtir d ' un signal de type numérique porteur de données .
10 Pour cela un premier signal d'horloge est formé à partir du signal porteur de données puis ce premler signal d'horloge est appliqué en tant que signal d ' entrée à une boucle verrouillage de phase. Cette dernière fournit en réponse un signal de sortie qui constitue un deuxième signal d'horloge présentant des qualités de forme meilleures que le premier signal d'horloge. Ce deuxième signal d'horloge permet de regénérer en phase le signal porteur de données avant de le transmettre à des circuits de réception.
Une qualité essentielle d ' une telle boucle est que son 20 signal de sortie suive aussi fidèlement que pQRQihle la fréquence et la phase de son signal d'entrée.
Conformément à la figure 1 une boucle à verrouillage de phase connue comporte:
- une entrée E ' pour recevoir un signal d ' entrée alternatif Ye' ~ iniCQAnt une référence de phase, - un comparateur de phase CP ' sensible d ' une part à cette référence de phase d'autre part à la phase d'un signal de sortie alternatif Ys' présentant une fréquence de sortie, ce comparateur fournissant un signal d'écart de phase 30 représentatif d'un écart de phase présenté par le signal de sortie par rapport à la référence de phase, - un intégrateur d ' écart de phase I1 ' recevant et intégrant ce signal d'écart de phase pour fournir un signal de correction de flé~u~l~c~ Yrl ', - et un oscillateur de boucle VCo ' présentant une fL~ue!l-ce propre et recevant le signal de correction de Llé~ut~l-ce. Cet oscillateur fournit le signal de sortie en introduisant, entre la fréquence de sortie ~ n~lPe par le signal de
2 1 77728 correction de fréquence et sa CL~Iuel.~e propre, une différence préæentant un 6ens propre à diminuer l'écart de phase .
Il doit être compris que, comme bien connu, les intégrateurs utilises dans ce domaine technique présentent un gain limité a fréquence nulle, c'est-à-dire qu'ils ne réalisent pas une intégration au sens mathématique du terme, mais plutôt un filtrage éliminant les fréquences hautes.
Le comparateur de phase est par exemple d ' un type 10 décrit dans le livre "Technique des boucles d~asservi, de phase" par Alain Blanchard edité par l ' Ecole Supérieure d'Electricité (Paris) (Chapitre 2) ou dans le livre "Phase locked loops" par Roland E. Best, édité par Mc Graw Hill ( Chapitre 4 ) .
Dans un cas typique il ne peut pas fonctionner à la f réquence commune au signal d ' entrée Ye et au signal de sortie Ys, par exemple 155 MHz. C'est pourquoi cette f réquence est divisée, avant comparaison de phase, par un diviseur D ' ou D ' qui la divise par un nombre entier, Une telle boucle permet de caler exactement la phase du signal de sortie sur la référence de phase à condition notamment que la fréquence propre de l'oscillateur de boucle soit égale à la CLé~ucl.ce d'entrée. Or méme dans le cas où
la fréquence d'entree est une fréquence fixe prédéterminée cette condition est difficile à remplir dans un cadre industriel .
En effet, des oscillateurs fabriqués dans un tel cadre présentent n~Sc~ A i rement une certaine dispersion de leurs caractéristiques, c'est-à-dire notamment de leurs fréquences 30 propres. De plus ces caractéristiques peuvent varier ~vec le temps. Il en résulte que la fréquence propre de l'oscillateur est généralement différente de la CLé~ut:l.ce d'entrée et donc de la fréquence de sortie.
Cet ecart de fréquence doit être . -é par un signal de correction non nul, c ' est-à-dire qu ' un écart de phase résiduel appara~t meme en régime établi. Cet écart de 2 l 77728 .
phase est d ' autant plus grand que 1 ' écart de f réquence est grand .
Dans le but de diminuer cet écart de pha6e résiduel, il est connu d'appliquer à l'oscillateur de boucle un deuxibme signal de correction de ~réquence ~r'2 qui s'ajoute au premier et dont la valeur est fixée lors de la fabrication de la boucle pour compenser l'écart constaté
entre la fréquence propre de l'oscillateur et une fréquence d ' entrae prédéterminée .
L ' écart de phase résiduel est ainsi diminué mais il subsiste, notamment quand la fréquence propre de l'oscillateur varie au cours du temps ou guand la fréquence d ' entrée varie .
La présente invention a notamment pour buts de rlim~nl~r r encore cet écart de phase résiduel et de ~aciliter l'adaptation de la boucle à une variation de la fréquence d ' entrée .
Dans ces buts elle a notamment pour objet un procédé
de verrouillage de la phase d ' un signal de sortie par 20 rapport à un signal d'entrée, procédé dans lequel un premier signal de correction de f réquence est obtenu par intégr~tion d ' un signal ~ s-:..tatif d ' un écart de ladite phase par rapport à une référence de phase définie par le signal d ' entrée puis ce premier signal de correction de f réquences coopère avec un deuxième signal de correction de fréquence pour corriger la fréquence d'un oscillateur fournissant ledit signal de sortie, ce procédé étant caractérise par le fait que le deuxième signal de correction de LL~Ut:IIC~ est obtenu avec l'aide 30 d'un signal de réglage par intégration d'un écart du premier signal de correction de fréquence par rapport à ce signal de réglage .
La figure 1 L~ s~ e une boucle à verrouillage de phase connue et a déjà été décrite.
La figure 2 l~ é~l.l e une boucle à verrouillage de phase selon la présente invention.
Conformément à la figure 2 cette dernière boucle comporte, comme connu en soi, une entrée E recevant un - ~ 21 77728 signal d ' entrée alternatif et plu8 particulierement binaire Ye . La f réquence de ce 6ignal peut atre entachée de f luctuations autour d ' une valeur moyenne constituant une fréquence d'entrée fe. Cette valeur moyenne peut elle-même subir une évolution au cours du temps. Ce signal définit une réf érence de phase .
Un comparateur de phase CP recoit d ' une part le signal d'entrée à travers un diviseur de fréquence De d'autre part un s1gnal de sortie alternatif Ys à travers un diviseur de lO fréquence Ds. Les nombres diviseurs de ces diviseurs de fréquence sont choisis pour r~lmener deux fréquences égales 6ur le compar~teur de phase CP. Le signal de sortie ~s présente une fréquence de sortie fs et un écart de phase ~s par rapport à la réf érence de phase . Le comparateur CP
fournit un signal d'écart de phase Yc lt~Lé~ .Latif de cet écart de phase . Un intégrateur d ' écart de phase Il reçoit et intégre ce signal d ' écart de phase pour fournir un signal de correction de fréquence Yrl ayant la forme d'une tension.
Des moyens de compensation d ' écart de f réguence qui seront 20 décrits plu6 loin fournissent un deuxième signal de correction de fréquence Yr2 ayant lui aussi la forme d'une tension. Enfin un oscillateur de boucle VCO présentant une fréquence propre fo recoit les premier et deuxième signaux de correction de ~réquence et fournit le signal de sortie Ys. Il introduit entre la fréquence de sortie fs et sa fréquence propre une différence croissant avec les premier et deuxième signaux de correction de fréquence et présentant un sens propre à diminuer ledit écart de phase.
Selon la présente invention les moyens de compensation 30 d ' écart de fréquence comportent - des moyens de réglage pour fournir un signal de réglage Yg, - un additionneur A recevant d ' une part le premier signal de correction de f réquence, d ' autre part le signal de réglage et soustrayant ce signal de réglage du premier signal de correction de fréquence pour fournir un signal d ' écart de _ll~atiOn, 2 1 7772~
.
- et un intégrateur de compensation I2 recevant et intégrant le signal d'écart de, -- tion pour fournir le signal de correction de f réquence .
De préf érence, et comme ~ esel~é, lesdits moyens de réglage comportent un comparateur de fréquence Cf recevant d ' une part le signal d ' entrée Ye d ' autre part le signal de sortie Ys. Ce comparateur fournit en réponse un signal d'écart de fréquence ~-:yIés~:lltatif d'un écart de fréquence présent~ par la fréquence de sortie par r~pport à la 10 fréquence d'entrée. Ce signal d'écart de fréquence peut par exemple présenter une valeur nulle lorsque 1 ' éc~rt de fréquence reste dans certaines limites, c'est-à-dire reste inf érieur en valeur absolue à un seuil prédéterminé
dépendant du choix des éléments CP, Il et VCo. Dans cet exemple il peut présenter une valeur - 1 ou une valeur + 1 lorsque 1 ' écart de f réquence sort de ces limites respectivement dans un sens ou dans 1 ' autre . Un intégrateur d'écart de fréquence I3 reçoit et intégre ce signal d'écart de fréquence pour fournir le signal de réglage Yg en faisant 20 varier ce dernier signal dans un sens propre à diminuer ledit écart de fréquence.
Cette structure des moyens de réglage permet, lors du démarrage de la boucle, de compenser d ' éventuel6 écarts entre la fréquence d'entrée et la fréquence propre de 1 ' oscillateur . Au contraire, si le signal de réglage était constant, de tels écarts pourraient empêcher le verrouillage de 1 ' oscillateur de boucle par rapport au signal d ' en`trée .
Il doit être compris que, comme bien connu, les intégrateurs utilises dans ce domaine technique présentent un gain limité a fréquence nulle, c'est-à-dire qu'ils ne réalisent pas une intégration au sens mathématique du terme, mais plutôt un filtrage éliminant les fréquences hautes.
Le comparateur de phase est par exemple d ' un type 10 décrit dans le livre "Technique des boucles d~asservi, de phase" par Alain Blanchard edité par l ' Ecole Supérieure d'Electricité (Paris) (Chapitre 2) ou dans le livre "Phase locked loops" par Roland E. Best, édité par Mc Graw Hill ( Chapitre 4 ) .
Dans un cas typique il ne peut pas fonctionner à la f réquence commune au signal d ' entrée Ye et au signal de sortie Ys, par exemple 155 MHz. C'est pourquoi cette f réquence est divisée, avant comparaison de phase, par un diviseur D ' ou D ' qui la divise par un nombre entier, Une telle boucle permet de caler exactement la phase du signal de sortie sur la référence de phase à condition notamment que la fréquence propre de l'oscillateur de boucle soit égale à la CLé~ucl.ce d'entrée. Or méme dans le cas où
la fréquence d'entree est une fréquence fixe prédéterminée cette condition est difficile à remplir dans un cadre industriel .
En effet, des oscillateurs fabriqués dans un tel cadre présentent n~Sc~ A i rement une certaine dispersion de leurs caractéristiques, c'est-à-dire notamment de leurs fréquences 30 propres. De plus ces caractéristiques peuvent varier ~vec le temps. Il en résulte que la fréquence propre de l'oscillateur est généralement différente de la CLé~ut:l.ce d'entrée et donc de la fréquence de sortie.
Cet ecart de fréquence doit être . -é par un signal de correction non nul, c ' est-à-dire qu ' un écart de phase résiduel appara~t meme en régime établi. Cet écart de 2 l 77728 .
phase est d ' autant plus grand que 1 ' écart de f réquence est grand .
Dans le but de diminuer cet écart de pha6e résiduel, il est connu d'appliquer à l'oscillateur de boucle un deuxibme signal de correction de ~réquence ~r'2 qui s'ajoute au premier et dont la valeur est fixée lors de la fabrication de la boucle pour compenser l'écart constaté
entre la fréquence propre de l'oscillateur et une fréquence d ' entrae prédéterminée .
L ' écart de phase résiduel est ainsi diminué mais il subsiste, notamment quand la fréquence propre de l'oscillateur varie au cours du temps ou guand la fréquence d ' entrée varie .
La présente invention a notamment pour buts de rlim~nl~r r encore cet écart de phase résiduel et de ~aciliter l'adaptation de la boucle à une variation de la fréquence d ' entrée .
Dans ces buts elle a notamment pour objet un procédé
de verrouillage de la phase d ' un signal de sortie par 20 rapport à un signal d'entrée, procédé dans lequel un premier signal de correction de f réquence est obtenu par intégr~tion d ' un signal ~ s-:..tatif d ' un écart de ladite phase par rapport à une référence de phase définie par le signal d ' entrée puis ce premier signal de correction de f réquences coopère avec un deuxième signal de correction de fréquence pour corriger la fréquence d'un oscillateur fournissant ledit signal de sortie, ce procédé étant caractérise par le fait que le deuxième signal de correction de LL~Ut:IIC~ est obtenu avec l'aide 30 d'un signal de réglage par intégration d'un écart du premier signal de correction de fréquence par rapport à ce signal de réglage .
La figure 1 L~ s~ e une boucle à verrouillage de phase connue et a déjà été décrite.
La figure 2 l~ é~l.l e une boucle à verrouillage de phase selon la présente invention.
Conformément à la figure 2 cette dernière boucle comporte, comme connu en soi, une entrée E recevant un - ~ 21 77728 signal d ' entrée alternatif et plu8 particulierement binaire Ye . La f réquence de ce 6ignal peut atre entachée de f luctuations autour d ' une valeur moyenne constituant une fréquence d'entrée fe. Cette valeur moyenne peut elle-même subir une évolution au cours du temps. Ce signal définit une réf érence de phase .
Un comparateur de phase CP recoit d ' une part le signal d'entrée à travers un diviseur de fréquence De d'autre part un s1gnal de sortie alternatif Ys à travers un diviseur de lO fréquence Ds. Les nombres diviseurs de ces diviseurs de fréquence sont choisis pour r~lmener deux fréquences égales 6ur le compar~teur de phase CP. Le signal de sortie ~s présente une fréquence de sortie fs et un écart de phase ~s par rapport à la réf érence de phase . Le comparateur CP
fournit un signal d'écart de phase Yc lt~Lé~ .Latif de cet écart de phase . Un intégrateur d ' écart de phase Il reçoit et intégre ce signal d ' écart de phase pour fournir un signal de correction de fréquence Yrl ayant la forme d'une tension.
Des moyens de compensation d ' écart de f réguence qui seront 20 décrits plu6 loin fournissent un deuxième signal de correction de fréquence Yr2 ayant lui aussi la forme d'une tension. Enfin un oscillateur de boucle VCO présentant une fréquence propre fo recoit les premier et deuxième signaux de correction de ~réquence et fournit le signal de sortie Ys. Il introduit entre la fréquence de sortie fs et sa fréquence propre une différence croissant avec les premier et deuxième signaux de correction de fréquence et présentant un sens propre à diminuer ledit écart de phase.
Selon la présente invention les moyens de compensation 30 d ' écart de fréquence comportent - des moyens de réglage pour fournir un signal de réglage Yg, - un additionneur A recevant d ' une part le premier signal de correction de f réquence, d ' autre part le signal de réglage et soustrayant ce signal de réglage du premier signal de correction de fréquence pour fournir un signal d ' écart de _ll~atiOn, 2 1 7772~
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- et un intégrateur de compensation I2 recevant et intégrant le signal d'écart de, -- tion pour fournir le signal de correction de f réquence .
De préf érence, et comme ~ esel~é, lesdits moyens de réglage comportent un comparateur de fréquence Cf recevant d ' une part le signal d ' entrée Ye d ' autre part le signal de sortie Ys. Ce comparateur fournit en réponse un signal d'écart de fréquence ~-:yIés~:lltatif d'un écart de fréquence présent~ par la fréquence de sortie par r~pport à la 10 fréquence d'entrée. Ce signal d'écart de fréquence peut par exemple présenter une valeur nulle lorsque 1 ' éc~rt de fréquence reste dans certaines limites, c'est-à-dire reste inf érieur en valeur absolue à un seuil prédéterminé
dépendant du choix des éléments CP, Il et VCo. Dans cet exemple il peut présenter une valeur - 1 ou une valeur + 1 lorsque 1 ' écart de f réquence sort de ces limites respectivement dans un sens ou dans 1 ' autre . Un intégrateur d'écart de fréquence I3 reçoit et intégre ce signal d'écart de fréquence pour fournir le signal de réglage Yg en faisant 20 varier ce dernier signal dans un sens propre à diminuer ledit écart de fréquence.
Cette structure des moyens de réglage permet, lors du démarrage de la boucle, de compenser d ' éventuel6 écarts entre la fréquence d'entrée et la fréquence propre de 1 ' oscillateur . Au contraire, si le signal de réglage était constant, de tels écarts pourraient empêcher le verrouillage de 1 ' oscillateur de boucle par rapport au signal d ' en`trée .
Claims (3)
1) Procédé de verrouillage de la phase d'un signal de sortie (Ys) par rapport à un signal d'entrée (Ye), procédé dans lequel un premier signal de correction de fréquence (Yr1) est obtenu par intégration d'un signal représentatif d'un écart de ladite phase par rapport à une référence de phase définie par le signal d'entrée puis ce premier signal de correction de fréquence coopère avec un deuxième signal de correction de fréquence (Yr2) pour corriger la fréquence d'un oscillateur (VC0) fournissant ledit signal de sortie, ce procédé étant caractérisé par le fait que le deuxième signal de correction de fréquence (Yr2) est obtenu avec l'aide d'un signal de réglage (Yg) par intégration d'un écart du premier signal de correction de fréquence (Yr1) par rapport à ce signal de réglage.
2) Boucle à verrouillage de phase comportant:
- une entrée (E) pour recevoir un signal d'entrée alternatif (Ye) présentant une fréquence d'entrée (fe) et définissant une référence de phase, - un comparateur de phase (CP) sensible d'une part à cette référence de phase d'autre part à la phase d'un signal de sortie alternatif Ys présentant une fréquence de sortie (fs), ce comparateur fournissant un signal d'écart de phase (Yc) représentatif d'un écart de phase (.THETA.s) présenté par le signal de sortie par rapport à la référence de phase, - un intégrateur d'écart de phase (I1) recevant et intégrant ce signal d'écart de phase pour fournir un premier signal de correction de fréquence (Yr1), - des moyens de compensation d'écart de fréquence fournissant un deuxième signal de correction de fréquence (Yr2), - et un oscillateur de boucle (VC0) présentant une fréquence propre (fo) et recevant les premier et deuxième signaux de correction de fréquence, cet oscillateur fournissant ledit signal de sortie (Ys) et introduisant entre ladite fréquence de sortie (fs) et sa dite fréquence propre une différence croissant avec lesdits premier et deuxième signaux de correction de fréquence et présentant un sens propre à
diminuer ledit écart de phase, cette boucle étant caractérisée par le fait que lesdits moyens de compensation d'écart de fréquence comportent - des moyens de réglage pour fournir un signal de réglage (Yg), - un additionneur (A) recevant d'une part ledit premier signal de correction de fréquence, d'autre part par ledit signal de réglage et soustrayant ce signal de réglage du premier signal de correction pour fournir un signal d'écart de compensation, - et un intégrateur de compensation (I2) recevant et intégrant le signal d'écart de compensation pour fournir le deuxième signal de correction de fréquence.
- une entrée (E) pour recevoir un signal d'entrée alternatif (Ye) présentant une fréquence d'entrée (fe) et définissant une référence de phase, - un comparateur de phase (CP) sensible d'une part à cette référence de phase d'autre part à la phase d'un signal de sortie alternatif Ys présentant une fréquence de sortie (fs), ce comparateur fournissant un signal d'écart de phase (Yc) représentatif d'un écart de phase (.THETA.s) présenté par le signal de sortie par rapport à la référence de phase, - un intégrateur d'écart de phase (I1) recevant et intégrant ce signal d'écart de phase pour fournir un premier signal de correction de fréquence (Yr1), - des moyens de compensation d'écart de fréquence fournissant un deuxième signal de correction de fréquence (Yr2), - et un oscillateur de boucle (VC0) présentant une fréquence propre (fo) et recevant les premier et deuxième signaux de correction de fréquence, cet oscillateur fournissant ledit signal de sortie (Ys) et introduisant entre ladite fréquence de sortie (fs) et sa dite fréquence propre une différence croissant avec lesdits premier et deuxième signaux de correction de fréquence et présentant un sens propre à
diminuer ledit écart de phase, cette boucle étant caractérisée par le fait que lesdits moyens de compensation d'écart de fréquence comportent - des moyens de réglage pour fournir un signal de réglage (Yg), - un additionneur (A) recevant d'une part ledit premier signal de correction de fréquence, d'autre part par ledit signal de réglage et soustrayant ce signal de réglage du premier signal de correction pour fournir un signal d'écart de compensation, - et un intégrateur de compensation (I2) recevant et intégrant le signal d'écart de compensation pour fournir le deuxième signal de correction de fréquence.
3 ) Boucle selon la revendication 2 caractérisé par le fait que lesdits moyens de réglage comportent :
- un comparateur de fréquence (Cf) sensible d'une part à
ladite fréquence d'entrée (fe) d'autre part à ladite fréquence de sortie (fs) et fournissant en réponse un signal d'écart de fréquence représentatif d'un écart de fréquence présenté par cette fréquence de sortie par rapport à cette fréquence d'entrée, - et un intégrateur d'écart de fréquence (I3) recevant et intégrant ce signal d'écart de fréquence pour fournir ledit signal de réglage (Yg) en faisant varier ce dernier signal dans un sens propre à diminuer ledit écart de fréquence.
- un comparateur de fréquence (Cf) sensible d'une part à
ladite fréquence d'entrée (fe) d'autre part à ladite fréquence de sortie (fs) et fournissant en réponse un signal d'écart de fréquence représentatif d'un écart de fréquence présenté par cette fréquence de sortie par rapport à cette fréquence d'entrée, - et un intégrateur d'écart de fréquence (I3) recevant et intégrant ce signal d'écart de fréquence pour fournir ledit signal de réglage (Yg) en faisant varier ce dernier signal dans un sens propre à diminuer ledit écart de fréquence.
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1996
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