CN100373590C - 形成半导体集成电路布局结构的方法、布局结构及光掩模 - Google Patents

Abstract

本发明涉及在计算机上执行半导体集成电路的布局方法。本发明提出了用于设计半导体集成电路的布局方法，该方法能够抑制构图大小的偏移。分布多个标准胞元(10)以形成具有垂直侧和水平侧的无沟道类型的标准胞元阵列(1)。多个第一临近伪胞元(20)沿着标准胞元阵列的每一个垂直侧而分布，以形成第一临近伪条带(20)，以便第一临近伪胞元的上侧和下侧相互接触，并且以便每一个第一临近伪胞元的左侧或右侧与标准胞元阵列(1)的垂直侧相接触。进而，多个第二临近伪条带沿着标准胞元阵列的每一个水平侧而分布，以形成第二临近伪条带，以便第二临近伪胞元的上侧或下侧与标准胞元阵列(1)的水平侧相接触。

Description

形成半导体集成电路布局结构的方法、布局结构及光掩模

技术领域

本发明涉及在计算机上进行半导体集成电路布局的方法，使用布局方法进行设计的半导体集成电路布局结构，以及用于制造具有布局结构的半导体集成电路的光掩模。

背景技术

为了设计半导体集成电路的布局，标准胞元(cell)方法正随着CAD(计算机辅助设计)工具的进步而逐渐盛行。根据标准胞元方法，设计了多种类型的标准胞元，它们具有电路图，用于实现基本的逻辑功能，诸如门电路和触发器等，并且标准胞元的运算事先经过了校验。这样设计和经过校验的标准胞元被登记入库。用户从库中选择标准胞元，以实现期望的逻辑功能，并且在CAD工具上分布这些胞元，以便能够通过布线将它们相互连接起来，从而设计出了具有期望的逻辑功能的半导体集成电路。

利用现有的技术，一般可以形成多个标准胞元行，每一行是由多个标准胞元形成的。然后，分布的多个标准胞元行之间留有布线沟道，从而形成了二维矩阵的标准胞元(下面称之为“标准胞元阵列”)。不过，最近实现的例如五层或更多个层的多级互连，在不形成布线沟道的情况下就能够实现标准胞元的互连。这样，“无沟道”类型胞元阵列逐渐盛行，其中的标准胞元呈行列形式的二维分布，不存在布线沟道(例如，参见专利文献1)。

下面将其中分布有多个标准胞元以形成标准胞元行的方向称为水平方向。在同一平面上与水平方向垂直的方向，也就是其中分布有多个标准胞元行以形成标准胞元阵列的方向，被称为“垂直方向”。近而，在水平方向上的标准胞元维度被称为“宽度”，并且在垂直方向上的标准胞元维度被称为“高度”。

在专利文献1中公开的形成无沟道类型标准胞元阵列的标准胞元具有相同的高度，或共同高度，以及根据功能的不同具有不同的宽度。根据专利文献1，标准胞元的分布沿着多条平行线，从而形成了具有相同“宽度H”  (在这一应用示例中对应于“高度”)的多个标准胞元行。通过共享电源布线和接地布线，相邻的标准胞元行之间的空间被去除。这样，就形成了无沟道类型标准胞元阵列。

另一方面，随着用于制造半导体集成电路的精细构图的快速进步，处理裕度正变得越来越小。特别是，尽管在以均一密度有相同尺寸构图的区域中可以相对容易地进行处理时，在以较低的均一性分布有构图的区域中以足够的精确度来进行处理非常难。

例如，标准胞元阵列中的部分以较高的密度包括有标准胞元的器件构图，例如，门电路层构图。因此，构图在该区域中以高均一性分布着。不过，与构图在标准胞元阵列内部区域的分布相比，构图在标准胞元阵列外部区域的分布密度要低得多。因此，很难以足够的精确度对标准胞元阵列的最外部分进行器件构图处理。

现在，我们来考虑通过具有掩模构图的掩模层来将暴光光照射到具有阳性光阻材料层的半导体衬底上的情况。在理想的情况下，暴光光根本不照射在掩模构图所投射的区域上。因此，这些区域上的抗蚀层没有被暴光。

不过在实际中，由于暴光光穿过掩模构图之间的空间进行散射，暴光光的部分甚至进入到投射有掩模构图的半导体衬底上的区域上。结果，在该区域中没有被暴光的抗蚀材料被部分暴光了。随着构图尺寸的减小，对抗蚀层的这种非想要的暴光成为严重的问题。

甚至在这种情形下，可以以足够的精确度来处理其构图密度具有高度均一性的区域，例如在标准胞元阵列内部的区域。也就是说，对其构图密度具有高度均一性的区域，可以通过考虑抗蚀构图由于散射光而发生变形来有效地进行掩模构图校正，或者有效地进行光学近似校正(OPC)。另外，暴光条件的优化对于具有较高的构图密度均匀性的区域来说也是有效的。

不过，在标准胞元阵列的最外部，由于暴光光穿过标准胞元阵列外部区域的散射，产生了更大量的非想要的暴光，并且具有较低的构图密度。结果，与标准胞元阵列内部相比，在标准胞元阵列的最外部发生了抗蚀构图的更大变形。

甚至在这种区域中，可以更广泛地校正对应于大的抗蚀构图变形的掩模构图。不过，这种广泛的校正导致所谓的处理裕度的减少。也就是说，它导致了一个问题，即由于在暴光区域上暴光光强度发生偏移、焦点发生偏移，如此等等，抗蚀构图很容易遭受明显的维度偏移。结果，与在标准胞元阵列的内部相比，在标准胞元阵列的最外部以明显较低的精确度形成了抗蚀构图。

为了提高半导体集成电路表面的平坦度，已知有一种技术，其中“伪”构图分布于具有较小构图密度的区域中，也就是在没有器件构图的区域中(参见专利文献2)。伪构图没有为半导体集成电路提供任何逻辑功能。

使用专利文献2中所公开的技术，在CAD工具上创建了两套独立的数据。在第一套数据中，伪构图胞元分布于准备在其上形成半导体集成电路器件结构的整个芯片面积上，其中每一个伪构图胞元具有伪构图。在第二套数据中，诸如活性区域构图、阱构图、门电路构图等用于实现半导体集成电路的逻辑功能的器件构图，分布于同一芯片区域上。接着，通过逻辑合成添加了芯片区域的这两套数据，从而创建了其中分布有器件构图和伪胞元的芯片区域的数据。

注意，在逻辑合成中，删除了与器件构图相重叠的伪胞元。一般地，在芯片区域上经过这种设计，使得伪胞元的分布能够包围器件构图。

[专利文献1]

日本未审专利申请公开2002-313937

[专利文献2]

日本未审专利申请公开2002-9161

发明内容

[本发明要解决的问题]

不过，在日本未审专利申请公开2002-9161所公开的技术中，需要在伪构图和器件构图之间保持一个裕度，以确保它们之间的电气绝缘和解决掩模校准中的错误。因此，在比通过一定的裕度分布有器件构图的区域更大的区域上选取了伪胞元。这一过程导致在器件构图和伪胞元之间存在隙缝。

进而，在伪胞元的布局和器件构图的布局之间没有关系。也就是说，在CAD工具中所使用的其中放置有伪胞元的网格间距和其中放置有器件构图的网格间距之间没有任何关系。因此，对于每一个器件构图而言，在叠加之后所剩的器件构图和伪胞元之间的隙缝大小各不相同。

因此，甚至将日本未审专利申请公开2002-9161中所公开的伪构图分布技术应用于日本未审专利申请公开2002-313937中所公开的标准胞元阵列，在分布于标准胞元阵列最外部的标准胞元和伪胞元之间形成的隙缝也具有可变的大小。

在这种布局中，与没有伪构图的布局相比，尽管构图密度的均一性得到提高，但是这种均一性对于高级精细构图技术来说仍是不够的。因此，现有技术的结合在进行高精确度处理以便将来进一步改进高级精细构图技术这一方面存在困难。

进而，在日本未审专利申请公开2002-9161中所公开的技术中，进行逻辑合成需要大量的计算。因此，进行布局设计需要非常长的时间。

本发明的提出是为了解决上述问题。本发明的一个目标是提出一种布局方法，或者一种在计算机系统上形成半导体集成电路的布局结构的方法，这种方法抑制了精细构图大小的偏移。本发明的另一个目标是提出一种使用布局方法来设计的半导体集成电路的布局结构，以及用于制造具有这种布局结构的半导体集成电路的光掩模。

本发明的进一步目标是提出一种布局方法，用于在短时间内设计半导体集成电路的布局结构，而不需要进行逻辑合成或只需要最低限度的逻辑合成。

[解决问题的方式]

为了解决上述问题，根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法包括：在库中准备具有各个逻辑功能的第一多种类型的标准胞元，第一临近伪胞元，以及第二临近伪胞元。

第一多种类型的标准胞元的每一个包括分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图。第一多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度。在具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中分布的多个层的至少一层中，第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能。第一临近伪胞元具有由第一临近伪胞元框架的上侧和下侧之间的距离所定义的高度，该高度为标准胞元的共同高度的k1倍，其中k1为不小于1的整数。在具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中分布的多个层的至少一层中，第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能。

布局方法还包括：从第一多种类型的标准胞元中选择实现半导体集成电路的逻辑功能所需的第二多种类型的标准胞元；通过以行列方式分布第二多种类型的标准胞元的每一种中的一个或多个，来形成无沟道类型的标准胞元阵列，标准胞元阵列的外围具有垂直侧和水平侧，其中形成的每一个侧与在标准胞元阵列的最外部中分布的标准胞元的框架的各个侧相连。

布局方法进一步包括：通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元来形成第一临近伪条带，以便多个第一临近伪胞元的框架的上侧和下侧相互接触，并且以便第一多个临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧的相应部分相接触；通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元来形成第二临近伪条带，以便多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

这里使用的名词“临近伪构图”表示构图，它形成于其中分布有标准胞元构图的多个层的一个或多个中，并且无助于半导体集成电路的逻辑功能。临近伪构图是在使用用于在同一层中形成标准胞元构图的同一光掩模的半导体衬底上形成的。

名词“无沟道类型标准胞元阵列”表示在垂直方向上紧密分布着多个标准胞元行并且没有在行间形成沟道区域的标准胞元阵列。

在有些情况下，无沟道类型标准胞元阵列是仅由第二多种类型的标准胞元形成的，这种阵列是以行列形式二维分布的，行列之间没有空间。在这种情况下，每一个标准胞元行仅是由标准胞元形成的，它们分布于水平方向上，行间没有形成空间。

另一方面，在有些情况下，至少有些标准胞元行是由一个或多个辅助胞元以及多种类型的标准胞元形成的。辅助胞元填充没有标准胞元分布的空间，并且调整标准胞元行的长度。在这种情况下，形成的无沟道类型标准胞元阵列不仅带有多种类型的标准胞元，而且带有一个或多个类型的辅助胞元，该阵列是以行列方式二维分布的。

因此，当在形成的标准胞元阵列的水平侧中有标准胞元的框架的上侧或下侧分布于标准胞元阵列的最外部中时，水平侧不总是形成有标准胞元的框架的上侧或下侧。标准胞元阵列的水平侧也可以形成有辅助胞元的上侧或者下侧以及标准胞元的框架的各侧。

同样，当在形成的标准胞元阵列的垂直侧中有标准胞元的框架的左侧或右侧时，垂直侧不总是形成有标准胞元的框架的左侧或右侧。标准胞元阵列垂直侧也可以形成有辅助胞元的左侧或者右侧以及标准胞元的框架的各侧。

辅助胞元的示例包括：用于连接标准胞元的电源布线构图的胞元，用于增加电源布线之间的电容量的胞元，等等。

在根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法中，第一临近伪条带和第二临近伪条带是通过沿着标准胞元阵列的垂直侧和水平侧来分布多个第一临近伪胞元和多个第二临近伪胞元而形成的，以便每一个临近伪胞元的框架的各侧之一与标准胞元阵列的侧的相应部分相接触。临近伪胞元的这种分布可以通过使用CAD工具的自动放置/路由功能来执行，该工具还可以用于分布标准胞元。也就是说，该布局方法不需要逻辑合成，从而减少了用于设计布局结构的时间。

沿着标准胞元阵列的垂直侧进行分布的第一临近伪胞元，在优选情况下的高度为标准胞元的共同高度的k1倍，其中k1为不小于1的整数。实际上，第一临近伪胞元的高度在进一步的优选情况下应该等于标准胞元的共同高度。在这种情况下，CAD工具的自动放置/路由功能可以很容易地将多个第一临近伪胞元沿着标准胞元阵列的垂直侧进行分布，以便多个第一临近伪胞元的框架的上侧和下侧相互接触。

近而，由于临近伪胞元的分布使得每一个临近伪胞元的框架的各侧之一与标准胞元阵列各侧的相应部分相接触，因此临近伪胞元沿着标准胞元阵列各侧分布，其间没有形成隙缝。因此，临近伪构图可以以通常不变的位置关系分布在标准胞元阵列的最外部的标准胞元构图附近，该关系类似于在标准胞元阵列内部的临近标准胞元的构图之间的关系。

结果，可以增加在标准胞元阵列最外部的构图密度，使其与标准胞元阵列内部中的密度相同。因此，在标准胞元阵列的整个部分上可以提高构图密度的均一性。进而，还可以改善下面将要讲述的构图规则性。这样，根据本发明的示例性实施例，在半导体衬底上形成通过布局方法而设计的半导体集成电路的布局结构时，第一和第二临近伪条带通过散射暴光光来保持对标准胞元阵列的整个部分的影响基本不变。结果，改善了处理精确度，并且减少了构图尺寸的偏移。

为了改善标准胞元阵列的整个部分上的构图密度的均一性，优选情况下沿着标准胞元阵列的各侧的整个长度来分布临近伪胞元和形成临近伪条带。特别的，优选在沿着其延伸标准胞元阵列的整个高度或者宽度的各侧的整个长度上分布临近伪胞元。更优选的，沿着标准胞元阵列的所有侧来分布临近伪胞元和形成临近伪条带。也就是说，更优选的沿着标准胞元阵列的所有侧的整个长度来形成临近伪条带，从而临近伪条带围绕标准胞元阵列的整个外周。

例如，当标准胞元阵列形成为矩形时，使得垂直侧延伸标准胞元阵列的整个高度，而水平侧延伸标准胞元阵列的整个宽度，优选的沿着标准胞元阵列的垂直侧和水平侧的整个长度分布临近为胞元。不过，在实际的半导体集成电路中，标准胞元阵列可以与其他组件结合起来分布。标准胞元阵列的一些侧或一些侧的一些部分可面对着其他组件的构图。在这种情况下可以实现本发明的目标，甚至没有沿着标准胞元阵列所有侧的整个长度来形成临近伪条带。

标准胞元包括多个层中的标准胞元构图。另一方面，不需要在分布有标准胞元构图的所有各层中来分布临近伪胞元的临近伪构图。在一个或多个需要高精确度处理的层中来分布临近伪构图是充分的。实际上，临近伪构图在优选情况下至少分布于门电路层中。

准备的临近伪胞元应该包括具有合适形状和大小的临近伪构图，以改善构图密度的均一性，并且在优选情况下，当沿着标准胞元阵列的侧来分布多个临近伪胞元时，还可以改善构图的规则性。一般地，为了实现这一目标，可使制作的临近伪构图类似于位于同一层中的标准胞元的构图。

对于门电路层，例如，在许多情况下，标准胞元具有一个或多个在垂直方向上延伸的线型构图。因此，临近伪胞元在优选情况下包括一个或多个在垂直方向上延伸的线型构图。在优选情况下，形成的临近伪构图在垂直方向上的尺寸一般与标准胞元构图的尺寸相同，或者在垂直方向上的尺寸根据布局设计规则要尽可能得大。这种临近伪构图的形成有效地改善了构图密度的均一性和构图的规则性。

注意，本领域公知，根据布局设计规则，构图应该分布于半导体集成电路的布局结构中，以便能够保证构图的连续性和相邻构图间的电气绝缘等。布局设计规则是由用于制造半导体集成电路的处理技术来决定的。在这种情况下，垂直方向中的临近伪构图的尺寸受到布局设计规则的限制，以便在另一临近伪胞元中或在垂直方向上紧邻分布的标准胞元中保证构图之间的电气绝缘。

另一方面，门电路层中形成的临近伪构图在水平方向上的宽度或尺寸在优选情况下要比标准胞元构图的宽度或尺寸大。

一般地，标准胞元的门电路构图的宽度接近于用于制造半导体集成电路的光刻技术所能允许的最小宽度。一般地，对掩模构图执行光学临近校正(OPC)以形成这种精细构图，以便校正在将掩模构图转移到半导体衬底上时发生的构图变形。也就是说，在将CAD工具上的布局数据转换成掩模构图数据时，CAD工具检测尺寸小于临界尺寸的部分，对这些部分需要进行OPC处理，并且执行数据处理以根据一定的OPC规则来校正检测到的部分。这一处理需要大量的计算和时间。进而，该处理增加了掩模数据大小，并且增加了用于制造掩模的时间和成本。

如果临近伪构图在一般情况下具有与标准胞元构图相同的宽度，则也对临近伪构图执行OPC处理。这样，生成掩模构图数据的时间增加了，并且掩模数据尺寸也增加了。因此，在优选情况下制造的临近伪构图的宽度大于标准胞元构图的宽度，或者不小于临界尺寸，以便不对临近伪构图执行OPC处理。因此，减少了掩模数据大小，并且减少了制造掩模的成本和时间。

不过另一方面，如果临近伪构图的宽度做得太大，也就是远远大于标准胞元构图的宽度，则改善构图规则性的效果就会减弱。因此，临近伪构图的宽度在优选情况下应该尽可能得小，只要不小于用于OPC处理的临界尺寸。具体地说，优选情况下宽度约为暴光光波长的两倍长或更小。另外，更为优选的情况下，宽度约为暴光光波长长或更小。

在根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法中，标准胞元构图包括分布于标准胞元框架内部的内部部分和分布于标准胞元框架外部的外部部分；并且执行所述形成标准胞元阵列，以便分布于标准胞元阵列中的每一个标准胞元中的标准胞元构图的外部部分与分布于标准胞元阵列中的邻近标准胞元中的标准胞元构图的内部部分合并。

对于标准胞元，为各层中的构图布局设定了规则，以便可以通过以行列形式分布多个标准胞元来形成无沟道类型标准胞元阵列，以便在标准胞元阵列之间没有隙缝形成，或者以便制作的标准胞元的框架的垂直侧和水平侧能够相互接触。例如，当以相互挨着的行列形式来分布标准胞元，根据布局规则分布于标准胞元中的N阱和P阱构图在二者之间交界处合并。

优选情况下对临近伪胞元也使用相同的布局规则或共同的布局规则。结果，CAD工具的自动放置/路由功能可以很容易地分布临近伪胞元，以便临近伪胞元的侧与标准胞元阵列的相应侧相接触。

也就是说，在根据本发明的示例性实施例的形成布局结构的方法中，优选情况下，库中所准备的每一个标准胞元包括在垂直方向上分布的N阱层中的N阱构图和P阱层中的P阱构图；第一临近伪胞元包括位于N阱层中的第一伪N阱构图和位于P阱层中的第一伪P阱构图；第二临近伪胞元包括位于N阱层中的第二伪N阱构图和位于P阱层中的第二伪P阱构图的至少一个。

形成的第一临近伪条带使得在分布于标准胞元阵列的最外部分中的标准胞元的一个中，位于多个第一临近伪胞元的每一个中的第一伪N阱构图和第一伪P阱构图分别与N阱构图和P阱构图合并；并且形成的第二临近伪条带使得在多个第二临近伪胞元的每一个中的第二伪N阱构图和第二伪P阱构图中有一个与分布于标准胞元阵列的最外部分中的一个或多个标准胞元的N阱构图和P阱构图中的一个合并。

另外还为标准胞元，为布线层中的电源布线构图、位于电源布线构图下的活性区域构图、位于接触层中用于连接电源布线构图和活性区域构图的接触构图等等，设定了布局规则，以便这些构图在邻近的标准胞元之间的交界处相互合并。将同一布局规则应用于临近伪胞元使临近伪胞元能够被容易地沿着标准胞元阵列各侧进行分布，以便每一个临近伪胞元的框架的各侧之一与标准胞元阵列侧的相应部分相接触。

也就是说，在根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法中，库中所准备的每一个标准胞元包括在布线层中分别沿着标准胞元框架的上侧和下侧延伸并且在水平方向上穿过标准胞元框架的一对电源布线构图；以及第二临近伪胞元包括位于布线层中的伪电源布线构图。执行所述形成第二临近伪条带，使得在与分布在标准胞元阵列的最外部分的标准胞元之一相邻分布的多个第二临近伪胞元的每一个中的伪电源布线构图与该标准胞元之一中的该对电源布线构图中的一个合并。另外，在根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法中，优选情况下，库中所准备的每一个标准胞元包括在位于各个电源布线构图下面的活性层中的一对活性区域构图，以及将活性区域构图和各个电源布线构图连接起来的接触层中的接触构图，接触构图沿着标准胞元框架的上侧和下侧分布；第二临近伪胞元包括位于接触层中的伪接触构图。执行所述形成第二临近伪条带，使得在与分布在标准胞元阵列的最外部分的一个或者多个标准胞元相邻分布的多个第二临近伪胞元的每一个中的接触构图与该一个或者多个标准胞元的接触构图合并。

注意到，当标准胞元阵列的侧(沿着该侧分布多个临近伪胞元)形成得仅与标准胞元的侧相连时，沿着标准胞元阵列的侧分布的所有临近伪胞元成为与相应的标准胞元相邻。然而，当标准胞元阵列的侧形成得与标准胞元的侧以及一个或者多个辅助胞元的各侧相连时，一个或者一些临近伪胞元相邻于辅助胞元而不相邻于标准胞元。

不用说，不与标准胞元相邻分布的这些临近伪胞元的伪构图不与标准胞元中的相应构图合并。也就是，紧紧与分布在标准胞元阵列的最外部分中的标准胞元的一个相邻分布的临近伪胞元的每一个中的伪构图与一个或者多个标准胞元中的相应构图合并。

然而，通常的，共同布局规则应用于辅助胞元，并且相邻于辅助胞元的这些临近伪胞元中的伪构图与辅助胞元中的相应构图合并。另外在优选情况下，形成的标准胞元阵列分布的标准胞元使得标准胞元框架的上下各侧与分布于垂直方向上的水平网格线相接触，并且间距等于标准胞元的共同高度；并且形成的第一临近伪条带分布了多个第一临近伪胞元，以便第一临近伪胞元的框架的上下各侧与水平网格线相接触。

一般地，通过让标准胞元的框架的上下各侧与水平网格线相接触，使分布在CAD工具上的标准胞元形成标准胞元阵列。通过让第一临近伪胞元的上下各侧与同一水平网格线相接触，有助于自动的分布。

根据本发明的示例性实施例的半导体集成电路的形成布局结构的方法，在优选情况下进一步包括：在库中准备外部伪胞元。在具有上侧、下侧、左侧和右侧的外部伪胞元框架中分布的多个层中的至少一层中，外部伪胞元包括外部伪构图，它无助于半导体集成电路的逻辑功能，并且它与第一和第二临近伪构图的每一个都不同。该布局方法进一步包括：通过以行列形式分布多个外部伪胞元，在标准胞元阵列和第一和第二临近伪条带的外部形成外部伪区域。

第一多种类型的标准胞元的每一个具有的宽度由单位宽度的m_s倍的标准胞元框架的左侧和右侧之间的距离来定义，其中m_s为不小于1的整数；外部伪胞元具有的高度由标准胞元的共同高度的k_o倍的外部伪胞元框架的上侧和下侧之间的距离来定义，其中k_o为不小于1的整数，并且其宽度由标准胞元的单位宽度的m_o倍的外部伪胞元框架的左侧和右侧之间的距离来定义，其中m_o为不小于1的整数。

沿着标准胞元阵列各侧形成临近伪条带改善了构图密度在小范围内的均一性。结果，减少了光刻处理中的尺寸偏移，并且能够以较高的精确度来形成抗蚀构图。不过，也有单纯地分布临近伪条带而不能有效改善构图密度在大范围内的均一性的情况，例如当在临近伪条带外部的区域中的构图密度较低时。在这种情况下，在使用抗蚀构图作为掩模的蚀刻处理中会发生尺寸变化，结果导致晶体管属性的变化，并且进而导致门电路延迟时间的变化。

根据本发明的示例性实施例，半导体集成电路的形成布局结构的方法进一步在标准胞元阵列和临近伪条带的外部形成了外部伪区域，以改善构图密度在大范围内的均一性。从而，抑制了蚀刻处理中的尺寸变化和门电路延迟时间变化。

而且，优选情况下可以通过分布高度为标准胞元的共同高度的k_o倍和宽度为标准胞元的单位宽度的m_o倍的多个外部伪胞元来形成外部伪区域，其中k_o为不小于1的整数，并且m_o为不小于1的整数。因此，通过使用CAD工具的自动放置/路由功能来分布外部伪胞元，可以形成外部伪区域，而不需要进行逻辑合成。这样，可以在短时间内执行布局设计。

根据用于实现这些目标的本发明的示例性实施例的半导体集成电路的布局结构包括：通过以行列形式来分布具有各个逻辑功能的多种类型的标准胞元的每一种的一个或多个而形成的无沟道类型标准胞元阵列，其中标准胞元阵列的外周具有垂直侧和水平侧；通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元而形成的第一临近伪条带；以及通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元而形成的第二临近伪条带。

多种类型的标准胞元的每一种包括位于分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图，其中多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度；形成的标准胞元阵列的垂直侧和水平侧的每一侧相连于分布于标准胞元阵列的最外部分中的标准胞元的框架的各个侧。在分布于具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中的多个层的至少一层中，每一个第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能，每一个第一临近伪胞元具有的高度由标准胞元的共同高度的k₁倍的第一临近伪胞元框架的上侧和下侧之间的距离来定义，其中k₁为不小于1的整数；在分布于具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中的该多个层的至少一层中，每一个第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能。

形成的每一个第一临近伪条带使得多个第一临近伪胞元的框架的上侧和下侧相互接触，并且使得多个第一临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧中的相应部分相接触；并且形成的每一个第二临近伪条带使得多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

在半导体集成电路的布局结构中，组成半导体集成电路的多层构图分布于用于形成半导体集成电路的芯片区域内。布局结构的设计使用CAD工具，它是用于布局设计的计算机系统。在这一阶段，布局结构被作为在存储设备中存储的逻辑布局结构来实现，该布局结构具有计算机系统可读的数据结构。下一步，根据逻辑布局结构来制造光掩模。然后，使用这些掩模来在具有对应于逻辑布局结构的物理布局结构的半导体衬底上形成半导体集成电路。

因此，根据本发明的半导体集成电路的布局结构是作为存储于存储设备中的逻辑布局结构通过使用CAD工具来实现的，并且也是在半导体衬底上形成的半导体集成电路中作为物理布局结构来实现的。

在根据本发明的示例性实施例的半导体集成电路的布局结构中，通过沿着标准胞元阵列各侧来分布多个第一临近伪胞元和多个第二临近伪胞元而形成了第一和第二临近伪条带，以便每一个临近伪胞元的框架的各侧之一与标准胞元阵列各侧中的相应部分相接触。因此，在标准胞元阵列各侧和临近伪条带之间没有隙缝形成。当在半导体衬底上形成根据本发明的具有示例性布局结构的半导体集成电路时，第一和第二临近伪条带改善了处理精确度。具体地说，构图尺寸的偏移受到抑制，甚至在标准胞元阵列的最外部分。

临近伪条带的临近伪构图分布于其中分布有标准胞元构图的各层的至少一层中。制造的临近伪构图例如一般类似于同一层中的标准胞元的构图。因此，在该层中，整个标准胞元阵列的构图密度的均一性得到改善。进而，构图规则性也得到改善。结果，处理精确度得到有效改善，并且构图尺寸的偏移受到抑制。

在根据本发明的示例性实施例的半导体集成电路的布局结构中，标准胞元阵列中的标准胞元的分布使得标准胞元框架的上侧和下侧与分布于垂直方向上的虚拟水平网格线相接触，其间距等于标准胞元的共同高度；并且每一个第一临近伪条带的形成使得多个第一临近伪胞元的框架的上侧和下侧与虚拟的水平网格线相接触。因此，便于了第一临近伪胞元的自动分布，并且能够在短时间内进行布局结构的设计。

另外，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，布局结构是在半导体衬底上通过使用光学临近校正(OPC)的光刻处理来形成的；在多个层的至少一层中，标准胞元构图包括具有需要进行OPC的尺寸的部分；并且第一和第二临近伪构图具有不需要进行OPC处理的最小尺寸。

也就是说，临近伪构图的最小尺寸不小于进行OPC处理所需要的临界尺寸。通过将临近伪构图的尺寸保持在不需要进行OPC处理的范围内，则掩模数据尺寸以及制造掩模所需的成本和时间的增加受到抑制。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，每一个第一临近伪条带的形成使得多个第二临近伪胞元的框架的左侧和右侧相互接触。因此，便于了第二临近伪胞元的自动分布。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，第一临近伪条带是沿着标准胞元阵列的所有垂直侧而形成的，并且第二临近伪条带是沿着标准胞元阵列的所有水平侧而形成的。因此，在整个标准胞元阵列上，抗蚀构图尺寸的均一性得到进一步改善。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，使用相同临近伪胞元来作为第一和第二临近伪胞元。因此，减少了需要准备的临近伪胞元的类型个数。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，多种类型的标准胞元的每一种的宽度由单位宽度的m_s倍的标准胞元框架的左侧和右侧之间的距离来定义，其中m_s为不小于1的整数；在标准胞元阵列中的标准胞元的分布使得标准胞元框架的左侧和右侧与在水平方向上分布的虚拟垂直网格线相接触，其中间距等于标准胞元的单位宽度。每一个第二临近伪胞元的宽度由标准胞元的单位宽度的m₂倍的第二临近伪胞元框架的左侧和右侧之间的距离来定义，其中m₂为不小于1的整数；并且每一个第二临近伪条带的形成使得第二临近伪胞元的框架的左侧和右侧与虚拟网格线相接触。因此，便于了第二临近伪胞元的自动分布。

制造的标准胞元的单位宽度可以等于或大于其中可以沿着标准胞元阵列内的水平方向来放置多个接触以用于将不同层中的连接构图相互连接起来的间距。另外，制造的标准胞元的单位宽度可以等于或大于其中可以沿着标准胞元阵列内的水平方向来放置多个在垂直方向上的布线的间距。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，优选情况下，第一临近伪胞元具有的宽度为标准胞元的单位宽度的m₁倍，其中m₁为不小于1的整数。因此，便于了第一临近伪胞元的自动分布。

进而，在根据本发明的示例性实施例的半导体集成电路的布局结构中，一般情况下，标准胞元阵列包括至少一种类型的辅助胞元，用于填充其中没有分布着标准胞元的空间。

进而，根据本发明的示例性实施例的半导体集成电路的布局结构在优选情况下除了临近伪条带以外，还包括通过分布多个外部伪胞元而形成的外部伪区域。在分布有临近伪构图的层中，外部伪胞元包括外部伪构图，它无助于半导体集成电路的逻辑功能。外部伪区域改善了在大范围内的构图密度的均一性，并且改善了蚀刻处理中的处理精确度。

根据用于实现该目标的本发明的示例性实施例的光掩模，包括掩模构图，用于通过使用具有波长λ的暴光光在半导体衬底上制造掩模构图的缩小图像，在半导体集成电路的布局结构中形成多个层之一。该布局结构包括：通过以行列形式来分布具有各个逻辑功能的多种类型的标准胞元的每一种的一个或多个而形成的无沟道类型标准胞元阵列，其中标准胞元阵列的外周具有垂直侧和水平侧；通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元而形成的第一临近伪条带；以及通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元而形成的第二临近伪条带。

多种类型的标准胞元的每一种包括位于分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图，其中多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度；形成的标准胞元阵列的垂直侧和水平侧的每一侧相连于分布于标准胞元阵列的最外部分中的标准胞元的框架的各个侧。

在分布于具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中的多个层的至少一层中，每一个第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能，每一个第一临近伪胞元具有的高度由标准胞元的共同高度的k₁倍的第一临近伪胞元框架的上侧和下侧之间的距离来定义，其中k₁为不小于1的整数；在分布于具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中的该多个层的至少一层中，每一个第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能。

形成的每一个第一临近伪条带使得多个第一临近伪胞元的框架的上侧和下侧相互接触，并且使得多个第一临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧中的相应部分相接触；并且形成的每一个第二临近伪条带使得多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

当在半导体衬底上形成标准胞元阵列的构图时，使用根据本发明的示例性实施例的光掩模能够以一定的精确度将掩模构图转移到半导体衬底上，并且能够形成具有减少的尺寸偏移的抗蚀构图。也就是说，由于第一和第二临近伪条带是沿着标准胞元阵列各侧而形成的，以便每一个临近伪胞元的框架的各侧之一与标准胞元阵列的各侧中的相应部分相接触，因此在标准胞元阵列的侧和临近伪胞元之间没有形成隙缝。结果，构图密度的均一性得到改善，甚至是在标准胞元阵列的最外部分。因此，光刻处理的精确度得到改善，并且抗蚀构图中的尺寸偏移受到抑制。

换句话说，使用根据本发明的示例性实施例的光掩模抑制了抗蚀构图的尺寸偏移，并且能够制造在诸如门电路延迟时间等属性方面具有较小变化的半导体集成电路。

另外，在根据本发明的示例性实施例的光掩模中，优选情况下，对用于在布局结构中形成标准胞元阵列的掩模构图的第一部分执行光学临近校正(OPC)，但是对用于在布局结构中形成第一和第二临近伪条带的掩模构图的第二部分没有执行光学临近校正(OPC)，

在该实施例中，对用于形成标准胞元阵列构图的掩模构图执行OPC。另一方面，对用于形成第一和第二临近伪条带构图的掩模构图没有执行OPC。因此，抑制了掩模数据大小的增加，并且减小了用于制造光掩模的成本和时间。

在根据本发明的示例性实施例的实际的光掩模中，优选情况下，λ不大于248nm；并且在第一部分中，对用于形成标准胞元构图的其尺寸小于临界尺寸的部分的掩模构图的第三部分执行OPC，其中临界尺寸小于λ。

另外，在根据本发明的示例性实施例的实际的光掩模中，优选情况下，第一和第二临近伪构图的最小尺寸不大于2×λ。

进而，在根据本发明的示例性实施例的光掩模中，优选情况下，布局结构中除了标准胞元阵列和临近伪条带以外，还包括通过在标准胞元阵列和第一、第二临近伪条带的外部分布多个外部伪胞元而形成的外部伪区域。因此，在使用了抗蚀构图蚀刻处理中，尺寸偏移受到了抑制，其中蚀刻处理是使用光掩模通过光刻处理而形成的。

[优势]

本发明提供了：能够在计算机上在短时间内形成半导体电路的布局结构的方法；由该布局方法所设计的半导体集成电路的布局结构，它能够以较高的尺寸精确度形成于半导体衬底上，从而抑制了构图尺寸的偏移；以及光掩模，用于在半导体衬底上形成具有该布局结构的半导体集成电路。

附图说明

图1示出了根据本发明的半导体集成电路布局结构示例。

图2为示意图，示出了若干个根据功能和驱动能力所分类的标准胞元示例。

图3示出了其反相器功能具有单位驱动能力的标准胞元的构图布局示例。

图4示出了其反相器功能具有两倍单位驱动能力的标准胞元的构图布局示例。

图5示出了其反相器功能具有四倍单位驱动能力的标准胞元的构图布局示例。

图6示出了如图1所示的第一临近伪胞元的构图布局示例。

图7示出了如图1所示的第二临近伪胞元的构图布局示例。

图8示出了使用不同尺寸的临近伪胞元的半导体集成电路的布局结构示例。

图9示出了使用不同尺寸的临近伪胞元的半导体集成电路的另一个布局结构示例。

图10示出了使用不同尺寸的临近伪胞元的半导体集成电路的又一个布局结构示例。

图11示出了根据本发明的半导体集成电路的布局结构示例的一部分。

图12为流程图，示出了根据本发明的示例性实施例的半导体集成电路的布局方法。

图13示出了CAD工具上的网格线，这些网格线叠加在如图11所示的布局结构上。

图14示出了根据如图11所示的半导体集成电路的示例性布局结构所生成的光掩模示例。

图15示出了用于估计对构图尺寸变化的抑制效应的临近伪胞元A的构图布局。

图16示出了用于估计对构图尺寸变化的抑制效应的临近伪胞元B的构图布局。

图17示出了用于估计对构图尺寸变化的抑制效应的临近伪胞元C的构图布局。

图18示出了半导体集成电路的布局结构示例，在该结构中形成的临近伪条带沿着带有缝隙的标准胞元阵列的各侧。

图19示出了半导体集成电路的布局结构示例，在该结构中分布的临近伪胞元的高度小于标准胞元的共同高度，以便使临近伪胞元的各侧与标准胞元阵列的垂直侧相接触。

图20为图形，示出了由处理性能指数Cp所表示的门电路构图尺寸变化与沿着标准胞元阵列的垂直侧所分布的临近伪胞元的高度的关系的估计结果。

图21示出了半导体集成电路的布局结构示例，在该布局结构中外部伪胞元分布于第一和第二临近伪条带的外部。

图22为流程图，示出了半导体集成电路的布局方法示例，其中分布有外部伪胞元，以及标准胞元和临近伪胞元。

图23为功能框图，示出了用于执行根据图22所示流程图的处理的布局设计系统示例。

图24示出了半导体集成电路的布局结构示例的一部分，其中在第一和第二临近伪条带的外部分布有外部伪胞元，其高度为标准胞元共同高度的k1倍，其宽度为标准胞元的单位宽度的m1倍。

图25为流程图，示出了用于设计如图24所示的半导体集成电路的布局结构的布局方法示例。

图26为示意图，示出了具有在“L”形状中形成的标准胞元阵列的半导体集成电路的布局结构示例。

图27为示意图，示出了具有在“L”形状中形成的标准胞元阵列的半导体集成电路的另一个布局结构示例。

[附图标记]

1                 标准胞元阵列

10                标准胞元

11                框架

1l1a              P+活性区域

111b              N+活性区域

112               门电路构图

113a，113b，113c  接触构图

114a              正电源布线构图

114b              地电源布线构图

114c              内部布线构图

115               N阱构图

2                 第一临近伪条带

20                第一临近伪胞元

21                框架

211a              P+活性区域

211b              N+活性区域

212               门电路构图

213a，213b        接触构图

214a              正电源布线构图

214b              电源布线构图

215               N阱构图

3                 第二临近伪条带

30                第二临近伪胞元

31                框架

311b              N+活性区域

312               门电路构图

313a，313b        接触构图

314a              正电源布线构图

314b              地电源布线构图

315               N阱构图

40                辅助胞元

5                 光掩模

6                 外部伪区域

6’               外部伪区域

60                外部伪胞元

64                外部伪胞元

7                 禁区

100               宏胞元

具体实施方式

现在参考附图来讲述根据本发明的示例性实施例。

图1示出了根据本发明的半导体集成电路的布局结构示例。

图1示出的布局结构包括标准胞元阵列1，沿着标准胞元阵列垂直侧的第一临近伪条带2，以及沿着标准胞元阵列水平侧的第二临近伪条带3。以行列形式分布的多个标准胞元10形成了标准胞元阵列1。分布的多个第一临近伪胞元20形成了第一临近伪条带2，并且分布的多个第二临近伪胞元30形成了第二临近伪条带3。

每一个标准胞元10具有线路构图(标准胞元构图)，并且具有诸如门电路和触发器等基本的逻辑功能。标准胞元10已经设计完成，并且其功能已经事先被校验。另一方面，每一个第一和第二临近伪胞元20和30具有“伪”构图(临近伪构图)，但是不具有逻辑功能。换句话说，临近伪构图无助于半导体集成电路的逻辑功能。

用户使用CAD工具来设计这种布局结构，该工具是一种用于设计布局结构的计算机系统。在这一步中，布局结构被创建成逻辑布局结构，它具有数据结构，能够被计算机系统所读取，并且能够被存储在存储设备中。接下来，根据逻辑布局结构来生成用于照相平版印刷处理的掩模。然后，使用掩模，在半导体衬底上形成具有对应于逻辑布局结构的物理布局结构的半导体集成电路。

半导体集成电路的物理布局结构具有多层结构。也就是说，诸如活性层、门电路层、布线层等多个层被堆叠于半导体衬底上。因此，存储于存储设备中的逻辑布局结构数据还包括多个数据集，每一个数据集对应于单层构图数据集。

在形成掩模时，通过在计算机上进行处理，将包括多个数据集的逻辑布局结构数据分隔成多个数据集，每一个数据集对应于单层结构数据。并且生成了用于在半导体衬底上形成相应各层的物理构图的多个掩模。也就是说，形成了一组掩模，其中每一个掩模都具有掩模构图，它对应于逻辑布局结构中特定层的逻辑构图，并且被用来在半导体衬底上形成相应层的物理构图。

例如，使用铬作为掩模材料层，在石英玻璃衬底的表面上形成掩模构图。

在用于实现标准胞元的逻辑功能的多个层中，每一个标准胞元10都具有构图(标准胞元构图)。图1示出了以行列形式排列的多个类型的标准胞元10形成的标准胞元阵列1。在标准胞元构图中的至少一个层中，每一个第一和第二临近伪胞元20和30都具有构图。多个第一和第二临近伪胞元20和30沿着标准胞元阵列1的上侧、下侧、左侧和右侧排列，由此形成了第一临近伪条带2和第二临近伪条带3。

图2示出了用于每一个功能和驱动能力的标准胞元的类型表。

图2示出了由四种功能和三种驱动能力水平组合而成的标准胞元10的总共十二种类型。功能A表示反相器功能，功能B表示缓冲功能，功能C表示XOR门电路功能，并且功能D表示NOR门电路功能。标准胞元的其他功能包括：NAND门电路功能；锁存器功能；计数器功能；多路器功能等。每一个标准胞元10具有相同的高度，或者共同高度，并且具有对应于驱动能力的宽度。

接下来讲述每一个标准胞元内部的构图布局。

图3至5示出了在带有反相器功能的三种类型的标准胞元的多个层中的构图布局。三种类型的标准胞元具有与反相器相同的功能，但是驱动能力各不相同，并且因此，宽度也各不相同。也就是说，图3中所示的标准胞元具有单位驱动能力。图4中所示的标准胞元具有两倍的单位驱动能力。图5中所示的标准胞元具有四倍的单位驱动能力。

图3至5中所示的构图布局包括多个层中的构图。用户在CAD工具上将这些构图布局中所示的标准胞元和其他组件组合起来，由此形成了逻辑布局结构。然后，如上所述，基于逻辑布局结构，通过使用掩模，在半导体衬底上形成了半导体集成电路的物理布局结构。

也就是说，图3至5中所示的每一个构图布局示出了形成于半导体衬底上的半导体集成电路的一部分物理布局结构中的多个层中的构图布局，以及形成于CAD工具上的逻辑布局结构。在具体说明中示出的其他构图布局也示出了物理布局以及逻辑布局。

需要注意的是，由于处理精度的局限，物理布局结构中的尺寸并不总是完全地与相应的逻辑布局结构中的尺寸相同。另外，在有些情况下故意使物理布局结构中的尺寸与逻辑布局结构中的尺寸不相同。例如，在门电路构图的形成过程中执行所谓的“去边(trim)”程序，其中在通过使用抗蚀构图作为掩模对导体材料层进行蚀刻之前，通过照相平版印刷处理形成的抗蚀构图的尺寸通过暴光于氧等离子体中而得到减少或清除。

如果没有相反的讲述，则在具体说明中所指的布局结构中的构图的具体尺寸就是逻辑布局结构中的尺寸。

图3至5中所示的每一个标准胞元10具有分布于框架11中的两个活性层构图和门电路层构图，框架11的上侧为11a，下侧为11b，左侧为11c，并且右侧为11d。也就是说，标准胞元包括沿着垂直方向分布的P+活性层111a中的区域的构图(P+活性区域构图)和N+活性层111b中的区域的构图(N+活性区域构图)，以及在垂直方向延伸并与活性区域构图111a和111b相重叠的门电路层中的构图(门电路构图)112。

在如图所示的标准胞元中，标准胞元的高度是由框架11的上侧和下侧之间的距离定义的，并且标准胞元的宽度是由框架11的左侧11c和右侧11d之间的距离定义的。如上所述，图3至5中所示的标准胞元具有共同高度。

进而，图3至5中所示的每一个标准胞元10具有N阱构图115。需要注意的是，在形成于半导体衬底上的半导体集成电路中，P阱构图是在除了N阱构图115的区域之外的区域中的半导体衬底上形成的。

通过对图3至5中所示的N阱构图数据进行数据反相，可以创建用于在半导体衬底上形成P阱层的掩模构图数据。因此，不需要在设计于CAD工具上的逻辑布局结构中创建P阱构图数据。不过，甚至在这种情况下，布局的设计仍然基于P阱构图是根据反相的N阱构图数据来形成的这一假设。

因此可以认为，图3至5中所示的每一个逻辑布局结构在除了N阱构图的区域之外的区域中具有P阱构图。在图3至5中所示的每一个布局结构中，所示的N阱构图115和未示出的P阱构图沿着垂直方向分布。需要注意的是，N阱构图115和未示出的P阱构图形成于标准胞元10的整个宽度之上。

在形成于半导体衬底上的半导体集成电路中，覆盖活性区域构图的门电路层构图形成了MOSFET。更为确切地说，在每一个标准胞元的上部分上，门电路层构图112分布于N阱构图115之内的P+活性区域构图111a上，由此形成了P沟道MOSFET。进而，在每一个标准胞元的下部分上，门电路层构图112分布于未示出的P阱构图之内的N+活性区域构图112b上，由此形成了N沟道MOSFET。因此，图3至5中所示的标准胞元的每一个反相器包括一对N沟道MOSFET和P沟道MOSFET。

每一个MOSFET的门电路长度是由覆盖活性区域构图的门电路构图的宽度(在水平方向上)所决定的。在存储于存储器件中的逻辑布局结构中，图中所示的每一个标准胞元10包括P沟道MOSFET和N沟道MOSFET，每一个标准胞元具有相同的门电路长度。也就是说，在图3至5中所示的每一个标准胞元中，形成的重叠P+活性区域构图111a和N+活性区域构图111b的门电路构图112具有相同的宽度(图中的宽度L1～L3)。

在用于0.13μm代的半导体集成电路的标准胞元中，例如，门电路构图L1～L3的宽度为0.12μm。需要注意的是，当在半导体衬底上形成门电路层的物理构图时，需要有能够抑制尺寸变化的较高精确度，以用于抑制晶体管属性的变化。

另一方面，重叠活性区域构图111a和111b的门电路构图112的长度(在垂直方向上)决定了晶体管的驱动能力。图4中所示的标准胞元包括两个门电路构图，图5中所示的标准胞元包括四个门电路构图，而图3中所示的标准胞元仅包括一个门电路构图。在图4和5中所示的标准胞元中，两个和四个门电路构图平行地相互连接。相应地，图4和5中所示的标准胞元的MOSFET的大小分别是图3中所示的标准胞元的MOSFET的驱动能力的两倍和四倍。

图3至5中所示的每一个标准胞元10还包括堆叠于活性区域构图111a和111b以及门电路构图112之上的接触层中的接触构图113c。每一个标准胞元10进一步包括堆叠于接触构图113c之上的布线层中的内部布线构图114c。

在形成于半导体衬底上的半导体集成电路中，每一个MOSFET的电极通过接触构图113c与内部布线构图114c电气连接，从而使标准胞元10具有反相器的功能。

进而，图3至5中所示的每一个标准胞元10包括沿着框架11的上侧和下侧分布的接触层中的接触构图和布线层中的电源布线构图。

电源布线构图包括正电源布线(Vdd)构图114a和地电源布线(GND)构图114b。正电源布线构图沿着其中心线与上侧11a相匹配的框架11的上侧11a延伸，并且在水平方向上穿过框架11。地电源布线构图114b沿着其中心线与下侧11b相匹配的框架11的下侧11b延伸，并且在水平方向上穿过框架11。也就是说，在标准胞元10的整个宽度上，正电源布线构图114a和地电源布线构图114b在水平方向上分别沿着上侧11a和下侧11b延伸。

进而，标准胞元10包括位于正电源布线构图114a下面的未示出的N+活性区域构图，以及位于地电源布线构图114b下面的未示出的P+活性区域构图。

沿着框架11的上侧和下侧形成的接触构图包括沿着框架11的上侧11a形成的接触构图113a，以及沿着框架11的下侧11b形成的接触构图113b。这些接触构图是间距沿着水平方向以预定的间距形成的(见图3至5)。

在形成于半导体衬底上的半导体集成电路中，通过依次堆叠的N+活性区域、接触113a和正电源布线114a，将正电源电压施加于N阱区域。进而，通过依次堆叠的P+活性区域、接触113b和地电源布线114b，将P阱区域接地。

图3至5中所示的每一个标准胞元的宽度是“单位宽度”的m倍，其中m是不小于1的整数。确切地说，单位宽度就是间距，以该间距，接触构图113沿着框架11的上侧和下侧分布。也就是说，图3中所示的具有单位驱动能力的标准胞元10的宽度是单位宽度的三倍。图4中所示的具有两倍单位驱动能力的标准胞元10的宽度是单位宽度的四倍。并且图5中所示的具有四倍单位驱动能力的标准胞元10的宽度是单位宽度的六倍。

标准胞元所使用的单位宽度并不局限于上述的一种。例如，其上分布有垂直布线(信号布线)构图的间距也可以用作单位宽度，在间距上分布的垂直布线用于将标准胞元阵列中的标准胞元连接起来。

在用于0.13μm代的半导体集成电路的标准胞元中，标准胞元的共同高度和单位宽度可以分别是，例如，3.2μm和0.42μm。

进而，用于在CAD工具上进行布局的参考点的原点“O”是由图中所示的每一个标准胞元10决定的。

标准胞元10中的构图包括分布于框架11内部的内部部分和分布于框架11外部的外部部分。构图的内部部分包括：活性区域构图111a和111b；门电路构图112；接触构图113c；内部布线构图114c；在框架11内部沿着上侧11a和下侧11b分布的接触构图113a和113b的部分；在框架11内部的电源布线构图114a和114b的部分；在框架11内部的电源布线构图114a和114b下面分布的活性区域构图的部分；以及在框架11内部的N阱构图115的部分。另一方面，外部部分包括：框架11外部的接触构图113a和113b的部分；在框架11外部的电源布线构图114a和114b的部分；在框架11外部的电源布线构图114a和114b下面的活性区域构图的部分；以及在框架11外部的N阱构图115的部分。

在这些构图中，分布于框架之内的活性区域构图111a和111b，门电路构图112，接触构图113c以及内部布线构图114c根据每一个标准胞元的功能和驱动能力而变化。

另一方面，沿着框架11的上侧和下侧所分布的电源布线构图114a和114b、接触构图113a和113b、以及位于电源布线构图114a和114b下面的未示出的N+活性区域构图和P+活性区域构图，都是根据共同的分布规则来决定的，而与标准胞元的功能无关。

也就是说，在标准胞元10的整个宽度上，电源布线构图114a和114b在水平方向上沿着上侧和下侧延伸。位于电源布线构图下面的未示出的N+活性区域构图和P+活性区域构图也在标准胞元10的整个宽度之上延伸，其方式与电源布线构图的相同。另外，位于电源布线构图和活性区域构图之间的接触构图113a和113b是以预定的间距沿着标准胞元10的上侧和下侧分布。进而，N阱构图115和未示出的P阱构图根据同样的规则沿着垂直方向在标准胞元中分布，而与标准胞元的功能无关。

结果，以行列形式来分布预定个数的标准胞元10，同时没有在标准胞元之间形成隙缝，从而形成了标准胞元阵列1。

如上所述，电源布线构图114a和114b、接触构图113a和113b、以及位于电源布线构图114a和114b、N阱构图115和未示出的P阱构图下面的未示出的N+活性区域构图和P+活性区域构图的排列是根据同样的规则来分布的，而与标准胞元10的功能无关。因此，当通过以行列形式分布任何预定个数的标准胞元来形成标准胞元阵列1以便这些框架的各侧相互接触时，每一层中的标准胞元的这些构图就相互合并。下面参考附图，来详细讲述这些构图的合并。

需要注意的是，图3至5中所示的标准胞元10的框架11用于在CAD工具上设计标准胞元10。进而，框架11用于设计具有标准胞元阵列1的半导体集成电路的分布结构。也就是说，CAD工具分布带有一定高度(框架11的上侧11a和下侧11b之间的距离)和宽度(框架11的左侧11c和右侧11d之间的距离)的标准胞元10，其中高度和宽度作为参考用于形成标准胞元阵列1。

当形成如此设计的布局结构时，不会根据框架11在半导体衬底上形成任何物理结构。也就是说，框架11是虚拟的。下面讨论的临近伪胞元的框架等类似物也是虚拟的。

在分布设计中，预先在库注册多种类型的标准胞元10。在CAD工具上，用户选择和分布需要用于实现半导体集成电路的预定逻辑功能的标准胞元。由于标准胞元10的构图具有位于框架外部的外部部分，因此简单地通过将标准胞元10甚至分布在标准胞元阵列的最外部分，用户就可以形成标准胞元阵列。

例如，在标准胞元阵列中，通过只分布标准胞元10，形成了在水平方向上在标准胞元阵列的整个宽度上延伸的电源布线构图，以及形成了以预定的间距分布的用于将电源供应到N阱构图和P阱构图的多个接触构图。

进而，在标准胞元阵列1之内，标准胞元的构图的外部部分与标准胞元的邻近胞元的构图的内部部分结合起来。因此，标准胞元10的分布可以使框架的上侧、下侧、左侧和右侧相互接触，而在它们之间不会形成隙缝。

在图3至5中示出的示例标准胞元10中，形成的位于电源布线构图114a和114b下面的未示出的活性区域构图分别具有与电源布线构图114a和114b相同的形状。不过，形成的活性区域构图可以具有任何形状，只要电源构图和活性区域构图相互重叠，以便可以通过接触构图113a和113b将电源供应到阱。

在图3至5中所示的示例标准胞元10中，接触构图113a和113b沿着框架11的上侧11a和下侧11b在水平方向上以预定的间距来分布。不过，接触构图也可以以各种不同的方式分布。

例如，可以在标准胞元10的框架11的四个拐角上分布接触构图，而不论它们的宽度如何。在这种情况下，沿着上侧11a和下侧11b形成的接触构图113a和113b不是在水平方向上以恒定不变的间距分布。不过，即使具有这样的结构，由于标准胞元具有的宽度是单位宽度的m倍，其中m为大于1的整数，因此接触构图113a和113b被置于接触构图可以被放置的一些位置，在水平方向上以单位宽度作为间距来分布。

以这种结构，在优选情况下对位于它们下面的电源布线构图114a和114b和活性区域构图的外部部分进行修改，以便与接触构图113a和113b的外部部分相匹配，从而只通过分布标准胞元就形成了标准胞元阵列。

现在，参考图1来进一步讲述标准胞元阵列的形成。

在图1中显示的示例标准胞元阵列1的结构中，多个标准胞元行分布于垂直方向上，每一个胞元行都是通过在水平方向上分布一个或多个多种类型的标准胞元来形成的。

现在，我们将标准胞元行分成偶数标准胞元行和奇数标准胞元行。在这两种类型的标准胞元行中，一类是通过分布带有与图3至5中所示相同的构图布局的标准胞元来形成的，另一类是通过分布带有对图3至5中所示构图布局进行垂直翻转而得到的构图布局的标准胞元来形成的。在这两种情况下，还可以在水平方向上对标准胞元的构图布局进行翻转。

在图1中所示的示例标准胞元阵列中，例如，当以与图3至5中所示同样的构图布局来分布第一标准胞元行中从顶端起的标准胞元时，第二标准胞元行中从顶端起的标准胞元的分布使用的是对图3至5中所示的构图布局进行垂直翻转而得到的构图布局。同样，其他奇数行中从顶端起的标准胞元的分布使用的构图布局与图3至5中所示的构图布局相同，其他偶数行中从顶端起的标准胞元的分布使用的构图布局是对图3至5中所示的构图布局进行垂直翻转而得到的。

接下来讲述临近伪胞元。图6示出了图1中所示的第一临近伪胞元20的示例构图布局。

图6中所示的示例第一临近伪胞元20包括在具有上侧、下侧、左侧和右侧21a～21d的框架21中分布于垂直方向上的P+活性区域构图211a和N+活性区域构图211b。第一临近伪胞元20进一步包括在垂直方向上延伸的两个门电路构图212，它们分布于水平方向上。

第一临近伪胞元20的活性区域构图211a和211b以及门电路构图212对半导体集成电路的逻辑功能没有贡献。这些构图仅起到“伪”构图的作用。特别地，门电路构图212改善了门电路层的构图密度的均一性。另外，门电路构图212进一步改善了门电路层的构图的规则性。下面将在临近伪胞元中的这些构图称为“第一临近伪构图”。

门电路层212中形成的临近伪构图具有的高度(垂直方向上的尺寸)一般与图3至5中所示的标准胞元10的门电路构图112的高度相同，其具有的宽度(在水平方向上的尺寸)大于标准胞元10的门电路构图112的宽度。

在通过使用波长为248nm的暴光光的照相平版处理而制造的0.13μm代的半导体集成电路中，所设计的第一临近伪胞元中的门电路构图212的最小宽度(图6中所示的宽度L4)可以在例如0.20μm～0.24μm范围内。该宽度通常等于或者略小于暴光光的波长。进而，该宽度通常等于或略小于图3至5中所示的标准胞元中的门电路构图112(L1～L3)的宽度的两倍。

图7示出了图1中所示的第二临近伪胞元30的示例构图布局。

示例第二临近伪胞元30包括带有上侧、下侧、左侧和右侧31a～31d的框架11中的N+活性区域构图311b。进而，第二临近伪胞元30包括在垂直方向上延伸的门电路构图312，以便重叠N+活性区域构图311b。活性区域构图311b和门电路构图312都用作伪构图，并且下面称之为“第二临近伪构图”。

每一个临近伪胞元20和30包括电源布线构图、接触构图和未示出的N+和P+活性区域构图和阱构图，它们的分布所遵循的规则与标准胞元布局的规则相同。

也就是说，临近伪胞元20(30)包括沿着框架的上侧21a(31a)分布的接触构图213a(313a)和正电源布线构图214a(314a)，以及沿着框架的下侧21b(31b)分布的接触构图213b(313b)和地电源布线构图214b(314b)。在临近伪胞元20(30)的整个宽度上，正电源布线构图214a(314a)和地电源布线构图214b(314b)在水平方向上延伸。

进而，临近伪胞元20(30)包括分别位于正电源布线构图214a(314a)和地电源布线构图214b(314b)下面的未示出的N+活性区域构图和未示出的P+活性区域构图。N+活性区域构图和P+活性区域构图也在临近伪胞元的整个宽度之上延伸。另一方面，接触构图213a(313a)和213b(313b)在水平方向上以恒定不变的间距分布。

进而，临近伪胞元20(30)包括分布于垂直方向上的N阱构图215(315)和未示出的P阱构图。N阱构图215(315)和P阱构图的形成使得它在临近伪胞元20(30)的整个宽度之上延伸。

与标准胞元的构图情况类似，临近伪胞元20(30)的构图包括分布于框架21(31)内部的内部部分和分布于框架21(31)外部的外部部分。进而，为每一个临近伪胞元20和30确定了原点“O”。

图6中所示的示例第一临近伪胞元20所具有的高度与图3至5中所示的标准胞元10的共同高度相同，并且所具有的宽度是图3至5中所示的标准胞元的单位宽度的四倍。另一方面，图7中所示的示例第二临近伪胞元30可以具有任意高度，并且所具有的宽度是标准胞元的单位宽度的三倍。

位于图6(图7)中所示的示例临近伪胞元中的门电路构图212(312)下面的所有门电路构图212(312)以及活性区域构图211a和211b(311b)都是电气浮动的。不过，门电路构图212(312)可以接地或者通过接触构图和内部布线构图与正电源相连。活性区域构图211a和211b(311b)也可以接地或者通过接触构图和内部布线构图与正电源相连。

沿着图6(图7)中所示的示例临近伪胞元的上侧和下侧分布的未示出的活性区域构图，通过接触构图213a和213b(313a和313b)与沿着相同的上侧和下侧分布的电源布线构图214a和214b(314a和314b)相连。不过，用于将活性区域构图连接到电源布线构图的接触构图可以被省略。

需要注意的是，与标准胞元的构图相同，沿着上侧和下侧21a和21b(31a和31b)分布的电源布线构图、接触构图、活性区域构图的形成可以具有各种不同的形状。

现在，参考图1来讲述有关临近伪条带的形成。

在图1中所示的半导体集成电路的布局结构中，诸如图6所示的多个第一临近伪胞元20沿着标准胞元阵列1的垂直侧1c和1d分布，以形成第一临近伪条带2。多个第一临近伪胞元20沿着标准胞元阵列1的每一个垂直侧1c和1d分布，以便多个第一临近伪胞元20的上侧21a和下侧21b相互接触，并且多个第一临近伪胞元20的每一个的左右21c和右侧21d中的一个与标准胞元阵列1的垂直侧1c和1d中的相应部分相接触。

另一方面，诸如图7所示的多个第二临近伪胞元30沿着标准胞元阵列1的水平侧1a和1b分布，以形成第二临近伪条带3。多个第二临近伪胞元沿着标准胞元阵列1的每一个水平侧1a和1b分布，以便多个第二临近伪胞元30的框架的左侧31c和右侧31d相互接触，并且多个第二临近伪胞元30的每一个的上侧31a或下侧31b中的一个与标准胞元阵列1的水平侧1a和1b中的相应部分相接触。

在图1中所示的半导体集成电路的布局结构中，形成的第一临近伪条带2和第二临近伪条带3与标准胞元阵列1的各侧相接触。在标准胞元阵列1的外围与形成了第一和第二临近伪条带2和3的第一和第二临近伪胞元20和30之间，没有形成隙缝。

分布第一临近伪胞元20以形成带有诸如图6所示的布局构图和经过垂直翻转的布局构图的交替性布局构图的第一临近伪条带2的方式与形成标准胞元阵列1的标准胞元10的方式相同。例如，从顶端起的第一和随后的奇数胞元分布具有图6中所示的构图布局，并且从顶端起的第二和随后的偶数胞元分布具有经过垂直翻转的构图布局。

类似地，根据分布于标准胞元阵列1的最下行或最上行的标准胞元10的布局构图的方向，第二临近伪条带3中的第二临近伪胞元30的分布也可以带有垂直翻转的构图布局。

例如，当标准胞元阵列1的最上行是由分布有如图3至5所示的构图布局的标准胞元10形成时，第二临近伪胞元30沿着带有诸如图7所示构图布局的经过垂直翻转的构图布局的标准胞元阵列1的上侧分布。另一方面，当标准胞元阵列1的最下行是由分布有垂直翻转的构图布局的标准胞元10形成时，第二临近伪胞元30沿着带有诸如图7所示的构图布局的标准胞元阵列1的下侧分布。

在一些情况下，与标准胞元10的方式相同，第一临近伪胞元20和第二临近伪胞元30的分布具有水平翻转以及垂直翻转的构图布局。

接下来，讲述与图1中所示的布局结构不同的半导体集成电路的一些布局结构。下面讲述的布局结构也属于根据本发明的半导体集成电路的布局结构，并且在下面的讲述中相同的组件仍然用相同的标号来表示。

图8至10示出了带有不同的框架尺寸的临近伪胞元的示例布局结构。

在图8中所示的半导体集成电路的布局结构中，第一临近伪胞元20的高度等于标准胞元10的共同高度，宽度任意。并且第二临近伪胞元30的高度任意，宽度是标准胞元10(见图3)的单元宽度的m倍，其中m为不小于1的整数。

在图9中所示的半导体集成电路的布局结构中，第一临近伪胞元20的高度等于标准胞元10的共同高度的两倍，宽度是标准胞元10的单元宽度的m倍，其中m为不小于1的整数。并且第二临近伪胞元30的高度是任意的，宽度是标准胞元10的单元宽度的m倍，其中m为不小于1的整数。

在这种情况下，例如，具有下列结构的胞元可以用作第一临近伪胞元，其中类似于图6所示的胞元的布局构图和其垂直翻转的布局构图分布在垂直方向上。这样的临近伪胞元包括总共三个电源布线构图，也就是两个正电源布线构图和一个地电源布线构图，或者一个正电源布线构图和两个地电源布线构图，它们交替地分布于垂直方向上，以便在临近伪胞元的整个宽度之上延伸。活性区域构图分布于每一个电源布线构图的下面，以便在临近伪胞元的整个宽度之上延伸。进而，分布的接触构图在水平方向上以固定的间距重叠每一个电源布线构图。

当在垂直方向上分布以便形成标准胞元阵列的标准胞元行的个数为奇数时，多个高度是标准胞元的共同高度的两倍的第一临近伪胞元与至少一个高度是与诸如图6所示的标准胞元的高度相同的临近伪胞元的组合形成了第一临近伪条带2。

在图10中所示的半导体集成电路的布局结构中，第一临近伪胞元20和第二临近伪胞元30的高度与标准胞元10的相同，宽度是标准胞元10的单元宽度的m倍，其中m为不小于1的整数。在这种情况下，第一临近伪胞元20和第二临近伪胞元30可以具有相同的临近伪构图。也就是说，第一和第二临近伪胞元20和30可以是具有相同框架尺寸并且具有同样的临近伪构图的同一类型。从而，可以减少库中所准备的胞元类型的数目。

进而，图10中所示的标准胞元阵列1包括三个辅助胞元40。其中一个辅助胞元40分布于标准胞元阵列1的最外围部分，并且形成了标准胞元阵列1的下侧1b的一部分。分布的辅助胞元40带有侧，该侧形成了下侧1b的一部分，并与相应的第二临近伪胞元30的框架的上侧相接触。因此，甚至在图10中所示的半导体集成电路的布局结构中，在不形成隙缝的情况下，分布了标准胞元阵列1和临近伪胞元20和30。

图10示出了包括有两种类型的辅助胞元40的标准胞元阵列1。为了调整在水平方向上延伸的标准胞元行的横向尺寸，每一个辅助胞元40都得到分布。

每一类型的辅助胞元包括位于其中分布有标准胞元构图的一个或多个层中的辅助胞元构图。辅助胞元构图分布于具有上侧、下侧、左侧和右侧的辅助胞元框架中。辅助胞元的高度即框架的上侧和下侧之间的距离等于标准胞元的共同高度，宽度即框架的左侧和右侧之间的距离，是标准胞元的单元宽度的m_a倍，其中m_a是不小于1的整数。因此，辅助胞元的分布可以带有标准胞元，以形成标准胞元行。

在最简单的情况下，例如，只包括沿着垂直方向上分布的p阱构图和N阱构图，以及电源布线构图、接触构图、以及根据图3至5中所示的标准胞元的共同布局规则沿着上侧和下侧分布的活性区域构图的胞元可以用作辅助胞元。具有这种结构的辅助胞元被插入到标准胞元行中的间隔中，由此形成了在标准胞元阵列1的整个宽度之上延伸的电源布线构图、位于电源布线构图下面的活性区域构图、以及用于连接电源布线构图和活性区域构图的接触构图。

也就是说，与标准胞元构图的外部部分的情况相同，辅助胞元构图的外部部分与分布于标准胞元阵列中的标准胞元的邻近胞元的标准胞元构图的内部部分结合起来。进一步地，当分布的另一个辅助胞元邻近于辅助胞元时，辅助胞元构图的外部部分也与邻近的辅助胞元的辅助胞元构图的内部部分结合起来。

虽然辅助胞元的基本功能是将如上所述的电源布线构图连接起来，但是辅助胞元还进一步具有附加功能。例如，除了根据共同布局规则来分布的构图之外，辅助胞元的结构可以是使用由活性区域构图和重叠活性区域构图的门电路构图一起形成的电容器将正电源布线构图和地电源布线构图连接起来。这一结构增加了位于电源布线构图之间的电容器，并且抑制了噪声。

分布于辅助胞元中的门电路构图也起到改善门电路层的构图密度的均一性的作用。

通常地，辅助胞元对半导体集成电路的逻辑功能没有贡献。换句话说，辅助胞元构图通常对半导体集成电路的逻辑功能没有贡献。例如，连接电源布线构图的电容器至少不会直接对半导体集成电路的逻辑功能有所贡献。

不过，通过使用带有对半导体集成电路的逻辑功能有所贡献的辅助胞元构图的辅助胞元，也可以制造一个或多个对半导体集成电路的逻辑功能有所贡献的辅助胞元，例如，门电路阵列基本胞元的构图可以用作辅助胞元构图。通过在布线层中增加布线，可以对带有基本胞元构图的辅助胞元进行编程，以具有各种不同的逻辑功能，并且可以使用辅助胞元来修改通过基本胞元形成的逻辑功能。

在图1和图8至10中所示的半导体集成电路的布局结构中，标准胞元10具有相同高度(共同高度)，并且第一临近伪胞元20的高度是标准胞元10的共同高度的k倍，其中k为不小于1的整数。第二临近伪胞元30的类型可以与第一临近伪胞元20的相同，或者可以具有不同的类型，也就是可以具有不同的框架尺寸。

在图1和图8至10中所示的半导体集成电路的布局结构中，用于形成第一临近伪条带2的所有第一临近伪胞元20具有相同的结构，并且用于形成第二临近伪条带的所有第二临近伪胞元30具有相同的结构。不过，只要每一个类型的第一临近伪胞元的高度是标准胞元10的共同高度的k倍(k为不小于1的整数)，则用于形成第一临近伪条带2的第一临近伪胞元20可以包括具有不同临近伪构图和/或不同框架尺寸的两个或多种类型的伪胞元。另外，用于形成第二临近伪条带3的第二临近伪胞元30可以包括具有不同临近伪构图和/或不同框架尺寸的两个或多种类型的伪胞元。

接下来，将详细讲述半导体集成电路的布局结构，其中第一和第二临近伪条带是沿着标准胞元阵列的垂直侧和水平侧形成的。

图11示出了根据本发明的半导体集成电路的布局结构中的示例标准胞元阵列的右上部分。图11也示出了形成于标准胞元阵列周围的临近伪条带的右上部分。图11中所示的标准胞元阵列1的右上部分包括带有图3中所示的反相器功能和单元驱动能力的标准胞元10。

另一方面，所有的第一临近伪胞元20和第二临近伪胞元30具有相同的高度，高度等于标准胞元10的共同高度，并且宽度为标准胞元10的单元宽度的四倍。特别地，在图11中所示的示例布局结构中，用作第一临近伪胞元的示例的图6中所示的临近伪胞元，既用作第一临近伪胞元20，又用作第二临近伪胞元30。

如图3所示，除了形成图11中所示的MOSFET的活性区域构图和门电路构图之外，标准胞元10也包括分布于活性区域构图和门电路构图之上的接触构图113c，以及内部布线构图114c。不过，在图11中省略了对于这种接触构图和内部布线构图的讲述。同样，在图13、18和19中也省略了对于接触构图113c和内部布线构图114c的讲述。

如上所述，在标准胞元阵列1中，标准胞元10在垂直方向上分布有非翻转构图和垂直翻转构图的交替性布局构图。例如，在图11中所示的标准胞元阵列1中，用于形成从顶端起的第一行的每一个标准胞元10分布有图3中所示的布局构图。另一方面，同样，以同样方式，用于形成从顶端起的第二行的每一个标准胞元10分布垂直翻转布局构图等。

沿着标准胞元阵列1的左侧或右侧(上侧或下侧)分布的临近伪胞元20(30)需要分布有与邻近的标准胞元10的构图相匹配的布局构图。因此，根据需要可以使用经过垂直翻转的布局构图来分布临近伪构图胞元20(30)。也就是说，与分布于标准胞元阵列1中的标准胞元10的方式相同，第一临近伪条带2是由在垂直方向上分布有非翻转构图和垂直翻转构图的交替性布局构图的第一临近伪胞元20形成的。

例如，置于从顶端起的奇数标准胞元行附近的第一临近伪胞元20分布有图6中所示的布局构图。另一方面，置于从顶端起的偶数标准胞元行附近的第一临近伪胞元20分布有垂直翻转的布局构图。

在图11中所示了一部分的半导体集成电路的示例布局结构中，通过沿着标准胞元阵列1的右侧分布带有非翻转构图和垂直翻转构图的交替性布局构图的多个第一临近伪胞元20，形成了第一临近伪条带2。确切地说，多个第一临近伪胞元20的分布使得第一临近伪胞元的框架21的上侧21a和下侧21b相互接触，并且使得第一临近伪胞元20的框架的左侧21c与标准胞元阵列1的右侧1d相接触。

根据沿着标准胞元阵列1的最上侧或最下侧分布的标准胞元的朝向，用于形成第二临近伪条带3的第二临近伪胞元30也可以分布有垂直翻转的布局构图。例如，当用于形成标准胞元阵列1的最上行的标准胞元分布于图3中所示的布局构图中时，则沿着标准胞元阵列1的上侧1a分布的第二临近伪胞元30分布有垂直翻转的布局构图。

在图11中所示的示例布局结构中，多个第二临近伪胞元30沿着标准胞元阵列1的上侧1a分布，以便第二临近伪胞元30的框架31的左侧31c和右侧31d能够相互接触，并且第二临近伪胞元30的上侧31a能够与标准胞元阵列1的上侧1a相接触，由此形成了第二临近伪条带3。在图11中所示的示例布局结构中，每一个第二临近伪胞元30具有的结构与图6中所示的伪胞元的相同，并且分布有垂直翻转的布局构图。因此，第二临近伪胞元30的“上侧”31a与标准胞元阵列1的上侧1a相接触。

分布于图11中所示的标准胞元阵列1的右上角的临近伪胞元用作第一临近伪胞元和第二临近伪胞元。进而，与图1中的相同，形成的布局中可以没有临近伪胞元分布于这种位置。

如上所述，根据示例实施例，临近伪胞元20(30)的分布使得每一个临近伪胞元20(30)的框架21(31)的一侧与标准胞元阵列1的侧的相应部分相接触。换句话说，临近伪胞元20和30沿着标准胞元阵列1的外围分布，而没有在标准胞元阵列的外围与临近伪胞元的框架之间形成隙缝。因此，临近伪构图在分布于标准胞元阵列1的最外部分中的标准胞元的构图附近得到分布，由此改善了构图密度的均一性和构图的规则性。

首先，我们来考虑没有形成临近伪条带的情况。甚至在这种情况下，在标准胞元阵列的内部部分中，每一个标准胞元被分布于标准胞元阵列中的邻近标准胞元所包围。因此，构图密度很高。在标准胞元阵列的最外部分上，另一方面，没有分布任何构图的区域包围了标准胞元阵列。因此，在标准胞元阵列的外部部分上构图密度就减小了。结果，在标准胞元阵列的内部部分和外部部分之间就有大量的非均一性构图。

通过沿着标准胞元阵列的各侧形成临近伪条带，标准胞元阵列的最外部分中的标准胞元也被临近伪构图所包围。结果，标准胞元阵列的外部部分中的构图密度增加了，并且标准胞元阵列的整个部分之上的构图密度的均一性提高了。

进而，如图11所示，标准胞元阵列的内部部分包括分布于水平方向上的标准胞元的门电路构图。标准胞元的门电路构图分布于水平方向上，并且每一个门电路构图在垂直方向上延伸。因此，在水平方向上产生了较高的构图规则性。

另一方面，当没有形成临近伪条带时，位于标准胞元阵列的最左和最右部分的标准胞元朝向没有分布任何构图的区域。结果，在标准胞元阵列1的外部部分在水平方向上的构图规则性会恶化。

当形成了临近伪条带时，沿着标准胞元阵列的左侧和右侧分布的临近伪胞元的伪门电路构图改善了位于标准胞元阵列的最左和最右部分上沿着水平方向的门电路层中的构图规则性。进一步地，通过沿着标准胞元阵列的上侧和下侧分布的临近伪胞元的伪门电路构图形成的门电路层的构图规则性改善了位于标准胞元阵列的最上和最下部分上的门电路层中的构图规则性。结果，在标准胞元阵列的整个部分之上，门电路层保持了较高的构图规则性。

需要注意的是，临近伪胞元通常具有的门电路构图与标准胞元相同，但是不会具有完全相同的门电路构图。因此，与标准胞元阵列的内部部分相比，标准胞元阵列的外部部分具有不同的构图密度和不同的构图规则性。不过，就如下面将要讲述的，可以肯定的是，本发明的示例实施例对至少0.13μm代的半导体集成电路提供了充分的影响。

接下来，将参照图11来详细讲述分布相互相邻的i)标准胞元，ii)临近伪胞元，以及iii)标准胞元和临近伪胞元中的构图合并。

如上所述，每一个标准胞元和临近伪胞元包括：在垂直方向上分布的N阱构图和P阱构图；沿着上侧和下侧延伸的电源布线构图；以及位于电源布线构图下面的接触构图和活性区域构图，这些构图都是根据共同的布局规则来分布的。因此，通过分布多个标准胞元和临近伪胞元以便它们的上侧、下侧、左侧和右侧能够相互接触，相邻胞元的构图就合并成单个的构图。

因此，在包括有临近伪条带的整个区域上防止了尺寸没有满足布局设计规则的小构图的形成和/或尺寸没有满足布局设计规则的相邻构图之间的小空间的形成。

首先来讲述N阱构图和P阱构图。

如图3至5所示，每一个标准胞元10具有分布于垂直方向上的N阱构图和P阱构图。同样，如图6所示每一个第一临近伪胞元20和第二临近伪胞元30具有分布于垂直方向上的N阱构图和P阱构图。N阱构图和P阱构图形成于每一个标准胞元、第一和第二临近伪胞元在水平方向的整个宽度之上。

在标准胞元阵列1中，多个标准胞元行分布于垂直方向上。在垂直方向上标准胞元10对于每一行都分布有非翻转构图和垂直翻转构图的交替性布局构图。同样，在第一临近伪条带2中，在垂直方向上第一临近伪胞元20分布有非翻转构图和垂直翻转构图的交替性布局构图，以便与邻近的标准胞元10的布局构图的朝向匹配。进一步地，在第二临近伪条带3中，根据分布于标准胞元阵列1的最上行和最下行中的标准胞元10的布局构图的朝向，必要时第二临近伪胞元30分布有垂直翻转的布局构图。

结果，在垂直和水平方向上彼此相邻分布的标准胞元和临近伪胞元中的N阱构图合并成连续的N阱构图115(图中由粗点线包围的区域)，每一个在标准胞元阵列和临近伪条带的整个宽度之上在水平方向上延伸。同样，标准胞元和临近伪胞元中未示出的P阱构图合并成未示出的连续P阱构图(不同于N阱构图的区域)，每一个在标准胞元阵列和临近伪条带的整个宽度之上在水平方向上延伸。连续的N阱构图115和未示出的连续P阱构图在垂直方向上交替分布于整个标准胞元阵列之上。

接下来讲述正电源布线构图和地电源布线构图。

如图3至5所示，在标准胞元的整个宽度之上，每一个标准胞元10具有在水平方向上沿着上侧延伸的正电源布线构图，以及在水平方向上沿着下侧延伸的地电源布线构图。同样，如图6所示，在临近伪胞元的整个宽度之上，每一个第一临近伪胞元20和第二临近伪胞元30具有在水平方向上沿着上侧延伸的正电源布线构图，以及在水平方向上沿着下侧延伸的地电源布线构图。

必要时，标准胞元和临近伪胞元分布有非翻转布局构图或垂直翻转的布局构图。结果，在垂直和水平方向上，彼此相邻分布的标准胞元和临近伪胞元中的正电源布线构图和地电源布线构图合并成连续的正电源布线构图14a和连续的地电源布线构图14b，每一个在标准胞元阵列和临近伪条带的整个宽度之上在水平方向上延伸。连续的正电源布线构图14a和连续的地电源布线构图14b在垂直方向上交替分布于整个标准胞元阵列之上。

同样，位于相邻分布的标准胞元和临近伪胞元中的电源布线构图下面的N+活性区域构图和P+活性区域构图合并成连续的N+活性区域构图和P+活性区域构图(图中未示出)，每一个在标准胞元阵列和临近伪条带的整个宽度之上在水平方向上延伸。连续的N+活性区域构图和连续的P+活性区域构图在垂直方向上交替分布于标准胞元阵列之上。

接下来讲述接触构图。

如图3至5所示，在电源布线构图的下面，每一个标准胞元10具有在水平方向上以恒定不变的间距沿着上侧和下侧分布的接触构图。同样，如图6所示，在电源布线构图的下面，每一个第一临近伪胞元20和第二临近伪胞元30具有在水平方向上以恒定不变的间距沿着上侧和下侧分布的接触构图。必要时，标准胞元和临近伪胞元分布有非翻转布局构图或垂直翻转的布局构图。结果，在标准胞元阵列和临近伪条带的整个宽度之上，相邻分布的标准胞元和临近伪胞元中的接触构图合并成以恒定不变的间距分布于水平方向的接触构图13a和13b。

如图10所示，标准胞元阵列1可以包括分布于标准胞元阵列的最外部分上的一个或多个辅助胞元。因此，可以形成标准胞元阵列的侧，使得辅助胞元的侧与标准胞元的侧相连。当临近伪胞元所分布的位置与辅助胞元相邻时，与临近伪胞元的分布位置与标准胞元相邻的情况相同，由于根据共同布局规则辅助胞元也包括构图，因此这些分布位置相邻的临近伪胞元和辅助胞元中的构图相互合并。

在可选情况下，在临近伪胞元20和30中，可以省略沿着上侧和下侧分布用于连接活性区域构图和电源布线构图的接触构图。例如，当从第一临近伪胞元20中省略了接触构图时，合并的接触构图13a和13b不会分布于第一临近伪条带2中。也就是说，位于电源布线构图14a和14b下面的接触构图13a和13b仅分布于标准胞元阵列1中。

甚至在这种情况下，也满足布局设计规则。另外，如上所述，标准胞元和临近伪胞元中的N阱构图和P阱构图合并成连续的N阱构图15和P阱构图(图中未示出)，每一个在标准胞元阵列1和第一临近伪条带2的整个宽度之上在水平方向上延伸。相应地，可以通过分布于标准胞元阵列1中的电源布线构图和接触构图将电源供应给N阱构图和P阱构图。

通过省略沿着上侧和下侧分布的接触构图，可以减少临近伪胞元的数据大小，这导致减少了布局结构和掩模数据的总体数据大小。

在图11中所示的半导体集成电路的示例布局结构中，图6显示的伪胞元具有一对电源布线构图214a和214b、一对位于电源布线构图下面的未示出的活性区域构图，以及两组沿着框架的上侧和下侧分布的接触构图213a和213b，它被用作第一临近伪胞元20和第二临近伪胞元30。不过，在沿着两个水平侧分布的这些构图中，只有沿着一个水平侧分布的那些构图被用作与分布于标准胞元阵列的最上(或最下)部分的标准胞元(多个标准胞元)中的相应构图合并。

因此，可以使用其中电源布线构图、活性区域构图和接触构图仅沿着一个水平侧分布的伪胞元作为第二临近伪胞元。在这样的第二临近伪胞元中也可以省略一个阱构图。

在图11中所示的半导体集成电路的示例布局结构中，仅分布了标准胞元和临近伪胞元。不过，通常，实际的半导体集成电路的布局结构进一步包括诸如输入/输出胞元等外部电路胞元和各种其他的组件。

进而，在图11中所示的示例布局结构中，仅显示了电源布线构图。不过，实际的半导体集成电路的布局结构包括诸如用于将标准胞元互相连接起来和将标准胞元和外部电路胞元连接起来的信号布线构图等各种类型的布线构图。这些多种类型的布线构图分布于多个层中。进而，必要时也在这些位置分布层间接触构图，用于将分布于不同层中的布线构图连接起来。

接下来讲述布局方法，或者用于通过使用CAD工具来设计上面所讲述的半导体集成电路的布局结构的方法。

图12为流程图，示出了根据本发明的半导体集成电路的布局方法的示例实施例。

为了通过使用CAD工具来布局半导体集成电路，在第一个步骤中，预先在库中准备和注册各种类型的胞元(步骤S1_1)。待准备和注册的胞元包括：诸如图3至5中所示的示例标准胞元10等多种类型的标准胞元；诸如图5中所示的示例第一临近伪胞元20等至少一种类型的第一临近伪胞元；诸如图7中所示的示例第二临近伪胞元30等至少一种类型的第二临近伪胞元。

在图11中所示的情况下，当使用与第一临近伪胞元20和第二临近伪胞元30相同的临近伪胞元时，只准备和注册与第一和第二临近伪胞元相同的临近伪胞元就足够了。也可以准备和注册用于每一个第一临近伪胞元20和第二临近伪胞元30的不同胞元。进而，可以为每一个第一临近伪胞元20和第二临近伪胞元30准备和注册多种类型的胞元。

接下来，用户在CAD工具上从库中选择用于实现半导体集成电路所需的逻辑功能的多种类型的标准胞元。包括有所选的多种类型的标准胞元中的每一个类型的一个或多个胞元的多个标准胞元是二维分布的(步骤S1_2)。在步骤S1_2中，如图1所示，在CAD工具上形成无沟道类型标准胞元阵列。标准胞元阵列1的外围具有垂直侧和水平侧，每一个侧是由标准胞元的侧形成的。

接下来，在步骤S1_3中，用户在CAD工具上从库中选择第一临近伪胞元和第二临近伪胞元。然后，多个第一临近伪胞元沿着标准胞元阵列的垂直侧分布，并且多个第二临近伪胞元沿着标准胞元阵列的水平侧分布。从而，如图1所示，在CAD工具上形成第一临近伪条带和第二临近伪条带。

多个第一临近伪胞元沿着标准胞元阵列的每一个垂直侧分布，以便多个第一临近伪胞元的框架的上侧和下侧能够相互接触，并且以便多个第一临近伪胞元的每一个的框架的左侧和右侧中的一个能够与标准胞元阵列的垂直侧的相应部分相接触。多个第二临近伪胞元沿着标准胞元阵列的每一个水平侧分布，以便多个第二临近伪胞元的每一个的框架的上侧和下侧中的一个能够与标准胞元阵列的水平侧的相应部分相接触。

如上所述，每一个标准胞元和临近伪胞元包括N阱构图和P阱构图，沿着上侧和下侧延伸的电源布线构图，以及位于根据共同构图布局规则分布的电源布线构图下面的接触构图和活性区域构图。因此，必要时，通过使标准胞元和临近伪胞元分布有垂直翻转的布局构图和/或水平翻转的布局构图，相邻胞元的这些构图就简单地合并成连续的构图，以便它们的各侧相互接触。

因此，在包括有标准胞元阵列和临近伪条带的整个区域上，防止了尺寸没有满足布局设计规则的小构图的形成和/或尺寸没有满足布局设计规则的位于相邻构图之间的小空间的形成。

因此，使用高度和宽度作为测量值，只通过自动地分布标准胞元10和临近伪胞元20和30，用户就可以形成带有第一和第二临近伪条带2和3的标准胞元阵列。换句话说，在专利文献2中所述的逻辑合成是不需要的。因此，根据本发明的布局方法减少了布局设计所需的计算量，从而能使半导体集成电路的设计在短时间内完成。

通常来说，在步骤S1_1中，在库中准备和注册多种类型的辅助胞元以及多种类型的标准胞元。在步骤S1_2中，选择和分布一种或多种类型的辅助胞元以及多种类型的标准胞元，由此形成了标准胞元阵列。

一些辅助胞元可以包括其形状和大小可以用作临近伪构图的门电路构图。例如，用于增加电源布线之间的电容的辅助胞元具有用于形成电容的门电路构图，并且如果门电路构图具有适于临近伪构图的形状和大小，该辅助胞元可以用作辅助伪胞元。在这些情况下，不需要准备与辅助胞元不同的一个或者多个临近伪胞元。

然而，通常更优选的准备与辅助胞元不同的一个或者多个临近伪胞元，以便可以分布与任何辅助胞元都不同的一个或者多个临近伪胞元来形成临近伪条带。例如，用于增加电源布线之间的电容的辅助胞元具有用于将活性区域构图和门电路构图连接到电源布线构图的接触构图。因此，即使在与辅助胞元的门电路构图相同的门电路构图用作临近伪构图的情况下，更优选要准备不具有接触构图的不同临近伪构图以便减小数据大小。在这种情况下，在多个层(即，接触层)之一的构图中的不同使得临近伪胞元不同于辅助胞元。

进而，对于半导体集成电路的实际布局设计，在通过图12中所示的各步骤形成了如图11所示的布局结构之后，通过使用CAD工具的自动放置/路由功能，制造用于将标准胞元连接起来和用于将标准胞元和外部电路胞元等连接起来的布线。也就是说，自动地分布了信号布线构图和用于将位于不同层中的布线构图连接起来的中间层接触构图，用于提供半导体集成电路所需的功能。

图13示出了图11中所示的相同布局结构。不过，在该图中，也示出了起刻度作用的网格线，用于在CAD工具上自动地分布标准胞元10和临近伪胞元20和30。

图13示出了水平网格线Gw和垂直网格线Gh。水平网格线Gw以等于标准胞元的共同高度的间距分布于垂直方向上。垂直网格线Gh以等于标准胞元的单位宽度的间距分布于水平方向上。通过使用CAD工具，用户以网格线Gw和Gh作为刻度来分布标准胞元10和临近伪胞元20和30。也就是说，分布标准胞元10和临近伪胞元20和30，以便每一个胞元的原点位于网格线Gw和网格线Gh的交叉点上。

根据图13中所示的示例实施例，临近伪胞元20和30具有相同的高度，高度等于标准胞元的共同高度，并且宽度是标准胞元的单位宽度的m倍(m为不小于1的整数)。因此，分布所有的胞元10、20和30，以便它们的上侧、下侧、左侧和右侧与水平和垂直网格线的相应一个相接触。因此，用户通过使用CAD工具的自动放置/路由功能，就可以很容易地分布临近伪胞元20和30。

更为一般地，通过使用CAD工具的自动放置/路由功能，就可以很容易地分布高度为标准胞元的共同高度的k倍(k为不小于1的整数)、并且宽度为标准胞元的单位宽度的m倍(m为不小于1的整数)的临近伪胞元，以便它们的所有侧与水平和垂直网格线的相应一个相接触。

如上所述，图13中所示的网格线Gw和Gh作为CAD工具上的刻度，用于分布标准胞元10和临近伪胞元20和30。需要注意的是，在半导体衬底上形成布局结构时，并没有根据网格线Gw和Gh形成任何物理结构。也就是说，在半导体集成电路的布局结构中，网格线Gw和Gh为虚构的线。

甚至在第一临近伪胞元20的宽度不等于标准胞元的单位宽度的m倍(m为不小于1的整数)的情况下，也可以进行自动的布局。也就是说，例如，通过必要时将水平翻转的标准胞元的原点置于重叠标准胞元阵列垂直侧的垂直网格线Gh和水平网格线Gw的交叉点上，可以自动地分布第一临近伪胞元。同样，甚至在第二临近伪胞元的高度不等于标准胞元的共同高度的k倍(k为不小于1的整数)的情况下，也可以进行自动的布局。

不过，不用说，为了简化自动布局，优选情况下使用宽度为标准胞元的单位宽度的m倍(m为不小于1的整数)的第一临近伪胞元，以及高度为标准胞元的共同高度的k倍(k为不小于1的整数)的第二临近伪胞元。

另一方面，在使用宽度不等于标准胞元的单位宽度的m倍(m为不小于1的整数)的第二临近伪胞元的情况下，例如，需要执行下面的操作。

多个第二临近伪胞元以等于伪胞元的宽度的间距分布于水平方向上，以便形成整个长度(宽度)与标准胞元阵列的整个宽度匹配或近似匹配的临近伪行。必要时，在对其垂直和/或水平地翻转后，分布这样形成的临近伪行，以便该行中的第二临近伪胞元的第一个的原点位于标准胞元阵列的拐角上。

因此，为了通过使用CAD工具的自动放置/路由功能来便于第二临近伪条带的形成，优选情况下形成的第二临近伪胞元的宽度为标准胞元的单位宽度的m倍(m为不小于1的整数)。不过，甚至在需要进行这种操作的情况下，也可以在不使用逻辑合成的情况下设计布局结构。而且，这样形成的布局结构的优点是提高了构图密度的均一性，同时也提高了构图的规则性。

在图11中所示的示例布局结构中，通过分布多个第二临近伪胞元30来形成第二临近伪条带3，以便每一个第二临近伪胞元30的框架31的上侧31a和下侧31b的一个与标准胞元阵列1的水平侧相接触，并且第二临近伪胞元的框架的左侧31c和右侧31d相互接触。不过，第二临近伪条带3中的第二临近伪胞元的左侧31c和右侧31d相互接触并不总是必需的。

也就是说，例如，即使第二临近伪胞元30的宽度不等于标准胞元的单位宽度的m倍(m为不小于1的整数)，也存在第二临近伪胞元30以标准胞元的单位宽度的m倍的间距分布的情况。可以通过放置第二临近伪胞元来进行这样的布局，以便每一个第二临近伪胞元30的原点分别置于垂直网格线和水平网格线的交叉点的一个上。这样的布局使得第二临近伪胞元的框架的左侧31c和右侧31d能够相互接触。

更为确切地，可以进行布局，其中m大于等于1，当第二临近伪胞元的宽度大于标准胞元的单位宽度的m倍并且小于单位宽度的(m+1)倍时，只要满足布局设计规则，第二临近伪胞元能够以单位宽度的(m+1)倍的间距来分布。

例如，在第二临近伪胞元的N阱构图的外部部分充分地在水平方向上延伸时，通过以标准胞元的单位宽度的(m+1)倍的间距自动分布第二临近伪胞元，第二临近伪胞元的N阱构图可以简单地合并成连续的构图。通过使第二临近伪胞元的构图的外部部分充分地延伸，在其他层中也可以形成连续的构图。

如果由于第二临近伪胞元之间存在的隙缝，构图密度的均一性和构图规则性不能得到充分地提高，则提供第二临近伪条带没有任何好处。不过，在上述情况下，隙缝的宽度比标准胞元的单位宽度要小。因此，通过适当地设计第二临近伪胞元，构图密度的均一性和构图规则性可以得到有效改善。

在这种情况下，也可以认为，宽度为标准胞元的单位宽度的m+1倍的第二临近伪胞元得到了有效准备，并且通过分布多个第二临近伪胞元形成了第二临近伪条带，以便框架的左侧和右侧能够相互接触。也就是说，虽然在第二临近伪胞元的设计过程中，使用了宽度不等于标准胞元的单位宽度的m倍的框架，但是也可以认为，在分布多个第二临近伪胞元以形成第二临近伪条带的过程中，使用了宽度为标准胞元的单位宽度的m+1倍的虚构框架。

在水平方向上分布有宽度为标准胞元的单位宽度的m+1倍的间距的第二临近伪胞元中的N阱构图没有相互合并的情况下，可以采用下面的方法。也就是说，准备了组合胞元，它包括第二临近伪胞元和用于连接第二临近伪胞元的邻近胞元的N阱构图的连接胞元。并且多个组合胞元分布有宽度为标准胞元的单位宽度的m+1倍的间距，以形成第二临近伪条带。

通过调整连接胞元的宽度，可以将组合胞元的宽度调整为标准胞元的单位宽度的m+1倍。由此，可以自动地使组合胞元分布有宽度为单位宽度的m+1倍的间距，以便组合胞元的框架的左侧和右侧能够相互接触。

甚至在分别单独准备第二伪胞元和连接胞元的情况下，也可以认为在效果上准备了宽度为标准胞元的单位宽度的m+1倍的组合胞元，作为用于形成第二临近伪条带的第二临近伪胞元。

接下来，讲述用于制造根据本发明的半导体集成电路的光掩模。

图14示出了基于图11中所示的半导体集成电路的布局结构形成的示例光掩模之一的一部分。

图14中所示的示例光掩模用于暴光正抗蚀层，并且用于形成图11中所示的半导体集成电路的布局结构中的门电路层构图。如上所述，图11中所示的标准胞元10的门电路层构图112的部分具有的尺寸小于临界尺寸(见图3中由L1表示的部分)。为了校正在半导体衬底上转移构图时发生的构图变形，在尺寸小于临界尺寸的构图的部分上执行光学临近校正(OPC)。

根据制造半导体集成电路所采用的照相平版技术，来适当地确定临界尺寸。通常地，在实际中优选地采用小于暴光光的波长λ的临界尺寸。在用于制造0.13μm代的半导体集成电路的照相平版技术中，使用波长为248nm的深紫外线作为暴光光，并且临界尺寸被确定为例如0.20μm。

另一方面，图11中所示的临近伪胞元20和30的门电路层构图212和312的任何部分所形成时的尺寸不小于临界尺寸。也就是说，构图的最小尺寸(图6中由L4表示的宽度)等于或大于临界尺寸。因此，在临近伪胞元的门电路层构图上不执行OPC。

图14中所示的光掩模5包括：与用于形成标准胞元阵列1的标准胞元10之内的门电路构图112相对应的掩模构图52；以及与用于形成临近伪条带2和3的临近伪胞元20和30之内的门电路构图212和312相对应的掩模构图53。例如，在石英玻璃衬底51上，掩模构图是由铬掩模制成的。

掩模构图52和掩模构图53的组合通常具有与图11中所示的门电路构图112、212和312的组合相同的布局结构。它们之间的差别在于，与部分的尺寸小于临界尺寸的门电路构图112对应的掩模构图52包括用于收集抗蚀构图的变形的校正构图521。

图11中所示的布局结构没有包括这一校正构图。在用于根据布局结构的构图数据来创建掩模构图数据的步骤中，增加了校正构图。更为确切地，在用于创建掩模构图的步骤中，分离出了需要校正的尺寸小于临界尺寸的部分，并且将校正构图设计成一定的形状，以便在将掩模构图转移到抗蚀构图的过程中能够校正构图变形。

另一方面，与临近伪胞元20和30的门电路构图相对应的掩模构图53并不包括这一校正构图。

在用于l/n缩比投射暴光的掩模中，没有包括任何校正构图的掩模构图52和53的部分通常具有的尺寸为图11中所示的布局结构中的构图的对应部分的尺寸的n倍。

在一些情况下，对于一些层的掩模构图进行所谓的“掩模偏置”。也就是说，考虑到发生在照相平版印刷处理和/或蚀刻处理中的尺寸变化，将特定层的掩模构图的尺寸增大或减小一定量。

对于门电路层，为了平衡P沟道MOSFET和N沟道MOSFET的属性，对P沟道MOSFET的门电路构图和N沟道MOSFET的门电路构图执行掩模偏置时，所使用的偏置量是不同的。

需要注意的是，这样讲述的掩模偏置和对尺寸小于临界尺寸的部分执行的OPC是不同的。

在图14中所示的示例实施例中，对光掩模5的掩模构图52执行所谓“锤头”型校正，其中，在线构图的顶端周围增加了用于校正抗蚀构图的变形的收集构图521。校正可以采用其他不同的方法。例如，可以执行所谓的“散射条”型校正，其中在主构图的附近增加了尺寸小于照相平版印刷技术分辨率的窄构图。进而，可以执行所谓的“基于模拟的OPC”，其中校正构图的形状和布局是根据对抗蚀构图的变形进行模拟来确定的。

用于其它层的掩模的掩模构图是以同样方式来设计的。

不过在有些情况下，通过使用CAD工具创建的逻辑布局结构中的层和掩模层并不是一一对应。例如，图11中所示的布局结构具有P+活性区域和N+活性区域。在CAD工具上创建掩模数据时，P+活性区域和N+活性区域的构图数据都合并了，由此形成了共同活性区域掩模构图。另外，根据P+活性区域和N+活性区域的构图数据，形成了P+注入掩模和N+注入掩模。注入掩模用于使通过使用共同活性区域掩模形成的活性区域的一部分变成P+活性区域，并且使其他的部分变成N+活性区域。

而且，根据由N阱构图的数据反相所创建的构图数据，生成了用于形成P阱区域(在图11中的布局构图中没有显示出来)的P阱层掩模。

如上所述，根据本发明的示例实施例的布局结构包括沿着标准胞元阵列1的各侧并通过分布临近伪胞元20和30形成的临近伪条带2和3。根据示例实施例的布局结构改善了构图密度的均一性和构图规则性。结果，在形成半导体集成电路中的构图时，具有改善的处理精度和尺寸控制度。

现在，来评估用于改善在半导体衬底上形成的抗蚀构图中的尺寸控制度的布局结构的效果，其中第一临近伪胞元20和第二临近伪胞元30沿着标准胞元阵列1的各侧分布，而它们之间没有形成隙缝。

这里，分布了临近伪胞元的三种不同类型，以便沿着标准胞元阵列的左侧和右侧形成第一临近伪条带。并且针对图3中所示的标准胞元中的门电路构图，来评估用于改善尺寸控制度的效果。在CAD工具上的逻辑布局结构中的门电路构图具有的尺寸(宽度)是0.12μm。暴光光的波长是248nm。

图15至17示出了用于评估的临近伪胞元。

图15中所示的临近伪胞元A具有的宽度是标准胞元的单位宽度的3倍。图16和17中所示的临近伪胞元B和C的每一个具有的宽度是标准胞元的单位宽度的5倍。这些临近伪胞元A、B和C的每一个具有的高度等于标准胞元的共同高度。

这些临近伪胞元A、B和C分别包括：活性区域构图a1、b1和c1；门电路构图a2、b2和c2；接触构图a3、b3和c3；以及电源布线构图a4、b4和c4。虽然通过相同的孵化构图在图中所示了两种类型的活性区域构图，但是这些临近伪构图的每一个中的活性区域构图包括P+活性区域构图和N+活性区域构图。而且，虽然没有显示在图中，但是这些临近伪胞元的每一个都包括N阱构图和P阱构图。

表1示出了评估的结果。

[表1]

临近伪胞元的类型

处理性能指数(Cp)

	布局中的临近伪胞元的各侧与标准胞元阵列的各侧相接触	布局中的临近伪胞元的各侧与标准胞元阵列的各侧不相接触
			无	0.52
A	1.41	0.66
			B	1.47	0.58
C	1.25	0.61

表1示出了以处理性能指数Cp作为衡量标准的评估结果。对用于位于标准胞元阵列的最左和最右部分的标准胞元的门电路构图的抗蚀构图的尺寸偏移进行了评估。通过沿着标准胞元的左侧和右侧分布临近伪胞元A(图15)、B(图16)或C(图17)，形成了第一临近伪条带，以便临近伪胞元的各侧与标准胞元阵列的各侧相接触。

作为比较示例性，表1进一步示出了对没有形成任何临近伪条带，以及通过分布临近伪胞元来形成临近伪条带以便临近伪胞元的各侧不与标准胞元阵列的各侧接触的情况的评估结果。

通常，我们知道处理性能指数Cp大于等于1表示具有足够的处理性能，并且处理性能指数Cp小于1表示不具有足够的处理性能(见例如《新版品質管理便覽，第2版》的第118頁，日本品質協會，朝香鐵一他監修)。

如表1所示，当分布A、B和C中任一个的临近伪胞元以便临近伪胞元的左侧或右侧与标准胞元阵列的左侧或右侧相接触时，处理性能指数显示等于或大于1。因此，确定以足够的处理性能或足够的处理精度来执行用于形成用于门电路层的抗蚀构图的照相平版印刷处理。

另一方面，在没有分布任何临近伪胞元的情况下，处理性能指数Cp的值小于1。因此，确定以不足够的处理性能或处理精度来执行用于形成用于门电路层的抗蚀构图的照相平版印刷处理。

而且，在分布A、B和C中任一个的临近伪胞元以便临近伪胞元的左侧或右侧不与标准胞元阵列的左侧或右侧相接触时，处理性能指数Cp的值小于1。因此，确定处理性能(处理精度)是不足的。需要注意的是，位于临近伪胞元的各侧和标准胞元阵列的各侧之间的隙缝被设定为0.2μm，根据用于0.13μm代的半导体集成电路的布局设计规则，这一尺寸是所允许的最小空间间隔。

如上述结果所说明的，可以肯定的是，为了获得足够的处理性能，应该分布临近伪胞元，以便临近伪胞元的各侧与标准胞元阵列的侧相接触。

接下来，进一步参照附图对比较性示例性进行详细讲述，该例中分布有临近伪胞元，以便在临近伪胞元的侧和标准胞元阵列的侧之间形成隙缝。

图18示出了半导体集成电路的示例布局结构，其中第一和第二临近伪条带沿着标准胞元阵列的各侧形成。与图11中所示的布局结构不同，在该示例布局结构中，用于形成临近伪条带的临近伪胞元的各侧不与标准胞元阵列的各侧接触。换句话说，沿着标准胞元阵列的各侧分布临近伪条带，并在它们之间形成隙缝。

图18示出了标准胞元阵列1的右上部分、第一临近伪条带2’的右上部分、以及第二临近伪条带3’的右上部分。在半导体集成电路的布局结构中，为了保证它们之间的电气绝缘，诸如相邻的电源布线构图和活性区域构图等构图应该被分开一间隔，该间隔等于或大于由布局设计规则确定的最小间隔。

例如，标准胞元阵列1的电源布线构图114和第一临近伪胞元20’的电源布线构图214’应该被相互分开一间隔，该间隔等于或大于由布局设计规则确定的最小间隔(见图中的箭头S1)。类似地，分布于电源布线构图114和214’下面的活性区域构图111和211’应该被相互分开一间隔，该间隔等于或大于最小间隔。

同样，沿着标准胞元阵列1的上侧分布的电源布线构图114和沿着朝向标准胞元阵列1上侧的第二临近伪胞元30’的侧分布的电源布线构图314’应该被相互分开一间隔，该间隔等于或大于由构图布局规则确定的最小间隔(见图中的箭头S2)。类似地，分布于电源布线构图114和314’下面的活性区域构图111和311’应该被相互分开一间隔，该间隔等于或大于最小间隔。

图18示出了0.13μm代的半导体集成电路的布局结构的示例性，其中最小间隔S1和S2被确定为0.2μm。

如上所述，当沿着标准胞元阵列的各侧形成第一和第二临近伪条带，并且在它们之间存在隙缝时，由于布局结构必须根据布局设计规则来设计，因此隙缝不能小于一特定值。因此，位于分布于标准胞元阵列的最外部分的标准胞元和临近伪条带中的临近伪胞元的构图之间的隙缝不能太小。结果，由于处理会受到穿过隙缝的暴光光的散射的影响，因此，通过照相平版印刷处理来形成位于标准胞元的最外部分的标准胞元构图时，无法具有太高的尺寸控制度。

例如，在位于标准胞元阵列的最右部分的标准胞元中，在由图18中的标号G1所示的用于形成与逻辑布局结构中尺寸为0.12μm的门电路构图相对应的抗蚀构图的照相平版处理中，处理性能指数显示为0.66。类似地，在分布于标准胞元阵列的最上部分的标准胞元中，在由图中的标号G2所示的用于形成与尺寸(宽度)同样为0.12μm的门电路构图相对应的抗蚀构图的照相平版印刷处理中，处理性能指数显示为0.73。

如上所述，这一布局结构导致了处理性能水平的不足。

进而，在图18所示的比较性布局结构中，间隔S1和S2不等于图13中所示的网格线Gw和Gh的间距。因此，临近伪胞元20’和30’的原点没有置于水平和垂直网格线的任何一个交叉点上。因此，通过使用由网格线Gw和Gh作为刻度的CAD工具的自动安置/路由功能，不能分布临近伪胞元20’和30’。

为了能够使用网格线作为刻度来分布临近伪胞元，需要使间隔S1和S2更大一些。

进而，在图18中所示的布局结构中，只通过分布临近伪胞元，不会使标准胞元10中的电源布线构图114和第一临近伪胞元20’中的电源布线构图214’合并起来以形成一个连续的构图。对于第二临近伪胞元30’中的电源布线构图314’也是同样的道理。因此，需要分布额外的布线构图，以将电源布线构图连接起来。

如上所述，可以肯定的是，为了允许用户进行自动的布局并同时抑制构图尺寸的偏移，需要分布第一临近伪胞元以便它与标准胞元阵列1的垂直侧1c或1d相接触，并且需要分布第二临近伪胞元以便它与标准胞元阵列1的水平侧1a或1b相接触。

作为另一个比较性示例，对所具有的高度不等于标准胞元的共同高度的k倍(k为不小于1的整数)的第一临近伪胞元的效果进行了评估。下面就来讲述评估的结果。

图19示出了布局结构的示例性，其中高度小于标准胞元的共同高度的临近伪胞元沿着标准胞元阵列的垂直侧分布。确切地说，图19示出了标准胞元阵列1的右部，以及通过沿着标准胞元阵列1的右边分布临近伪胞元D而形成的第一临近伪条带2”的一部分。

在这一布局结构中，位于标准胞元中的活性区域构图d1和临近伪胞元中的活性区域构图之间的间隔(见图19中的箭头S3)，位于标准胞元中的电源布线构图d2和临近伪胞元中的电源布线构图之间的间隔(见图19中的箭头S4)，以及位于临近伪胞元中的活性区域构图d3和N阱构图之间的间隔(见图19中的箭头S5)，必须满足构图布局规则。因此，临近伪胞元的高度被限制在特定范围内。

在图19所示的半导体集成电路的布局结构中，标准胞元阵列1的右侧1d的特定部分不与临近伪胞元中的任一个相接触。因此，没有分布任何伪构图的大间隔是沿着右侧的这些部分形成的。这恶化了构图密度的均一性和构图规则性。

在图19所示的半导体集成电路的布局结构中，抗蚀构图的两个部分的尺寸(宽度)得到了测量，在图中由G3和G4来表示，抗蚀构图与标准胞元阵列1的最右部分中的标准胞元中的门电路相对应。由G3表示的部分位于前述的间隔附近，这恶化了构图密度的均一性和构图规则性。另一方面，由G4表示的部分朝向临近伪胞元D。因此，保持了构图密度的均一性和构图规则性。

图20示出了与门电路构图相对应的抗蚀构图的尺寸偏移的评估结果，结果由处理性能指数Cp来表示。显示的评估结果与所分布的临近伪胞元的高度有关，以便与标准胞元阵列1的左侧和右侧相接触。

图20所示的图形中的横轴表示由标准胞元的高度进行归一化的临近伪胞元的高度。也就是说，“1”表示等于标准胞元的共同高度的高度，并且“2”表示标准胞元的共同高度的2倍。如上所述，临近伪胞元的高度被布局设计规则限制在一定的范围内。图20所示的图表的纵轴表示用于形成用于门电路层的抗蚀构图的照相平版印刷处理的处理性能指数Cp。

如图20所示，不论临近伪胞元的高度如何，由G4表示的门电路构图的一部分的处理性能指数Cp的值都大于1。对于由G3表示的门电路构图的一部分，当临近伪胞元的高度为标准胞元的高度的k倍(k是不小于1的整数)时，处理性能指数Cp的值大于1。不过，当临近伪胞元的高度不等于标准胞元的高度的k倍(k是不小于1的整数)时，处理性能指数Cp的值小于1。

因此可以肯定的是，当临近伪胞元的高度不等于标准胞元的高度的k倍(k是不小于1的整数)时，照相平版印刷处理无法展示足够的处理性能。

接下来，讲述分布于第一和第二临近伪条带外部的外部伪胞元。

图21示出了示例布局结构，其中外部伪胞元分布于第一和第二临近伪条带的外部。

图21示出了包括有标准胞元阵列1的右上部分的半导体集成电路的示例布局结构的一部分。确切地说，图21示出了由标准胞元10形成的标准胞元阵列1，由第一和第二临近伪胞元20和30形成的第一和第二临近伪条带2和3，以及由外部伪胞元60形成的外部伪区域6。

图21所示的标准胞元阵列1包括三种类型的标准胞元：一种具有的宽度是单位宽度的3倍，一种具有的宽度是单位宽度的4倍，还有一种具有的宽度是单位宽度的6倍。另一方面，在图21所示的布局结构中，临近伪条带2和3是由相同的临近伪胞元20和30形成的，临近伪胞元20和30的相同高度等于标准胞元10的共同高度，并且宽度是标准胞元的单位宽度的4倍。

标准胞元10和临近伪胞元20和30沿着共同网格线Gw和Gh分布。也就是说，分布标准胞元10和临近伪胞元20和30以便这些胞元的原点置于水平网格线Gw(所分布的间距等于标准胞元的共同高度)和垂直网格线Gh(所分布的间距等于标准胞元的单位宽度)的交叉点上。因此，分布标准胞元10和临近伪胞元20和30的每一个以便它们的框架的上侧、下侧、左侧和右侧与共同网格线Gw和Gh相接触。

分布临近伪胞元20和30，以便它们的框架与标准胞元阵列1的各侧相接触。制造的禁区7与临近伪条带2和3的外侧相接触。为了使用稍候讲述的逻辑合成来分布外部伪胞元60，提供了禁区7。

外部伪胞元60分布于禁区7的外部，以便填满处于临近伪条带外部的区域。从而形成了外部伪区域6。外部伪胞元60包括门电路构图61和分布于门电路构图61下面的活性区域构图62。如图21所示，外部伪胞元60具有简单的结构，这导致与临近伪胞元相比，每单位区域只有很小的数据大小。因此，外部伪胞元60适合于使用伪构图来填充大区域。

外部伪胞元60沿着水平网格线Gaw和垂直网格线Gah分布，它所分布的间距与用于分布标准胞元10和临近伪胞元20和30的网格线Gw和Gh的间距无关。因此，使用稍候讲述的逻辑合成来执行外部伪胞元60的布局。

接下来，讲述用于在CAD工具上设计图21所示的半导体集成电路的布局结构的方法。

图22为流程图，示出了用于设计半导体集成电路的布局结构的示例方法。该示例方法分布外部伪胞元以及标准胞元和临近伪胞元。

在图22中所示的布局方法中，在根据预定的运算法则的芯片区域上，通过使用CAD工具的自动放置/路由功能，并使用采用共同布局网格线作为刻度的程序，自动地分布标准胞元和临近伪胞元。进而，通过逻辑合成来分布外部伪胞元，而与使用自动放置和路由功能的布局无关。

也就是说，首先，从库中选择集成电路的逻辑功能所需要的标准胞元，并将其分布在使用图21所示的共同布局网格线Gw和Gh作为刻度的芯片区域中(步骤S2_1)。接下来，以同样的方式使用由共同布局网格线Gw和Gh作为刻度来分布临近伪胞元(步骤S2_2)。接下来，执行自动布线(步骤S2_3)。需要注意的是，在图21中没有示出布线构图。进而，外部伪胞元分布于整个芯片区域之上，使用如图21所示的与前述步骤无关的专用布局网格线Gaw和Gah作为刻度(步骤S2_4)。

随后，执行逻辑合成(步骤S2_5)。例如，在步骤S2_5中，逻辑合成执行如下。

首先，在CAD工具上的芯片区域中，通过自动放置/路由功能将分布有标准胞元和临近伪胞元的区域进行二维地扩张+1.0μm。扩张区域合并成禁止分布外部伪胞元的“禁区”。然后，在分布于整个芯片区域之上的外部伪胞元中，删除了完全或部分地重叠禁区的胞元。接下来，由自动放置/路由功能创建的其余外部伪胞元的布局数据和标准胞元阵列和临近伪条带的布局数据合并成半导体集成电路的布局数据。

在图22中所示的示例布局方法中，已经讲述了完全或部分地重叠禁区的外部伪胞元被删掉的情况。根据该发明的布局方法并不局限于该示例。例如，当删掉完全地重叠禁区的外部伪胞元时，也可以修改通过使用预定的逻辑表达式来部分地重叠禁区的外部伪胞元的伪构图。

在图22所示的示例布局方法中，仅自动地分布了标准胞元和临近伪胞元。不过，也可以自动地分布诸如存储宏胞元、模拟宏胞元等宏胞元以及标准胞元，并且对于这样自动设计的布局，布线也可以自动地形成。

虽然图22中没有显示出来，但是在实际的半导体集成电路具有的布局结构中还分布了多个用于从半导体集成电路之外的外部电路输入信号/将信号输出至半导体集成电路之外的外部电路的多个输入/输出电路胞元以及标准胞元、宏胞元等。进而，在标准胞元、宏胞元等之间，以及输入/输出电路胞元之间进行布线。

图23示出了用于根据图22所示的流程图执行处理的CAD工具(布局设计系统)的示例功能结构图。

图23所示的示例布局设计系统500包括存储单元510、自动放置/路由单元520、逻辑合成单元530和输出单元540。

存储单元510存储网(net)列表、布局程序、胞元库、外部伪胞元以及逻辑表达式。网列表存储：连接信息，也就是用于连接诸如MOS晶体管、电阻器、电容器等电路器件的有关信息；以及诸如开启状态下的电流、电阻值、电容值等电路器件的特征。布局程序存储焊盘布局信息、电源布局信息、布局设计规则等。

胞元库存储多种类型的标准胞元，以及一种或多种类型的临近伪胞元。存储在胞元库中的多种类型的标准胞元的每一个都具有反相器、缓冲器、XOR门电路、AND门电路、多路器等的功能。进而，多种类型的标准胞元包括具有相同功能和不同驱动能力的标准胞元，例如，驱动能力可以是单位驱动能力的一倍、二倍和五倍。也就是说，胞元库存储诸如图2至5所示的标准胞元。

自动放置/路由单元520具有的功能包括：读出存储在存储单元510中的网列表、布局程序和胞元库；以及根据网列表和布局程序来执行自动放置/路由。自动放置/路由单元520包括标准胞元分布单元521，用于执行如图22所示的步骤S2_1的处理过程；临近伪胞元分布单元522，用于执行步骤S2_2的处理过程；以及自动布线单元523，用于执行步骤S2_3的处理过程。标准胞元分布单元521根据网列表来选择实现半导体集成电路的逻辑功能所需要的标准胞元，然后分布所选择的标准胞元。

逻辑合成单元530读出外部伪胞元，并且在芯片区域上分布外部伪胞元。接下来，根据存储在存储单元510中的逻辑表达式，逻辑合成单元530合并：这样分布的外部伪胞元的布局数据；以及由自动放置/路由单元520所创建的标准胞元阵列和临近伪条带的布局数据。也就是说，逻辑合成单元530执行图22所示的步骤S2_4和步骤S2_5的处理。

输出单元540以诸如gdsII等特定布局格式输出这样创建的布局数据。

图24示出了半导体集成电路的示例布局结构的一部分，其中分布了不同于图21所示外部伪胞元的外部伪胞元。

图24所示的布局结构包括与图21所示相同的标准胞元10、相同的第一和第二临近伪胞元20和30。

与图21所示的外部伪构图60的方式相同，图24所示的外部伪胞元64包括分布于门电路构图65下面的门电路构图65和活性区域构图66。不过，外部伪胞元64的高度是标准胞元10的共同高度的k1倍(k1是不小于1的整数)，确切地说，高度是标准胞元10的2倍；宽度是标准胞元的单位宽度的m1倍(m1是不小于1的整数)，确切地说，宽度是标准胞元10的单位宽度的5倍。

通过使用水平网格线Gw和垂直网格线Gh，将外部伪胞元64分布于芯片区域中，作为共同布局网格线，这些网格线也用于分布标准胞元和第一和第二临近伪胞元。也就是说，分布外部伪胞元64，以便位于框架的拐角处的原点X置于网格线Gw和Gh的交叉处之一上。因此，在不使用逻辑合成的情况下来执行外部伪胞元64的分布。

例如，自动地分布标准胞元10和临近伪胞元20和30的诸如图23所示的布局设计系统的自动放置/路由单元520，进一步自动地分布外部伪胞元64。确切地说，例如，外部伪胞元也可以以如下网格点作为原点自动地分布，即该网格点在垂直和水平方向上与临近伪条带的外部拐角距离特定数目个网格步。

接下来，讲述用于在CAD工具上设计图24所示的半导体集成电路的布局结构的方法。

图25为流程图，示出了用于设计图24所示的半导体集成电路的布局结构的示例布局方法。布局方法包括：准备标准胞元、第一和第二临近伪胞元、以及高度是标准胞元的共同高度的k1倍(k1是不小于1的整数)并且宽度是标准胞元的单位宽度的m1倍(m1是不小于1的整数)的外部伪胞元；以及通过分布这些胞元，来形成标准胞元阵列、第一和第二临近伪条带，以及外部伪区域。

在图25所示的示例布局方法中，通过使用共同布局网格作为刻度的布局设计系统的自动放置/路由单元的功能，自动地分布和布线所有的标准胞元、第一和第二临近伪胞元、以及外部伪胞元。也就是说，首先，通过使用图24所示的共同网格线Gw和Gh作为刻度来自动地分布标准胞元，以形成标准胞元阵列(步骤S3_1)。接下来，通过使用共同网格线作为刻度来自动地分布临近伪胞元，以形成临近伪条带(步骤S3_2)。然后，还通过使用共同网格线作为刻度来自动地分布外部伪胞元，以形成外部伪区域(步骤S3_3)。接下来，执行自动布线(步骤S3_4)。

通过使用类似于图23所示的系统500的布局设计系统，可以执行图25所示的示例布局方法，该方法除了包括诸如逻辑合成单元530等非逻辑合成装置以外，还进一步包括在用于执行步骤S3_3的处理的自动布置/路由单元520中的外部伪胞元分布单元。

图25示出了示例布局方法，其中预先准备了标准胞元、临近伪胞元和外部伪胞元，并且执行自动放置/路由。不过根据本发明，还准备了不是通过分布标准胞元而形成的诸如存储宏胞元、模拟宏胞元等其他宏胞元，然后执行自动放置/路由。

这里，考察了带有外部伪区域和没有带外部伪区域的布局结构之间的门电路延迟时间的变化的差别。下面参考表2来讲述得到的结果。

[表2]

	没有外部伪区域	带有外部伪区域
			中心部分和四个角之间的门电路延迟时间的变化(％)	20.1	6.1

该表示出了由位于半导体集成电路中的门电路延迟测量电路所测量的延迟时间的变化，其中半导体集成电路的布局结构具有带外部伪区域和不带外部伪区域两种。在标准胞元阵列的中心部分和四个角上，半导体集成电路总共包括5个门电路延迟测量电路。需要注意的是，在任一情况下，布局结构都包括临近伪条带。

在由位于标准胞元阵列的中心部分和四个角上的测量电路所测量的值之间，没有外部伪区域的半导体集成电路在延迟时间上表现出较大的变化，约为20％。另一方面，带有外部伪区域的半导体集成电路在延迟时间上表现出小得多的变化，小到约为6％。

可以理解的是，在图21和24所示的示例布局结构中，i)分布于临近伪条带中的临近伪构图在一个小范围内(约1μm)改善了构图密度的均一性和构图规则性，并且抑制了由照相平版印刷处理形成的抗蚀构图的构图尺寸的偏移；ii)分布于外部伪区域中的外部伪构图在一个较大的范围内(约100μm)改善了构图密度的均一性，并且抑制了使用抗蚀构图作为掩模的蚀刻处理中的变化。因此，抑制了器件构图(特别是门电路构图)中的尺寸变化。结果，门电路延迟时间上的变化得到了抑制。

需要注意的是，为了抑制发生在照相平版印刷处理中的尺寸偏移，需要分布临近伪胞元中的伪构图，使在伪构图和标准胞元的构图之间没有形成大的空间。也就是说，如图18所示，可以肯定的是，在临近伪胞元的分布使得临近伪胞元的各侧不与标准胞元阵列的各侧相接触的布局结构中，抑制尺寸偏移的效果还不是很充分。

原因在于，照相平版印刷处理在小范围内容易受到构图密度的不均一性和构图不规则性的影响。

另一方面，相对大范围内的构图密度的不均一性会对蚀刻处理造成严重的影响，但是小范围内的构图密度的不均一性不会对蚀刻处理造成严重的影响。因此，甚至在诸如图21和24所示的布局结构中，即使在临近伪条带2和3以及外部伪区域6之间形成了隙缝，但是由于外部伪区域6在大范围内提高了构图密度的均一性，因此能够显著地抑制在蚀刻处理中发生的偏移。

最后，来讲述与图1所示不同的半导体集成电路的布局结构的示例。

根据本发明的半导体集成电路的实际布局结构并不局限于具有矩形形状的标准胞元阵列结构。当标准胞元阵列与诸如存储宏胞元等宏胞元组合在一起时，标准胞元阵列还可以具有诸如“L”型和“U”等各种不同的形状。

图26为示意图，示出了具有“L”型标准胞元阵列的半导体集成电路的示例布局结构。图27为示意图，示出了具有“L”型标准胞元阵列的半导体集成电路的另一示例布局结构。

诸如图26或图27所示的“L”型标准胞元阵列、“U”型标准胞元阵列等标准胞元阵列具有三个或更多的垂直侧和三个或更多的水平侧。在这种情况下，临近伪条带2和3优选地沿着如图26所示的标准胞元阵列的所有侧形成，以用于改善构图尺寸的均一性。不过，在诸如27所示的一些情况下，沿着除了朝向宏胞元100的侧之外的标准胞元阵列的各侧形成临近伪条带2和3，显示了足够的效果。

例如，当宏胞元100带有具有高构图密度的精细构图时，宏胞元中的构图改善了位于朝向宏胞元100的侧的周围的标准胞元阵列的一部分中的构图密度的均一性和构图规则性。因此，在没有沿着一个或多个朝向宏胞元100的侧形成临近伪条带的情况下，可以抑制构图尺寸的偏移。

也就是说，根据本发明，不需要总是沿着标准胞元的所有侧来形成临近伪条带。换句话说，还有一些情况是，只沿着一些标准胞元阵列的侧，而不是全部的侧，形成临近伪条带，就足够了。

注意到，即使在图27所示的布局结构中，第一临近伪条带之一沿着标准胞元阵列的垂直侧(左侧)的整个长度形成，在标准胞元阵列的整个高度上延伸。而且在图27所示的布局结构中，第二临近伪条带之一在沿着标准胞元阵列的水平侧(下侧)的整个长度形成，在标准胞元阵列的整个宽度上延伸。

Claims (27)

1.一种在计算机系统上形成半导体集成电路的布局结构的方法，包括：

在库中准备具有各个逻辑功能的第一多种类型的标准胞元，第一临近伪胞元，以及第二临近伪胞元；

第一多种类型的标准胞元的每一个包括分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图，第一多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度；

在具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中分布的多个层的至少一层中，第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能，第一临近伪胞元具有由第一临近伪胞元框架的上侧和下侧之间的距离所定义的高度，该高度为标准胞元的共同高度的k₁倍，其中k₁为不小于1的整数；

在具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中分布的多个层的该至少一层中，第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能；

从第一多种类型的标准胞元中选择实现半导体集成电路的逻辑功能所需的第二多种类型的标准胞元；

通过以行列方式分布第二多种类型的标准胞元的每一种中的一或多个，来形成无沟道类型的标准胞元阵列，标准胞元阵列的外围具有垂直侧和水平侧，每一个侧形成有在标准胞元阵列的最外部分布的标准胞元的框架的各个侧；

通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元来形成第一临近伪条带，以便多个第一临近伪胞元的框架的上侧和下侧相互接触，并且以便第一多个临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧的相应部分相接触；

通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元来形成第二临近伪条带，以便多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

2.如权利要求1所述的方法，其中所述准备准备了相同的临近伪胞元，作为第一和第二临近伪胞元。

3.如权利要求1或2所述的方法，其中：

所述准备还准备了辅助胞元，以便与辅助胞元单独地准备第一和第二临近伪胞元；以及

所述形成标准胞元阵列包括，通过分布辅助胞元以及标准胞元，沿着水平方向调整标准胞元的至少一行的长度。

4.如权利要求1或2所述的方法，其中：

标准胞元构图包括分布于标准胞元框架内部的内部部分和分布于标准胞元框架外部的外部部分；并且

执行所述形成标准胞元阵列，以便分布于标准胞元阵列中的每一个标准胞元中的标准胞元构图的外部部分与分布于标准胞元阵列中的邻近标准胞元中的标准胞元构图的内部部分合并。

5.如权利要求1或2所述的方法，其中：

库中所准备的每一个标准胞元包括在垂直方向上分布的N阱层中的N阱构图和P阱层中的P阱构图；

第一临近伪胞元包括位于N阱层中的第一伪N阱构图和位于P阱层中的第一伪P阱构图；

第二临近伪胞元包括位于N阱层中的第二伪N阱构图和位于P阱层中的第二伪P阱构图的至少一个；

执行所述形成第一临近伪条带，使得在与分布在标准胞元阵列的最外部分的标准胞元之一相邻分布的多个第一临近伪胞元的每一个中的第一伪N阱构图和第一伪P阱构图分别与该标准胞元之一中的N阱构图和P阱构图合并；并且

执行所述形成第二临近伪条带，使得在与分布在标准胞元阵列的最外部分的标准胞元之一相邻分布的多个第二临近伪胞元的每一个中的第二伪N阱构图和第二伪P阱构图分别与该标准胞元之一中的N阱构图和P阱构图之一合并。

6.如权利要求1或2所述的方法，其中：

库中所准备的每一个标准胞元包括在布线层中分别沿着标准胞元框架的上侧和下侧延伸并且在水平方向上穿过标准胞元框架的一对电源布线构图；

第二临近伪胞元包括位于布线层中的伪电源布线构图；以及

执行所述形成第二临近伪条带，使得在与分布在标准胞元阵列的最外部分的标准胞元之一相邻分布的多个第二临近伪胞元的每一个中的伪电源布线构图与该标准胞元之一中的该对电源布线构图中的一个合并。

7.如权利要求6所述的方法，其中：

库中所准备的每一个标准胞元包括在位于各个电源布线构图下面的活性层中的一对活性区域构图，以及将活性区域构图和各个电源布线构图连接起来的接触层中的接触构图，接触构图沿着标准胞元框架的上侧和下侧分布；

第二临近伪胞元包括位于接触层中的伪接触构图；并且

执行所述形成第二临近伪条带，使得在与分布在标准胞元阵列的最外部分的一个或者多个标准胞元相邻分布的多个第二临近伪胞元的每一个中的接触构图与该一个或者多个标准胞元的接触构图合并。

8.如权利要求1或2所述的方法，其中：

库中所准备的每个标准胞元包括布线层中的一对电源布线构图，在各个电源布线构图下面的活性层中的一对活性区域构图，以及将活性区域构图与各个电源布线构图相连的接触层中的接触构图；以及

第一和第二临近伪胞元不包括接触层中的构图。

9.如权利要求1或2所述的方法，其中：

在计算机系统上形成的布局结构用于产生光掩模，用于通过使用光学临近校正来形成半导体衬底上的布局结构；

在多个层的该至少一层中，标准胞元构图包括具有需要进行光学临近校正的尺寸的部分；以及

第一和第二临近伪构图具有不需要进行光学临近校正的最小尺寸。

10.如权利要求1或2所述的方法，进一步包括：

在库中准备外部伪胞元，在具有上侧、下侧、左侧和右侧的外部伪胞元框架中分布的多个层中的该至少一层中，外部伪胞元包括外部伪构图，它无助于半导体集成电路的逻辑功能，并且它与第一和第二临近伪构图的每一个都不同；并且

通过以行列形式分布多个外部伪胞元，在标准胞元阵列和第一和第二临近伪条带的外部形成外部伪区域，

其中：

第一多种类型的标准胞元的每一个具有的宽度由单位宽度的m_s倍的标准胞元框架的左侧和右侧之间的距离来定义，其中m_s为不小于1的整数；

外部伪胞元具有的高度由标准胞元的共同高度的k_o倍的外部伪胞元框架的上侧和下侧之间的距离来定义，其中k_o为不小于1的整数，并且其宽度由标准胞元的单位宽度的m_o倍的外部伪胞元框架的左侧和右侧之间的距离来定义，其中m_o为不小于1的整数。

11.一种半导体集成电路的布局结构，包括：

通过以行列形式来分布具有各个逻辑功能的多种类型的标准胞元的每一种的一个或多个而形成的无沟道类型标准胞元阵列，其中标准胞元阵列的外周具有垂直侧和水平侧；

通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元而形成的第一临近伪条带；以及

通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元而形成的第二临近伪条带；

其中：

多种类型的标准胞元的每一种包括位于分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图，其中多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度；

标准胞元阵列的垂直侧和水平侧的每一侧形成有分布于标准胞元阵列的最外部分的标准胞元的框架的各个侧；

在分布于具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中的多个层的至少一层中，每一个第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能，每一个第一临近伪胞元具有由第一临近伪胞元框架的上侧和下侧之间的距离所定义的高度，该高度为标准胞元的共同高度的k₁倍，其中k₁为不小于1的整数；

在分布于具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中的该多个层的至少一层中，每一个第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能；

形成的每一个第一临近伪条带使得多个第一临近伪胞元的框架的上侧和下侧相互接触，并且使得多个第一临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧中的相应部分相接触；并且

形成的每一个第二临近伪条带使得多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

12.如权利要求11的布局结构，其中：

标准胞元阵列的垂直侧的至少一侧在标准胞元阵列的整个高度上延伸；以及

通过沿着标准胞元阵列的垂直侧的该至少一侧的整个长度分布多个第一临近伪胞元，形成至少一个第一临近伪条带。

13.如权利要求11的布局结构，其中：

标准胞元阵列的水平侧的至少一侧在标准胞元阵列的整个宽度上延伸；以及

通过沿着标准胞元阵列的水平侧的该至少一侧的整个长度分布多个第二临近伪胞元，形成至少一个第二临近伪条带。

14.如权利要求11所述的布局结构，其中，形成的第一临近伪条带和第二临近伪条带使得第一和第二临近伪条带围绕标准胞元阵列的整个外围。

15.如权利要求11至14任一所述的布局结构，其中，标准胞元阵列包括用于调整沿着水平方向的标准胞元的至少一行的长度的至少一个辅助胞元，第一和第二临近伪胞元的每一个不同于至少一个辅助胞元的任一个。

16.如权利要求11至14任一所述的布局结构，其中：

每个标准胞元包括布线层中的一对电源布线构图，在各个电源布线构图下面的活性层中的一对活性区域构图，以及将活性区域构图与各个电源布线构图相连的接触层中的接触构图；以及

第一和第二临近伪胞元不包括接触层中的构图。

17.如权利要求11至14任一所述的布局结构，其中：

标准胞元阵列中的标准胞元的分布使得标准胞元框架的上侧和下侧与分布于垂直方向上的虚拟水平网格线相接触，其间距等于标准胞元的共同高度；并且

每一个第一临近伪条带的形成使得多个第一临近伪胞元的框架的上侧和下侧与虚拟水平网格线相接触。

18.如权利要求15所述的布局结构，其中：

标准胞元阵列中的标准胞元的分布使得标准胞元框架的上侧和下侧与分布于垂直方向上的虚拟水平网格线相接触，其间距等于标准胞元的共同高度；并且

每一个第一临近伪条带的形成使得多个第一临近伪胞元的框架的上侧和下侧与虚拟水平网格线相接触。

19.如权利要求16所述的布局结构，其中：

标准胞元阵列中的标准胞元的分布使得标准胞元框架的上侧和下侧与分布于垂直方向上的虚拟水平网格线相接触，其间距等于标准胞元的共同高度；并且

每一个第一临近伪条带的形成使得多个第一临近伪胞元的框架的上侧和下侧与虚拟水平网格线相接触。

20.如权利要求11至14任一所述的布局结构，其中：

布局结构是在半导体衬底上通过使用运用光学临近校正的光刻处理来形成的；

在多个层的该至少一层中，标准胞元构图包括具有需要进行光学临近校正的尺寸的部分；并且

第一和第二临近伪构图具有不需要进行光学临近校正的最小尺寸。

21.如权利要求20的布局结构，其中：

光刻处理使用具有波长λ的暴光光；以及

第一临近伪构图包括在垂直方向上延伸并在水平方向上具有不大于λ的尺寸的构图。

22.如权利要求17所述的布局结构，其中：

布局结构是在半导体衬底上通过使用运用光学临近校正的光刻处理来形成的；

在多个层的该至少一层中，标准胞元构图包括具有需要进行光学临近校正的尺寸的部分；并且

第一和第二临近伪构图具有不需要进行光学临近校正的最小尺寸。

23.如权利要求22所述的布局结构，其中：

光刻处理使用具有波长λ的暴光光；以及

第一临近伪构图包括在垂直方向上延伸并在水平方向上具有不大于λ的尺寸的构图。

24.一种光掩模，包括掩模构图，用于通过使用具有波长λ的暴光光在半导体衬底上制造掩模构图的缩小图像，在半导体集成电路的布局结构中形成多个层之一，该布局结构包括：

通过以行列形式来分布具有各个逻辑功能的多种类型的标准胞元的每一种的一个或多个而形成的无沟道类型标准胞元阵列，其中标准胞元阵列的外周具有垂直侧和水平侧；

通过沿着标准胞元阵列的至少一些垂直侧的每一个来分布多个第一临近伪胞元而形成的第一临近伪条带；以及

通过沿着标准胞元阵列的至少一些水平侧的每一个来分布多个第二临近伪胞元而形成的第二临近伪条带；

其中：

多种类型的标准胞元的每一种包括位于分布于具有上侧、下侧、左侧和右侧的标准胞元框架中的多个层中的标准胞元构图，其中多种类型的标准胞元具有由标准胞元框架的上侧和下侧之间的距离所定义的共同高度；

标准胞元阵列的垂直侧和水平侧的每一侧形成有分布于标准胞元阵列的最外部分的标准胞元的框架的各个侧；

在分布于具有上侧、下侧、左侧和右侧的第一临近伪胞元框架中的多个层的至少一层中，每一个第一临近伪胞元包括第一临近伪构图，它无助于半导体集成电路的逻辑功能，每一个第一临近伪胞元具有由第一临近伪胞元框架的上侧和下侧之间的距离所定义的高度，该高度为标准胞元的共同高度的k₁倍，其中k₁为不小于1的整数；

在分布于具有上侧、下侧、左侧和右侧的第二临近伪胞元框架中的该多个层的至少一层中，每一个第二临近伪胞元包括第二临近伪构图，它无助于半导体集成电路的逻辑功能；

形成的每一个第一临近伪条带使得多个第一临近伪胞元的框架的上侧和下侧相互接触，并且使得多个第一临近伪胞元的每一个的框架的左侧和右侧之一与标准胞元阵列的垂直侧中的相应部分相接触；并且

形成的每一个第二临近伪条带使得多个第二临近伪胞元的每一个的框架的上侧和下侧之一与标准胞元阵列的水平侧的相应部分相接触。

25.如权利要求24所述的光掩模，其中对用于在布局结构中形成标准胞元阵列的掩模构图的第一部分执行光学临近校正，但是对用于在布局结构中形成第一和第二临近伪条带的掩模构图的第二部分不执行光学临近校正。

26.如权利要求25所述的光掩模，其中：

λ不大于248nm；并且

在第一部分中，对用于形成标准胞元构图的其尺寸小于临界尺寸的部分的掩模构图的第三部分执行光学临近校正，其中临界尺寸小于λ。

27.如权利要求25或26所述的光掩模，其中第一和第二临近伪构图的最小尺寸不大于2×λ。

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