CN100390969C - 半导体器件 - Google Patents

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Abstract

抑制半导体器件尺寸的增大和降低噪声。一种半导体器件包含：基片(5)，在由印刷电路板制成的基片芯层(7)两侧分别提供有表层(9，11)；半导体元件(1)装在基片(5)上。半导体元件(1)用连接件(3)与表层之一(9)连接，在另一个表层(11)上排列有外引线端(55)。芯层(7)中制作有通孔(41，43，45，75，77)，使半导体元件(1)与外引线端(55)电连接。通孔(41，43，45，75，77)包括按照外部通孔阵列(55)布置的阵列式通孔(41，43，45)，一个或多个附加通孔(75，77)制作在阵列式通孔(41，43，45)之间。

Description

半导体器件
技术领域
本发明涉及到半导体器件。
背景技术
网格焊球阵列半导体器件(此后称为BGA半导体器件)、网格插针阵列半导体器件(此后称为PGA半导体器件)、网格焊台阵列半导体器件(此后称为LGA半导体器件)、芯片尺寸封装半导体器件(此后称为CSP半导体器件)等，其中的引线端都制作为网格形式，由于这种形式可增加信号线的数目，再加上其他原因，故得到了广泛的应用。
在这些半导体器件中，为降低电噪声，除了与地层电连接的第一接地通孔外，已建议提供多个第二接地通孔，该通孔与其背面预定位置提供的接地图形中的地层电连接，如JP-A-7-153869中所述的半导体器件那样。例如，在JP-A-7-153869所述的半导体器件中，可将有电流有效流过的接地层的面积扩大来抑制噪声的发生。
然而，在这些半导体器件中，接地图形设在每个电极周围，与地层电连接的第二接地通孔制作在接地图形中，因此半导体器件就会因提供的接地图形量而变大。当半导体器件变大时就出现一些问题：半导体器件成本增高，安装面积增大，因而增加了装有这种半导体器件的电子装置的成本。
发明内容
本发明的目标是防止半导体器件尺寸变大，并减少噪声的发生。
本发明用以下方法来达到上述目标。本发明提供了一种半导体器件，包括：基片，其表层在印刷电路板制成的芯层两侧，半导体芯片就装在基片上，其中半导体芯片由连接件与表层之一相连，多个外引线端排列在另一表层上，芯层具有将半导体芯片与多个外引线端电连接的多个电源通孔和多个接地通孔，其中多个电源通孔和多个接地通孔每一个对应于外引线端之一，并且所述基片包括在该基片中间部分的内部电源区域以及在该内部电源区域周围形成的信号线区域，所述内部电源区域包括由第一电源通孔和第一接地通孔交替排列而成的布局，第一电源通孔的数目等于第一接地通孔的数目，所述信号线区域包括数目相同的第二电源通孔和第二接地通孔，所述信号线区域还包括多个信号通孔，这些信号通孔的数目等于所述第二电源通孔和所述第二接地通孔的总数的三倍，所述信号通孔被设在所述第二电源通孔和所述第二接地通孔的周围并与它们保持相邻关系，所述信号线区域还包括设在第二电源通孔和第二接地通孔中间的一个或多个附加电源通孔或者一个或多个附加接地通孔，所述附加电源通孔和所述附加接地通孔没有对应的外引线端。
在这种方式中，除了与外引线端的排列对应的阵列通孔外，自身的外引线端，亦即，不与外引线端对应的附加通孔制作在基片芯层中的阵列通孔之间。因此，附加通孔可制作得靠近阵列通孔，因而减小了电感。而且，附加通孔不与外引线端对应，因此，与外引线端或通孔图形制作在基片表面上的情形相比，就可减少半导体芯片的外引线端数目并减小其尺寸。结果，就能避免将半导体器件尺寸变大，并减小电感，因而减少半导体器件中噪声的产生。
而且，在本发明的半导体器件中，多个外引线端包括外信号端、外电源端以及外接地端，多个通孔可包括：信号通孔，将外信号端与半导体芯片电连接；电源通孔，将外部电源端与半导体芯片电连接；接地通孔，将外部地端与半导体芯片电连接；以及附加通孔，将外电源端与半导体芯片或外接地端与半导体芯片电连接。对于这种情形，通孔的数目可比外引线端的数目多出附加通孔的数目。
这样就提供了多个通孔，包括：信号通孔，将外信号端与半导体芯片电连接；电源通孔，将外电源端与半导体芯片电连接；接地通孔，将外接地端与半导体芯片电连接；以及附加通孔，将外电源端与半导体芯片或外接地端与半导体芯片电连接，通孔的数目比外引线端的数目多出附加通孔的数目。因此可使地或电源的电感降低与附加通孔对应的量，从而减少半导体器件中噪声的产生。而且，也可防止半导体器件因未提供的外引线端而致尺寸增大。
而且，在本发明的半导体器件中，多个通孔包括：多个阵列通孔，排列成与多个外引线端的排列相对应；以及制作在阵列通孔之间的一个或多个附加通孔。所提供的多个通孔的数目比外引线端的数目多出附加通孔的数目。安排的多个通孔包括：阵列信号通孔，将外信号端与半导体芯片电连接，并排列得与阵列外信号端相对应；阵列电源通孔，将外电源端与半导体芯片电连接，并排列得与阵列外电源端相对应，以及阵列接地通孔，将外接地端与半导体芯片电连接，并排列得与阵列外接地端相对应。附加通孔可安排在阵列信号通孔间，阵列信号通孔取阵列的形式，并将外电源端与半导体芯片或外接地端与半导体芯片电连接。
这样，通孔制作在基片的芯层中，其数目比外引线端的数目多出附加通孔的数目，从而使地和电源的电感降低与附加通孔对应的量。而且，由于附加通孔制作在阵列信号通孔之间，就可使之靠近阵列信号通孔，从而降低地或电源的电感。此外，由于附加通孔本身没有外引线端，与外引线端和图形制作在基片表面上的情形相比，可使半导体器件的尺寸减小。这就无需增大半导体器件以及装有这种半导体器件的电子装置的尺寸，从而抑制了成本的增高。而且，如果外引线端的直径大于通孔，在附加通孔本身没有外引线端时，可制作得比阵列电源通孔和阵列接地通孔具有本身的外引线端时更靠近阵列信号通孔，从而降低地或电源的电感。
而且，在本发明的半导体器件中，基片可分为多个区域，阵列通孔可制作在这些区域中，附加通孔则制作在有阵列通孔的这些区域之间。
这样，基片就被分成多个区域，其间制作有附加通孔。相应地，与接地通孔制作在基片周围的情形相比，附加通孔可制作得更靠近与中间部分的外引线端对应的阵列通孔，这样就降低了电感。而且，没有提供相当于附加通孔的外引线端，从而无需增大半导体器件的尺寸。
而且，在本发明的半导体器件中，附加通孔可制作得靠近基片的对角线，形如通常的矩形。像这样将基片用对角线分成多个区域，并在这些区域间制作附加通孔，就可制作附加通孔而基本上不改变常规半导体器件中的引线。这些区域不限于沿对角线划分基片所得者，也可划分基片使得其上的引线基本上不变。例如，基片可用两条正交线划分为四个区域，使分成的区域每个都为通常的矩形。
而且，如果半导体器件中的阵列通孔包括制作在中间部分的总电源通孔，信号通孔制作在总电源通孔周围，并且电源通孔和接地通孔制作在这些信号通孔之间，则基片就可分为中间的电源通孔区域和外围的信号通孔区域，附加通孔则制作在电源通孔区与信号通孔区之间。然后，信号通孔区可进一步用基片的对角线等分成更小的块，使附加通孔可制作在这些小块之间。对于这种情形，信号通孔区分成的每个小块优选地有基本相同的尺寸和基本相同数目的阵列通孔。
此外，信号通孔优选地制作在芯层中，其数目等于或小于电源通孔、接地通孔与附加通孔总数的四倍。例如，如果多个信号通孔制作在芯层中，而接地通孔制作得靠近这些信号通孔，则当电流流过多个信号通孔时，这些多个电流的感生电流则流过接地通孔。电流流过接地通孔不是优选的，因为其电流路径叠加起来，使电感变大。如果信号通孔的数目等于或小于附加通孔、电源通孔和接地通孔总数的四倍，则可减少因电流路径叠加而引起的地或电源电感的增大。
从下面对本发明实施方式的描述并结合附图，本发明的其他目标、特点和优点将变得更为明显。
附图说明
图1为垂直剖面图，示意地表示根据本发明一种实施方式的半导体器件的结构；
图2为图1的半导体器件的仰视图；
图3为水平剖面图，示意地表示图1的半导体器件的结构；
图4为示意的透视图，说明图1的半导体器件的工作；
图5为水平剖面图，示意地表示根据本发明另一种实施方式的半导体器件的结构。
具体实施方式
下面将参照图1-5来描述本发明的实施方式。
根据此实施方式的一种BGA型半导体器件含有半导体芯片1和用连接件如焊球3与半导体芯片1相连的基片5，如图1所示。半导体芯片1的引线端(未示出)都位于面对基片5的表面上，且这些引线端(未示出)排列成网格的形式。
基片5将排列在半导体芯片1上的网格式引线端(未示出)电连接至电子装置的主板等上面来增大引线端的间隔，亦即其间距，基片5包含由印刷电路板制成的芯层7和芯层7两侧的表层9和11，在基片5中可以形成密集的引线。
芯层7两侧的表层9和11之一面对半导体芯片1，用作为连接件的焊球3与半导体芯片1相连。半导体芯片1与每个表层9之间用绝缘材料如环氧树脂(未示出)填充和密封。
半导体芯片1的多个引线端(未示出)包括信号端、电源端和接地端，这些端子都在半导体芯片1的面对基片5的表面上。
表层9具有例如从半导体芯片1向基片5的芯层7依次使导电层与绝缘层交替地叠在一起制作的在表层9的面对半导体芯片1的上表面上与半导体芯片1的引线端(未示出)连接的导电层13、绝缘层15、导电层17和绝缘层19。
导电层13包含信号线20、信号端21、电源端23以及地端25。导电层13中的信号端21、电源端23以及地端25分别与半导体芯片1的信号端、电源端和地端(未示出)相对，并由焊球3相连接。
导电层17含有平面地导电层，信号导电层和电源导电层都提供在平面地导电层中形成的开孔处。
在芯层7的上表面，亦即与表层9的绝缘层19接触的表面，制作有导电层27，在导电层27下面，从表层9向表层11依次制作绝缘层29、导电层31、绝缘层33、导电层35、绝缘层37以及导电层39，使导电层与绝缘层交替地叠在一起。
导电层27包含平面电源导电层，在其开孔处提供有信号导电层和地导电层。
导电层31包含平面地导电层，在平面电源导电层的开孔处提供有电源导电层。
导电层35包含平面电源导电层，在平面电源导电层的开孔处提供有地导电层。
导电层39包含平面电源导电层，在平面地导电层的开孔处提供有信号导电层和电源导电层。
而且，芯层7提供有：阵列信号通孔41，与芯层7两侧的信号导电层电连接；阵列电源通孔43，与芯层7中的平面电源导电层和电源导电层电连接；以及阵列接地通孔45，与芯层7中平面地导电层和地导电层电连接。
阵列信号通孔41、阵列电源通孔43、阵列接地通孔45、以及芯层7中的其余通孔都是这样制作的，例如，在不被连接的平面导电层中制作凹坑，用钻孔机打透导电层的凹坑而形成通孔，并在通孔的内表面无电镀铜来制作铜层。对于这种情形，平面导电层与制作在每个通孔内表面上的铜层由绝缘材料隔离。而在待连接的平面导电层中不制作凹坑，并同样用钻孔机打通孔。对于这种情形，由于平面导电层的端面露在每个通孔的内表面处，用无电镀铜制作在通孔内表面的铜层将通孔与平面导电层连在一起。这样，芯层7中的通孔就是用钻孔机在印刷电路板中钻孔再对孔镀敷而成的。
阵列信号通孔41将芯层7两侧的信号导电层，亦即导电层27和39的信号导电层电连接在一起。
阵列电源通孔43将靠近半导体芯片1的芯层7表面的平面电源导电层，亦即导电层27的平面电源导电层与导电层35的平面电源导电层、以及靠近表层11的芯层7表面的电源导电层，亦即导电层39的平面电源导电层电连接在一起。
阵列接地通孔45将靠近半导体芯片1的芯层7表面的平面地导电层，亦即导电层27的平面地导电层与芯层7下表面的平面地导电层，亦即导电层39的平面地导电层电连接在一起。
表层11，例如像表层9那样，在其与芯层7接触的表面上有一绝缘层47，在绝缘层47下面从芯层7向基片5下表面依次制作导电层49、绝缘层51、以及导电层53，使导电层与绝缘层交替地叠在一起。
导电层49包含平面电源导电层，在其开孔处提供有信号导电层和地导电层。
导电层53包含外引线端55，如外信号端55a、外电源端55v、以及外接地端55g，外引线端55上连有焊球62。焊球62用于将半导体器件与电子装置的基板(未示出)连接起来。
而且，表层9还制作有通道63，将由绝缘层15隔离的导电层13与17电连接在一起，并将由绝缘层19隔离的导电层17与导电层27电连接在一起。表层11也制作有通道63，将由绝缘层47隔离的芯层7的导电层39与表层11的导电层49电连接在一起，并将由绝缘层51隔离的导电层49与53电连接在一起。
通道63的制作是先在绝缘层中用光刻或激光器制孔，再用无电镀铜法在整个表面上镀铜，然后光刻腐蚀铜。绝缘层中的孔使在绝缘层上制作的薄层表面上形成凹坑。由于光刻的限制，在平面导电层的孔中提供的是短引线，而且，向上延伸的通道与向下延伸的通道有偏离，以便分散凹坑量。
对于这种情形，信号连接路径始于半导体器件的信号端(未示出)，经过焊球3、导电层13、通道63、导电层17的信号导电层、阵列信号通孔41、导电层39的信号导电层、通道63、导电层49的信号导电层、以及导电层53的外信号端55s而终止于焊球62。半导体芯片1的信号端(未示出)与导电层53的外信号端55s一一对应相连，起着半导体器件输出端的作用。
电源连接通道始于半导体器件1的电源端(未示出)，经过焊球3、导电层13、通道63、导电层17的电源导电层、通道63、导电层27的平面电源导电层、阵列电源通孔43、导电层35的平面电源导电层、阵列电源通孔43、导电层39的电源导电层、通道63、以及导电层53的外信号端55s，终止于焊球62。
接地连接通道始于半导体器件的接地端(未示出)，经过焊球3、导电层13、通道63、导电层17的平面接地导电层、通道63、导电层27的电源导电层、阵列接地通孔45、导电层31的平面接地导电层、阵列接地通孔45、导电层31的平面地导电层、阵列接地通孔45、导电层39的平面地导电层、通道63、导电层49的地导电层、通道63、以及导电层53的外信号端55g，终止于焊球62。
在这种方式中，电源经通道63和阵列电源通孔43连接至导电层27、35和49的平面电源导电层，接地端经通道63和阵列接地通孔45连接至导电层17、31和39的平面地导电层。而且，平面导电层具有大量的孔，孔中制作有导体，可使信号线从导体连接至另一层。
外引线端55构成了表层11的导电层53，以网格形式排列在表层11的上表面，亦即半导体器件的下表面64上，如图2所示。例如，提供了11×11＝121个外引线端。而且，在图2中，为了说明起见，省略了焊球62。提供了网格式外引线端55的半导体器件下表面64被分为内电源区65和信号线区67，内电源区65制作在中间部分，为一般的矩形，信号线区67制作在内电源区65的周围。信号线区67被分成靠近基片5对角线的四块。
制作在半导体器件下表面64中间部分的内电源区65有25个端子，排列成5×5的网格形式，包括外电源端55v和外接地端55g。外电源端55v和外接地端55g安排得彼此靠近，使得外接地端55g围绕着外电源端55v。另一方面，外电源端55v安排得围绕外接地端55g。即，数目基本相等的外电源端55v和外接地端55g交替地安排在内电源区65中。
制作在内电源区周围的信号线区67被半导体器件下表面64的对角线分为四块。信号线区67分成的每一块都具有外信号端55s、外电源端55v、以及排列在其中的外接地端。信号线区67具有外接地端55g，以基本均匀的间隔排列在靠近内电源区65的内周部分和下表面64的对角线上。即，外接地端55g提供在信号线区67的更靠近内电源区65的角上和其外角中。设在信号线区67的内电源区65一侧角上的外接地端55g间的一半处也提供有外接地端55g。例如，在信号线区67中靠近内电源区65的外接地端55g间，安排有两个外信号端55s。此外，在信号线区67中靠近内电源区65的外接地端55g被安排得靠近内电源区65中相应的外电源端55v。而且，设在内电源区65中的外电源端55v以基本上均匀的间隔被安排在信号线区67的外周部分，外信号端55s排列在信号线区67外周部分的外电源端55v之间。按照这种方式，数目基本相同的外电源端55v和外接地端55g被安排在信号线区67中，并提供了数目基本上三倍于外电源端55v和外接地端55g总数的外信号端55s。外信号端55s被安排在外电源端55v和外接地端55g周围，以便与之相邻。
下面将描述此实施方式半导体器件的工作和本发明的特征部分。此实施方式的半导体器件具有对应于外信号端55s的阵列信号通孔41、对应于外电源端55v的阵列电源通孔43、对应于外接地端55g的阵列接地通孔45、不对应于外引线端55的附加接地通孔75、以及不对应于外引线端55的附加电源通孔77，如图3所示。与制作在芯层7中的多个地导电层电连接在一起的附加接地通孔75的数目基本上与附加电源通孔77相同，附加电源通孔77也与制作在芯层7中的多个地导电层电连接在一起，如图3所示。
如图1所示，附加接地通孔75与设在芯层7上表面的导电层27的地导电层、设在芯层7下表面的导电层39的平面地导电层、以及包含在芯层7中的导电层31的平面地导电层电连接在一起。而且，附加接地通孔75不对应于外引线端55，但通过导电层31和39的平面地导电层与阵列接地通孔45和外接地端55g电连接。
附加电源通孔77与设在芯层7上表面的导电层27的平面电源导电层、设在芯层7下表面的导电层39的电源导电层、以及包含在芯层7中的导电层35的平面电源导电层电连接在一起。而且，附加电源通孔77不对应于外引线端55，但通过导电层27和35的平面电源导电层与阵列电源通孔43和外电源端55v电连接。
阵列信号通孔41、阵列电源通孔43、以及阵列接地通孔45被安排得与外信号端55s、外电源端55v、以及外接地端55g基本相同，如图2所示。而且，信号线区67由对角线分成的各块从内电源区65向基片5外围偏移。对于这种情形，如果排成网格式的通孔间隔为一个间距，通过将信号线区67分成的块向基片5的外围移开半个间距，在内电源区65与信号线区67的每个块间以及信号线区67的各块间形成间隙，附加接地通孔75和附加电源通孔77就制作在这些间隙中。附加接地通孔75和附加电源通孔77只制作在芯层7中，其本身没有任何端子，亦即，半导体芯片1的对应端子(未示出)或对应的外引线端55，如图1所示。
即，如图3所示，阵列信号通孔41、阵列电源通孔43、以及阵列接地通孔45的相关排列基本上与图2中外引线端55的排列一致。附加接地通孔75和附加电源通孔77安排的位置处没有安排外引线端55。
附加接地通孔75和附加电源通孔77交替地设在内电源区65与信号线区67的每个块间，亦即，在内电源区65周围。而且，附加接地通孔75和附加电源通孔77也设在信号线区67的各块之间，即，在基片5的对角线上。在基片5的每个对角线上设有两个附加电源通孔77，在两个附加电源通孔77间设有附加接地通孔75。此外，在信号线区67周围还设有间隔基本均匀的附加接地通孔75。
接下来，将参照图4来描述此实施方式的BGA型半导体器件的工作。在图4中，为描述BGA型半导体芯片的工作，已简化了基片5的结构。图4表示出导电层13和49中的信号线79和81、与信号线79和81电连接的阵列信号通孔41、导电层17和39的平面地导电层、以及与平面地导电层83和85电连接的附加接地通孔75，省略了其他构件。
如图4所示，基片5包括导电层13中的信号线79、导电层17的平面地导电层83、导电层39的平面地导电层85、以及导电层49中的信号线81，在这些导电层间设有绝缘层(未示出)。而且，导电层13中的信号线79与导电层49中的信号线81经阵列信号通孔41电连接在一起，而导电层17的平面地导电层83与导电层39的平面地导电层85经附加接地通孔75电连接在一起。导电层17和39的平面地导电层83和85分别制作有开孔87和89，在开孔中制作有阵列信号通孔41。此阵列信号通孔41不与平面地导电层83和85电连接。
关于向半导体芯片1输入信号和从半导体芯片1输出信号，例如，当信号电压从L(低)切换至H(高)时，电流流过信号线79，导电层13中的信号线79在半导体芯片1附近与之相连。在面对信号线的导电层17的平面地导电层83中感生的返回电流，其流动方向与流过信号线79的电流方向相反。
如果将信号线79与平面地导电层83安排得彼此靠近，则当瞬时电流流过信号线79时产生磁场，使感生电流流过平面地导电层83。流过平面地导电层83的感生电流方向与流过信号线79的电流方向相反，使得感生电流引起的磁场减至最小。这个相反的电流称为“返回电流”。这也适用于流过附加接地通孔75和平面地导电层85的感生电流。
流过导电层13中信号线79的电流与流过导电层17的平面地导电层83的返回电流，通过这些电流间的静电电容形成连续的电流回路。信号切换的电流在半导体芯片1附近流动，并随时间而传播开。即，在同一条信号线内，电流流过有信号传播的部分，而不流过无信号传播的部分。返回电流流过导电层17的平面地导电层83，其位置面对导电层13中的信号线79，且流过信号线79的电流与返回电流通常形成一对。一旦流过信号线79的电流到达阵列信号通孔41，流过对面的平面地导电层83的返回信号到达平面地导电层83的开孔87，而阵列信号通孔41就制作在开孔87中。
当在附加接地通孔75中感生反向的返回电流时，到达阵列信号通孔41的电流经阵列信号通孔41传导，因为在阵列信号通孔41中有电流通道。电流流经阵列信号通孔41到达导电层49中的信号线81。到达信号线81的电流通过导电层49中的信号线81传导，因为在信号线81中有电流通道，并随时间而从阵列信号通孔41传播开。流过信号线81的电流在导电层39的平面地导电层中同时感生反方向的返回电流。流过导电层49中信号线81的电流与流过导电层39的平面地导电层85的返回电流经这些电流间的静电电容形成连续的电流回路。
流过平面地导电层85的返回电流，其方向与流过导电层49中信号线81的电流方向相反，因而是流向阵列信号通孔41。然而，由于阵列信号通孔41制作在平面地导电层85的开孔89中，流过平面地导电层85到达开孔89的返回电流已无处可去。于是，流过平面地导电层85的返回电流积聚在平面地导电层85中的开孔89周围，使得电位发生改变。返回电流流入位于附近的附加接地通孔75作为得到的去耦电流。而且，流过平面接地导电层83的返回电流经静电电容流动，使得导电层17的平面地导电层83中开孔87附近的电位降低。这样，在附加接地通孔75附近经其流动的去耦电流流至导电层17的平面地导电层83中的开孔87周围。
这里，“去耦电流”一词是指返回电流在平面地导电层中引起电位改变而感生的电流。
发现就在引线之下流过平面地导电层83和85的返回电流具有小电感，因为其磁场紧耦合于穿过薄绝缘层的信号线79和81，而去耦电流具有大电感，因为其磁场与流过信号线79和81的电流弱耦合。当接地电感大时，接地噪声变大。因此，新近发现，将返回电流流过的附加接地通孔75尽量安排得靠近与信号线79和81相连的阵列信号通孔41，可降低接地电感。在此实例中，平面地导电层83和85分别做得面对信号线79和81，但上面的描述也适用于平面电源导电层。
如上所述，在信号线区67的各块间提供附加接地通孔75和附加电源通孔77，可使附加接地通孔75和附加电源通孔77设在阵列信号通孔41附近以减小去耦电流的电感，因而可降低噪声。而且，附加接地通孔75和附加电源通孔77不对应于外引线端55，从而可增加接地和电源通孔的数目而不增加外引线端55的数目。这就无须增大BGA型半导体器件的尺寸而减小电源和接地电感。
而且，在芯层7中将信号线区67置于内电源区65外面，就可将附加接地通孔75和附加电源通孔77布置在角上、外围、以及内电源区65与信号线区67各块间的间隙中，从而便于引线的设计。
此外，半导体芯片1中的输出电路包括，例如，将信号线与电源连接的开关A，以及将信号线与地连接的开关B。要输出信号L，开关B连通，而开关A断开。要输出信号H，开关A连通，而开关B断开。因此，当信号从H切换至L时，电流通道使累积在信号线的静电电容中的电荷泄放至地，而由流过信号线的电流感生的返回电流则流至地。另一方面，当信号从L切换至H时，信号线的静电电容被充电，使得由流过信号线的电流感生的返回电流流过电源导电层。因此，要传输信号，返回电流都流过地和电源导电层。由于返回电流都流过地和电源导电层，当电源通孔的数目基本上与接地通孔相同时，如本实施方式的半导体器件那样，电源导电层和地导电层中的去耦电流的电感都可减小。
而且，如果在所有情形下都用地导电层作为电源导电层，当在半导体芯片中输出晶体管的电源与地间有大的静电电容时，切换信号的交流工作要求电源和地间交流短路。这就无须区分电源和地，但由于半导体芯片有较小的面积是优选的，半导体芯片的输出电路中不可能提供大的静电电容。此外，如果同样的基片用于各种类型的半导体芯片，当电源通孔的数目基本上与接地通孔相同时，可用于不同条件下设计的半导体元件，这是优选的。
BGA型半导体器件被广泛地使用，因为可提供大量的信号线，并可因提供平面的电源和地的图形而使引起电噪声的电源阻抗降低。
由于提高了工作频率，即使是BGA型半导体器件也会产生电噪声。因此，已提出了如JP-A-7-153869中所描述的那样的半导体器件，这种器件具有大量的设在带状接地图形处的接地通孔，以降低可能的电噪声。
当提供了大量的接地通孔时，流至地的电流被分散。因此，就可减小能引起噪声的接地电感。然而，当电路的工作进一步加快时，就会出现不能充分减小噪声的情况。而且，BGA型半导体器件适于提供大量的信号线，但是对于提供1,000以上信号线的大尺寸BGA型半导体器件，大数量的接地通孔及与这些接地通孔连接的大数量外引线端使BGA型半导体器件的安装面积增大。而且，这样的BGA型半导体器件及装有这种BGA型半导体器件的电子装置就变得昂贵了。这些在提出的发明中没有被考虑。
BGA型半导体器件可实现小型化和低成本，如果BGA型半导体器件可密集地提供尽量多的信号，以实现与电子装置基板的连接和半导体器件传输信号的功能。为此，可减少电源或地的外引线端数目，但减少电源或地的外引线端数目的不利处是增大了电源或地的电感，因而增大了噪声。
另一方面，在本实施方式的BGA型半导体器件中，基片5的芯层7两侧有表层9和11，芯层7是由印刷电路板构成的，而半导体芯片1装在基片上并与之电连接。基片5也提供了对应于外引线端55阵列的阵列信号通孔41、阵列电源通孔43、以及阵列接地通孔45，还有安排得远离外引线端55阵列的附加接地通孔75和附加电源通孔77。这样，附加接地通孔75和附加电源通孔77安排在外引线端55阵列之间，可使与电源和地电连接的通孔数增加，而返回电流的电感可减小。
而且，要与半导体器件的信号线连接的阵列信号通孔41分别与各外引线端55s相连，要与半导体器件的电源或地连接的阵列电源通孔43、阵列接地通孔45、附加接地通孔75、以及附加电源通孔77的总数大于要与电源或地连接的外部电源端55v和外部接地端55g的总数。用这样提供的附加接地通孔75和附加电源通孔77，可使在信号切换时由流过地和电源的返回电流引起的电感减小而不增加外引线端55的数目。因此，能降低电噪声。而且，由于无须增加外引线端55的数目，就不必增大半导体器件的尺寸，从而抑制了半导体器件成本的增长。
此外，附加接地通孔75和附加电源通孔77也可安排在基片5的对角线上，因而是在阵列信号通孔41间的间隙中，从而便于引线设计。
而且，本发明通孔的安排可为图5所示而非此实施方式的通孔布置。外引线端55的剖面结构和布置基本上与此实施方式相同，故省略了对它的描述。
在根据图5实施方式的半导体器件中，通孔被布置为基本上与外引线端55的排列相同的网格形式。在备有网格形式通孔的信号线区67中，附加接地通孔75和附加电源通孔77都制作在其中，且其数目基本相同。附加电源通孔77以基本均匀的间隔制作在阵列信号通孔41的外围，而阵列信号通孔41制作得靠近内电源区65。附加接地通孔75制作在附加电源通孔77的外围，而后者制作在阵列信号通孔41的外围。在这种情形中，附加接地通孔75和附加电源通孔77的每一个都制作得靠近相应的阵列信号通孔41。
即，如果内电源区65周围的信号线区67由内周、中周和外周三部分组成，则附加电源通孔77制作在内周与中周之间，附加接地通孔75制作在中周与外周之间。
换言之，通孔在其中排列成网格形式的信号线区67，沿纵向被分成三块，沿横向也被分成三块，亦即，一般分成九块，附加接地通孔75和附加电源通孔77制作在信号线区67分成的各块之间，而且，一个附加接地通孔75和一个附加电源通孔77制作在信号线区67分成的每对块之间。
即，附加接地通孔75制作在所排列通孔的第1、第2行之间与第4、第5列之间，第1、第2行之间与第7、第8列之间，第4、第5行之间与第1、第2列之间，第4、第5行之间与第10、第11列之间，第7、第8行之间与第1、第2列之间，第7、第8行之间与第10、第11列之间，第10、第11行之间与第4、第5列之间，以及第10、第11行之间与第7、第8列之间。
附加电源通孔77制作在所排列通孔的第2、第3行之间与第4、第5列之间，第2、第3行之间与第7、第8列之间，第4、第5行之间与第2、第3列之间，第4、第5行之间与第9、第10列之间，第7、第8行之间与第2、第3列之间，第7、第8行之间与第9、第10列之间，第9、第10行之间与第4、第5列之间，以及第9、第10行之间与第7、第8列之间。
用这样制作的靠近阵列信号通孔41的附加接地通孔75和附加电源通孔77，可使因流过地和电源的去耦电流所引起的电感减小。而且，用提供了附加接地通孔和附加电源通孔而不增加外引线端55的数目，使在信号切换时能减小流过地和电源的返回电流所引起的电感，从而减小可能的电噪声。此外，如果通孔的排列间距受外引线端55排列的限制，则可将附加接地通孔75和附加电源通孔77制作在阵列信号通孔41之间，而不改变阵列信号通孔41、阵列电源通孔43、以及阵列接地通孔45的排列。
此实施方式的半导体器件为BGA型，但本发明不限于包含用印刷电路板作基片5的BGA型封装。本发明也可用于具有表面网格端子或分区端子的PGA或LGA型半导体器件等。
此外，半导体器件的外引线端55的数目不限于此实施方式者，也可视需要而选择32行×32列＝1,024针、40行×40列＝1,600针等。即使在这种情形下，基片可分成内电源区65和信号线区67，信号线区67还可视需要而分成块，使得附加接地通孔75和附加电源通孔77可制作在信号线区67分成的各块之间。
基片5被制作成多层，包括芯层7及表层9和11，但是本发明的半导体器件不限于此实施方式的这种基片5的结构。附加接地通孔75和附加电源通孔77可制作在多层电路板中，例如BGA型半导体器件的承载电路板(carrier circuit board)。其层数，包括芯层7及表层9和11，可视需要来选择，取决于外引线端55或电路引线的数目。
工业适用性
本发明适用于包含多层衬底的基片，基片中制作有多个通孔，具有半导体芯片的半导体器件就装在此基片上。
本技术领域的熟练人员还应了解，前面已对本发明的实施方式作了描述，对本发明可作出各种改变和修改而不背离本发明的主旨和所附权利要求的范围。

Claims (4)

1.一种半导体器件，包含：
由印刷电路板制成的基片，在基片的芯层两侧分别提供有表层；以及
安装在所述基片上的半导体芯片，
其中所述半导体芯片用连接件与所述表层之一连接，
在所述另一个表层上排列有多个外引线端，
所述芯层具有多个电源通孔和多个接地通孔，用于将所述半导体芯片与所述多个外引线端电连接在一起，其中多个电源通孔和多个接地通孔每一个对应于所述外引线端之一，所述多个电源通孔包括第一电源通孔和第二电源通孔，所述多个接地通孔包括第一接地通孔和第二接地通孔，以及
所述基片包括在该基片中间部分的内部电源区域以及在该内部电源区域周围形成的信号线区域，
所述内部电源区域包括由所述第一电源通孔和所述第一接地通孔交替排列而成的布局，所述第一电源通孔的数目等于所述第一接地通孔的数目，
所述信号线区域包括数目相同的所述第二电源通孔和所述第二接地通孔，
所述信号线区域还包括多个信号通孔，这些信号通孔的数目等于所述第二电源通孔和所述第二接地通孔的总数的三倍，所述信号通孔被设在所述第二电源通孔和所述第二接地通孔的周围并与它们保持相邻关系，
所述信号线区域还包括设在所述第二电源通孔和所述第二接地通孔中间的一个或多个附加电源通孔或者一个或多个附加接地通孔，所述附加电源通孔和所述附加接地通孔没有对应的外引线端。
2.根据权利要求1的半导体器件，其中所述附加电源通孔或者所述附加接地通孔被设为靠近形状为普通矩形的所述芯层的对角线。
3.一种半导体器件，包含：
由印刷电路板制成的基片，在基片的芯层两侧分别提供有表层；以及
安装在所述基片上的半导体芯片，
其中所述半导体芯片用连接件与所述表层之一连接，
在所述另一个表层上排列有多个外引线端，
所述芯层具有多个电源通孔和多个接地通孔，用于将所述半导体芯片与所述多个外引线端电连接在一起，其中多个电源通孔和多个接地通孔每一个对应于所述外引线端之一，所述多个电源通孔包括第一电源通孔和第二电源通孔，所述多个接地通孔包括第一接地通孔和第二接地通孔，以及
所述基片包括在该基片中间部分的内部电源区域以及在该内部电源区域周围形成的信号线区域，
所述内部电源区域包括由所述第一电源通孔和所述第一接地通孔交替排列而成的布局，所述第一电源通孔的数目等于所述第一接地通孔的数目，
所述信号线区域包括数目相同的所述第二电源通孔和所述第二接地通孔，
所述信号线区域还包括多个信号通孔，这些信号通孔的数目等于所述第二电源通孔和所述第二接地通孔的总数的三倍，所述信号通孔被设在所述第二电源通孔和所述第二接地通孔的周围并与它们保持相邻关系，
所述信号线区域还包括设在所述内部电源区域和所述信号线区域之间的一个或多个附加电源通孔或者一个或多个附加接地通孔，所述附加电源通孔和所述附加接地通孔没有对应的外引线端。
4.根据权利要求3的半导体器件，其中所述附加电源通孔或者所述附加接地通孔被设为靠近形状为普通矩形的所述芯层的对角线。
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