CN100405499C - 存储器模块和存储器系统 - Google Patents

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Abstract

根据本发明，可以获得如下结构的存储器模块，即在IO芯片上层叠多个DRAM芯片，各DRAM芯片和IO芯片通过贯通电极而连接，并且由IO芯片对系统数据信号和各DRAM芯片的内部数据信号进行相互转换。利用该结构，可以缩短多个DRAM芯片间的布线，并且可以仅在IO芯片上设置消耗电流大的DLL。

Description

存储器模块和存储器系统
技术领域
本发明涉及一种分别作为存储器子系统而包含多个存储器模块的存储器系统，特别是涉及一种在各存储器模块中具有多个存储器单元的存储器系统。
背景技术
在现有技术中，作为此种存储器系统而公知的有DRAM存储器系统，该DRAM存储器系统具有在主板上安装多个存储器模块，并利用芯片组(存储器控制器)来控制这些存储器模块的结构，在各存储器模块中，装配有作为存储器单元的多个DRAM。
如下的系统被提出，即在上述DRAM存储器系统中，作为接口标准，采用SSTL(Stub Series Terminated Transceiver Logic)，并且使用与时钟的前沿和后沿同步输入数据的DDR(Double Data Rate)方式，由此，以高速且低信号振幅来进行数据的写入、读出。
作为这样的存储器系统的一个例子，在特开2001-256772号公报(以下称为专利文献1)中公开了将装配有多个DRAM的存储器模块(即DRAM模块)安装在多个主板上的存储器系统。具体地讲，该存储器模块设有矩形的存储器模块基板以及在该存储器模块基板的长度方向上并列配置的多个DRAM、配置在多个DRAM之间的指令地址缓冲器和向各DRAM分配时钟的PLL芯片，各存储器模块构成存储器子系统。
其中，存储器模块上的各DRAM与沿模块基板的短边方向延伸的模块数据布线连接，指令地址缓冲器和PLL芯片分别与沿模块基板的短边方向延伸的模块指令地址布线和模块时钟布线连接。
此外，为了从指令地址缓冲器和PLL芯片向各DRAM分配指令地址和时钟，模块指令地址布线和模块时钟分配布线从模块基板的长边方向引伸出来。
利用该结构，数据信号从设在主板基板上的存储器控制器直接提供给构成各存储器子系统的存储器模块上的DRAM芯片，指令地址信号和时钟信号从存储器控制器分别经由指令地址缓冲器和PLL芯片而提供给各存储器模块上的DRAM芯片。
根据该存储器模块结构，虽然对DRAM的写入和读出速度比系统数据信号的传送速度慢，但能向外部电路高速地传输系统数据信号。
但是，现在已经知道，如专利文献1那样，在将多个DRAM芯片平面地排列在安装基板上的结构中，不能满足对下一代存储器模块的12.8GBps的高速数据速率的要求。
另一方面，在特开平6-291250(专利文献2)中，公开了具有如下结构的半导体集成电路，即层叠在纵横尺寸统一并在规格统一的位置上具备信号焊盘(pad)的多个IC芯片，并且通过纵布线而在各IC芯片的焊盘间进行连接。
在该专利文献2中，作为具体实施例，列举了在地址解码层上层叠4层SRAM例子(图8和0025段落)。在该情况下，地址解码层作为第一层而配置，作为第二层到第五层，配置了SRAM。分别用于选择各SRAM的芯片使能总线与配置在第二层到第五层的SRAM连接，由此各SRAM分别被选择并分别被激活。
在专利文献2中，在地址解码层上选择多个SRAM层中的一个，然后将来自于被选择的SRAM层的数据信号原封不动地从地址解码层输出到外部。
此外，在特表平9-504654(专利文献3)还公开了如下的存储器组件，即将单一的IC芯片替换为IC芯片层叠体，并使在主系统和IC芯片层叠体之间的信号进行翻译的接口电路包含在IC芯片层叠体中(权利要求2)。在该例中，由接口电路选择性地进行控制，使得被层叠的IC芯片层叠体分别独立地动作。在该情况下，主系统和IC芯片层叠体之间的数据信号的宽度和传输速度与IC芯片层叠体内部的内部数据信号的宽度和传输速度相同。
换言之，在引用文献3中，不必考虑IC芯片层叠体内部的内部数据宽度比IC芯片层叠体外部的数据信号宽度要宽的情况。
此外，在USP6133640号公报(专利文献4)中，公开了三维结构的存储器。该专利文献4公开了如下的结构，即将存储器电路和控制逻辑电路分别配置在物理分离的多个层上，并且利用单一的控制逻辑电路对各层的存储器电路分别进行优化，由此，使多个存储器电路动作，从而降低成本。
在上述专利文献1～4中，专利文献2～4对专利文献1所述的存储器系统和DRAM模块(存储器模块)没有任何暗示。此外，上述专利文献1～4没有指出模块内部的数据信号的宽度和传输速度与模块外部的数据信号的宽度和传输速度彼此不同的存储器系统和该存储器系统中的问题点。
在专利文献1所述的存储器系统中，将来自于多个DRAM的数据作为存储器子系统数据而接收和发送，而多个DRAM被平面地并列配置在模块基板上。
但是，现在已经知道，在这样的存储器子系统中，当装配在模块基板上的DRAM的数量变多时，不能满足更高速化的要求，特别是不能满足下一代存储器模块的12.8GBps的高速数据速率的要求。
本发明人等对妨碍上述DRAM模块的高速化的原因进行了研究，其结果判明，由于将多个DRAM芯片平面地排列在安装基板上，存储器控制器和各DRAM芯片间的数据信号、地址指令信号和时钟信号的布线拓朴结构在安装基板上相差数厘米，所以该程度的布线拓朴结构的差异会导致信号到达时间产生差异，即产生时滞，当传输速度高速化时，使用PLL也无法校正该时滞。
当进一步提高传输速度时，与此相伴，存在存储器子系统的消耗电流会增加的问题。此外，存储器模块上的各DRAM芯片装配有用于收发高频传输信号的DLL电路，在800Mbps的条件下，该消耗电流占Read/Write电流的15％左右，其结果是，会出现无法避免消耗电流增加的状况。
以下参照图40，对上述问题点进行具体说明。
参照图40，对作为本发明对象的存储器子系统即存储器模块进行简要说明。首先，图40所述的存储器模块具有模块基板200、在模块基板200上平面地并列配置的多个DRAM芯片(图中为9个)201、配置在模块基板200中央部的寄存器202、PLL 203和SPD(SerialPresence Detect)204，模块基板200借助于未图示的连接器而安装在主板(未图示)上。
其中，在主板上，除了图示的存储器模块之外，还同时装配有其他存储器模块和芯片组(存储器控制器)，存储器系统由这些多个存储器模块和芯片组构成。
从各DRAM 201到图的下方，即在模块基板200的短边方向上布有模块数据布线，另一方面，从寄存器202到图的下方，布有模块指令地址布线。此外，模块时钟布线从PLL 203向图的下方延伸，这些模块指令地址布线和模块时钟布线与在模块基板200的长边方向上排列的连接器连接。此外，SPD 204是用于确立装配在模块基板200上的DRAM芯片201的动作条件的存储器，通常由ROM构成。
此外，从图示的寄存器202开始，在模块基板200的长边方向即横向上对各DRAM芯片201进行模块指令地址布线的分配布线，并且从PLL 203开始同样地对各DRAM芯片201进行模块时钟布线的分配布线。
利用这样构成的存储器模块，可以将与存储器访问数据总线的总线宽度相应的位数的数据作为模块数据而输入输出。但是，在该结构中，模块数据布线的拓朴结构与来自模块指令布线的模块指令分配布线拓朴结构和从PLL 203开始的模块时钟布线的以及模块时钟分配布线的拓朴结构是不同的。
另一方面，在图示的存储器模块结构中，作为用于实现处理器请求的数据速率的方法，采用具有较宽的总线宽度的方法(使用DDR等的SDRAM的一般数据处理系统)和在较窄的总线宽度的条件下提高传输速度(RDRAM的系统)的方法。
在这些方法中，以较宽的总线宽度构成的现有的一般存储器模块在模块基板上平面地并列装配4～16个IO数为16、8、4的单体DRAM，构成64或72的数据总线。
另一方面，模块指令地址信号、模块时钟信号通常被模块基板200上的所有DRAM芯片201共用。因此，这些布线如图所示，在模块基板200上装配寄存器202、PLL 203，利用这些寄存器202和PLL203来进行缓冲和针对模块上布线延迟的时序调整，模块指令地址信号、模块时钟信号被提供给各DRAM芯片201。
如上所述，从存储器控制器(芯片组)发送的数据信号和地址指令信号、时钟信号形成在物理上不同的布线拓朴结构，所以信号的传输特性是不同的。
这会产生如下问题，即由于该物理布线拓朴结构的差异，导致在各DRAM的数据信号、模块时钟信号和指令地址信号中产生无法由PLL 203校正的信号到达时间的差异，即产生时滞，从而妨碍了进一步提高传输速度。
此外，作为此种存储器系统的其他问题点，存在由于增设存储器模块而导致的数据布线上的分支布线的问题。通常，增设模块是通过在与总线上连接的插口上插拔来进行的。因此，数据信号在总布线上分支而提供给模块内的DRAM芯片201。从而存在如下问题，即由于该分支布线产生的信号反射，对高速的信号传输造成妨碍。
此外，由于增设存储器模块，分支布线导致的信号品质的恶化和在DRAM组件中寄生的LC导致的信号品质的恶化增加，所以实际情况是使用该结构的DDRII的增设数最多为2个插槽。实际上，使用该结构的DDRII的存储器子系统能实现的数据速率是每个数据管脚533Mbps，每个系统通道4.26GBps左右。
另一方面，在图示的形式的存储器模块中，在较窄的总线宽度的条件下提高传输速度的方法也被提出(RDRAM)。在该方法中，将IO数为16的单体RDRAM串联地连接、配置在总线上。因此，从存储器控制器发送的数据信号、模块地址指令信号和模块时钟信号分别形成在物理上相同的布线拓朴结构，所以不会产生各RDRAM中的信号到达时间的差异，即不会产生时滞。
此外，各RDRAM由于装配在总线上，所以在信号布线上不会产生分支。
因此，现在采用该结构的RDRAM构成的存储器子系统能实现的总线传输速度是每个数据管脚1.066Gbps。但是，由于数据宽度仅为2字节，所以系统的数据速率为2.13GBps左右。此外，为了提高存储器系统的数据速率，可以采用构成双通道系统的方法，在该情况下，速度速率可以达到4.26GBps。
虽然在该RDRAM的结构中没有产生分支，但为了实现所要求的存储器容量，需要在同一总线上连接4倍以上的RDRAM。这样，当在较长的总线上连接多个RDRAM时，在RDRAM组件中寄生的LC导致的信号品质的恶化也增加。因此，产生了对存储器容量的增设数量的限制，从而难以实现系统所要求的存储器容量。此外，在较长的总线上连接、保持多个作为负载的DRAM的状态下，难以实现更高的要求数据速率。
此外，也可以考虑增加RDRAM的IO数，但随着RDRAM芯片和组件的增加，单体RDRAM的成本也增加。此外，在同一RDRAM中越增加IO数，以IO为单位可进行访问的页尺寸越小，难以满足系统的要求。
发明内容
本发明的目的在于，解决存储器模块中的各种问题点，提供一种能以高速进行动作的存储器系统。
本发明的目的在于，提供一种能进行高速动作并能减小消耗电流的DRAM存储器模块。
本发明的目的在于，提供一种能应付下一代存储器子系统所要求的12.8GBps的数据速率的存储器模块和存储器系统。
本发明的目的在于，实现一种维持对下一代存储器子系统所要求的数据速率(12.8GBps)而言足够大的存储器容量(增设性)，并且减小消耗电流增加的存储器模块。
具体地讲，根据本发明的第一实施方式，能获得一种存储器模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，上述多个存储器芯片层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接。
在该情况下，还具有用于安装上述IO芯片的插入式基板，该插入式基板具有构成上述系统输入输出端子的安装用端子。
根据本发明的第二实施方式，能获得一种存储器系统，包含多个存储器模块，该存储器模块输入输出具有预定的数据宽度的系统数据信号，并且接收和发送比上述系统数据信号宽度大的内部数据信号，其特征在于，上述多个存储器模块分别具备层叠了IO芯片和层叠在该IO芯片上的多个存储器芯片的结构。
在该情况下，可以具有如下的结构，即多个存储器模块可以平面地安装在共用的主板上，或者多个存储器模块可以装配在共用的安装基板上，并将上述安装基板安装在主板上。
根据本发明的第三实施方式，可以获得一种存储器系统，具有多个存储器芯片，上述存储器芯片以预定的传输速度进行系统数据信号的收发，并且以比上述传输速度慢的内部处理速度接收和发送内部数据信号，其特征在于，具有接收和发送上述预定的传输速度的数据信号的端子，并且具有在上述内部处理速度的内部数据信号和上述传输速度的系统数据信号间进行转换的IO芯片，上述多个存储器芯片层叠在上述IO芯片上。
根据本发明的另一个实施方式，可以获得一种DRAM存储器模块，其特征在于，具有如下的结构，即具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，IO芯片上的各个输入输出电路的输入输出用焊盘和输入用焊盘接线，层叠在IO芯片上的多个DRAM芯片和IO芯片的数据信号端子、地址信号端子、控制信号端子通过贯通电极而接合，芯片间的数据信号、地址信号、控制信号经由贯通电极而被接收和发送，电源和GND通过BGA端子而供给IO芯片上的焊盘，并且经由贯通电极而供给各DRAM的电源、GND端子。在该情况下，可以在上述被层叠的DRAM芯片上层叠SPD芯片。
根据本发明的另一个实施方式，可以获得一种DRAM模块，其特征在于，具有如下的结构，即具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，各DRAM芯片具有计数器电路，该计数器电路通过从IO芯片发送的控制信号或地址信号进行比较，生成用于进行信号接收的比较信号，将使至少2种贯通电极形成图形不同的DRAM芯片交替地层叠。
根据本发明的另一个实施方式，可以获得一种DRAM模块，其特征在于，具有如下的结构，即具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为了构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，被层叠的DRAM芯片全部具有相同的图形，并且具有多个熔断器元件，根据上述熔断器元件的切断位置来生成表示层叠位置的比较信号。
根据本发明的另一个实施方式，可以获得一种DRAM模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，上述多个存储器芯片层叠在上述IO芯片上，通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且被层叠的各DRAM芯片具有存储体结构，并根据IO芯片从系统存储体选择信号逻辑生成的存储体选择信号而选择性地进行动作。
根据本发明的另一个实施方式，可以获得一种DRAM模块，其特征在于，具有：插入式基板，该插入式基板具有输入输出系统数据信号的BGA端子；2个IO芯片，装配在上述插入式基板上，各IO芯片分别与1/2的系统数据信号BGA端子连接，并且地址、指令、时钟等数据之外的BGA端子具有共有的结构，在上述2个IO芯片上，层叠有多个DRAM芯片。在该情况下，被层叠在上述2个IO芯片上的DRAM芯片构成同时被访问的2级结构。利用该结构，在不增加数据信号的端子容量的情况下，可以提高存储器容量的构成自由度，缩短插入式基板上的布线长度，由此可以改善特性。
此外，优选在上述2个DRAM芯片层叠体中的一个的最上段，装配有SPD芯片。
根据本发明的另一个实施方式，可以获得一种DRAM模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，上述多个存储器芯片被层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且在各DRAM芯片的内部，构成由独立的阵列控制电路控制的多个存储体。
根据本发明的另一个实施方式，可以获得一种DRAM模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，具有IO芯片，该IO芯片具有上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，上述多个存储器芯片层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且上述被层叠的各DRAM芯片具有测试专用焊盘和与该测试专用焊盘连接的测试电路。
利用该结构，在进行DRAM芯片测试时，与测试触发信号同步，由上述测试专用焊盘提供测试指令、测试地址、测试数据信号，根据由上述测试电路生成的测试用锁存信号，接收由测试电路生成的地址、指令、数据信号，开始内部动作。
附图说明
图1是表示本发明的存储器模块的简要结构的图。
图2是表示本发明实施方式的存储器模块的结构的分解图。
图3是表示图2所示的存储器模块的整体结构的框图。
图4是具体地表示图3所示的IO芯片211的一部分结构的框图。
图5是表示图3所示的DRAM芯片201的具体结构的框图。
图6是详细地表示图5所示的DRAM芯片201使用的DRAM芯片选择电路的框图。
图7是用于说明本发明的存储器模块的一个例子及其访问方法的图。
图8是用于说明本发明的存储器模块的另一个例子及其访问方法的图。
图9是表示图7和图8所示的DRAM芯片的激活状态的图。
图10是表示图6所示的信号关系的图。
图11是表示图5所示的DRAM芯片201使用的DRAM芯片选择电路的另一个结构例的框图。
图12是用于说明本发明的DRAM芯片选择方法的另一个例子的框图。
图13是具体地说明图12所示的IO芯片的结构的框图。
图14是表示图12所示的DRAM芯片的具体结构的框图。
图15是表示图12所示的DRAM芯片的变形例的框图。
图16是用于说明本发明另一个实施方式的DRAM模块的简要结构及其访问方法的框图。
图17是用于说明本发明另一个实施方式的DRAM模块的变形例及其访问方法的框图。
图18是用于说明本发明另一方实施方式的DRAM模块中的各DRAM芯片的结构的框图。
图19是表示图18所示的DRAM模块的结构例的图。
图20是表示图18所示的DRAM模块的另一个结构例的图。
图21是表示图18所示的DRAM模块的另一个结构例的图。
图22是用于说明图18～图21所示的DRAM模块的动作的框图。
图23是用于具体说明图22所示的IO芯片的结构的框图。
图24是用于具体说明图22所示的DRAM芯片的结构的框图。
图25是表示图22所示的IO芯片的另一个构成了的框图。
图26是表示本发明另一个实施方式的DRAM模块的简要结构的图。
图27是表示本发明另一个实施方式的DRAM模块的简要结构的图。
图28是用于说明图27所示的DRAM模块的存储体及其布线的图。
图29是用于说明图28所示的DRAM模块的DRAM层叠体中的一个的结构的框图。
图30是用于说明图28所示的DRAM模块的DRAM层叠体中的另一个的结构的框图。
图31是用于说明本发明的DRAM模块的读出动作的时序图。
图32是用于说明在本发明的DRAM模块中进行连续读出动作时的时序图。
图33是用于说明本发明的DRAM模块的写入动作的时序图。
图34是用于说明本发明的DRAM模块的测试数据的写入动作的时序图。
图35是用于说明本发明的DRAM模块的测试数据的读出动作的时序图。
图36是用于说明本发明的DRAM模块的测试数据比较动作的时序图。
图37是用于说明在测试时使用的数据锁存电路的电路图。
图38是用于说明包含多个本发明的DRAM模块的存储器系统的一个例子的透视图。
图39是用于说明包含多个本发明的DRAM模块的存储器系统的另一个例子的透视图。
图40是用于说明现有的DRAM模块的平面图。
具体实施方式
参照图1，示出了本发明第一实施方式的存储器模块，图1所示的存储器模块与图40所示的存储器模块同样，作为存储器数据总线宽度，能输入输出相当于多个DRAM芯片的数据宽度的数据信号。这样，通过使图40所示的存储器模块形成图1所示的层叠结构，可以构成如下的存储器系统，存储器系统整体上包含多个存储器子系统，各存储器子系统的数据速率为12.8GBps，通过增设，可以增大存储器容量，并且能缩小装配面积。
图示的存储器模块具有插入式基板210、装配在该插入式基板210上的IO芯片211以及层叠在该IO芯片211上的8个DRAM芯片201。其中，从与IO芯片211相邻的最下层的DRAM芯片开始向上方称为第一至第八DRAM芯片。这里所谓的存储器模块指为了满足芯片组(CPU)要求的存储器容量、数据速率(数据总线宽度(64、72、128、144、RDRAM为16)×传输速度)而由多个DRAM单体构成的存储器子系统的结构单位。
以下，对构成存储器模块的各部分进行说明，各DRAM芯片201具有50μm左右的厚度，IO芯片211和各DRAM芯片201由贯通电极215连接，数据信号经由该贯通电极215而在与IO芯片211之间进行接收发送。其中，贯通电极215是从各DRAM芯片201的一面向另一面贯通的芯片间连接电极，在该例子中，设置由铜或铝形成的72×4(＝288)个贯通电极。
此外，插入式基板210由硅形成，具有与为构成1个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号的主板上安装间距对应的BGA端子，并且具有可通过基板布线和补片(vamp)将各信号BGA端子和由硅芯片形成的IO芯片上的各信号焊盘连线的功能。
此外，IO芯片211具有为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号的焊盘和接口电路。其中，所谓的一个通道，是指芯片组(CPU)处理的数据的单位，其中，例如64或72位。
简单地讲，IO芯片211具有以下功能，即：为了使DRAM芯片201动作而重新构成从芯片组输入的信号的功能；从贯通电极215端子向DRAM芯片201发送的功能；从贯通电极215端子接收来自于DRAM芯片201的信号的功能；以及重新构成从DRAM芯片201接收的数据信号，然后作为系统数据信号而发送的功能。
图示的存储器模块具有插入式基板210，该插入式基板210具有为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别用的BGA端子。插入式基板210的BGA端子与IO芯片211上的各个输入输出电路的输入输出用焊盘和输入用焊盘连接，层叠在IO芯片211上的多个DRAM芯片201和IO芯片211的数据信号端子、地址信号端子、控制信号端子通过贯通电极215而接合，芯片间的数据信号、地址信号、控制信号经由贯通电极215而接收和发送。此外，具有以下结构，即电源和GND通过插入式基板210的BGA端子而供给IO芯片211上的焊盘，并且经由贯通电极215而供给各DRAM芯片201的电源、GND端子。
其中，各DRAM芯片201具有系统数据总线数的2n倍(n为1以上的自然数)的写入用和读出用、或双向的贯通电极数据信号端子。另一方面，IO芯片211具有系统数据总线数的2n倍的写入用和读出用、或双向的贯通电极数据信号端子。
在具有上述结构的DRAM芯片201和IO芯片211之间，经由贯通电极215的数据端子而进行相互的数据传输。
在该情况下，IO芯片211具有串并行电路，对由系统数据总线传输的、连续的、每个端子2n的数据信号进行串并行转换，同时传输给DRAM芯片201。此外，IO芯片211具有并串行电路，对由DRAM芯片201传输的、每个端子2n的数据进行并串行转换，然后作为连续的2n的数据而输出给系统数据总线。
此外，IO芯片211具有与64m位或包含奇偶校验位的72m位的系统数据总线的接口(m为1以上的自然数)。
各DRAM芯片201的数据信号端子经由贯通电极215而与IO芯片211的数据信号端子连接。在此情况下，作为数据信号线的贯通电极215由DRAM芯片201共有。此外，各DRAM芯片201的地址信号端子共有作为地址信号线的贯通电极215，并与IO芯片211的地址信号端子连接。此外，各DRAM芯片201的控制信号端子共有作为控制信号线的贯通电极215，并与IO芯片211的控制信号端子连接。
在该实施例中，通过WPP(Wafer Package Process)进行重写布线后，在IO芯片211上形成补片。
此外，在存储器模块上也可以与图40同样地设置SPD。在此情况下，SPD具有如下功能，即在制造时写入存储器模块的存储容量、存储体(bank)结构、保证动作速度、以及其他信息，芯片组在系统引导(boot)时，参照这些信息，自动设定控制条件。在SPD芯片设置在DRAM芯片201的层叠体上的情况下，SPD芯片的输入输出信号端子经由贯通电极215而与IO芯片211上的SPD输入输出端子焊盘连接。此外，各DRAM芯片201具有SPD输入输出信号用的、DRAM芯片201不使用的贯通电极。
其中，构成层叠体的DRAM芯片201除了形成贯通电极215之外，其图形的形成具有相同的图形。这样，层叠的DRAM芯片201形成全部相同的图形，所以另外设置熔断器元件，针对各DRAM芯片201，通过切断该熔断器元件，可以从IO芯片211识别对各个DRAM芯片201的信号。
参照图2，说明本发明第二实施方式的存储器模块。图2所示的各DRAM芯片201具有通过与从IO芯片211发送来的控制信号或地址信号比较、生成用于进行信号接收的比较信号的计数器电路300，并且在IO芯片211上设有芯片识别代码生成电路301。
此外，如图2所示，DRAM芯片201a和201c具有相同的贯通电极形成图形251，另一方面，DRAM 201b具有与DRAM芯片201a和201c的贯通电极形成图形251不同的贯通电极形成图形252。IO芯片211和DRAM芯片201a的贯通电极形成图形251通过贯通电极215a而连接，DRAM芯片201a和201b通过贯通电极215b而连接，DRAM芯片201b和201c通过贯通电极215而相互连接。图示的贯通电极215a和205虽然示出2根，但也可以设置2根以上。另外，为了简化附图，省略了其他的贯通电极215。
具体地讲，DRAM芯片201a上的贯通电极形成图形251向该DRAM芯片201a上的计数器300输入来自于贯通电极215a的信号，并将来自于计数器300的输出输出给贯通电极215b。此外，DRAM芯片201b的贯通电极形成图形252向该DRAM芯片201b上的计数器300提供来自于DRAM芯片201a的输出，并将来自于DRAM芯片201b的计数器300的输出经由贯通电极215a而输出给上层的DRAM芯片201c的贯通电极形成图形251。利用该结构，各DRAM芯片201a、201b、201c的计数值被顺次输出给上层的DRAM芯片。
这样，图示的存储器模块具有如下交替地层叠具有贯通电极形成图形251和252的DRAM芯片201。根据该结构，从IO芯片211输出的多位的信号被输入至最下层的DRAM芯片201a的计数器300，该计数器300的输出被提供给上一层的计数器300，然后递增的信号被顺次传输直到最上层的DRAM芯片。利用该结构，可以在各DRAM芯片中获得不同的计数器输出值，由此，各DRAM芯片201可以利用计数器输出值，在内部生成比较信号，从而识别对各DRAM芯片201的控制信号和地址信号。
具有上述2种贯通电极形成图形251和252的DRAM芯片201，在形成贯通电极时，仅利用2种掩模图形来交替进行计数器300的输入输出就能容易地制造。
以下参照图3，示出了图2所示的存储器模块整体的具体实施例。在图3中，如图2所示，在单一的IO芯片211上装配8个DRAM芯片201(DRAM-1～DRAM-8)。图4更具体地示出了图3所示的IO芯片211的一部分结构，图5示出了图3所示的DRAM芯片201的具体结构，图6更详细地示出了图5所示的DRAM芯片201使用的DRAM芯片选择电路。
参照图3，IO芯片211在与插入式基板(未图示)之间具有用于接收发送各种信号的输入输出电路111、输入电路112、内部控制电路113、DLL 114和计数器初始值生成部115，此外还具有数据控制电路、串并行转换电路、并串行转换电路、地址控制电路、存储体选择信号生成电路。在图3中，用参考标号116表示数据控制电路、串并行转换电路、并串行转换电路的组合，用参考标号117表示地址控制电路和存储体选择信号生成电路的组合。此外，在图4中，分别用参考标号117a和117b表示地址控制电路和存储体选择信号生成电路。
如图3所示，系统时钟信号CK、/CK、系统地址信号A0～Ai、系统存储体地址信号BA0～BA2与/RAS、/CAS、/WE、/CS、选通信号DQS等控制信号一同从作为存储器控制器的芯片组(未图示)提供给IO芯片211。此外，在芯片组和IO芯片211之间接收和发送数据信号DQ0～DQ63和DM0～DM7。作为图3所示的数据控制电路和串并行/并串行转换电路116，可以使用通常的电路，所以这里不作详细说明，但在该电路116和各DRAM芯片201之间接收和发送内部数据信号IDQ0～255、IDM0～31。另外，在本实施方式中，DLL 114仅设置在IO芯片211上，各DRAM芯片201不具有DLL 114。
系统地址信号A0～Ai、系统存储体地址信号BA0～BA2被提供给图3所示的IO芯片211的电路117，并且与计数器初始值生成部115连接。此外，3位的计数信号S0～S2从计数器初始值生成部115被提供给最下层的DRAM芯片201(DRAM-1)的计数器电路。
参照图4，对图3所示的IO芯片211的一部分进行具体说明。
图4中示出了IO芯片211内的内部控制电路113、计数器初始值生成部115、地址控制电路117a和存储体选择信号生成电路117b。其中，内部控制电路113输出初始化信号RE。该初始化信号RE是这样的信号，即通常取高电平，一般在系统中进行的、对模块上的DRAM芯片201进行初始化时取低电平的脉冲信号。
在图3所示的存储器模块中，可以如图7所示，在单一的IO芯片211上层叠4个DRAM芯片201，也可以如图8所示，在单一的IO芯片211上层叠8个DRAM芯片201。在图7和图8的任意一个图中，都如斜线所示，仅选择了被层叠的DRAM芯片201中的一个DRAM芯片。这样，在本发明的存储器模块中，可以改变层叠在IO芯片211上的DRAM芯片201的数，所以IO芯片211需要能判断DRAM芯片201的层叠数。
在图7和图8所示的例子中，各DRAM芯片201构成了单一的存储体，并且各DRAM芯片201具有×256个数据端子，另一方面，IO芯片211具有×64个系统数据布线。因此，DRAM芯片的数据端子与IO芯片211的系统数据布线成为4∶1的关系。因此，利用该结构，DRAM芯片201的输出动作频率被降低到1/4，也容易进行晶片状态下的试验。此外，对存储器模块的一次读写访问可以对所有的一个DRAM芯片201进行。
图9示出了图7和图8所示的各DRAM芯片201的存储体结构。图9所示的DRAM芯片201与现有的512Mbit的DDRII DRAM同样，具有512Mbit的容量，并且具有单一的存储体结构。图示的DRAM芯片201被划分为4个128Mbit单元阵列，在其中央部分配置有内部连接用区域和测试焊盘。当该DRAM芯片的地址被指定时，在各单元阵列区域中2个区域被激活，从而可从各阵列进行64位、共计256位的数据信号的读出、写入。其中，所谓的激活状态，是指读出放大器可动作的状态，并将该状态下的数据单位称为页面(page)。其结果是，图示的DRAM芯片201具有8k字节的页面。
以图7～图9所示的结构为前提，说明图3～6所示的存储器模块的动作。从图3可以看出，除了系统地址信号A0～Ai之外，系统存储体地址信号BA0～BA2被提供给图4所示的IO芯片211的地址控制电路117a。
在该状态下，图4所示的地址控制电路117a根据存储体地址信号BA0～BA2判断目的DRAM芯片201的存储体，这里为层叠位置，并输出给存储体选择信号生成电路117b。
层叠数识别信号经由层叠数识别信号线C8R、C4R而提供给存储体选择信号生成电路117b。
在该例子中，如图8所示，在层叠了8层DRAM芯片201的情况下，层叠数识别信号线C8R、C4R一起变为高电平，其结果是，由IO芯片211的存储体选择信号生成电路117b生成的存储体选择信号BA0N/T～BA2N/T全部变为使能状态，存储器模块读入系统的存储体地址信号BA0、1、2，以8个存储体的结构动作。
另一方面，如图7所示，在层叠了4层DRAM芯片201的情况下，层叠数识别信号线C8R变为低电平，C4R变为高电平，由IO芯片211的存储体选择信号生成电路117b生成的存储体选择信号BA0N/T～BA1N/T变为使能状态(enable)，BA2N/T被固定为高电平。其结果是，存储器模块读入系统的存储体地址信号BA0、1，以4个存储体的结构进行动作。
图4所示的内部控制电路113通常为高电平，在模块上的DRAM芯片201的初始化时，生成低电平的脉冲信号即初始化信号RE。该初始化信号RE对分别与层叠数识别信号线(C4R、C8R)连接的层叠数识别信号线上的电平进行初始化。当由初始化信号RE进行了初始化时，层叠数识别信号线(C4R、C8R)的状态如上所述，变为与被层叠的DRAM芯片201数相应的电平。
此外，图4所示的计数器初始值生成部115输出3位的计数信号S0～S2。在该例子中，计数信号S0～S2为111。其结果是，最下层的DRAM芯片201的计数器电路300仅递增1，其输出为000。以下，各层的DRAM芯片201的计数器电路300同样地顺次向上层输出仅递增1后的计数值。
其结果是，在层叠了DRAM芯片201的情况下，借助于从下层开始第四个DRAM芯片201的输出，层叠数识别信号线C4R变为高电平，而从下层开始的第八个DRAM芯片201没有被层叠，所以层叠数识别信号线C8R仍为低电平。在层叠了8层DRAM芯片201的情况下，借助于从下层开始第四个DRAM芯片201的输出，层叠数识别信号线C4R变为高电平，并且借助于从下层开始的第八个DRAM芯片201的输出，层叠数识别信号C8R变为高电平。由此，可以识别DRAM芯片201的层叠数。
图5所示的DRAM芯片201具有DRAM芯片选择电路模块150，该DRAM芯片选择电路模块150包含与IO芯片211的计数器初始值生成部115连接的计数器电路300。图示的DRAM芯片201除了包含列解码器、读出放大器、数据放大器、行解码器等的存储器单元阵列170之外，还具有控制电路171、地址缓冲器172和数据缓冲器173。
此外，考虑到在按照图示的DRAM芯片201被层叠的关系不能对各DRAM芯片201进行测试，所以还在DRAM芯片201上装配了测试用焊盘175和测试电路176。
其中，参照图6，上述的计数信号S0～S2作为计数器输入信号S0_in～S2_in而被输入DRAM芯片选择电路模块150的计数器电路300，并将仅递增1的计数值作为计数器输出S0_out～S2_out而输出给上层的DRAM芯片201。
此外，图示的计数器电路300根据计数器输出S0_out～S2_out而生成比较信号(S0T/N～S2T/N)，并输出给DRAM内锁存信号生成电路151。DRAM内锁存信号生成电路151把由计数器电路300提供的比较信号(S0T/N～S2T/N)与从IO芯片211的存储体选择信号生成电路117b发送来的存储体选择信号(BA0T/N～BA2T/N)进行比较，如果一致，则在DRAM芯片内生成DRAM内锁存信号。另外，如图3所示的，锁存信号LAT也从IO芯片211内的内部控制电路113提供给图示的DRAM内锁存信号生成电路151。
DRAM内锁存信号被提供给图5所示的控制电路171、地址缓冲器172和数据缓冲器173，并处于可从存储器单元阵列170读出或向存储器单元阵列170写入256位数据信号的状态。
另外，在图6所示的计数器电路300为4层结构和8层结构时，为了分别识别位于最上层的DRAM芯片201，位置控制信号C4和C8经由逻辑电路而被输出给C4R、C8R。
具有该结构的DRAM芯片201借助于DRAM芯片选择电路模块150的动作，接收由IO芯片211逻辑生成的存储体选择信号(BA0T/N～BA2T/N)，从而可以选择地进行动作。
此外，如图5所示，DRAM内锁存信号被输入DRAM芯片内的控制电路171，根据指令信号而生成DRAM芯片201的控制信号，然后输入地址缓冲器172、数据缓冲器173，并能将由IO芯片211发送的数据信号读入至DRAM芯片201内。
此外可知，根据层叠数识别信号线C4R、C8R的电平来识别被层叠的DRAM芯片数，对各DRAM芯片进行控制信号或地址信号逻辑电平的分配。
此外，图示的测试电路176与控制电路171、地址缓冲器172和数据缓冲器173连接，向这些电路171和缓冲器172、173输出测试用锁存信号，并且还输出测试指令信号、测试地址信号和测试数据信号。由此，可以分别对层叠的DRAM芯片201进行测试。
图10按照从最下层的第一层到第八层的顺序示出了图6所示的DRAM芯片选择电路模块150内的计数器输入信号S0_in～S2_in、输出信号S0_out～S2_out、比较信号(S0T/N～S2T/N)和位置控制信号C4和C8的值。
在图6所示的DRAM芯片201中，在其选择电路模块150内设有计数器电路300，利用该计数器电路300生成DRAM芯片201的比较信号(S0T/N～S2T/N)。这样，在使用计数器电路300的结构中，如参照图2说明的那样，需要在DRAM芯片201上形成彼此不同的贯通电极形成图形251、252。
图11所示的DRAM芯片选择电路模块150具有如下结构，即使所有被层叠的DRAM芯片201的图形都相同，并且能生成与被层叠的DRAM芯片201的层叠位置对应的比较信号(S0T/N～S2T/N)。具体地讲，图示的DRAM芯片选择电路模块150具有接收初始化信号RE而动作的熔断器电路180，以代替计数器电路300(图6)。其中，在层叠8层DRAM芯片201的情况下，设置3个熔断器电路180。
从图中可以看出，各熔断器电路180具有如下结构，即在N沟道MOS和P沟道MOS的漏极之间设置熔断器元件181，并且在该熔断器元件181的一端设置一对反相器电路，一对反相器电路两端的输出被提供给DRAM内锁存信号生成电路151。根据DRAM芯片201的层叠位置切断该熔断器元件181，由此可以生成与图6同样的比较信号。
根据该结构，DRAM芯片201的图形不需要每层都改变，但需要根据层叠数来制造熔断器元件181的切断位置不同的DRAM芯片201。
另外，图示的DRAM芯片201根据比较信号(S0T/N～S2T/N)，经由贯通电极而使各DRAM芯片201和IO芯片211共有的层叠数识别信号线(C4R、C8R)的电平变化，由此可以识别最上层的DRAM芯片。
参照图12～图14，对本发明的DRAM芯片选择方法的另一个例子进行说明。图12所示的存储器模块具有1个IO芯片211和8个DRAM芯片201，与各DRAM芯片201对应的芯片选择信号CSEL1～8从内部控制电路113通过8个贯通电极端子而输出给各DRAM芯片201，这一点与图3所示的存储器模块不同。因此，系统地址信号A0～Ai和系统存储体地址信号BA0～BA2被提供给地址控制电路117a，并且设有存储体选择信号生成电路117b(图3)，这一点与图3的存储器模块小同。
图13所示的IO芯片211的地址控制电路117a根据系统存储体地址信号BA0～BA2生成内部存储体地址信号，并输出给内部控制电路113a。内部控制电路113a根据内部存储体地址信号生成与被层叠的DRAM芯片201的层叠位置对应的芯片选择信号CSEL1～8。该芯片选择信号CSEL1～8选择8个贯通电极端子中的任意一个，并输出给该1个贯通电极端子。对于计数器初始值生成部115和层叠数识别信号线C4R、C8R，由于已在图4进行了说明，这里就不详细说明。
参照图14，示出了接收从图13输出的芯片选择信号CSEL1～8和计数信号S0～S2而动作的DRAM芯片选择电路模块150。图14所示的DRAM芯片选择电路模块150将计数信号S0～S2作为计数器输入信号S0_in～S2_in而接收，输出计数器输出信号S0_out～S2_out，并且具有与DRAM芯片201的层叠数对应的个数的输出端子B1～B8。
在该例子中，计数器电路300根据计数器值，选择输出端子B1～8中的一个，将计数器值输出给DRAM内锁存信号生成电路151。在该情况下，输出端子B1～B8中仅与DRAM芯片201的层编号对应的输出端子为高电平，其他的为低电平。
任意一个取高电平的芯片选择信号CSEL1～8经由贯通电极而被提供给图示的DRAM内锁存信号生成电路151。因此，DRAM内锁存信号从层叠位置(层编号)的DRAM芯片201的DRAM内锁存信号生成电路151被输出，然后仅来自于被选择地贯通电极的信号被读入DRAM芯片201。
其中，示出了借助于芯片选择信号CSEL而生成DRAM内锁存信号，并与上述方法同样地进行动作的例子，但本实施方式的方法也可以采用在IO芯片211和各个DRAM芯片201之间进行信号收发的方法。
在图14中，对使用计数器电路300来识别层叠位置、并输出DRAM内锁存信号的DRAM芯片选择电路模块150进行了说明，但也可以与图11同样地与各芯片选择信号CSEL1～8对应设置熔断器电路180，以代替计数器电路300。
参照图15，作为图14的变形例，示出了设置与DRAM芯片201的层叠数相应的数量的熔断器电路180的例子。图示的DRAM芯片选择电路模块150b具有与初始化信号RE端子连接的8个熔断器电路180，熔断器电路180的输出端子与分别与芯片选择信号CSEL1～8对应设置的NAND门连接。熔断器电路180的结构本身与图11的相同，因此省略其说明，但通过切断各熔断器电路180的熔断器元件181，可以生成与B1～B8对应的信号。
参照图16，示出了本发明第三实施方式的存储器模块，该存储器模块可以具有与现有的二级(rank)存储器模块同等的存储容量。图示的存储器模块示出了在将2个DRAM芯片201同时作为访问对象时的结构。
具体地讲，存储器模块具有装配在插入式基板(未图示)上的2个IO芯片211a和211b，并且在IO芯片211a、211b上分别层叠4层DRAM芯片201a、201b，各IO芯片211a、211b上的DRAM芯片201a、201b同时被一一访问，从而构成二级存储器模块。在该情况下，在同时被访问的DRAM芯片201a、201b和IO芯片211a、211b之间，分别接收和发送×256位的数据信号，并且在该IO芯片211a、211b和芯片组之间接收和发送×32位的系统数据信号。在该图中，作为同时访问的对象的一对DRAM芯片201a、201b分别构成同一存储体0～3。
另一方面，系统地址信号、指令和时钟信号被共通地提供给2个IO芯片211a、211b。此外，各IO芯片211a、211b采用如下结构，即分别与插入式基板上的系统数据信号BGA端子的一半连接，数据信号之外的信号端子由两个IO芯片211a、211b共有。这样，通过将IO芯片211a、211b与插入式基板上的系统数据信号BGA端子端子的一半连接，可以减轻输入容量的增加导致的信号传输特性的恶化。
参照图17，作为图16所示的存储器模块的变形例，示出了在2个IO芯片211a、211b上层叠8个DRAM芯片201a、201b的存储器模块，在该关系中，在各IO芯片211a、211b上，从最下层的第一层到最上层的第八层，分别层叠了存储体0～7的DRAM芯片201a、201b。
在该例子中，2个IO芯片211a、211b分别与插入式基板上的1/2的系统数据信号BGA端子连接，共有地址、指令、时钟等数据之外的BGA端子。
这样，通过将2个IO芯片211a、211b装配在插入式基板上，可以缩短数据信号从插入式基板上的BGA端子到IO芯片211a、211b上的焊盘的布线长度。
在图16和17的例子中，DRAM芯片201a、201b具有×256的数据端子，并且利用IO芯片211a、211b的并串行转换电路对系统的×32的数据布线进行输入输出，所以DRAM芯片201a、201b的数据端子与系统的数据布线形成8∶1的结构，从而能与更高的动作频率对应。
除了上述实施方式之外，也可以采用使各DRAM芯片201形成2个存储体的结构。
参照图18，示出了采用使512Mbit的DRAM芯片201成为256Mbit的存储体A和存储体B的2个存储体结构的例子。这样，在形成2个存储体结构的情况下，DRAM芯片201内部仅一半被激活，成为可从被激活的存储体A读出256位的数据信号的状态。此外，当使各DRAM芯片201成为2个存储体结构时，被激活的页大小与图9的情况相比为一半，在图18中为4k字节的页大小。
参照图19，本发明第四实施方式的存储器模块具有层叠了2个存储体结构的DRAM芯片的结构。在图示的例子中，具有如下的结构，即在插入式基板210(未图示)上装配2个IO芯片211a、211b，在2个IO芯片211a、211b上分别层叠2个DRAM芯片201a、201b。层叠在各IO芯片211a、211b上的DRAM芯片201a、201b分别如图19所示，具有2个存储体结构。
在图示的DRAM芯片201a、201b中，存储体0、2被分配给与IO芯片211a、211b最接近的、即最下层的DRAM芯片201a、201b，另一方面，存储体1、3被分配给上层的DRAM芯片201a、201b。
其中，各IO芯片211a、211b分别与1/2的系统数据信号BGA端子连接，并且共有地址、指令、时钟等数据以外的BGA端子。
根据该结构，不增加数据信号的端子容量，就能提高存储器容量的构成自由度，并且能通过缩短插入式基板上的布线长度来改善特性。
参照图20，作为图19所示的存储器模块的变形例，示出了在2个IO芯片211a、211b上分别层叠2个存储体结构的4个DRAM芯片201a、201b的例子。在该情况下，在4个DRAM芯片201a、201b上，从最下层到最上层，分配存储体(0，4)、(1，5)、(2，6)、(3，7)，在各存储体与IO芯片211a、211b之间接收发送×128的数据信号，另一方面，在各IO芯片211a、211b与芯片组之间接收发送×32的系统数据信号。
参照图21，示出了图19所示的存储器模块的另一个变形例。从图中可以看出，在2个IO芯片211a、211b上8个具有2个存储体结构的DRAM芯片201a、201b，除了这一点，与图19和20的相同。
如图19～21所示，在使各DRAM芯片201a、201b构成为多个存储体结构的情况下，在整体上可以构成具有等于DRAM芯片数×(DRAM芯片内的存储体数)的存储体数的存储器模块。在该情况下，使DRAM芯片201a、201b内部作为多个(n个)存储体动作时的页大小为1/n。此外，也可以构成为利用BGA端子电平来选择是否使DRAM芯片201a、201b内部作为多个(n个)存储体动作。
参照图22～图24，对图19～图21所示的存储器模块的具体电路结构进行说明。用于控制2个存储体结构的各DRAM芯片201a、201b的控制信号MIO、MB被提供给图22所示的IO芯片211，并且该控制信号MIO、MB提供给IO芯片211的内部控制电路113。其中，控制信号MB是指示是否使存储器模块内的多个DRAM芯片201a、201b成为2个存储体结构的存储体模式信号，控制信号MIO是选择IO芯片211a、211b的信号。
内部控制电路113a接收这样的控制信号MIO、MB而动作，控制地址控制电路、存储体选择信号控制电路117。图示的内部控制电路113a生成指令信号和锁存信号LAT，这一点与图3所示的内部控制电路113相同。此外，地址控制电路、存储体选择信号控制电路117生成后述的存储体选择信号BSELT/N。
参照图23，对图22所示的IO芯片211进行具体说明，接收系统存储体地址信号BA0～BA3而动作的地址数据控制电路117a将内部存储体选择信号(BA0T/NP～BA3T/NP)分别输出给存储体选择信号生成电路117b。
另一方面，内部控制电路113接收存储体模式MB，输出用于设定DRAM芯片201的存储体结构的内部存储体模式信号MBS，并且还输出用于设定IO芯片211a、211b的结构的控制信号MIOS。此外，内部存储体模式信号MBS是用于决定是否使DRAM内部成为2个存储体结构的信号。这意味着图示的存储器模块可以选择性地以2个存储体或单一存储体工作。
图23所示的存储体选择信号生成电路117b对内部存储体选择信号((BA0T/NP～BA3T/NP)和层叠数识别信号线(C4R、C8R)上的信号进行逻辑运算，输出用于选择该IO芯片211a或211b上的存储体的存储体选择信号(BA0T/N～BA2T/N)，另一方面，还输出用于指定各DRAM芯片201a、201b内的存储体结构的存储体结构选择信号BSELT、BSELN。
参照图24，层叠在图23所示的IO芯片211a、211b上的各DRAM芯片201(省略下标)具有存储器单元阵列1(存储体A)和存储器单元阵列2(存储体B)，这些存储体A、B根据存储体模式信号MBS，选择性地以单一存储体或2个存储体结构进行动作。
具体地讲，图24所示的DRAM芯片201具有设有计数器电路300的DRAM芯片选择电路模块150，并且具有控制电路171、地址缓冲器172、数据缓冲器173、测试电路176和测试用焊盘175。其中，在前面的实施方式中已经对DRAM芯片选择电路模块150和测试电路176进行了说明，所以这里省略其说明。
图示的控制电路171接收内部存储体模式信号MBS和控制信号MIOS，并根据该MBS和MIOS，向存储器单元阵列1和2输出控制信号1和2。并且，用于指定各DRAM芯片201a、201b内的存储体电平的存储体电平选择信号BSELT、BSELN被提供给地址缓冲器172。地址缓冲器172根据该BSELT、BSELN，向存储器单元阵列1和2输出列地址信号，并且向存储器单元阵列A、B输出行地址信号1、2。
由此可知，图24所示的控制电路171、地址缓冲器172和数据缓冲器173作为控制存储器阵列的阵列控制电路而动作。
除此之外的动作与上述的实施方式相同，所以省略其说明。
图23所示的IO芯片211根据系统的存储体模式信号MB，在内部控制电路113中生成存储体模式信号MBS。
图25示出了IO芯片211的另一个例子。DRAM芯片层叠数识别信号MC8和MC4从插入式基板上的BGA端子被提供给图示的IO芯片211的内部控制电路113。该内部控制电路113不仅参照系统的存储体模式信号MB，还参照由该MC8和MC4指定的电平，生成存储体模式信号MBS。
在上述实施方式中，利用提供给BGA端子MB的信号来控制是否使DRAM内部成为2个存储体结构。因此，可以根据系统的主要求来使内部存储体结构可变。可以由系统向MB端子提供规定电位，也可以与系统指令信号同样地进行切换。
如上所述，在使DRAM芯片内成为2个存储体结构的情况下，即使DRAM的层叠数为2层，也能与最小的DRAM容量对应。并且，可以由相同的IO芯片、DRAM芯片构成4层、8层的结构，从而能与各种存储器容量要求对应，提高了生产率。
以下对增多存储体数的效果进行说明，存储器存储体的使用方法随系统而不同，但在页命中率高的情况下，由于在激活存储体的状态下等待来自于系统的请求，所以页面长度较长的页具有命中率高的效果。此外，在页命中率低的情况下，由于在关闭存储体的状态下，等待来自于系统的请求，所以优选存储体数较多。
其中，存在在存储器模块中装配SPD芯片的情况，该SPD芯片具有如下的功能，即在制造时向存储器模块写入模块的存储器容量、存储体构成、保证动作速度以及其他信息，在芯片组进行系统引导时，参照这些信息来自动设定控制条件。本发明也同样适用于具有这样的SPD芯片的存储器模块。
图26示出了本发明第四实施方式的存储器模块。图示的存储器模块在插入式基板210上装配了一个IO基板即IO芯片211，并且在该IO芯片211上层叠了由8层构成的DRAM芯片201。此外，在最上层的DRAM芯片201上装配了SPD芯片400。该SPD芯片400如上所述，是写入存储器容量等信息的ROM，在系统引导时，从芯片组读出该SPD芯片400的控制条件，并且在系统内自动地设定该条件。
SPD芯片400与DRAM芯片201同样地借助于贯通电极215而与IO芯片211连接，并且经由IO芯片211上的焊盘而与插入式基板210连接。
图示的存储器模块的动作除了引导时的动作之外，与第二实施方式的存储器模块的相同。
图27示出了使用SPD芯片400的另一个例子。其中，在插入式基板210上装配了2个IO芯片211a、211b。在IO芯片211a、211b上分别层叠了8层DRAM芯片201a、201b。此外，在图示的例子中，SPD芯片400仅安装在IO芯片211a上的DRAM芯片201a上。SPD芯片400经由贯通电极215而与IO芯片211a连接。
利用该结构，可由IO芯片211a经由贯通电极215而读出SPD信号。
芯片组在进行系统引导时读出被写入SPD芯片400的信息。然后将该信息取入IO芯片211a、211b内，生成DRAM芯片201a、201b的控制信号(MBS：DRAM芯片内的存储体结构、MIOS：DRAM芯片的IO结构)。
这样，在存储器模块的初始化设定时，IO芯片211a、211b读出访问SPD芯片400，由此读出在制造时被写入SPD芯片400的内部时序设定、模块结构等的设定信息，从而能进行内部电路的设定。
此外，如图27所示，在装配了2个IO芯片211a、211b的情况下，仅在单侧的DRAM芯片201a上装配SPD芯片400，利用贯通电极215来与IO芯片211a上的焊盘连接，并且利用插入式基板210上的布线来与另一侧的IO芯片211b的焊盘连接。由此，可以利用双方的IO芯片211a、211b来读取来自于SPD芯片400的信号。
参照图28，示出了图27所示的存储器模块的层叠结构。从图中可以看出，SPD芯片400仅配置在左侧的DRAM芯片201a上，而没有配置在右侧的DRAM芯片201b上。此外，图示的各DRAM芯片201a、201b具有2个存储体结构，在该关系中，2个存储体电平被提供给各DRAM芯片201a、201b。
系统地址、指令、时钟信号被共通地提供给2个IO芯片211a、211b，在进行系统引导时，SPD芯片400被访问。当SPD芯片400被访问时，SPD信号(SCL、SDA、SA0～SA2)被输出给IO芯片211a、211b和芯片组。
图29示出了图28所示的IO芯片211a、DRAM芯片201a、SPD芯片400的连接关系，图30示出了IO芯片211b和DRAM芯片201b的连接关系。图示的IO芯片211a具有与SPD芯片400连接的SPD代码解读电路500，该SPD代码解读电路500解读SPD信号，并将解读结果输出给内部控制电路113。内部控制电路113根据解读结果，向输入输出电路111和输入电路112提供IO内调整信号，进行初始化设定，并且向该IO芯片211a上的DRAM芯片201a提供控制信号MBS和MIOS，对各DRAM芯片201a进行初始化设定。
SPD信号也经由该IO芯片211a而提供给图30所示的IO芯片211b的SPD代码解读电路500，解读结果被提供给该IO芯片211b内的内部控制电路113，与IO芯片211a上的DRAM芯片201a的情况同样，进行DRAM芯片201b的初始化设定。
以下参照图31，对上述本发明的存储器模块的动作进行说明。存储器模块的动作在全部实施方式中基本上相同。当IO芯片211从芯片组接收到系统指令信号(ACT、RED、PRE)时，向DRAM芯片201发送锁存信号LAT和地址信号IA0～IAi、存储体选择信号BA0～2T/N、指令信号、内部数据信号(×256)。
在图示的例子中，作为系统时钟信号供给400MHz，与系统时钟信号同步，提供系统指令(ACT、RED、PRE)，根据系统指令ACT、RED，在规定的时序之后输出锁存信号LAT信号和DRAM内锁存信号。从图中可以看出，锁存信号LAT和DRAM内锁存信号是以相同的时间间隔生成的。
DRAM芯片201根据IO芯片211发送的锁存信号LAT，接收地址、指令、数据信号，开始内部动作。其中，指令信号根据与系统时钟同步的锁存信号LAT而被发送给DRAM芯片201，所以存储器模块内指令信号间的时序与系统上的时间间隔相同。
如图所示，当系统指令ACT与地址信号ADD同时被提供时，对应的DRAM芯片被激活，在该状态下，当读出指令RED被提供时，256位的内部数据作为系统数据而以64位单位被读出。
参照图32，作为系统指令，示出了读出指令RED与系统地址Add同时被连续地提供的情况下的动作，在该情况下，在tRAS期间，256位的内部数据也作为64位单位的系统数据而被连续地读出。
另一方面，图33示出了在系统指令ACT之后，写入指令(WRT)被提供的情况下的动作。在该情况下，与系统指令ACT和WRT同步，在DRAM芯片内生成DRAM内锁存信号、指令信号、内部地址信号，并且64位单位的系统数据信号与DRAM锁存信号同步，作为256位的内部数据信号而被写入。
如上所述，在本发明的存储器模块内的DRAM芯片201中，内置有测试用焊盘175和测试电路176。
以下参照图34，对测试各DRAM芯片201时的写入动作进行说明。在该情况下，测试指令信号(ACT、RED、PRE)从测试用焊盘175与测试触发信号同步地被提供给DRAM芯片201。当接收到测试指令信号时，测试电路176向地址缓冲器172、控制电路171、数据缓冲器173发送测试用锁存信号、测试地址、测试指令、测试数据信号。在图示的例子中，为了减少测试焊盘数，测试用信号与测试用触发信号的上升沿、下降沿连续地被输入，由测试电路176进行调整，生成测试地址、测试指令。
测试数据信号从1个管脚输入，对内部的×256个IO进行简并测试。DRAM芯片201管脚由测试电路176发送的测试用锁存信号，接收地址、指令、数据信号，开始内部动作。
其中，测试指令借助于与测试触发信号同步的测试用锁存信号而成为内部动作信号，所以DRAM芯片内指令间的时序与测试指令的时序间隔相同。
图35是表述对各DRAM芯片201的读出动作进行测试时的动作的时序图。在进行读出动作时，根据测试数据的输入输出而输入期望值数据，与内部读出数据进行比较，比较结果被锁存。
判断结果在图36所示的比较周期中被输出、复位。
图36示出了锁存判断结果的DRAM芯片内信号锁存电路的结构。图37所示的的锁存电路的在进行测试时使用的、根据测试用锁存信号而锁存测试地址、指令、数据信号的电路部分和在进行通常动作时使用的、根据DRAM内锁存信号而锁存地址、指令、数据信号的电路部分具有共用的输出部。在该结构中，由于进行锁存的电路部中的信号的DRAM芯片内生成时序间隔在测试时和安装时可以相同，所以能除去晶片状态下的DRAM芯片的缺陷。
以下参照图38，对使用上述本发明的存储器模块而构成的存储器系统进行说明。图示的存储器系统将包含图1等所示的DRAM芯片201的层叠体的存储器模块(由400a～400d表示)与存储器控制器(芯片组)402一起装配在主板401上。
在图示的例子中，各存储器模块400a～400d平面地安装在主板401上。在其关系中，在主板401上，平面安装插口403被设置在存储器模块400a～400d的安装位置上，存储器模块400a～400d借助于插入式基板210的BGA端子而分别与平面安装插口403的焊盘电连接。
在该情况下，存储器系统的数据信号、地址指令信号、时钟信号和控制信号被提供给设置在各存储器模块400a～400d上的插入式基板210的BGA端子。这些信号被提供给各存储器模块400a～400d的IO芯片211上的各个信号焊盘，进而提供给接口电路。由于各存储器模块400a～400d内的接线极短，所以在信号布线上仅产生可以忽视(@1.6Gbps)的电分支。
在图示的例子中，数据信号、地址指令信号和时钟信号的布线可以形成物理上相同的布线拓朴结构。因此，各存储器模块400a～400d(特别是IO芯片输入焊盘)不会产生信号到达时间的差异(即时滞)。
在该结构中，由于每个通道的总线宽度可以与DDRII模块相同，所以能获得以下优点，即与总线连接的组件数不象RDRAM那样增加。
图39所示的存储器系统具有如下的结构，即将图38所示的存储器模块400a～400d经由平面安装插口403而安装在安装基板410上，并借助于插槽和连接器(未图示)而将该安装基板410装配在主板401上。这样，本发明的存储器系统可以采用如下的结构，即将装配有层叠存储器模块400a～400d的安装基板410竖立设置在主板401上。在图示的结构中，数据信号(DQ)、地址指令信号和时钟信号的布线实质上可以形成物理上彼此相同的布线拓朴结构。因此，可以降低各存储器模块400a～400d(特别是IO芯片输入焊盘)的时滞。
对将图39所示的安装基板410安装在2个插槽中的存储器系统以1.6Gbps进行读写模拟中，可以确认，在眼图(eye pattern)中张开了足够大的窗口(window)。同样，在4插槽中也获得了足够大的窗口。
另一方面，对于将16个器件安装在2个插槽中的RDRAM进行同样地模拟，没有获得足够大的窗口。
其原因可以认为是在16个器件与总线连接的情况下，远端器件的接收波形受到其他器件输入LG导致的反射信号的影响。
在上述实施方式中，仅对DRAM芯片进行了说明，但本发明不限于此，也可以适用于外部数据信号的传输速度和宽度与模块内的内部数据信号的传输速度和宽度不同的系统。
如上所述，本发明的DRAM存储器模块具有层叠了插入式基板、IO芯片、贯通电极和多个DRAM芯片的结构。根据该结构，由于地址、指令、时钟信号的输入电路仅装配在IO芯片上，所以在现有的存储器模块上各DRAM芯片消耗的地址、指令、时钟信号的输入电路的消耗电流仅为IO芯片上的1组的分额。同样，装配在现有的各DRAM芯片上的DLL在本发明的存储器模块中仅装配在IO芯片上，所以消耗电流仅为1组分额。在本发明的结构中，模块基板上布线与贯通电极相当，贯通电极为50μm左右，即使层叠8层，也仅为450μm左右，所以布线的充放电电流极小。因此，本发明可以大幅度减小现有的模块中的基本上布线充放电电流。
在本发明的存储器模块中，针对来自于存储器控制器的一个访问指令，仅模块内的一个DRAM芯片被访问。由于去除了在现有的DDR模块的情况下、当对模块上的全部DRAM芯片或1/2的DRAM芯片进行防问时的DRAM芯片上的控制电路和控制信号的重复动作，所以能减小模块整体的动作电流。
此外，在本发明的存储器模块中，不需要在现有的DDR等系统中为了对模块上布线延迟进行时序调整而装配的寄存器、PLL，所以减小了这些能动部件的消耗电流。
此外，由于不需要在DDRII系统中需要的DRAM芯片内的数据信号布线(DQ)的终端，所以能减小其消耗的DC电流。
在本发明的存储器模块中，为了减小动作电流，针对来自于存储器控制器的一个访问指令，仅模块内的一个DRAM芯片被访问。
此外，考虑到被层叠的DRAM芯片的生产率，优选包含贯通电极的所有图形是共用的。这样，在使全部图形共用的情况下，会存在难以从IO芯片向各个DRAM芯片发送信号、使其动作的问题。但是，该问题可以通过设置计数器电路来解决，该计数器电路通过与从IO芯片向各DRAM芯片发送的控制信号或地址信号进行比较，而生成用于进行信号接收的比较信号。针对该计数器电路的布线，可以在形成贯通电极之后，对完成了形成DRAM芯片的图形的晶片进行。

Claims (45)

1.一种存储器模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，
具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，
上述多个存储器芯片层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接。
2.根据权利要求1所述的存储器模块，其特征在于，还具有用于安装上述IO芯片的插入式基板，该插入式基板具有构成上述系统输入输出端子的安装用端子。
3.一种存储器模块，其特征在于，具有如下的结构，即
具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，
与IO芯片上的各个输入输出电路的输入输出用焊盘和输入用焊盘接线并层叠在IO芯片上的多个DRAM芯片和IO芯片的数据信号端子、地址信号端子、控制信号端子通过贯通电极而接合，芯片间的数据信号、地址信号、控制信号经由贯通电极而被接收和发送，电源和GND通过BGA端子而供给IO芯片上的焊盘，并且经由贯通电极而供给各DRAM的电源、GND端子。
4.根据权利要求3所述的存储器模块，其特征在于，
各DRAM的数据信号端子经由贯通电极而共有数据信号线，并与IO芯片的数据信号端子连接，
各DRAM的地址信号端子经由贯通电极而共有地址信号线，并与IO芯片的地址信号端子连接，并且
各DRAM的控制信号端子经由贯通电极而共有控制信号线，并与上述IO芯片的控制信号端子连接。
5.根据权利要求3所述的存储器模块，其特征在于，
上述DRAM芯片具有系统数据总线数的2n倍的写入用和读出用、或双向的贯通电极数据信号端子，并且上述IO芯片具有系统数据总线数的2n倍的写入用和读出用、或双向的贯通电极数据信号端子，其中n为1以上的自然数。
6.根据权利要求5所述的存储器模块，其特征在于，
上述DRAM芯片和IO芯片经由贯通电极数据端子进行相互的数据传输，另一方面，上述IO芯片具有：
串并行电路，对由系统数据总线传输的、连续的数据进行串并行转换，同时将数据信号传输给DRAM芯片；以及
并串行电路，对由DRAM芯片传输的数据信号进行并串行转换，以将连续的数据输出给系统数据总线。
7.根据权利要求3所述的存储器模块，其特征在于，在上述层叠的DRAM芯片上层叠SPD芯片。
8.根据权利要求7所述的存储器模块，其特征在于，上述SPD芯片的输入输出信号端子经由贯通电极而与IO芯片上的SPD输入输出端子焊盘连接，各DRAM芯片具有SPD输入输出信号用的、DRAM芯片不使用的贯通电极。
9.根据权利要求3所述的存储器模块，其特征在于，被层叠的DRAM芯片利用除了贯通电极之外均相同的图形而形成。
10.根据权利要求3所述的存储器模块，其特征在于，被层叠的DRAM芯片的全部图形均相同，并且通过切断熔断器元件来识别来自IO芯片的针对各DRAM芯片的信号。
11.一种存储器模块，其特征在于，具有如下的结构，即
具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，
各DRAM芯片具有计数器电路，该计数器电路通过与从IO芯片发送的控制信号或地址信号进行比较，生成用于进行信号接收的比较信号，
将使至少2种贯通电极形成图形不同的DRAM芯片交替地层叠。
12.根据权利要求11所述的存储器模块，其特征在于，
从上述IO芯片输出的多位信号被输入最下层的DRAM芯片上的计数器电路，从该最下层DRAM芯片上的计数器电路输出的多位信号被输入上一层的DRAM芯片上的计数器电路，进而从该上一层DRAM芯片上的计数器电路输出的多位信号被输入更上一层的DRAM芯片上的计数器电路，从而顺次递增的信号一直被传输到最上层的DRAM芯片，由此，各DRAM芯片可以获得不同的计数器输出值。
13.根据权利要求11所述的存储器模块，其特征在于，
上述DRAM芯片根据计数器输出值而生成比较信号，与从上述IO芯片发送的控制信号或地址信号进行比较，如果一致，则读入从IO芯片发送的信号。
14.根据权利要求11所述的存储器模块，其特征在于，
上述DRAM芯片具有逻辑电路，该逻辑电路根据计数器输出值，生成针对从IO芯片发送的DRAM芯片选择信号的、该DRAM芯片的层叠编号的逻辑。
15.根据权利要求14所述的存储器模块，其特征在于，上述各DRAM芯片的逻辑电路在从IO芯片发送的DRAM芯片选择信号的逻辑值与上述逻辑一致的情况下，读入从IO芯片发送的信号。
16.一种存储器模块，其特征在于，具有如下的结构，即
具有IO芯片、层叠在该IO芯片上的多个DRAM以及插入式基板，上述插入式基板具有与为构成一个通道的存储器子系统的功能所需要的全部系统数据信号、系统地址信号、系统控制信号、系统时钟信号分别对应的BGA端子，
被层叠的DRAM芯片全部具有相同的图形，并且具有多个熔断器元件，根据上述熔断器元件的切断位置，来生成表示层叠位置的比较信号。
17.根据权利要求16所述的存储器模块，其特征在于，DRAM芯片根据比较信号，经由贯通电极，使由各DRAM和IO芯片共有的层叠数识别信号线的电平变化。
18.根据权利要求17所述的存储器模块，其特征在于，IO芯片根据上述层叠数识别信号线电平来识别层叠DRAM数，对各DRAM进行控制信号或地址信号的逻辑电平的分配。
19.一种存储器模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，
具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，
上述多个存储器芯片层叠在上述IO芯片上，通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且被层叠的各DRAM芯片具有存储体结构，并根据IO芯片从系统存储体选择信号逻辑生成的存储体选择信号，而选择性地进行动作。
20.根据权利要求19所述的存储器模块，其特征在于，上述被层叠的各DRAM芯片通过对由IO芯片逻辑生成的的存储体选择信号和表示各DRAM芯片的层叠编号的比较信号进行比较，生成DRAM芯片激活信号或DRAM内锁存信号。
21.根据权利要求20所述的存储器模块，其特征在于，IO芯片具有根据被层叠的DRAM芯片的结构而改变存储体选择信号的逻辑的功能。
22.根据权利要求19所述的存储器模块，其特征在于，IO芯片根据表示层叠在IO芯片上的DRAM芯片的层叠数的层叠数识别信号，而改变存储体选择信号的逻辑。
23.根据权利要求22所述的存储器模块，其特征在于，IO芯片根据上述层叠数识别信号和提供给BGA端子的电位电平，来改变存储体选择信号的逻辑。
24.根据权利要求19所述的存储器模块，其特征在于，IO芯片具有用于与被层叠的一部分DRAM芯片分别进行信号收发的贯通电极端子。
25.根据权利要求19所述的存储器模块，其特征在于，被层叠的各DRAM芯片具有用于各个DRAM与IO芯片进行信号收发的多个贯通电极端子、以及与该贯通电极端子连接的计数器电路，该DRAM芯片根据上述计数器电路的计数器值而被选择。
26.根据权利要求19所述的存储器模块，其特征在于，各DRAM芯片具有多个具有熔断器元件的熔断器电路，通过切断熔断器电路的熔断器元件，生成对被层叠的DRAM进行选择的信号。
27.根据权利要求19所述的存储器模块，其特征在于，DRAM芯片将由IO芯片经由上述贯通电极而发送的信号作为触发，读入从IO芯片发送的其他信号。
28.根据权利要求19所述的存储器模块，其特征在于，DRAM芯片根据由IO芯片经由上述贯通电极而发送的信号，进行DRAM内部电路的控制。
29.一种存储器模块，其特征在于，
具有：插入式基板，该插入式基板具有输入输出系统数据信号的BGA端子；2个IO芯片，装配在上述插入式基板上，
各IO芯片分别与1/2的系统数据信号BGA端子连接，并且具有数据信号之外的BGA端子被共有的结构，
在上述2个IO芯片上，层叠有多个DRAM芯片。
30.根据权利要求29所述的存储器模块，其特征在于，被层叠在上述2个IO芯片上的DRAM芯片构成同时被访问的2级。
31.根据权利要求29所述的存储器模块，其特征在于，在上述2个DRAM芯片层叠体中的一个的最上段，装配有SPD芯片。
32.一种存储器模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，
具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，
上述多个存储器芯片被层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且
在各DRAM芯片的内部，构成由独立的阵列控制电路控制的多个存储体。
33.根据权利要求32所述的存储器模块，其特征在于，上述各DRAM芯片的存储体根据存储体选择信号而被进行选择动作，该存储体选择信号是根据各DRAM芯片的激活信号而被读入的，
模块整体上具有DRAM芯片数×DRAM内部存储体的存储体数。
34.根据权利要求32所述的存储器模块，其特征在于，使DRAM芯片内部成为多个(n个)存储体而动作时的页大小为1/n。
35.根据权利要求32所述的存储器模块，其特征在于，上述IO芯片具有如下单元，该单元向上述DRAM芯片发送用于选择是否使各DRAM芯片内部成为多个(n个)存储体而动作的存储体模式信号。
36.根据权利要求35所述的存储器模块，其特征在于，作为端子电平信号，由存储器控制器提供上述存储体模式信号。
37.根据权利要求32所述的存储器模块，其特征在于，SPD芯片经由贯通电极而装配在IO芯片，信号端子经由IO芯片上的焊盘而与插入式基板连接，通过采用这样的结构，由IO芯片进行SPD信号的读取。
38.根据权利要求37所述的存储器模块，其特征在于，存储器控制器在进行系统引导时读出被写入SPD的信息并自动设定控制条件，此时，也将信息读入IO芯片内，在DRAM芯片的控制信号生成中使用。
39.根据权利要求37所述的存储器模块，其特征在于，在存储器模块的初始化设定时，IO芯片读取在制造时写入SPD的设定信息，进行内部电路的设定。
40.一种存储器模块，具有：系统输入输出端子，用于输入输出具有预定的数据宽度的系统数据信号；以及多个存储器芯片，分别接收和发送比上述系统输入输出端子的宽度大的内部数据信号，其特征在于，
具有IO芯片，该IO芯片具有在上述系统输入输出端子的上述系统数据信号和上述内部数据信号间进行转换的功能，
上述多个存储器芯片层叠在上述IO芯片上，并且通过贯通上述被层叠的多个存储器芯片的贯通电极而与上述IO芯片连接，并且
上述被层叠的各DRAM芯片具有测试专用焊盘和与该测试专用焊盘连接的测试电路。
41.根据权利要求40所述的存储器模块，其特征在于，在进行DRAM芯片测试时，与测试触发信号同步，由上述测试专用焊盘提供测试指令、测试地址、测试数据信号，根据由上述测试电路生成的测试用锁存信号，接收由测试电路生成的地址、指令、数据信号，开始内部动作。
42.一种存储器系统，包含多个存储器模块和存储器控制器，其特征在于，
上述多个存储器模块分别具备层叠了IO芯片和层叠在该IO芯片上的多个存储器芯片的结构，上述多个存储器模块的IO芯片和上述存储器控制器借助于共用的信号线而连接，上述IO芯片和层叠在上述IO芯片上的存储器芯片借助于比上述信号线更多的贯通电极而连接。
43.根据权利要求42所述的存储器系统，其特征在于，上述多个存储器模块在共用的主板上通过插入式基板，与上述存储器控制器一同被平面地安装在共用的主板上，上述信号布线被布置在上述主板上。
44.根据权利要求42所述的存储器系统，其特征在于，上述多个存储器模块被装配在共用的安装基板上，上述安装基板与存储器控制器一同被安装在主板上，上述信号线布线被布置在上述主板和上述安装基板上。
45.一种存储器系统，具有多个存储器芯片，上述存储器芯片以预定的传输速度进行系统数据信号的收发，并且以比上述传输速度慢的内部处理速度接收和发送内部数据信号，其特征在于，
具有接收和发送上述预定的传输速度的数据信号的端子，并且具有在上述内部处理速度的内部数据信号和上述传输速度的系统数据信号间进行转换的IO芯片，上述多个存储器芯片层叠在上述IO芯片上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687267A (zh) * 2009-11-13 2012-09-19 惠普发展公司，有限责任合伙企业 利用垫和硅穿孔tsv的平行检查点
CN103493137A (zh) * 2011-03-31 2014-01-01 英特尔公司 用于3d集成电路堆栈的能量有效配电
CN106688039A (zh) * 2014-09-12 2017-05-17 株式会社东芝 存储装置

Families Citing this family (305)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP3896112B2 (ja) * 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
KR100582357B1 (ko) * 2003-12-29 2006-05-22 주식회사 하이닉스반도체 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치
JP4045506B2 (ja) * 2004-01-21 2008-02-13 セイコーエプソン株式会社 積層型半導体記憶装置
DE102004024942B3 (de) * 2004-05-21 2005-11-24 Infineon Technologies Ag Speicherschaltung und Verfahren zum Auslesen von einer in der Speicherschaltung enthaltenen spezifischen Betriebsinformationen
DE102004025899B4 (de) * 2004-05-27 2010-06-10 Qimonda Ag Verfahren zum Aktivieren und Deaktivieren von elektronischen Schaltungseinheiten und Schaltungsanordnung zur Durchführung des Verfahrens
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100695890B1 (ko) 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
US7200021B2 (en) * 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
JP4094614B2 (ja) 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法
US8238699B2 (en) * 2005-03-04 2012-08-07 Finisar Corporation Semiconductor-based optical transceiver
DE102005011369A1 (de) * 2005-03-11 2006-09-14 Advanced Micro Devices, Inc., Sunnyvale Automatische Ressourcenzuordnung in Einrichtungen mit gestapelten Modulen
JP4309368B2 (ja) 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP4982711B2 (ja) * 2005-03-31 2012-07-25 エスケーハイニックス株式会社 高速動作のためのメモリチップ構造
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4345705B2 (ja) 2005-04-19 2009-10-14 エルピーダメモリ株式会社 メモリモジュール
JP4577688B2 (ja) * 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
JP4423453B2 (ja) 2005-05-25 2010-03-03 エルピーダメモリ株式会社 半導体記憶装置
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7884483B2 (en) 2005-06-14 2011-02-08 Cufer Asset Ltd. L.L.C. Chip connector
US7184360B2 (en) * 2005-06-15 2007-02-27 Infineon Technologies, Ag High-speed interface circuit for semiconductor memory chips and memory system including semiconductor memory chips
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
JP4507101B2 (ja) 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
KR100617941B1 (ko) 2005-07-18 2006-08-30 삼성전자주식회사 두 개 이상의 집적회로 칩으로 이루어지는 복합 칩 및 이를이용한 반도체 패키지
JP4586664B2 (ja) * 2005-07-28 2010-11-24 セイコーエプソン株式会社 半導体装置及び電子機器
JP4595730B2 (ja) * 2005-07-28 2010-12-08 セイコーエプソン株式会社 半導体装置及び電子機器
US7827345B2 (en) * 2005-08-04 2010-11-02 Joel Henry Hinrichs Serially interfaced random access memory
GB2444663B (en) 2005-09-02 2011-12-07 Metaram Inc Methods and apparatus of stacking drams
US7906846B2 (en) 2005-09-06 2011-03-15 Nec Corporation Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
JP4790386B2 (ja) 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
KR100725458B1 (ko) 2005-12-23 2007-06-07 삼성전자주식회사 온도 보상 셀프 리프레시 신호를 공유하는 멀티 칩 패키지
TW200802369A (en) * 2005-12-30 2008-01-01 Hynix Semiconductor Inc Nonvolatile semiconductor memory device
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP4753725B2 (ja) 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
KR100699807B1 (ko) 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지
US20070263425A1 (en) * 2006-02-08 2007-11-15 Qimonda Ag Memory arrangement
DK2005303T3 (da) * 2006-02-09 2012-07-23 Google Inc Hukommelseskredsløbssystem samt - fremgangsmåde
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
JP4828251B2 (ja) 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
KR100809689B1 (ko) * 2006-06-16 2008-03-06 삼성전자주식회사 기판 관통 전극을 내재한 인터페이스 칩을 실장하는 반도체장치
JP2008004853A (ja) * 2006-06-26 2008-01-10 Hitachi Ltd 積層半導体装置およびモジュール
KR100800473B1 (ko) 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
JP5259059B2 (ja) * 2006-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR100812735B1 (ko) * 2006-07-13 2008-03-12 삼성전기주식회사 카메라 모듈용 기판과 기판의 접합 장치 및 그 접합 방법
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100809696B1 (ko) 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
JP4345798B2 (ja) 2006-10-12 2009-10-14 エルピーダメモリ株式会社 積層型半導体装置及びそのテスト方法
JP4245180B2 (ja) 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
US20080123305A1 (en) * 2006-11-28 2008-05-29 Smart Modular Technologies, Inc. Multi-channel memory modules for computing devices
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
JP2008187061A (ja) * 2007-01-31 2008-08-14 Elpida Memory Inc 積層メモリ
KR101257912B1 (ko) 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
DE102007007566B4 (de) * 2007-02-15 2012-08-23 Qimonda Ag Halbleiter-Bauelement-System, Speichermodul und Verfahren zum Betreiben eines Halbleiter-Bauelement-Systems
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US8228704B2 (en) 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
JP2008251666A (ja) * 2007-03-29 2008-10-16 Tohoku Univ 三次元構造半導体装置
US7577056B2 (en) * 2007-04-14 2009-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for using a DLL for signal timing control in a eDRAM
US7715255B2 (en) * 2007-06-14 2010-05-11 Sandisk Corporation Programmable chip enable and chip address in semiconductor memory
US7477545B2 (en) * 2007-06-14 2009-01-13 Sandisk Corporation Systems for programmable chip enable and chip address in semiconductor memory
US7825681B2 (en) * 2007-06-25 2010-11-02 Giga-Byte Technology Co. Common modules for DDRII SDRAM and DDRIII SDRAM
US7633785B2 (en) 2007-07-10 2009-12-15 Samsung Electronics Co., Ltd. Semiconductor memory device and method of generating chip enable signal thereof
JP2009026884A (ja) 2007-07-18 2009-02-05 Elpida Memory Inc 回路モジュール及び電気部品
DE602007002635D1 (de) * 2007-07-18 2009-11-12 Giga Byte Tech Co Ltd Gemeinsame Module für DDRII-SDRAM und DDRIII-SDRAM
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
JP5570689B2 (ja) * 2007-07-23 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ
TWI470762B (zh) * 2007-07-27 2015-01-21 尼康股份有限公司 Laminated semiconductor device
DE102007036990B4 (de) * 2007-08-06 2013-10-10 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
US20090043917A1 (en) * 2007-08-06 2009-02-12 Thilo Wagner Electronic Circuit and Method for Selecting an Electronic Circuit
DE102007036989B4 (de) * 2007-08-06 2015-02-26 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
US7831742B2 (en) * 2007-08-10 2010-11-09 Qimonda Ag Method and device for enumeration
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US7623365B2 (en) * 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US7898893B2 (en) * 2007-09-12 2011-03-01 Samsung Electronics Co., Ltd. Multi-layered memory devices
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7791918B2 (en) * 2007-09-27 2010-09-07 Intel Corporation Stack position location identification for memory stacked packages
KR101448150B1 (ko) * 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP4484923B2 (ja) * 2007-12-27 2010-06-16 株式会社日立製作所 プロセッサ
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101398633B1 (ko) * 2008-01-28 2014-05-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 식별신호 발생방법
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
EP2099031A1 (fr) * 2008-03-07 2009-09-09 Axalto S.A. Procédés pour fabriquer un empilement de circuits mémoire et pour adresser un circuit mémoire, empilement et dispositif correspondants
JP2009266317A (ja) * 2008-04-25 2009-11-12 Elpida Memory Inc 半導体記憶装置、およびデータ縮約テスト方法
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
JP2009295740A (ja) * 2008-06-04 2009-12-17 Elpida Memory Inc メモリチップ及び半導体装置
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US20100032820A1 (en) * 2008-08-06 2010-02-11 Michael Bruennert Stacked Memory Module
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8130527B2 (en) 2008-09-11 2012-03-06 Micron Technology, Inc. Stacked device identification assignment
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
JP2010080801A (ja) * 2008-09-29 2010-04-08 Hitachi Ltd 半導体装置
KR101093126B1 (ko) * 2008-09-30 2011-12-13 주식회사 신한은행 인터넷뱅킹 서비스를 이용한 종합자산 정보 제공 방법과 이를 위한 기록매체
KR20100040580A (ko) * 2008-10-10 2010-04-20 성균관대학교산학협력단 적층 메모리 소자
KR101529675B1 (ko) 2008-12-26 2015-06-29 삼성전자주식회사 멀티 칩 패키지 메모리 장치
US20100174858A1 (en) * 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
JP5632584B2 (ja) 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP5641701B2 (ja) * 2009-03-25 2014-12-17 株式会社東芝 三次元半導体集積回路
US8988130B2 (en) * 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
KR101013565B1 (ko) * 2009-06-29 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지
TWI474331B (zh) * 2009-06-30 2015-02-21 Hitachi Ltd Semiconductor device
JP2011029535A (ja) 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
US20110084212A1 (en) * 2009-09-22 2011-04-14 Irvine Sensors Corporation Multi-layer photon counting electronic module
US8242384B2 (en) 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8698321B2 (en) * 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
JP5448697B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びデータ処理システム
JP5559507B2 (ja) 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
JP5586915B2 (ja) * 2009-10-09 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びこれを備える情報処理システム
JP2011081885A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
JP2011081732A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
US8375173B2 (en) * 2009-10-09 2013-02-12 Qualcomm Incorporated Accessing a multi-channel memory system having non-uniform page sizes
JP5595708B2 (ja) 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US8432027B2 (en) * 2009-11-11 2013-04-30 International Business Machines Corporation Integrated circuit die stacks with rotationally symmetric vias
US8315068B2 (en) 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US8310841B2 (en) 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US8258619B2 (en) 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
JP5623088B2 (ja) 2010-01-28 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びそのテスト方法並びにシステム
KR101046273B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
US8437163B2 (en) 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
JP2011180848A (ja) 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
WO2011115648A1 (en) 2010-03-15 2011-09-22 Rambus Inc. Chip selection in a symmetric interconnection topology
KR101742281B1 (ko) 2010-03-24 2017-06-01 삼성전자주식회사 스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101699283B1 (ko) * 2010-03-31 2017-01-25 삼성전자주식회사 적층 메모리와 이를 포함하는 장치들
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP5349410B2 (ja) 2010-06-17 2013-11-20 浜松ホトニクス株式会社 半導体集積回路装置の検査方法及び半導体集積回路装置
JP5399982B2 (ja) 2010-06-17 2014-01-29 浜松ホトニクス株式会社 半導体集積回路装置の検査方法及び半導体集積回路装置
US8648615B2 (en) * 2010-06-28 2014-02-11 Xilinx, Inc. Testing die-to-die bonding and rework
KR101124251B1 (ko) * 2010-07-07 2012-03-27 주식회사 하이닉스반도체 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법
KR20120019882A (ko) * 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP2012064891A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
JP5650984B2 (ja) * 2010-10-29 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
TWI433296B (zh) * 2010-11-19 2014-04-01 Ind Tech Res Inst 多晶片堆疊系統與其晶片選擇裝置
JP5623653B2 (ja) * 2010-11-23 2014-11-12 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． 集積回路デバイス内の内部電源を共有するための方法および装置
KR101208960B1 (ko) 2010-11-26 2012-12-06 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
TW201225249A (en) 2010-12-08 2012-06-16 Ind Tech Res Inst Stacked structure and stacked method for three-dimensional integrated circuit
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
TWI614747B (zh) 2011-01-26 2018-02-11 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP5710992B2 (ja) 2011-01-28 2015-04-30 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012155814A (ja) * 2011-01-28 2012-08-16 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JP2012216652A (ja) 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
WO2012155115A1 (en) * 2011-05-12 2012-11-15 Rambus Inc. Stacked dram device and method of manufacture
JP2013004601A (ja) * 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
US8913447B2 (en) * 2011-06-24 2014-12-16 Micron Technology, Inc. Method and apparatus for memory command input and control
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8437164B1 (en) 2011-07-27 2013-05-07 Apple Inc. Stacked memory device for a configurable bandwidth memory interface
US8446772B2 (en) 2011-08-04 2013-05-21 Sandisk Technologies Inc. Memory die self-disable if programmable element is not trusted
WO2013033628A1 (en) 2011-09-01 2013-03-07 Rambus Inc. Testing through-silicon-vias
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
US20130073755A1 (en) * 2011-09-20 2013-03-21 Advanced Micro Devices, Inc. Device protocol translator for connection of external devices to a processing unit package
JP5936968B2 (ja) * 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
TWI515864B (zh) 2011-10-03 2016-01-01 英帆薩斯公司 具有自封裝中心偏移之端子格柵之短線最小化
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
KR101283387B1 (ko) * 2011-10-05 2013-07-08 파워테크 테크놀로지 인코포레이티드 멀티칩 적층 패키지들의 테스트 방법
US8716876B1 (en) * 2011-11-11 2014-05-06 Altera Corporation Systems and methods for stacking a memory chip above an integrated circuit chip
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
JP2013105512A (ja) * 2011-11-15 2013-05-30 Elpida Memory Inc 半導体装置
DE112011105905B4 (de) * 2011-12-02 2016-10-06 Intel Corporation Speichergerät mit gestapeltem Speicher, der Veränderlichkeit bei Zusammenschaltungen von Geräten erlaubt
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
EP2812919B1 (en) * 2012-02-08 2021-07-07 Xilinx, Inc. Stacked die assembly with multiple interposers
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
US8778734B2 (en) 2012-03-28 2014-07-15 Advanced Micro Devices, Inc. Tree based adaptive die enumeration
US9230609B2 (en) * 2012-06-05 2016-01-05 Rambus Inc. Memory bandwidth aggregation using simultaneous access of stacked semiconductor memory die
US9343449B2 (en) 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
KR102033784B1 (ko) * 2012-07-13 2019-10-17 에스케이하이닉스 주식회사 칩 스택 패키지 및 이를 포함하는 시스템 인 패키지와 그 동작방법
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
KR20140023706A (ko) 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치의 파워 ｔｓｖ
KR20140024593A (ko) * 2012-08-20 2014-03-03 에스케이하이닉스 주식회사 시스템 패키지
JP5607692B2 (ja) * 2012-08-22 2014-10-15 ルネサスエレクトロニクス株式会社 電子装置
US8787034B2 (en) * 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
KR102058101B1 (ko) * 2012-12-20 2019-12-20 에스케이하이닉스 주식회사 반도체 집적회로
US9417685B2 (en) 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
US20150364466A1 (en) * 2013-01-31 2015-12-17 Hewlett-Packard Development Company, L.P. Selecting circuits of a multi-level integrated circuit
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
KR102047938B1 (ko) * 2013-05-28 2019-11-22 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 반도체 패키지
KR20140141098A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 메모리 및 메모리 시스템
US8964443B2 (en) * 2013-06-10 2015-02-24 Intel Corporation Method for improving bandwidth in stacked memory devices
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
EP3654337A1 (en) 2013-10-15 2020-05-20 Rambus Inc. Load reduced memory module
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9558791B2 (en) 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
JP2014096197A (ja) * 2013-12-24 2014-05-22 Ps4 Luxco S A R L 半導体装置及びそのテスト方法
KR102143490B1 (ko) * 2014-01-20 2020-08-12 에스케이하이닉스 주식회사 패드 및 범프를 포함하는 반도체 장치
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US8947931B1 (en) * 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
JP6295863B2 (ja) 2014-07-16 2018-03-20 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
JP5972938B2 (ja) * 2014-07-23 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びこれを備える情報処理システム
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
WO2016032784A1 (en) 2014-08-25 2016-03-03 Rambus Inc. Buffer circuit with adaptive repair capability
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
KR20160068546A (ko) 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치의 입력 회로 및 이를 이용한 반도체 시스템
US10283171B2 (en) * 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
JP2017033612A (ja) * 2015-07-29 2017-02-09 淳生 越塚 半導体記憶装置及びその制御方法
KR20170030307A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
KR102339780B1 (ko) 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
CN105510800B (zh) * 2015-12-01 2019-06-11 华大半导体有限公司 一种简化pad设计的电子标签测试装置及实现方法
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
CN106205677B (zh) * 2016-07-13 2019-08-30 武汉新芯集成电路制造有限公司 一种防止sram存储单元的下拉电流降低的电路
EP3518285A4 (en) 2016-09-23 2020-07-29 Toshiba Memory Corporation STORAGE DEVICE
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
WO2018067719A2 (en) 2016-10-07 2018-04-12 Invensas Bonding Technologies, Inc. Direct-bonded native interconnects and active base die
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
CN106528466B (zh) * 2016-10-18 2019-05-24 北京控制工程研究所 一种星载计算机内部处理器单元和io单元之间的数据交换系统及方法
KR20180092476A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN107275323B (zh) * 2017-07-25 2018-05-01 睿力集成电路有限公司 一种芯片堆栈立体封装结构
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
JP6496389B2 (ja) * 2017-11-28 2019-04-03 東芝メモリ株式会社 半導体装置及びその製造方法
US10957665B2 (en) * 2018-01-19 2021-03-23 International Business Machines Corporation Direct C4 to C4 bonding without substrate
KR102457825B1 (ko) * 2018-04-10 2022-10-24 에스케이하이닉스 주식회사 반도체시스템
CN110061002B (zh) * 2018-08-31 2021-09-21 济南德欧雅安全技术有限公司 一种存储器件
US11048439B2 (en) * 2019-06-21 2021-06-29 Eorex Corporation Device of memory modules
US11211136B2 (en) 2019-06-26 2021-12-28 Micron Technology, Inc. Memory system tester using test pad real time monitoring
US10790039B1 (en) * 2019-09-26 2020-09-29 Micron Technology, Inc. Semiconductor device having a test circuit
CN113051199A (zh) 2019-12-26 2021-06-29 阿里巴巴集团控股有限公司 数据传输方法及装置
JP2021140837A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
KR20210143568A (ko) * 2020-05-20 2021-11-29 에스케이하이닉스 주식회사 코어 다이가 제어 다이에 스택된 스택 패키지
CN114115441A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
JP2023140679A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体デバイス

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317377B1 (en) * 1999-04-12 2001-11-13 Nec Corporation Semiconductor memory device
US20020130390A1 (en) * 2001-03-13 2002-09-19 Ming-Dou Ker ESD protection circuit with very low input capacitance for high-frequency I/O ports

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644732A (en) * 1990-07-13 1997-07-01 Sun Microsystems, Inc. Method and apparatus for assigning addresses to a computer system's three dimensional packing arrangement
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
WO1995005676A1 (en) 1993-08-13 1995-02-23 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
JPH10270634A (ja) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp メモリモジュール
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JPH11195766A (ja) * 1997-10-31 1999-07-21 Mitsubishi Electric Corp 半導体集積回路装置
DE69836437T2 (de) * 1997-12-05 2007-09-27 Intel Corporation, Santa Clara Speichersystem mit speichermodul mit einem speichermodul-steuerbaustein
US5963464A (en) * 1998-02-26 1999-10-05 International Business Machines Corporation Stackable memory card
JP3563604B2 (ja) 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6072737A (en) * 1998-08-06 2000-06-06 Micron Technology, Inc. Method and apparatus for testing embedded DRAM
US6218202B1 (en) * 1998-10-06 2001-04-17 Texas Instruments Incorporated Semiconductor device testing and burn-in methodology
US6651196B1 (en) * 1999-02-16 2003-11-18 Fujitsu Limited Semiconductor device having test mode entry circuit
US6180426B1 (en) * 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
TW472330B (en) * 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
JP2001185676A (ja) 1999-12-24 2001-07-06 Sharp Corp 半導体装置
JP4569913B2 (ja) 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP3779524B2 (ja) 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6778404B1 (en) * 2000-06-02 2004-08-17 Micron Technology Inc Stackable ball grid array
JP2002157900A (ja) * 2000-09-08 2002-05-31 Mitsubishi Electric Corp 半導体集積回路装置
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
EP1235471A1 (en) * 2001-02-27 2002-08-28 STMicroelectronics Limited A stackable module
JP3725453B2 (ja) 2001-07-27 2005-12-14 株式会社東芝 半導体装置
JP2003060053A (ja) 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
JP2003108512A (ja) * 2001-09-27 2003-04-11 Elpida Memory Inc データバス配線方法、メモリシステム及びメモリモジュール基板
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US6627985B2 (en) * 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US7073018B1 (en) * 2001-12-27 2006-07-04 Cypress Semiconductor Corporation Device identification method for systems having multiple device branches
JP3795822B2 (ja) * 2002-04-03 2006-07-12 Ｎｅｃエレクトロニクス株式会社 組込み自己テスト回路及び設計検証方法
US7042749B2 (en) * 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6754124B2 (en) * 2002-06-11 2004-06-22 Micron Technology, Inc. Hybrid MRAM array structure and operation
US6851032B2 (en) * 2002-08-16 2005-02-01 Micron Technology, Inc. Latency reduction using negative clock edge and read flags
JP3908147B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4205553B2 (ja) * 2003-11-06 2009-01-07 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
DE102004060345A1 (de) * 2003-12-26 2005-10-06 Elpida Memory, Inc. Halbleitervorrichtung mit geschichteten Chips
US7346051B2 (en) * 2004-06-25 2008-03-18 Matsushita Electric Industrial Co., Ltd. Slave device, master device and stacked device
US7046538B2 (en) * 2004-09-01 2006-05-16 Micron Technology, Inc. Memory stacking system and method
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317377B1 (en) * 1999-04-12 2001-11-13 Nec Corporation Semiconductor memory device
US20020130390A1 (en) * 2001-03-13 2002-09-19 Ming-Dou Ker ESD protection circuit with very low input capacitance for high-frequency I/O ports

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687267A (zh) * 2009-11-13 2012-09-19 惠普发展公司，有限责任合伙企业 利用垫和硅穿孔tsv的平行检查点
CN102687267B (zh) * 2009-11-13 2014-11-26 惠普发展公司，有限责任合伙企业 利用垫和硅穿孔tsv的平行检查点
CN103493137A (zh) * 2011-03-31 2014-01-01 英特尔公司 用于3d集成电路堆栈的能量有效配电
CN106688039A (zh) * 2014-09-12 2017-05-17 株式会社东芝 存储装置
CN106688039B (zh) * 2014-09-12 2019-03-12 东芝存储器株式会社 存储装置

Also Published As

Publication number Publication date
US7327590B2 (en) 2008-02-05
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