CN100410950C - 半导体集成电路及其设计方法 - Google Patents

Abstract

本发明实现了一种能够缩短设计周期的逻辑电路的设计方法。半导体集成电路具有多个逻辑块，每个逻辑块由第一逻辑电路和第二逻辑电路构成。这种半导体集成电路至少由两个步骤来设计：对包括逻辑块之间的信号线和第一逻辑电路的逻辑电路进行设计布局和时序验证的第一设计步骤；以及对每个逻辑块中的第二逻辑电路独立地进行设计布局和时序验证的第二设计步骤。

Description

半导体集成电路及其设计方法

技术领域

本发明涉及能够被系统地验证的半导体集成电路、其设计方法及其设计工具。

背景技术

传统的LSI设计方法典型地由图2所示的流程图表示。即，首先进行RTL建模和逻辑验证，接着进行逻辑合成、布局和时序验证(timing verification)以产生掩模数据(mask data)。然后，制造出原型并且进行评价以装载(ship)样品。收集验证和评价中检测到的问题，同时返回至各自所需的步骤。目前，高性能的逻辑模拟器和逻辑合成工具允许几乎完全消除逻辑错误。但是，至于由于布局后产生的寄生电阻和电容引起的时序变化而引起的故障，与仅由逻辑结构引起的错误相比，这是更难消除的。一般来说，尽管需要多次修改布局，但是从寄生电阻和电容考虑，在布局后进行时序验证，这会导致更长的设计周期。另外，存在因为调节的低精确性而在设计步骤中不能被消除的错误。

发明内容

举例来说，时序验证中的故障典型地是由长的引线布线引起的。在此情况下，通常需要全面修改布局。此外，甚至当修改布局以降低相应的布线电容和电阻时，也可能形成另一个布线，从而引起由于时序变化产生的另一个故障。因此，难以系统地校正由于布局后的寄生电阻和电容产生的时序变化而引起的故障，从而导致更长的设计周期。

上述由于时序变化引起的故障在最近几年已经被积极开发的在玻璃衬底上的LSI设计中引起严重的问题。这主要是因为与单晶硅衬底上的晶体管相比，玻璃衬底上的晶体管一般在元件特性方面具有更大的变化，因此不能实现高精确度的模拟。因此，在制造原型后使用所生产的芯片的时序验证成为必要的，并且更具体地说，从开发周期和成本来看更需要系统校正。

考虑上述问题，本发明提供了一种半导体集成电路，其由于时序变化的故障可以被系统地校正。本发明还提供了一种能缩短设计周期的半导体集成电路的设计方法。此外，本发明提供了一种能缩短设计周期的半导体集成电路设计工具。

为了校正逻辑电路中由于时序变化引起的故障，需要或者全面地或者局部地修改布局。举例来说，在校正由于长的布线产生的寄生电容和电阻引起的故障的情况中，可以通过添加缓冲区局部地修改布局以增加驱动能力，或者全面地修改布局以缩短布线。

本发明人认为为了系统地校正由于时序变化引起的故障，确定是否全面地或者局部地修改芯片，以及通过全面地修改芯片布局而减少需要被校正的故障是重要的。

应当注意，根据本发明的半导体集成电路由多个作为正常LSI芯片的逻辑块构成。逻辑块是具有相同功能的逻辑电路的统称，其包括大量的逻辑门。一般对于每个逻辑块进行设计布局。

此外，在本发明中，用来产生被供给多个逻辑块的控制信号的块被称作控制信号产生电路，以区别于其它的逻辑块。

应当注意控制信号指的是用来控制寄存器锁存的信号，并且典型地指的是各种时钟信号、复位信号、或者基于这些信号所产生的信号。另一方面，数据信号指的是其值被存储在寄存器中的各种信号。

基于上述内容，本发明的设计方法被分成如图3所示的两个步骤。在常规的RTL建模和逻辑验证后，执行第一设计步骤，其中没有详细地验证逻辑电路，并且对芯片轮廓(outline)进行设计布局和时序验证，同时举例来说只考虑向每个逻辑块输入的信号。在第二设计步骤中，对每个逻辑块进行设计布局和时序验证，而维持芯片轮廓的布局和向已经在第一设计步骤中获得的每个逻辑块输入的信号时序。然后，在产生掩模数据后，制造出原型并评价装载样品。在返回至各自所需的步骤时，在每次验证和评价中检测到的故障被校正。上述两个设计步骤(包括对芯片轮廓的步骤和对每个逻辑块的步骤)提供了一种可以确定是否需要对芯片轮廓或者仅对每个逻辑块校正并且可以进行系统校正的设计方法。另外，还可以使用用来执行第一设计步骤和第二设计步骤的设计工具来进行系统校正。

根据本发明，对于第一设计步骤和第二设计步骤的两种类型的逻辑电路被区分如下。

在第一设计步骤中，设计逻辑块之间的信号和每个逻辑块的一部分。此处每个逻辑块的该部分指的是包括用来锁存被首先传送给每个逻辑块的输入数据信号的寄存器和用来控制该寄存器的控制电路的逻辑电路。该控制电路还产生控制信号，用作在每个逻辑块内使用的其它控制信号。在本发明中，该部分被称为第一逻辑电路，而所述逻辑块内的其它部分被称为第二逻辑电路。此外，用来锁存被首先传送给每个逻辑块的输入数据信号的寄存器组被称作第一组寄存器，而第二逻辑电路中包括的寄存器组被称作第二组寄存器。

图1中显示了这种结构。在图1中，逻辑块101由第一逻辑电路102和第二逻辑电路103构成，输入数据107和输入控制信号108被输入其中，并且输出数据109和输出控制信号110被从中输出。第一逻辑电路102包括没有锁存的逻辑电路105、第一组寄存器104和控制电路106。第二逻辑电路103包括第二组寄存器和用来控制该第二组寄存器的控制电路(未显示)。

也就是说，在第一设计步骤中，对包括逻辑块之间的信号线和每个第一逻辑电路的逻辑电路的轮廓进行设计布局和时序验证。接下来，在第二设计步骤中，根据在第一设计步骤中获得的布局和时序，对每个逻辑块中的第二逻辑电路103独立地进行设计布局和时序验证。

结果，在返回第一设计步骤时，存储在第一组寄存器104中的不正确值的故障可以被校正。在此情况下，可能需要修改多个逻辑块的布局。另一方面，至于仅存储在第二组寄存器中的不正确值的故障，可以对相应逻辑电路101中的第二逻辑电路103进行第二设计步骤。在此情况下，不修改第一设计步骤中的结果并且除了在相应的第二逻辑电路103外，不会发生另一个故障，因此可以局部地修改布局。因此，可以通过首先校正第一组寄存器104中的故障、然后校正第二组寄存器中的故障来进行系统校正。

由本发明设计方法制造的半导体集成电路包括逻辑块，在每个逻辑块中独立地布置第一逻辑电路和第二逻辑电路。换句话说，实现了包括每个可以被独立校正的多个部分的布局，该布局允许更高效地校正布局。

按照这种方式，可以实现更短的设计周期。

下文说明的是本发明更高效的设计方法。

由于第一设计步骤的故障在许多情况中需要校正多个逻辑块。因此，减少这种故障是重要的。为了减少这种故障，优选更精确地进行时序验证并且优选尽可能减小时序验证中的电路规模。举例来说，可以采用在每个逻辑块中直接存储输入数据信号而不通过逻辑电路中的逻辑门的结构。

另外，采用可以通过局部修改布局校正由于第一设计步骤的故障的结构也是重要的。例如，可以采用其中逻辑块中的控制信号与其它逻辑块无关地受控制、并且可以调节每个逻辑块中控制信号时序的结构。

根据包括两个设计步骤的本发明的设计方法，通过确定哪个设计步骤引起故障可以系统地校正由于时序变化引起的故障。此外，由本发明设计方法制造的半导体集成电路具有被分成多个部分的布局，每个部分可以被独立校正，这就允许高效地校正该布局。结果，可以实现更短的设计周期。

附图说明

图1是表示构成本发明的半导体集成电路的逻辑块的框图。

图2是传统的设计流程图。

图3是本发明的设计流程图。

图4是表示本发明的半导体集成电路的框图。

图5是表示构成本发明的半导体集成电路的逻辑块的框图。

图6是表示构成本发明的半导体集成电路的逻辑块的框图。

图7A和7B是各表示构成本发明的半导体集成电路的逻辑块的框图。

具体实施方式

下文中说明本发明的设计方法。图4是典型的半导体集成电路的框图。半导体集成电路401由逻辑块402至405、控制信号产生电路406、数据线407和控制线408构成。输入控制信号410及输入和输出数据409被输入或者从半导体集成电路401输出。每个逻辑块402至405被分别分成第一逻辑电路402a至405a和第二逻辑电路402b至405b。不用说逻辑块的数量和数据线的结构只是举例而言并且本发明不局限于此。

根据本发明的设计方法，在第一设计步骤中，对控制信号产生电路406、数据线407、控制线408和第一逻辑电路402a至405a进行设计布局和时序验证。注意控制信号产生电路406是用来产生供给多个逻辑块的控制信号的模块，因此优选在确定芯片轮廓布局的第一设计步骤中考虑。

举例来说，可以从包括在第一逻辑电路402a至405a和第二逻辑电路402b至405b每一个中的元件数量估计所需的布局面积。基于该估计，对控制信号产生电路406、数据线407、控制线408和第一逻辑电路402a至405a做出布局。随后，使用从所得布局中提取的电容值和电阻值进行时序验证。在第一设计步骤中，考虑刚已经输入信号的每个逻辑块中的寄存器。该步骤打算验证数据线407和控制线408，即与多个逻辑块连接的信号线的时序。

当操作被验证时，完成第一设计步骤。在检测到故障的情况中，再次进行设计布局和时序验证。

在第二设计步骤中，对第二逻辑电路402b至405b进行设计布局和时序验证。在该设计步骤中，对第二逻辑电路402b至405b中每个独立进行设计布局和时序验证。设计该布局，使之与第一设计步骤中获得的布局连接。进行时序验证，同时维持第一设计步骤中验证的时序。当操作被验证时，完成第二设计步骤。在检测到故障的情况中，对相应的第二逻辑电路再次进行设计布局和时序验证。

作为该设计方法的结果，可以实现其中第一逻辑电路和第二逻辑电路被单独布置的半导体集成电路的布局。

根据这种布局，可以系统地校正由于时序变化的故障，导致更短的设计周期。

具体地说，例如假定在基于图4所示的半导体集成电路而获得的生产芯片的验证中检测到逻辑块402中的寄存器中存储了不正确值的故障。在此情况下，检查在第一逻辑电路402a中的寄存器，即第一组寄存器，或者第二逻辑电路402b中的寄存器，即第二组寄存器中是否包括所检测到的故障。

在第一组寄存器中包括故障的情况中，在返回第一设计步骤时，校正该故障，这可能需要校正多个逻辑块的布局。另一方面，在仅在第二组寄存器中包括故障的情况中，返回第二设计步骤时，校正该故障。在后者情况中，可以仅对相应的第二逻辑电路402b进行设计布局和时序验证。特别地，本发明的特征之一在于在布局上第二逻辑电路402b与第一逻辑电路402a分开。据此，可以只修改第二逻辑电路的布局。

如上所述，通过首先校正第一组寄存器中的故障、然后校正第二组寄存器中的故障可以进行系统校正。因此，可以实现更短的设计周期。

另外，还可以通过使用用于执行上述第一设计步骤和第二设计步骤的设计工具来进行系统校正，导致更短的设计周期。

[实施方案1]

在大规模集成电路的情况中，每个逻辑块包括更多数量的元件。举例来说，在具有1百万至1千万个逻辑门的芯片中，每个逻辑块包括成几十万到1百万个逻辑门。在此情况中，甚至只要校正第二逻辑电路时，也需要全面修改布局。

在大规模集成电路的情况中，每个逻辑块一般被进一步分成多个逻辑子块。逻辑子块是具有相同功能的逻辑电路的集合，并且通常对每个逻辑子块进行布局。

本发明的系统设计方法还可以应用于具有这种子块的集成电路。也就是说，如下面所述，第二设计步骤可以被分成第三设计步骤和第四设计步骤，并且第二逻辑电路可以被分成第三逻辑电路和第四逻辑电路。

在第三设计步骤中，设计逻辑子块之间的信号和每个逻辑子块的一部分。此处，每个逻辑子块的该部分包括用来锁存要首先传送给每个子块的输入数据信号的寄存器以及控制该寄存器的控制电路。该控制电路还产生控制信号，用作在每个逻辑子块中使用的其它控制信号。在本发明中，该部分被称为第三逻辑电路，而该逻辑子块中的另一个部分被称为第四逻辑电路。此外，用来锁存要首先传送给每个逻辑块的输入数据信号的寄存器组被称为第三组寄存器，而第四逻辑电路中包括的寄存器组被称为第四组寄存器。

在第三设计步骤中，对逻辑子块之间的信号和所有第三逻辑电路进行设计布局和时序验证。接下来，在第四设计步骤中，根据在第三设计步骤中获得的布局和时序，对每个逻辑子块中的第四逻辑电路独立进行设计布局和时序验证。这种设计方法允许确定第三设计步骤和第四设计步骤中哪个步骤由于时序变化引起第二逻辑电路中的故障，因此可以进行系统校正。

图5表示包括子块的逻辑块的典型实例。信号通过控制线509和数据线507输入逻辑块501中或者从中输出。逻辑块501由包括第一组寄存器504和505及控制电路506的第一逻辑电路502、以及第二逻辑电路503构成。第二逻辑电路503由数据线514、控制线515、逻辑子块510至512以及控制电路513构成。逻辑子块510至512每个被分成第三逻辑电路510a至512a和第四逻辑电路510b至512b。不用说逻辑块的数量和数据线的结构只是举例而言并且本发明不局限于此。

根据本发明的设计方法，在第一设计步骤后进行第三设计步骤，在该步骤中对控制电路513、数据线514、控制线515和第三逻辑电路510a至512a进行设计布局和时序验证。举例来说，可以从第三逻辑电路和第四逻辑电路每一个中包括的元件数量估计所需的布局。基于该估计，对控制电路513、数据线514、控制线515和第三逻辑电路510a至512a进行布局。随后，使用从所得布局中提取的电容值和电阻值进行时序验证。在第三设计步骤中，考虑刚已经输入信号的逻辑块中的寄存器。该步骤打算验证数据线514和控制线515，即与多个逻辑子块连接的信号线的时序。

当操作被验证时，完成第三设计步骤。在检测到故障的情况中，再次进行设计布局和时序验证。

在第四设计步骤中，对第四逻辑电路510b至512b进行设计布局和时序验证。在该设计步骤中，对第四逻辑电路中每个独立进行设计布局和时序验证。设计该布局，使之与第三设计步骤中获得的布局连接。进行时序验证而维持第三设计步骤中验证的时序。当操作被验证时，完成第四设计步骤。在检测到故障的情况中，对相应的第四逻辑电路再次进行设计布局和时序验证。

当按照这种方式在半导体集成电路中检测到由于时序变化的故障时，如下所述该故障可以被系统校正。

在返回第三设计步骤时，存储在第三组寄存器中的不正确值的故障可以被校正，这可能需要校正多个逻辑子块的布局。另一方面，在仅在第四组寄存器中存储不正确值的故障的情况中，可以在返回第四设计步骤时，只校正相应逻辑子块中的第四逻辑电路。在后者情况中，不修改第一和第三设计步骤中的结果，并且除了相应的第四逻辑电路外不会发生其它故障，因此可以局部地修改布局。因此，通过首先校正第三组寄存器中的故障、然后校正第四组寄存器中的故障，可以进行系统校正。结果，可以实现更短的设计周期。

根据本发明的设计方法，逻辑块的布局包括独立布置的第三逻辑电路和第四逻辑电路。因此，通过使用自动布置和布线工具等可以容易地修改第三逻辑电路或者第四逻辑电路之一的布局。如上所述，包括每个可以被独立校正的多个部分的布局允许高效地校正该布局，因此是优选的。

另外，还可以通过使用用来执行上述第一设计步骤、第三设计步骤和第四设计步骤的设计工具来高效地进行布局校正。

[实施方案2]

由第一设计步骤产生的故障在许多情况中需要校正整个芯片。因此，更精确地进行时序验证是重要的。举例来说，可以采用其中在第一组寄存器中直接存储输入到每个逻辑块的输入数据信号而不通过逻辑门的结构，作为用来减少由第一设计步骤产生的故障的电路结构。

图6是具有这种结构的逻辑块的框图。在图6中，输入数据606、输入控制信号607、输出数据608和输出控制信号609被输入逻辑块601中或者从中输出。逻辑块601由包括第一组寄存器604和控制电路605的第一逻辑电路602、以及第二逻辑电路603构成。

图6所示的逻辑块601的特征在于输入数据606被直接输入第一组寄存器604中。根据这种结构，可以简化第一逻辑电路602，并且可以减小电路规模，导致第一设计步骤中时序验证的准确性提高。结果，可以减少由于第一设计步骤的故障。

应当注意本实施方案也可以应用于实施方案1。也就是说，输入数据被直接输入逻辑子块的第三组寄存器中也是有效的。

[实施方案3]

作为减少由第一设计步骤产生的故障需要校正整个芯片的情况的电路结构，可以采用逻辑块中的控制信号与其它逻辑块无关地受控制并且可以在每个逻辑块中进行时序调节的结构实例。

图7A和7B是具有这种结构的逻辑块的框图。在图7A中，输入数据706、输入控制信号707和输出数据711被输入逻辑块701中或者从中输出。逻辑块701由包括第一组寄存器704和控制电路705的第一逻辑电路702、以及第二逻辑电路703构成。图7B表示了控制电路705的结构实施例。通过时序调节电路708、控制信号产生电路709和时序调节电路710输出输入控制信号707。举例来说，可以认为时序调节电路708是用来调节逻辑块间时序的电路，而时序调节电路710是用来调节每个逻辑块内时序的电路。这些时序调节电路708和710均由延迟电路等构成。

图7A所示的逻辑块701的特征在于不提供输出控制信号并且控制电路705具有调节时序的功能。当采用不从逻辑块中输出控制信号的结构时，控制信号的延迟不会影响多个逻辑块。为了实现这种结构，使用在其它逻辑块中产生的控制信号的逻辑块可以复制用来产生该控制信号的逻辑电路。另外，当采用可以在每个逻辑块中进行时序调节的结构时，只通过校正时序调节电路就可以校正第一组寄存器中的故障。

结果，可以减少其中需要校正多个逻辑块的情况的数量，并且更可能只通过修改包括第一组寄存器的第一逻辑电路的布局就可以校正故障。

应当注意本实施方案也可以应用于实施方案1。也就是说，图5中每个逻辑子块510至512不具有输出控制信号并且控制电路513具有调节时序的功能也是有效的。

此外，本实施方案也可以应用于实施方案2。

Claims (6)

1. 一种半导体集成电路的设计方法：

其中所述半导体集成电路包括多个逻辑块，该逻辑块包括：

第一逻辑电路，每个所述第一逻辑电路包括在输入外部数据后首先在第一次锁存中向其中写入该外部数据的第一组寄存器和用来控制该第一组寄存器的第一控制电路；以及

第二逻辑电路，每个所述第二逻辑电路包括在输入外部数据后首先在第二次锁存中不向其中写入该外部数据的第二组寄存器和根据来自所述第一逻辑电路的第一输出信号控制该第二组寄存器的第二控制电路，

其中所述设计方法包括以下步骤：

对所述第一逻辑电路和所述多个逻辑块之间的第一控制线和第一数据线的第一次设计布局和时序验证；以及

对所述第二逻辑电路之一的第二次设计布局和时序验证。

2. 根据权利要求1的半导体集成电路的设计方法，

其中每个第二逻辑电路包含多个逻辑子块，所述逻辑子块包括：

第三逻辑电路，每个所述第三逻辑电路包括在输入数据后首先在第三次锁存中向其中写入输入到每个第二逻辑电路中的数据的第三组寄存器和用来控制该第三组寄存器的第三控制电路；以及

第四逻辑电路，每个所述第四逻辑电路包括在输入数据后首先在第四次锁存中不向其中写入输入到每个第二逻辑电路中的数据的第四组寄存器和根据来自所述第三逻辑电路的第二输出信号控制该第四组寄存器的第四控制电路，

其中所述第二次设计布局和时序验证步骤包括：

对所述第三逻辑电路和所述多个逻辑子块之间的第二控制线和第二数据线的设计布局和时序验证；以及

对所述第四逻辑电路之一的设计布局和时序验证。

3. 一种半导体集成电路，其包括：

多个逻辑块，每个逻辑块包括：

第一逻辑电路，包括在输入外部数据后首先在第一次锁存中向其中写入该外部数据的第一组寄存器和用来控制该第一组寄存器的第一控制电路；以及

第二逻辑电路，包括在输入外部数据后首先在第二次锁存中不向其中写入该外部数据的第二组寄存器和根据来自所述第一逻辑电路的第一输出信号控制该第二组寄存器的第二控制电路，

其中所述第一逻辑电路和第二逻辑电路被分开布置。

4. 根据权利要求3的半导体集成电路，

其中所述第二逻辑电路包含多个逻辑子块，每个逻辑子块包括：第三逻辑电路，包括在输入数据后首先在第三次锁存中向其中写入输入到每个第二逻辑电路中的数据的第三组寄存器和用来控制该第三组寄存器的第三控制电路；以及

第四逻辑电路，包括在输入数据后首先在第四次锁存中不向其中写入输入到每个第二逻辑电路中的数据的第四组寄存器和根据来自所述第三逻辑电路的第二输出信号控制该第四组寄存器的第四控制电路，并且

其中所述第三逻辑电路和第四逻辑电路被独立地布置。

5. 根据权利要求3的半导体集成电路，其中所述第一组寄存器由直接输入所述外部数据的寄存器构成。

6. 根据权利要求3的半导体集成电路，

其中每个所述逻辑块包括用来调节所产生的控制信号的时序的电路，并且该控制信号不从每个所述逻辑块输出。

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