CN100416765C - 用晶片接合的方法来制造半导体-电介质-半导体器件结构 - Google Patents

用晶片接合的方法来制造半导体-电介质-半导体器件结构 Download PDF

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Abstract

本发明为半导体电子学器件叠栅的形成提供一种方法，它利用晶片的接合，其中至少一种结构包含一层高-K电介质材料。本发明的方法包括首先选择有各自主表面的一第一和第二结构的步骤。按照本发明，第一结构和第二结构中至少有一个，或二个都包括至少一层高K电介质材料。接着，第一和第二结构的主表面被接合在一起以提供一个接合的结构，该结构至少包含叠栅的该高-K电介质材料。

Description

用晶片接合的方法来制造半导体-电介质-半导体器件结构
技术领域
本发明涉及半导体电子学器件和系统，更具体地讲，涉及制造，至少部分地，诸如金属氧化物半导体场效应晶体管(MOSFET)或浮栅存储器这样的半导体-电介质-半导体器件结构的叠栅的方法，本发明的方法顾及用已有技术难于制造的叠栅结构，从而允许在场效应器件中改善性能和具有更高的特性。
背景技术
当今的集成电路包括大量的电子学器件。而更小的器件是提高器件性能和改善可靠性的关键。随着MOSFEF器件，例如，绝缘-栅场效应晶体管尺寸愈来愈小，其技术变得更复杂，以及需要新的方法以保持从一代器件到下一代器件的所期望的性能提高。
栅电介质是场效应器件尺寸减小的主要问题之一。这无论对常规的硅器件或更加先进的(例如Ge，SiGe，GaAs，InAs，等等)器件都是对的。为了进一步提高硅-基MOSFETS的性能，高-介电常数(“高k”)电介质将最可能代替传统的二氧化硅或氧氮化硅栅绝缘体，以减小栅漏电流，从而减小功率损耗。在许多材料中可能首选的材料将是铪-基材料，例如，氧化铪(HfO2)，硅酸铪(HFSiO)或氧氮化铪硅(HfSiON)。然而，包括其它金属离子诸如例如Al，Zr，Ti，Ta，或镧元素的氧化物也被考虑作为这一代或下一代器件之用。
作为栅电极材料，或者可以用传统的掺杂Si或者可以用新的导电材料(“金属”)，例如，W，Re，TiN，或NiSi。虽然从原理上讲金属栅允许有更大的叠栅电容，因而有更快的器件特性，但用掺杂Si，则有多得多的经验可以利用。因而掺杂Si将继续被使用，特别是对低功率器件应用，这时需要低的栅漏电流，但不一定要非常快的操作速度。
对于基于除了Si以外的其它半导体，例如Ge，GaAs，等等的场效应器件，其情况是甚至更有问题。迄今为止，还没有发现任何可靠的栅电介质。
具体讲，这些材料的氧化物导致低质量的氧化层，它们甚至可以是水溶的，就如对于大部分氧化锗的相的情况那样。另外，在各种基片上以足够好的质量淀积金属氧化物迄今尚无报导。这部分是由于在氧化淀积时或在后处理时的界面反应。部分的成功，例如，在III-V族半导体上，只有在两种情况下的报导(i)用分子束外延已经制造具有功能的Ga2O3(+Gd2O3)/GaAs叠栅，参阅，例如，J.Kwo等人，Appl.phys.Lett.75，1116(2003)；和(ii)对在GaAs上原子层淀积Al2O3，报导有可接受的电子学性质，参阅，例如，P.D.Ye等人，Appl.Phys.Lett.83，180(2003)。这些结果仍然是个别的并没有充分了解。
但即使在Si-基MOSFET的内在比较简单的情况下，不是具有高-k电介质的所有问题已经被解决，虽然在全世界范围许多实验室内进行紧张的研究和发展工作。更加重要的是，在以多晶硅(“polySi”)栅电极，Hf-基电介质的是p型场效应晶体管(PFETS)中总是发现其阈值电压(Vt)比起氧化硅(SiO2)或氧氮化硅(SiON)基器件的阈值电压要更负约0.6V以上。这就使这种器件不好用于集成。
对于n型场效应晶体管(nFETs)，也有趋向于更正值的约0.2V的偏离。这些偏离可能由于钉在多晶硅/电介质界面上的费米能级所引起的。作为几种可能的原因，已经提出界面Hf-Si键[C.Hobbs等，Symp.on VLSI Tech，p.9(2003)]，在Hf-基电介质中的氧空位[K.Shiraishi等，symp.ou VLSI Tech，p.108(2004)]和掺杂物与铪氧化物或硅酸铪缺陷的相互作用[A.Kaueko等，Extended Abstracts of ISSM 2003，p.56]。世界范围内许多研究组曾企图用栅氧化帽层和淀积后处理来解决此问题，但没有显著的效果。虽然可能有某些希望来发现一种更好的帽层或更仔细地研究杂质选择和浓度的影响，但迄今为止还无解决办法。
另外，在其它方面，在原则上还有场效应晶体管改善的余地。例如多晶硅电极中有限的杂质浓度和激活引起叠栅电容的下降从而使MOSFET的性能下降(“多晶硅耗尽”)。比当前采用的更高的杂质激活，用原地掺杂(以及可能也用植入)多晶硅电极也是可以达到的，但比起常规处理要增加成本，因为可能要用额外的多晶硅生长，平面技术，和反应离子腐蚀(RIE)步骤。另一种方法是用金属栅电极来取代多晶硅。这种叠栅在许多工业实验室中正处于研发之中，但尚未达实施阶段。
另外一个问题涉及杂质激活所需的热预算。在一个场效应晶体管的多晶硅栅电极中和在源和漏区域中激活植入杂质要求1000℃或更高的温度。在包含各种电介质的MOSFET的叠栅中，这常常引起不想要的结构变化，诸如SiO2的界面再生长，电介质的结晶化，相分离，和/或反应。器件性能受到有害的影响。如投入更多的成本，这个问题能够通过在化学气相淀积(CVD)生长过程中多晶硅的原地掺杂或通过激光退火来部分地解决。然而这种解决还不能用于生产。
已经提出多层电介质叠栅(“纳米分层”)以，例如，在包含新介电介质的MOSFETs中优化电容和通道迁移率的关系，或来优化非易失性浮栅FET存储器中的编程/擦除速率[J.P.Casperson el at，J.Appl.Phys.92，261(2002)]。然而，用常规的生长技术诸如，例如，化学蒸汽淀积，不是所有合宜的层序列都是可以以足够好质量生产出来的。对于某些材料组合的一个主要的内在制造问题可能是在这些材料的原子层淀积(ALD)，化学蒸汽淀积(CVD)，或分子束外延(MBE)中不充分的成核，这是在表面自由能是不利于成核或活性成核位置浓度不充分的情况下发生的。这可以导致具有不良结晶特性的岛状的粗糙的膜。可以考虑用正在生长着的相继层之间的表面激活处理。在叠层薄膜和隧道势垒的情况下，此领域大体上没有被探索。
根据以上所述，需要提供一种技术以在一半导体基片上至少部分地制造一叠栅，该技术能容易各种栅材料的实施而没有牺牲器件的性能。
发明内容
本发明提供一种制造方法，至少部分地提供一种制造方法，以制造诸如MOSFET或浮栅存储器这样的半导体-电介质-半导体的一个叠栅，在其中使用了晶片接合(bonding)的方法。本发明从而提供一种方法以对在金属氧化物半导体场效应晶体管(MOSFET)叠栅中的电介质-电极界面加强控制。另外，本发明的方法提供一种技术以制造这样的栅结构，它用传统的互补金属氧化物半导体(CMOS)方法是难于制造的。
具体讲，并且又是普遍地讲，本发明的方法包括以下步骤：
提供一个第一和第二结构，它们分别有一个主表面，在所述第一和第二结构中的至少一个包含至少一层电介质材料，它有大于二氧化硅的介电常数，所述电介质材料层是一个叠栅的一个组成部分。
把所述第一和第二结构的所述主表面接合在一起以提供包括所述电介材料层的一个接合的结构；以及
从所述接合结构形成一个叠栅，它至少包括所述电介质材料层。
如上所指出的，本发明的电介质材料是一种介电常数大于4.0，即二氧化硅的介电常数的材料。在本发明中使用的这种电介质材料因而在这里能被称为高-K电介质(K＞4.0，最好大于7.0)。
本发明的方法能被用于解决上述pFETVt偏离问题，因为它保证电介质电极界面是具有和沟道-电介质界面相同质量的界面。这应当防止Fermi能级钉在正形成的界面上，从而解决Vt偏离的问题。
另外，为了减小多晶Si耗尽，本发明的方法使得用一种高掺杂(也即简并的(degenerate))晶体Si材料来代替多晶硅作为一种栅电极材料成为可能。以这种方法，能获得更高杂质激活和浓度，这导致更好的器件性能。唯一已知的解决办法(金属栅电极)还不能在商业器件中实施。本发明比起现在已知的栅金属有更多的表面功函数调节。同时，如果一个简并的Si栅电极被接合到栅电介质材料，就不再需要热杂质激活。这就减少了叠栅的热预算，同时使得高的杂质激活/浓度水平成为可能。
另外本发明也顾及用两个电介质叠层并随后把它们接合在一起来形成多层电介质叠层(纳米叠层)。本发明可以潜在地使得有足够好的质量的这样的结构的制造成为可能，这是用其它方法所得不到的。
具体地说，一种形成用于半导体电子学器件的叠栅的方法，包含如下步骤：提供一第一结构和一第二结构，它们分别有一个主表面，所述第一和第二结构的至少一个包括基片，基片具有位于其上的原电介质层和位于该原电介质层上的至少另一电介质材料，另一电介质材料的介电常数大于二氧化硅的介电常数，所述原电介质层和另一电介质材料是叠栅的组成部分；把所述第一和第二结构的所述主表面接合在一起，以提供包含所述另一电介质材料的一个接合的结构；在分子氢、原子氢、离子氢、分子氘、原子氘和离子氘中至少一种存在的情况下执行钝化退火；以及从所述接合的结构形成一叠栅，它至少包括所述另一电介质材料。
另一方面，一种形成用于半导体电子学器件的叠栅的方法，包含如下步骤：提供一个第一结构，它包含一个半导体基片，该基片包括原电介质层和位于该原电介质层上的至少另一电介质材料，该另一电介质材料的介电常数大于二氧化硅的介电常数，提供一个第二结构，它包含一个导电基片，该基片包括原电介质层和位于该原电介质层上的至少另一电介质材料，该另一电介质材料的介电常数大于二氧化硅的介电常数；把暴露的所述第一结构的所述另一电介质材料同暴露的所述第二结构的所述另一电介质材料接合在一起以提供一个接合的结构；在分子氢、原子氢、离子氢、分子氘、原子氘和离子氘中至少一种存在的情况下执行钝化退火；以及从所述接合的结构形成一个叠栅。
另外，为制造非-Si基的MOSFETs，可以化学钝化另一种基片，并把包含，至少部分包含一个栅电介质叠层的硅晶片和它接合。以这种方法，可以得到相当尖锐的基片-电介质界面，其电介质可能不能在该另一种基片上很好形成。考虑到在另一种材料上具有功能的叠层的报导的罕见，本发明可能显著地开创非-Si基MOSFETs的领域。
附图说明
图1A-1C(用横截面图)图示地示出了本发明中形成一个栅叠层结构的基本处理步骤。
具体实施方式
本发明提供一种用晶片接合来形成一个叠栅结构的方法，现将参照本应用的附图更详细的加以叙述。请注意，附图没有按比例画出，以及用相同的参照数字来表示图中相似和/或对应的部件。
首先参照图1A，它画出在本发明中能用到的有一个主表面12的第一结构8和有一个主表面16的第二结构9。按照本发明，第一结构8或第二结构9中至少有一个包含一电介质材料层18，其介电常数大于二氧化硅的介电常数(之后用“高-K电介质”18)。在所画出的实施方案中，第一结构8和第二结构9都包含该高-K电介质层18，它在一个可选用的原电介质层20的顶上形成。所谓“原电介质”是指这样一层电介质，它主要包含氧、氮和分别组成下面材料层10和14的元素(例如在一Si基片的情况下的一层SiO2层或氧氮化硅层；或在一GaAs基片情况下的一层氧化镓，氧化砷，氧化镓砷，或类同元素的氮化物，氧氮化物)。另外，这层也可以包括其它种类原子，诸如，但不限于：N，Si，Hf，Zr，Al，Ta，Ti，或Gd。它可以用曝露于空气或气体，热处理，加湿处理曝露于等离子体中，淀积或任何其它本领域技术人员所熟知的技术来形成。
按照本发明，该第一结构8包括一第一基片10，而该第二结构9包括一第二基片14。
该第一基片10和该第二基片14可以包含相同或不同的材料，包括一种半导体，一种导体或其组合。在本发明中用术语“半导体”来指具有半导体性质的材料。这种半导体材料的例子包括，但不限于：Si，Ge，SiC，SiGe，SiGeC，InAs，InP，GaAs和其它III-V或II-VI族化合物半导体。该半导体材料也可以包含分层半导体诸如Si/SiGe，绝缘体上硅(SOIs，Silicon-on-insulator)，或绝缘体上硅锗(SGOIs，Silicon germanium-on-insulators)。
用作第一基片10和/或第二基片14的半导体材料可以是有形变的或没有形变的或有形变和没有形变材料的一个组合。该半导体材料可以有任何一种结晶学取向，包括，例如(100)，(111)，或(110)。
该半导体材料能够是没有掺杂的，或者能包含一种p型杂质，一个n型杂质，或者包括二类杂质的区域。在半导体材料内的掺杂水平能够根据器件所要求的最终用途而变化。该杂质能够用退火来激活，以形成在半导体材料内部的源/漏区域，源/漏延伸和/或阱区。
除了半导体材料区域外，该第一基片10和该第二基片14还可以包含一种导体，诸如一元素金属层，一元素金属氧化物层，元素硅化物层，掺杂多晶硅层或其组合，包括其复合层。导体能够被掺杂以一种杂质离子，如As，P，B，Sb，Bi，In，Al，Ga，Tl，或其混合物，它能够使一个MOSFET器件的功函数偏移。在用多个导体层的实施方案中，在每一个导体层之间能够形成诸如TiN或TaN这样的阻挡层。
除了上述导电材料外，该基片10或14还能包含高掺杂晶体Si。所谓“高掺杂”是指其掺杂浓度从约1019到约1022原子/厘米3。该高掺杂晶体Si，以及其它上述其它导体，可以被用作在最后器件中的栅电极。
如前所述，该第一基片10和第二基片14可以包含一种半导体材料和一种导体材料的组合。
在本发明中所用的该第一基片10和该第二基片14可以变化，厚度大小在本发明中不是最重要的。
在如图1A中所示的一个选用的实施方案中，基片10或14中至少一个能有一个植入区22，典型地植入氢或惰性气体离子(例如氦或氩)，它在本发明中被用于减薄基片中的一个。该植入区22通过用常规离子植入方法来形成的，在过程中，离子被植入进基片10或14中的至少一个。在植入区22内的离子浓度应当足以使在以后的退火步骤中在植入区22内形成裂缝或孔隙。通常植入基片10或14中至少一个的离子浓度典型进从约1016到约1018原子/厘米2。植入区的深度22可依据基片材料的厚度和所使用的植入条件而变化。本领域的技术人员能够选择植入区22形成的深度。
在图1A所示的两个结构都包括一个可选的在其一个表面上的原电介质层20。虽然本实施方案中是如此描述和画出的，但本发明也考虑一个实施方案，其中只在基片10或14中的一个上有可选的原电介质层，除此以外，在本发明中也可能完全没有该可选的原电介质层20。
如果有该原电介质层20的话，则它是用一种热氧化过程或一种常规的淀积过程，诸如化学蒸汽淀积(CVD)，等离子体增强化学蒸汽淀积(PECVD)，化学溶液淀积，蒸发，原子层淀积(ALD)，物理蒸汽淀积，和其它类似的淀积过程来形成的。该可选的原始电介质层20也能由湿性腐蚀及之后的湿性化学电介质生长来形成。如果有在可选原始电介质20的话，其厚度典型地在约0.2到约3nm的范围内，而厚度在约0.4到约1.5nm则是更典型的。
接着该高K电介质层18或者在可选原电介质层20上或在基片10和14的一个基片或二个基片上直接形成。高K电介质层18是用诸如化学蒸汽淀积(CVD)，等离子辅助CVD，原子层淀积(ALD)，蒸发，反应溅射，化学溶液淀积，分子束外延(MBE)和其它类似淀积方法这样的淀积过程来形成的。高K电介质层18的厚度可以变化，但典型地，该高K电介质层18具有从约0.4到约6nm的厚度。更典型地，该高K电介质层18具有从约1.5到约4nm的厚度。
用在本发明中的高-K电介质层18包括任何一种电介质材料，其介电常数大于二氧化硅的介电常数(＞4.0)。更典型地，用在本发明中的高K电介质层具有大于7.0的介电常数，能够用作层18的高K电介质的例子包括，例如，氧化物，诸如HfO2，ZrO2，TiO2，Al2O3；硅酸盐，铝酸盐，钛酸盐，氮化物及其复合物，包括其复合层。该电介质可以是晶体或非晶的。Hf-基材，诸如例如HfO2，硅酸铪，和氧氮化硅是特别优选的。
请注意，在本发明中使用的基片10和14的每一个基片的表面在其形成上述层以前能够经受一次清洁过程。在本发明中能够使用任何一种从基片表面去除沾污和/或表面氧化物的清洁过程。这种清洁过程对于本领域的技术人员是熟知的。例如，用氢氟酸，盐酸，氢氧化铵，硫酸，硝酸，硫化铵，H2O2，水，臭氧水，有机溶剂或其混合物的湿性处理可以在这一阶段使用以在其上形成电介质层以前清洁基片的表面。另外也可以进行气相或真空处理，诸如高湿脱附，用诸如HF或臭氧这种气体清洁，或等离子体处理。
也可以在形成每一层电介质层以后，用一种能够在电介质层上面形成一个亲水表面层的试剂来处理每一个电介质层。在每一个将要接合在一起的电介质表面的顶上的这种亲水表面是特别期望的。因为它有利于接合过程，例如能够用水处理和干燥或等离子体激活来形成有利接合的亲水表面。
虽然在本发明的图中没有给出，在其上形成电介质层以前，能在一基片内形成沟隔离区。该沟隔离区具体在半导体的基片内被形成。该沟隔离区是用一种常规的方法形成的，包括沟位置确定和腐蚀，可选用地以一种衬垫材料来衬垫该沟并用一种沟电介质，诸如SiO2，原硅酸四乙酯(TEOS)或一种高密度氧化物来填充该沟。在用一种沟电介质填充沟以后，能够选用一个致密化步骤和/或平面化步骤。在本发明的另一个实施方案中，该沟隔离区是在接合过程后形成的(后面再叙述)。
请注意，虽然图1A画出两个对称的结构，它们具有相同数目的相同层，但本发明也考虑这样的实施方案，其中用了两个非对称的结构。
接着把图1A中所示的结构8和9接合在一起，这是用把两个表面12，16接合成相互紧密接触。在接触步骤中和/或接触步骤后能够加上外部压力。
该接合是在正常的室温下进行。所谓“正常室温”是指从约18℃到40℃的温度。该接合可以在空气中，在诸如He，Ar，Ne，或其混合物的惰性气体中，N2，或其混合物，或任何其它气氛中进行。接合也可以在真空中进行。已接合的结构在图1B中给出。
在初始的接触接合后，能够在这样一个温度下可选地进行接合后(post-bonding)退火步骤，以加强二个已接合表面之间的接合，但不会在植入区22中引起裂缝的形成。该接合后退火步骤典型地在从约40℃到约1200℃之间的一个温度下进行，更典型地在从100℃到1000℃之间的一个温度下进行。另外，该接合后退火步骤典型地进行从约1分到约10天这样一段时间，以及它可以在一种上述气氛中进行。
现在能够进行一个爆裂退火(splitting annealing)步骤，它使在可选用的植入区域22处形成裂缝，从而能够把包括植入区22的那片基片的一部分分离出来。一刀片或另一个类似工具能用来帮助该分离过程。该爆裂退火是在高于可选用的接合后退火步骤中的温度的一个温度下进行的。典型地，该爆裂退火是在从约100℃到约1000℃之间的一个温度下进行，更典型地是在从约300℃到约600℃之间的一个温度下进行。该爆裂退火能够在一种上述气氛下进行，其时间典型地在一分到一天的范围内。请注意，这里所提到的任何一种退火步骤能够用各种加热方式，包括各种升温速率，加热周期，及冷却速率。
可选用的爆裂退火使包括该植入区22的其中一基片变薄。在给出的图中，基片14变薄。在接合后一基片的减薄也可以用其它方法获得，诸如腐蚀(湿性或干性)，或平面化处理，例如，化学机械抛光(CMP)。一个减薄的、接合的结构，在例如图1C中给出。
在本发明的某些但没有画出的实施方案中，在接合过程以后，一个基片可以全部被移去。这种完全移去可以用腐蚀或用平面化处理来获得。
不论是否发生减薄，也不论在接合后是否有一基片被安全移去，都可以用常规CMOS工艺步骤来在所得到的结构的表面形成至少一个FET。
在一个优选的实施方案中，基片10是半导电的，高-K电介质18是一个铪-基电介质，而基片14是掺杂多晶硅。在这个实施方案中，该形成CMOS的工艺过程能包括在掺杂多晶硅上形成图形，形成侧壁间隔器以后，如果没有预先形成，形成源/漏区域。接着能形成硅化物区，接着形成至少一层互连层，它包括一个互连电介质，它有被填充的导电的线和通道(via)。该被导电材料填充的通道是与以前形成的硅化物区域相接触。
在另一个优选的实施方案中，基片10是半导电的，高K电介质18是铪-基电介质，而基片14是一层高掺杂晶体硅层。在这个实施方案中，形成CMOS的工艺过程包括高掺杂晶体硅层的形成图形，侧壁间隔器的形成以及，如果没有事先形成的话，形成源/漏区。接着能形成硅化物区，随后形成至少一层互连层，它包括一层互连电介质，它有被填充的导电的线和通道。该导电材料填充的通道是与以前形成的硅化物区域相接触。
在本发明的另一个实施方案中，在接合以后，可以用一种使界面陷阱钝化的钝化退火(在分子，原子或离子氢或氘中进行或以上述物种和氮，惰性气体，或氧的混合物中进行)。这种退火典型地在从约200℃到800℃之间的一个温度上进行，更典型地，在约300℃到600℃之间的一个温度下进行。
除了MOSFETs以外，本方法也能用于为非易失性存储器以形成一个叠栅。
本发明的示例性实现
在该示例性实现中，基片10是一基片晶片而基片14是一栅晶片。基片10可以有也可以没有杂质植入。基片14是一高掺杂的导体，诸如多晶硅或单晶硅，其材料在最终的器件中作为栅电极。另外基片14也可以包括一个氢植入区域22，以使层能爆裂从而在接合后提供一个薄的栅电极。
一个薄的原电介质膜薄20在两个基片上都形成，接着形成诸如HfO2，硅酸铪，或氧氮化铪硅这样的高-K电介质18。在每一个结构中形成的高-K电介质18的表面能被处理以增强接合。接着让包含该高-K电介质18的两个表面紧密接触从而结合在一起。按照这个实施方案，该基片14在基片10的顶上形成，这样栅晶片，例如该导体的表面是曝露的。
接着进行如上所述的接合后退火和层爆裂。所得到的结构包含(用如上叙述的参照数字)基片10，可选用的原电介质层20，高-K电介质18和一薄的栅电极，它是由基片14的一部分构成的，也即由高掺杂多晶硅或高掺杂晶体硅组成的。
虽然已经借助其优选实施方案对本发明作了具体的叙述，但本领域的技术人员将能了解到，在形式和内容上可以作上述和其它的改变而没有偏离本发明的精神和范围。因而作者要求，本发明不限于前面所叙述和说明的具体的形式和内容，而是限定于所附权利要求书的范围。

Claims (37)

1. 形成用于半导体电子学器件的叠栅的方法，包含如下步骤：
提供一第一结构和一第二结构，它们分别有一个主表面，所述第一和第二结构的至少一个包括基片，基片具有位于其上的原电介质层和位于该原电介质层上的至少另一电介质材料，另一电介质材料的介电常数大于二氧化硅的介电常数，所述原电介质层和另一电介质材料是叠栅的组成部分；
把所述第一和第二结构的所述主表面接合在一起，以提供包含所述另一电介质材料的一个接合的结构；
在分子氢、原子氢、离子氢、分子氘、原子氘和离子氘中至少一种存在的情况下执行钝化退火；以及
从所述接合的结构形成一叠栅，它至少包括所述另一电介质材料。
2. 根据权利要求1所述的方法，其中所述第一结构包括的基片包含一种半导体材料，一种导体，或其组合。
3. 根据权利要求1所述的方法，其中所述第二结构包括的基片包含一种半导体材料，一种导体，或其组合。
4. 根据权利要求1所述的方法，其中所述第一结构包含一半导体基片，而所述第二结构包含一导电基片。
5. 根据权利要求4所述的方法，其中所述半导体基片包含Si，Ge，SiC，SiGeC，InAs，InP，GaAs，Si/SiGe，绝缘体上硅，或绝缘体上硅锗中的一种。
6. 根据权利要求4所述的方法，其中所述导电基片包含一种元素金属，一种元素氮化物，一种元素硅化物，掺杂无定形硅，掺杂多晶硅，掺杂晶体硅或其组合和复合层。
7. 根据权利要求6所述的方法，其中所述导电基片包含掺杂多晶硅或掺杂晶体硅。
8. 根据权利要求4所述的方法，其中所述导电基片包含一个氢或惰性气体植入区域。
9. 根据权利要求1所述的方法，其中每一个结构包括所述另一电介质材料。
10. 根据权利要求9所述的方法，其中每一个结构包括所述原电介质层。
11. 根据权利要求1所述的方法，其中所述接合是用使第一结构和第二结构的主表面紧密接触来实施的。
12. 根据权利要求11所述的方法，其中所述接合是在存在外部压力下实现的。
13. 根据权利要求1所述的方法，其中所述接合是在从18℃到40℃之间的温度下进行的。
14. 根据权利要求1所述的方法，还包含一个接合后退火步骤，它是在所述接合步骤之后进行的。
15. 根据权利要求14所述的方法，其中所述接合后退火步骤是在从40℃到1200℃之间的温度下进行的。
16. 根据权利要求1所述的方法，还包含一个爆裂退火步骤，它是在所述接合步骤以后进行的。
17. 根据权利要求16所述的方法，其中所述爆裂退火步骤是在从100℃到1000℃之间的温度下进行的。
18. 根据权利要求1所述的方法，还包含一个减薄步骤，它是在所述接合步骤和所述形成步骤之间进行的。
19. 根据权利要求18所述的方法，其中所述减薄步骤包含爆裂退火，腐蚀，或平面化处理。
20. 根据权利要求1所述的方法，其中所述另一电介质材料有大于4.0的介电常数，并包含一种氧化物，硅酸盐，铝酸盐，钛酸盐，氮化物或其组合。
21. 根据权利要求1所述的方法，其中所述另一电介质材料包含HfO2，硅酸铪，或氧氮化铪硅。
22. 形成用于半导体电子学器件的叠栅的方法，包含如下步骤：
提供一个第一结构，它包含一个半导体基片，该基片包括原电介质层和位于该原电介质层上的至少另一电介质材料，该另一电介质材料的介电常数大于二氧化硅的介电常数，
提供一个第二结构，它包含一个导电基片，该基片包括原电介质层和位于该原电介质层上的至少另一电介质材料，该另一电介质材料的介电常数大于二氧化硅的介电常数；
把暴露的所述第一结构的所述另一电介质材料同暴露的所述第二结构的所述另一电介质材料接合在一起以提供一个接合的结构；
在分子氢、原子氢、离子氢、分子氘、原子氘和离子氘中至少一种存在的情况下执行钝化退火；以及
从所述接合的结构形成一个叠栅。
23. 根据权利要求22所述的方法，其中所述半导体基片包含Si，Ge，SiC，SiGeC，InAs，InP，GaAs，Si/SiGe，绝缘体上硅，或绝缘体上硅锗。
24. 根据权利要求22所述的方法，其中所述导电基片包含一种元素金属，一种元素氮化物，一种元素硅化物，掺杂多晶硅，掺杂晶体硅或其组合和复合层。
25. 根据权利要求24所述的方法，其中所述导电基片包含掺杂多晶硅或掺杂晶体硅。
26. 根据权利要求22所述的方法，其中所述导电基片包括一个氢植入区域。
27. 根据权利要求22所述的方法，其中所述接合是用把第一结构和第二结构的各自的另一电介质材料紧密接触来实施的。
28. 根据权利要求27所述的方法，其中所述接合是在存在一个外部压力下进行的。
29. 根据权利要求22所述的方法，其中所述接合是在从18℃到40℃之间的温度下进行的。
30. 根据权利要求22所述的方法，还包含一个接合后退火步骤，它是在所述接合之后进行的。
31. 根据权利要求30所述的方法，其中所述接合后退火步骤是在从40℃到1200℃之间的温度下进行的。
32. 根据权利要求22所述的方法，还包含一个爆裂退火步骤，它是在所述接合以后进行的。
33. 根据权利要求32所述的方法，其中所述爆裂退火步骤是在从100℃到1000℃之间的温度下进行的。
34. 根据权利要求22所述的方法，还包含一个减薄步骤，它是在所述接合步骤和所述形成步骤之间进行的。
35. 根据权利要求34所述的方法，其中所述减薄步骤包含爆裂退火，腐蚀，或平面化处理。
36. 根据权利要求22所述的方法，其中各个所述另一电介质材料具有大于4.0的介电常数，并包含一种氧化物，硅酸盐，铝酸盐，钛酸盐，氮化物或其组合。
37. 根据权利要求22所述的方法，其中各个所述另一电介质材料包含HfO2，硅酸铪或氧氮化铪硅。
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