CN100440485C - 非易失半导体存储器件的制造方法 - Google Patents

Abstract

制造一种AND快闪存储器，其中存储单元由半导体衬底的p型阱中形成的n型半导体区(源极和漏极)以及三个栅极(包括浮动栅极、控制栅极以及选择栅极)构成。在制造中，砷(As)引入到选择栅极的其中一个侧壁附近的p型阱内以形成n型半导体区(源极和漏极)。此后，要解决漏极干扰问题，利用ISSG(原位蒸汽产生)氧化法热处理衬底，以使在已形成了n型半导体区处的其中一个侧壁附近中布置的第一栅极绝缘膜形成得更厚。

Description

非易失半导体存储器件的制造方法

相关申请的交叉引用

本申请要求于2004年1月23日提出的日本专利申请No.2004-015703的优先权，其内容通过参考引入本申请。

技术领域

本发明涉及非易失半导体存储器件及其制造技术。更具体地，本发明涉及能有效地提高非易失半导体存储器件的制造成品率和可靠性的技术。

背景技术

快闪存储器是一种半导体非易失存储器，现已广泛用作具有良好便携性的数据存储器。

快闪存储器的存储阵列系统通常包括其中存储单元串联连接的NAND型和其中存储单元并联连接的AND型。特别是，后者利用了热电子写入法，由此确保了高速写入。此外，存储阵列排列为并联连接而不是像NAND型那样串联连接，并且由此，具有不易受到其它单元的存储信息影响的特点。

AND快闪存储器例如公开在日本未审专利公开No.2001-156275中。在该公开文献中陈述的存储单元具有在半导体衬底上设置有开关栅电极的选择性晶体管元件，存储单元晶体管元件包括在其相对侧具有分立的陷阱的栅极绝缘膜和存储器栅电极、以及形成在其外部并连接到源极线/位线的扩散层。

日本未审专利公开No.2001-28428公开了一种虚拟接地型AND快闪存储器，其中存储单元由在半导体衬底的p型阱中形成的n型半导体区(源极，漏极)以及三个栅极构成。

发明内容

我们正开发的AND快闪存储器由多个存储单元构成，每个存储单元包括在半导体衬底的p型阱中形成的n型半导体区(源极，漏极)以及三个栅极。存储单元的这三个栅极包括浮动栅极、控制栅极和选择栅极。选择栅极通过第一栅极绝缘膜(隧道氧化物膜)形成在p型阱上，并且浮动栅极形成在相邻的两个选择栅极之间，并通过第一栅极绝缘膜与p型阱绝缘。借助形成在选择栅极侧壁上的绝缘膜，浮动栅极和选择栅极相互绝缘。浮动栅极和形成在其上部的控制栅极用第二栅极绝缘膜绝缘。控制栅极沿行延伸并构成字线。选择栅极沿与字线交叉成直角的列延伸。n型半导体区(源极，漏极)形成在选择栅极的其中一个侧壁下面的p阱中，并沿与字线直角交叉的列延伸，以构成局部的位线。

以下面的方式执行存储单元的信息写入：将15V施加到选定的存储单元的字线(0V到其它的字线)，1.2V施加到单元的选择栅极(0V到其它的选择栅极)，0V施加到n型半导体区(源极)以及4.5V施加到连接到相同字线的相邻存储单元的n型半导体区(漏极)。在该条件下，由源极穿越到漏极的部分电子(热电子)穿过第一栅极绝缘膜(隧道氧化物膜)充电到浮动栅极。

进行进一步的微制造时，排列以上提到的存储单元以使浮动栅极和n型半导体区相互更接近。这将出现易于发生所谓的漏极干扰现象的问题，在该现象中写入时充入浮动栅极的电子会进入施加了4.5V的未选定存储单元的n型半导体区(漏极)。

为此，我们采取了一些措施，通过在n型半导体区上形成第一栅极绝缘膜使局部更厚以使电场减轻，以对抗电子从浮动栅极进入n型半导体区(漏极)的通路。这利用了一种现象，在该现象中当通过热氧化在半导体衬底的表面上形成氧化膜时，其中已高浓度离子注入了砷(As)的n型半导体区的表面容易经受加强的氧化以便于氧化膜生长。

在第一栅极绝缘膜形成在n型半导体区上使局部更厚作为对抗漏极干扰的措施的情况下，位于选择栅极侧壁附近中的第一栅极绝缘膜在其两个相对侧的厚度变得不同。最终，当在使部分第一栅极绝缘膜增厚之后的制造工艺中，在其表面上蚀刻半导体衬底时，发现了问题，第一栅极绝缘膜的厚度改变，由此导致存在存储单元的特性改变的可能性。

本发明的一个目的是提供一种提高非易失半导体存储器件的制造成品率和可靠性的技术。

从说明书的描述和附图中，本发明的以上和其它目的及新颖特点将变得显而易见。

在本申请中公开的发明中，以下简要描述典型的发明。

本发明的非易失半导体存储器件包括以矩阵阵列形成在第一导电类型的半导体衬底主表面上的多个存储单元，所述存储单元的每一个包括：第一栅极，通过主要由氧化硅制成的第一绝缘膜形成在半导体衬底的主表面上；侧壁间隔层，形成在第一栅极的侧壁上并由第二绝缘膜制成；源极和漏极，由半导体衬底中形成的第二导电类型的半导体区制成；第二栅极，形成以覆盖侧壁间隔层并且它的一部分通过第一绝缘膜与源极和漏极绝缘；以及第三栅极，通过第三绝缘膜与第二栅极绝缘，其中第三栅极沿半导体衬底的主表面的第一方向延伸，以构成字线，并且源极和漏极沿与半导体衬底主表面的第一方向交叉的第二方向延伸，以构成位线。

根据本发明的非易失半导体存储器件的制造方法包括以下步骤：

(a)在第一导电类型的半导体衬底的主表面上形成主要由氧化硅制成的第一绝缘膜，并构图第一绝缘膜上形成的第一导电膜以形成在半导体衬底主表面的第一方向中延伸的多个第一栅极；

(b)根据倾斜离子注入技术，在各第一栅极的其中一个侧壁附近的一部分中，将杂质引入半导体衬底内，以形成源极和漏极，每个由第二导电类型的半导体区制成；

(c)步骤(b)之后，利用ISSG氧化法热处理半导体衬底以增加提供在相邻第一栅极之间包括第一栅极的各侧壁附近的第一绝缘膜的厚度；

(d)步骤(c)之后，各向异性蚀刻形成在半导体衬底上的第二绝缘膜，以在第一栅极的各侧壁上形成由第二绝缘膜制成的侧壁间隔层；以及

(e)步骤(d)之后，构图半导体衬底上形成的第二导电膜，以在相邻的第一栅极之间形成由第二导电膜制成的第二栅极。

简而言之，由本申请的典型发明得到的效果和优点是可以提高非易失半导体存储器件的制造成品率和可靠性。

附图说明

图1示出了根据本发明的一个实施例的AND快闪存储器的电路图；

图2为半导体衬底的主要部分的剖面图，示出了制造根据本发明的一个实施例的AND快闪存储器的方法中的一个制造步骤；

图3为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图2之后的另一步骤；

图4为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图3之后的又一步骤；

图5为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图4之后的又一步骤；

图6为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图5之后的又一步骤；

图7为图6的主要部分的放大剖面图；

图8为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图7之后的另一步骤；

图9为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图8之后的另一步骤；

图10为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图9之后的另一步骤；

图11为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图10之后的另一步骤；

图12为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图11之后的另一步骤；

图13为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图12之后的另一步骤；

图14为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图13之后的另一步骤；

图15为半导体衬底的主要部分的剖面图，示出了AND快闪存储器的制造方法中图14之后的另一步骤；

图16为半导体衬底的主要部分的剖面图，示出了具有AND快闪存储器的制造方法中图15之后的另一步骤；

图17为半导体衬底的主要部分的剖面图，示出了根据本发明另一实施例的具有MONOS晶体管的非易失存储器的制造方法中的一个步骤；

图18为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图17之后的另一步骤；

图19为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图18之后的另一步骤；

图20为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图19之后的又一步骤；

图21为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图20之后的又一步骤；

图22为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图21之后的另一步骤；以及

图23为半导体衬底的主要部分的剖面图，示出了具有该MONOS晶体管的非易失存储器的制造方法中图22之后的另一步骤。

具体实施方式

下面参考附图详细地描述本发明的各实施例。应该注意同样的参考标号原则上在所有图中表示同样的元件或部分，并且不再重复介绍这些元件或部分。

实施例1

图1示出了根据本实施例的AND快闪存储器的电路图。AND快闪存储器的存储单元以矩阵形式排列在半导体衬底的存储阵列部分MM处。如下文中将描述的，存储单元由在半导体衬底的p型阱处形成的n型半导体区(源极，漏极)以及三个栅极构成。用于存储单元的三个栅极包括浮动栅极、控制栅极以及选择栅极。控制栅极沿行延伸以构成字线WL(WL0，WL1...WLn)。选择栅极沿列延伸，与字线WL交叉成直角。n型半导体区(源极，漏极)沿列延伸，与字线WL交叉成直角，以构成局部位线BL。排列局部位线BL以使相邻的两个位线连接到一个总位线GBL，借助选择晶体管ST选定两个位线中的任意一个。n型半导体区(源极，漏极)为相邻的存储单元共用以便减小沿行间距。

将信息写入到存储单元，由此分别将15V施加到选定存储单元的字线(另一字线施加0V)，将1.2V施加到选择栅极(另一选择栅极施加0V)，并且将4.5V施加到与公用字线连接的相邻存储单元的n型半导体区(漏极)。在该情况中，由源极流动到漏极的部分电子(热电子)通过第一栅极绝缘膜(隧道氧化物膜)注入到浮动栅极内。这种类型的写入系统称做SSI(源极侧注入)写入系统，在该系统中高效率地产生了热电子，由此可以用减少量的沟道电流实现存储单元中的写入。因此，可以在芯片内不超过电源电压的电流供给容量的范围内能够允许写入多个并联的存储单元，由此能增加写入的通过量。在该阶段，借助与n型半导体区(漏极)重叠的选择栅极可以建立选择的存储单元和未选择的存储单元之间的元件隔离。更具体地，例如施加约0V到未选择的存储单元的选择栅极。例如将0V施加到其它的选择电极，由此完成了选择和未选择的存储单元之间的隔离。

为了读出，将3.5V施加到选择栅极，将1V施加到源极，以及将0V施加到漏极，在该情况下判断存储单元的阈值。与写入模式类似，借助选择栅极实现选择的存储单元和未选择的存储单元之间的元件隔离。

擦除时，将-18V施加到选择栅极，将0V施加到源极，将0V施加到漏极，以及将0V施加到选择栅极，在该情况下电子由浮动栅极释放到p型阱，由此降低了阈值。

接下来，根据参照图2至16的步骤说明根据本实施例的AND快闪存储器的制造方法。应该指出带有X-X的剖面图表示沿字线(WL)的延伸方向(即，沿着行)的半导体衬底的主要部分的剖面图，并且带有Y-Y的剖面图表示沿与字线(WL)的延伸方向交叉成直角的方向(即，沿着列)的半导体衬底的主要部分的剖面图。

首先，如图2所示，根据已知的制造方法，n型阱2形成在例如由p型单晶硅制成的半导体衬底(下文简称为衬底)1上。此后，p型阱3形成在n型阱2上，并且在p型阱3的表面上形成由氧化硅膜制成的第一栅极绝缘膜(隧道氧化物膜)4作为绝缘膜。

接下来，如图3所示，导电膜和绝缘膜分别形成在第一栅极绝缘膜4上。例如根据CVD法分别淀积导电膜和绝缘膜作为n型多晶硅膜5n和氧化硅膜6。随后，如图4所示，使用光刻胶膜作为掩模，利用已知的干蚀刻技术对氧化硅膜6和n型多晶硅5n进行构图，形成由n型多晶硅膜5n制成的导体薄片或块的选择栅极(第一栅极)5。进行构图以使其上方形成的选择栅极5和氧化硅膜6以条的形式分别沿列(即，如图中所示在垂直于纸面的方向)延伸。应该指出当构图氧化硅6时，侧壁便利地成为锥形，以便在随后的步骤中允许浮动栅极材料容易地淀积在相邻的选择栅极5之间。将锥形氧化硅膜6的角度设置为相对于半导体衬底1为85度到75度的范围内。在本实施例中，在随后的步骤中提供的n型半导体区7侧的侧壁的锥形角度设置为82度，并且相对侧的侧壁的角度为80度。更具体地，使得提供有n型半导体区7侧的侧壁的角度大于没有提供n型半导体区7的侧的角度。而且，在随后步骤中，氧化硅膜6作为用于保护选择栅极5的保护膜和盖膜。

接下来，如图5所示，利用倾斜离子注入技术，在选择栅极5其中一个侧壁的附近，将作为产生n型导电性的杂质的砷(As)引入到p型阱3中，以形成n型半导体区(源极，漏极)7，作为存储单元的局部位线。

如下面描述的，本实施例的快闪存储器具有沿选择栅极5的侧壁排列的浮动栅极，由此易于结构上发生“漏极干扰”。对于对抗漏极干扰的措施，位于n型半导体区7侧的侧壁附近的第一栅极绝缘膜4形成得厚于其它部分。以此方式，随后形成的浮动栅极和n型半导体区7可以相互远离。

在本实施例中，通过使用ISSG(原位蒸汽产生)氧化法(即，氢和氧直接引入到热处理室并且在加热的衬底上进行自由基(radical)氧化反应的方法)，增加了第一栅极绝缘膜4的厚度。当例如使用900℃的气氛中不小于10％的H₂浓度执行该ISSG法时，可以在Si上形成8nm厚的氧化硅膜。如果降低了温度，那么可以抑制n型半导体区的横向扩散。

图6是示出了使用ISSG氧化法形成第一栅极绝缘膜4的厚膜之后马上得到的衬底1的剖面图，并且图7为其主要部分的放大剖面图。

与使用现有的RTP(快速热工艺)技术的热氧化法相比，该ISSG法有这样的特点：可以抑制氧加速扩散到衬底1内。这导致以下事实，当根据ISSG法在其表面上氧化衬底1时，在引入有砷(As)的n型半导体区7上方的第一栅极绝缘膜4的厚度(d)变得基本上等于无砷(As)区的厚度(d’)。更具体地，在包括选择栅极5的两个侧壁附近的整个选择栅极5中，第一栅极绝缘膜的厚度变得基本上均匀。而且，当使用用于氧化的ISSG法时，绝缘膜4形成在选择栅极5的侧面上。

接下来，如图8所示，根据CVD法在衬底1上淀积氧化硅膜8作为绝缘膜。淀积的氧化硅膜8的厚度为不完全埋没相邻选择栅极5之间的间隙。随后，如图9所示，各向异性蚀刻氧化硅膜8以在选择栅极5的两个侧壁上形成由氧化硅膜8制成的侧壁间隔层8s。形成侧壁间隔层8s由此确保了随后形成的浮动栅极和选择栅极之间的耐压。

如图9所示，同样蚀刻相邻的选择栅极5之间的第一栅极绝缘膜4以露出衬底1。如上所述，利用ISSG氧化法已进行了厚膜形成的第一栅极绝缘膜4具有高的厚度均匀性。当在该条件下进行各向异性蚀刻时，就膜厚度的减小而言，局部地发生很少的变化。另一方面，根据使用RTP系统的热氧化法对第一绝缘膜4进行厚膜形成时，在选择栅极5的两个侧壁附近第一栅极绝缘膜4形成为具有不同的厚度。当在该条件下执行各向异性蚀刻时，膜厚度的减少局部地改变，由此引起了存储单元的特性的改变。如果执行过蚀刻以不允许改变膜厚度，那么衬底1表面被深去除，导致元件特性变差。由此，根据ISSG氧化法第一栅极绝缘膜4形成为具有均匀厚度的本实施例，可以避免以上陈述的那样的问题同时抑制了漏极干扰。

接下来，如图10所示，衬底1的热氧化使在相邻的选择栅极5之间的衬底表面上重新生成了由氧化硅膜制成的第一栅极绝缘膜4。虽然可以通过已知的湿氧化法执行该热氧化，但是使用ISSG氧化法可以重新产生厚度更均匀的第一栅极绝缘膜4。

接下来，如图11所示，通过CVD法在衬底1上淀积n型多晶硅膜9n作为导电膜。将n型多晶硅膜9n的厚度淀积为不完全埋没相邻选择栅极5之间的空间。随后，如图12所示，抗反射膜(BARC：底部抗反射涂层)10淀积在衬底1上方。抗反射膜10是一种膜，当在随后的步骤中蚀刻形成在选择栅极5上方的n型多晶硅膜9n时，该抗反射膜10保护提供在选择栅极5的侧壁上以及选择栅极5之间的n型多晶硅膜9n不被蚀刻。为了该目的，抗反射膜10的厚度淀积为埋没相邻选择栅极5之间的空间。应该指出用于埋没选择栅极5之间空间的保护膜不限于抗反射膜10，而是可以由其它类型的绝缘膜制成，只要它们的蚀刻选择比率与n型多晶硅膜9n和氧化硅膜6的不同。

接下来，如图13所示，回饰(etch back)抗反射膜10和提供在其下的n型多晶硅膜9n。蚀刻提供在选择栅极5之上的抗反射膜10和n型多晶硅膜9n使由n型多晶硅膜9n制成的为导电薄片或块形式的浮动栅极(第二栅极)9形成在选择栅极5的侧壁上以及相邻的选择栅极5之间。这样构图浮动栅极9使其沿选择栅极5的延伸方向(即，列的方向)以条的形式延伸。

接着，通过抛光除去选择栅极5之间留下的抗反射膜10，之后如图14所示，第二栅极绝缘膜11形成在浮动栅极9的表面上作为浮动栅极9和控制栅极12之间的绝缘膜。第二绝缘膜11由氧化硅膜、氮化硅膜以及氧化硅膜构成，都例如根据CVD法形成。

如图15所示，作为存储单元的字线(WL)的导电膜形成在第二绝缘膜11上方。根据CVD法通过淀积为n型多晶硅膜和W(钨)膜的叠置膜的多晶硅化物膜以及氧化硅膜13形成该导电膜。此后，根据使用光刻胶膜作为掩模的已知的干蚀刻技术构图氧化硅膜13和多晶硅化物膜，由此形成由多晶硅化物膜制成为导体薄片形式的控制栅极(第三栅极)12。构图控制栅极以条形沿行的方向(即图中所示的横向)延伸构成字线(WL)。当通过干蚀刻构图控制栅极时，第二栅极绝缘膜起蚀刻终止层作用。

接着，如图16所示，通过已知的干或湿蚀刻技术除去露出的第二栅极绝缘膜11，之后通过干蚀刻分离选择栅极5以完成存储单元。

(实施例2)

本实施例是对具有MONOS(金属-氧化物-氮化物-氧化物半导体)的非易失存储器的一个应用。

为了形成本实施例的MONOS晶体管，首先根据已知的制造方法在衬底1上形成p型阱21，如图17所示。此后，包括电荷存储膜的叠置绝缘膜形成在衬底1上。通过热氧化衬底1形成包括电荷存储膜的叠置绝缘膜，以在p型阱的表面上形成氧化硅膜22。随后，根据CVD法，由氮化硅膜制成的电荷存储膜23形成在氧化硅膜22上方，之后利用CVD法在电荷存储膜23上方进一步形成氧化硅膜24作为绝缘膜。根据CVD法在电荷存储膜23上方形成氧化硅膜24作为绝缘膜。通过ISSG氧化法可以形成该氧化硅膜24。电荷存储膜23可以由除氮化硅膜之外的其它膜制成，假如在这些其他膜中具有捕获能级，例如氮氧化硅膜或Si纳米点。

然后，如图18所示，根据CVD法在氧化硅膜24上方分别淀积作为导电膜的n型多晶硅膜和作为绝缘膜的氧化硅膜26。此后，将使用光刻胶膜作为掩模的已知干蚀刻技术来使氧化硅膜26和n型多晶硅膜构图，由此形成了由n型多晶硅膜25和氧化硅膜26制成的存储栅极。

随后，如图19所示，氧化存储栅极25的侧壁以形成氧化硅膜27。在本实施例中，为了氧化存储栅极25的侧壁，根据ISSG氧化法热处理衬底。如实施例1中所陈述的，ISSG氧化法是将氢和氧在减小的压力下直接引入热处理室以允许在加热的衬底上执行辐射氧化反应。该方法不仅使硅发生了强氧化反应，而且使氮化硅也发生了强氧化反应。因此，如果利用该方法氧化存储栅极25的侧壁，那么也氧化了没被存储栅极25覆盖的区域中由氮化硅膜制成的电荷存储膜23，由此形成了具有均匀厚度的氧化硅膜27。

然而，如果根据已知的热氧化法形成氧化硅膜27，那么存储栅极25的端部被氧化(即，在存储栅极25和氧化硅膜24之间的界面处)，由此引起了所谓的鸟嘴尖峰(未示出)的产生。这种鸟嘴尖峰的产生允许存储栅极25端部的电场改变，由此造成了写入或擦除错误问题。然而在使用ISSG氧化法的该实施例中，与已知的热氧化法相比，可以进一步抑制这种鸟嘴尖峰的产生。

之后，如图20所示，通过各向异性蚀刻由CVD法在衬底1上淀积的绝缘膜以在存储栅极25的例壁上形成侧壁间隔层28，从而在存储栅极25的侧壁上形成了侧壁间隔层28。对于形成侧壁间隔层28的绝缘膜，例如由氧化硅膜或氮化硅膜制成。

为了执行以上提到的各向异性蚀刻，也蚀刻了没有被存储栅极25覆盖的区域中的氧化硅膜27以露出衬底1的表面。如前所述，利用ISSG氧化法形成的氧化硅膜27具有高的厚度均匀性。因此，当执行蚀刻时，就膜厚度量的减少而言，很少发生局部的变化。这样可以减少衬底1的过蚀刻程度。而且，由于根据ISSG氧化法氧化硅膜27形成在存储栅极25的侧面上，与使用已知的热氧化法的情况相比，确保了沿纵向的更均匀的膜厚度，并且可以抑制存储栅极25端部的所谓鸟嘴尖峰形氧化。使用这些形成方法和所得形状的效果，可以防止MONOSD晶体管的特性变差。

然后，如图21所示，热氧化衬底以在通过蚀刻露出的衬底1的表面上形成由氧化硅制成的栅极绝缘膜29。通过已知的湿氧化法可以执行该热氧化。当以上所述的ISSG氧化法用于该目的时，形成栅极绝缘膜作为在以后描述的步骤中形成的控制栅极30的栅极绝缘膜。

接下来，如图22所示，构图通过CVD法在衬底1上淀积的n型多晶硅膜以形成覆盖侧壁和存储栅极25顶部的控制栅极30。此后，如图23所示，杂质(磷或砷)离子注入到p型阱内以形成n型半导体区(源极，漏极)，由此完成了具有MONOS晶体管的存储单元。

虽然基于实施例已具体说明了本发明，但是本发明不应理解为限于这些实施例，而是不脱离本发明精神可以作出多种修改和变形。

例如，在各实施例中，n型半导体区(源极，漏极)7形成在存储栅极形成之后(参见图5)，而这种形成也可以在浮动栅极9n形成之后进行(参见图11)。

本发明直接针对用于非易失半导体存储器件的应用的技术。

Claims (3)

1.一种非易失半导体存储器件的制造方法，包括以下步骤：

(a)在半导体衬底上方形成第一绝缘膜；

(b)在所述第一绝缘膜上方形成第一导体薄片；

(c)采用倾斜离子注入法在所述半导体衬底上形成第一杂质区域；

(d)采用ISSG氧化法在所述半导体衬底上方和所述第一导体薄片的侧壁上方形成第二绝缘膜；

(e)在所述第二绝缘膜上方淀积第三绝缘膜，使得第三绝缘膜覆盖所述第一导体薄片；以及

(f)各向异性蚀刻所述第三绝缘膜，从而在所述第一导体薄片的侧壁上方形成侧壁间隔层，其中在所述步骤(f)中，除去所述侧壁间隔层下方的所述第二绝缘膜以外的所述第二绝缘膜；

(h)采用ISSG氧化法在所述半导体衬底上方形成第四绝缘膜；

(i)在所述第四绝缘膜上方形成第二导体薄片；

(j)在所述第二导体薄片上方形成由氧化硅膜和氮化硅膜构成的叠置膜；以及

(k)在所述叠置膜上方形成第三导体薄片。

2.根据权利要求1的非易失半导体存储器件的制造方法，

所述第一绝缘膜，构成非易失存储单元的选择用晶体管的栅极绝缘膜，

所述第一导体薄片，构成所述选择用晶体管的栅极电极，

所述第三绝缘膜，构成所述非易失存储单元的第一栅极绝缘膜，

所述第二导体薄片，构成所述非易失存储单元的浮动栅极电极，

所述第三导体薄片，构成所述非易失存储单元的控制栅极电极。

3.根据权利要求1的非易失半导体存储器件的制造方法，

所述第三绝缘膜由氧化硅膜形成。

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