CN100447987C - 非易失存储器的具有最佳数据保留的擦除方法及器件 - Google Patents
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Abstract
本发明提供一种非易失性存储器件及相关方法，特别是一种最佳化设计之非易失性存储器件及方法以有利地防止其俘获层之数据流失。根据本发明用于操作一非易失性存储单元之方法的较佳实施例有利地包含以下步骤：编程该存储单元、从一半导体基片注入电子至该存储单元之一俘获层中、擦除该存储单元、释放该存储单元，以及重复该擦除和释放步骤直到该存储单元之一阈值电压达到一预定值为止。对于释放步骤而言，电子可从该俘获层被释放至该存储单元之一沟道中，或是释放至该存储单元之一栅极中。根据本发明之方法更可包含验证该俘获层之状态(高或低)的步骤，以及如果该俘获层之状态未被验证，则重复该擦除和释放步骤的步骤。
Description
技术领域
本发明涉及半导体存储器件，特别是涉及用于非易失(性)存储器的具有最佳数据保留的存储器写入与擦除方法及器件。
背景技术
用于非易失性信息储存之存储器件广泛地使用于此项技术中。示例性非易失性半导体存储器件包括有只读存储器(ROM)、闪存、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、可电擦除可编程只读存储器(EEPROM)以及快闪式(Flash)EEPROM。
快闪式EEPROM与EEPROM之相似处在于，存储单元(MemoryCell)可以被程序化(亦即被写入)以及被电子式擦除。快闪式EEPROM更具有立即擦除所有存储单元的额外功能。EEPROM半导体存储器的广泛使用已促使发展一种具有最佳效能特征(例如是较短的写入时间、使用较低电压于写入及读取、较长的数据保留时间、较短的擦除时间以及较小的实体尺寸)之EEPROM记忆单元。
图1为说明一现有技术中非易失性记忆单元之结构的方块图，其中一非易失性存储单元70包括一N型沟道金属氧化半导体场效应晶体管(MOSFET)结构。非易失性存储单元70包括一个带有两个嵌入式N+接面的P型基片706，其中一者为源极700，而另一者为漏极701。一沟道707形成于源极700与漏极701之间。在沟道707之上有一第一隔离层703，其基本为一氧化硅层。在第一隔离层703之顶部上为俘获层704，其基本为一氮化物层。俘获层704形成记忆保留层，其捕捉被注入至氮化物层之热电子。一第二隔离层705(其大致为一氧化层)被形成以覆盖氮化硅层。氧化硅层705与一形成于第二隔离层705上之传导栅极702电气绝缘。此两氧化硅层703与705作用成绝缘介电层。
图1所示之现有技术结构提供一个二位存储单元，其中存储单元可以储存二位之数据。通过施加写入电压至栅极702与漏极701并且使源极700接地，电子充分地加速以被注入至漏极701侧附近的俘获层704内。电子被注入以增加漏极701侧附近之沟道707中的能障(Energy Barrier)，其储存了一数据位。电子亦可被注入至源极702侧附近的俘获层704中，以增加源极701侧附近之沟道707中的能障，其中储存另一数据位。在具有一适当宽度的俘获层704中，俘获层704中储存有电子的两个地区或区域，因而可被确认及使用于储存二位的数据。当没有电荷储存于俘获层内时，沟道707之能障处于一低阈值电压(Threshold Voltage)状态。存储单元通过将其擦除至一低阈值电压状态以及写入至一高阈值电压状态以用于储存数据。在写入非易失性存储单元时，电子注入至例如漏极701附近的俘获层内，使得漏极701附近之沟道707中的能障增加。当电子被注入至源极700附近的俘获层704中时，源极700附近之沟道707中的能障被增加。沟道707中之能障因此包括两个分布于能障两侧的高阶区域(High-LevelSections)。
非易失性存储单元是包含将电子电荷捕捉至其中之一俘获层内。俘获层通常处于一种中立状态。当没有电荷储存于俘获层中时，该能障处于一低阈值电压状态。在操作非易失性存储单元时，电子被注入至俘获层中，使得沟道中之能障增加。当非易失性存储单元重复操作若干写入/擦除循环(Cycles)时，隔离层之能障便受到损害。在俘获层之浅陷阱(Shallow Traps)中之一些被捕捉到的储存电子将会经由损坏点而逃脱，因而造成数据流失及保存失败。此类不利的影响为现有技术中非易失性存储器件之重大的设计与执行缺点。此外，前述非易失性存储器结构需要有一特别限制的尺寸，其会妨碍对于减少尺寸及成本所作之工程上的努力。
因此，在此项技术中普遍需要有一种具有最佳二位单元结构之非易失性存储器件，尤其是一种至少能够克服前述此项技术中非易失性存储器件之缺点的非易失性存储器件及相关方法。特别是，在此项技术中所存在之需求为一种用于有利地防止数据在其俘获层中流失之最佳设计的非易失性存储器件及方法。
发明内容
本发明有利地提供一种非易失性存储器件及相关方法，特别是一种最佳化设计之非易失性存储器件及方法，以有利地防止其俘获层中数据流失。本发明之各种实施例可应用于许多非易失性存储器件，包括有只读存储器、闪存、可编程只读存储器、可擦除可编程只读存储器、可电擦除可编程只读存储器、快闪式EEPROM，以及更特别的是硅-氧化硅-氮化硅-氧化物(SONOS)非易失性存储器与浮置栅极非易失性存储器。
根据本发明用于操作一非易失性存储单元之方法的一较佳实施例有利地包含以下步骤：编程存储单元、从一半导体基片注入电子至存储单元之一俘获层中、擦除存储单元、释放(Detrapping)存储单元，以及重复擦除及释放步骤直到存储单元之一阈值电压达到一预定值为止。对于释放步骤而言，电子可从俘获层中被释放至存储单元之一沟道区域，或是释放至存储单元之一栅极。根据本发明之方法可进一步包括验证俘获层与存储单元之状态(高或低阈值电压)的步骤，以及如果俘获层与存储单元状态未被验证时，则重复擦除及释放步骤。
根据本发明用于操作一非易失性存储单元之方法的另一较佳实施例有利地包含以下步骤：编程存储单元、从一半导体基片注入电子至存储单元之俘获层中、擦除存储单元、使用电场感应喷射(ElectricalField Induced Ejection)释放存储单元，以及重复擦除及释放步骤直到存储单元之一阈值电压达到一预定值为止。
根据本发明用于操作一非易失性存储单元之方法的又一实施例有利地包含以下步骤：编程存储单元、使用热电子注入从一半导体基片注入电子至存储单元之俘获层中、擦除存储单元、释放存储单元，以及重复擦除及释放步骤直到存储单元之一阈值电压达到一预定值为止。根据本发明之此特别实施例的方法，释放步骤可使用电场感应喷射而执行。
根据本发明之一非易失性存储器的较佳实施例有利地包含一半导体基片、一漏极、一源极、一栅极、一形成于漏极与源极之间的沟道、一位于沟道上的第一隔离层、一位于第一隔离层上的俘获层、一位于俘获层上的第二隔离层、用于写入存储单元之装置、用于从半导体基片注入电子至俘获层中之装置、用于擦除存储单元之装置，以及用于释放存储单元之装置。存储单元之擦除与释放重复地执行，直到存储单元之一阈值电压达到一预定值为止。对于释放存储单元而言，电子可从俘获层被释放至存储单元之沟道中，或是释放至存储单元之栅极。俘获层与存储单元的状态(高或低阈值电压)亦可被验证，其中如果俘获层与存储单元的状态未被验证时，存储单元的擦除与释放重复地执行。
附图说明
本发明之较佳及其它实施例将在下文中连同伴随图式(未依比例绘制)而作更详细的说明，其中：
图1为说明现有技术之非易失性存储单元的示意图；
图2为说明根据本发明一实施例之非易失性存储单元的示意图；
图3为说明根据本发明一实施例之弗勒诺德汉(Fowler-Nordheim；FN)注入方法之示例性擦除操作的示意图，其中电子从半导体基片注入至俘获层中；
图4为说明根据本发明一实施例之示例性释放操作方法的另一示意图，其中电子从俘获层注入至半导体基片中；
图5A至图5I为说明根据本发明方法之若干个示例性擦除及释放操作的示意图；
图6为大致说明根据本发明方法之一较佳实施例的流程图；
图7为说明根据本发明之方法于不同测试条件下之电压门槛与擦除时间关系的图表；
图8为说明根据本发明之另一示例性释放操作的示意图，其中电子从俘获层释放至栅极；
图9为根据本发明之另一示例性擦除操作的示意图，其中电子从栅极注入至俘获层中；
图10为说明根据本发明用于快闪式存储单元之示例性擦除操作的示意图，其中使用经由脉冲搅动(Pulse Agitating)基片而来自栅极的热电子注入；
图11为说明根据本发明闪存单元之另一示例性擦除操作的示意图，其中使用经由脉冲搅动基片而来自源极与漏极的热电子注入；
图12为说明根据本发明闪存单元之又一示例性擦除操作的示意图，其中使用经由脉冲搅动半导体基片之热电子注入；
图13为说明根据本发明非易失性存储单元之再一示例性擦除操作的示意图，其中使用热电子注入；以及
图14为说明根据本发明非易失性存储单元之另外示例性擦除操作的示意图，其中使用热电子注入。
附图标记
10 非易失性存储单元
100 源极
101 漏极
102 栅极
103 第一隔离层
104 俘获层
105 第二隔离层
106 P型基片
107 沟道区域
108 P+区域
109 N+注入器
110 N+区域
111 N+注入器
601-606 步骤
70 非易失性存储单元
700 源极
701 漏极
702 栅极
703 第一隔离层
704 俘获层
705 第二隔离层
706 P型基片
707 沟道
具体实施方式
本发明之细节将连同随附图式而在下文中进行描述。熟习此项技术之人士应当了解，以下描述内容包含本发明之示例性描述。在本发明之范围与精神内的修改及变化据此为本发明之范畴所涵盖，且本发明之范畴通过随附申请专利范围及其均等物所界定。
根据本发明之一实施例的非易失性存储单元10说明于图2。非易失性存储单元10大致包括有一个N型沟道金属氧化半导体场效应晶体管(MOSFET)结构。在非易失性存储单元10中，一P型基片106包括两个嵌入式N+接面(N+Junctions)，其中一者为源极100，而另一者为漏极101。一沟道107形成于源极100与漏极101之间。在沟道上方有一第一隔离层103，其大致为一氧化硅层。在第一隔离层103之顶部有一俘获层104，其大致为一氮化物层。俘获层104形成记忆保持层，以用于捕捉被注入至氮化物层内的热电子。一第二隔离层105(大致为一氧化层)形成以覆盖于氮化硅层。氧化硅层105作用成可与第二隔离层105上所形成之一传导栅极102电气绝缘。此两氧化硅层103与105可作用成绝缘介电层。
本发明之许多优点在于非易失性存储器10被写入、读取及擦除的方式。在擦除状态中，电子被储存在氮化物层中，以便使沟道中之能阶(Energy Level)大致处于一高阈值电压状态。在写入非易失性存储单元10时，电子空穴从源极100或漏极101处注入至俘获层104中，以便改变源极侧或漏极侧之沟道中的能障。
图3为说明根据本发明一实施例FN注入方法之示例性擦除操作的示意图，其中电子从半导体基片注入至俘获层中。根据本发明之非易失性存储单元使用均匀的电子注入来擦除，其通过施加一用于基片注入之正的栅极至漏极/源极/基片偏压之FN隧穿方式。
为了擦除非易失性存储单元，使用一种基片注入方法。电压施加于源极100、漏极101和栅极102。例如，一个15V电压施加于栅极，以及一个0V电压施加于漏极101、基片106和源极100。这些电压产生一个沿着沟道区域至栅极102的垂直电场。此电场导致电子被拉引出沟道区域，随后加速朝向栅极移动。这些电子可隧穿通过氧化硅层103之电位能障(Potential Barrier)而注入至俘获层104中，其中电子被捕捉于俘获层104。这些加速的电子被注入至氮化物层中并且被捕捉及保持储存于其中。
对于一捕捉储存非易失性存储器而言，擦除操作是通过沟道电子注入而执行。一释放操作(Detrappig Operation)运用于电子擦除之后。FN释放是使用带有负或正的栅极至源极/漏极/基片偏压的电场感应喷射而执行。在一擦除操作之后，一些电子可能仍被捕捉于氮化物之浅陷阱(Shallow Traps)中，该些电子将会在数据保持期间逃脱，导致可靠性问题。通过在电子注入之后运用释放步骤，浅陷中的电子被释放，其中残留的电子陷阱将处于深陷阱中，并且电子将不会由储存数据中逃脱。
图4为说明根据本发明一实施例之示例性释放操作方法的示意图，其中电子从俘获层注入至半导体基片中。根据本发明之非易失性存储单元使用具有一负的栅极至漏极/源极/基片偏压之电场感应喷射而释放。电压施加于源极100、漏极101、基片106以与栅极102。例如，一个-10V的电压施加于栅极，以及一个0V的电压施加于漏极101、基片106以及源极100。这些电压产生一个沿着沟道区域106至栅极102的垂直电场。此电场导致电子被拉引出俘获层，随后隧穿朝向沟道区域。然后电子能够隧穿通过氧化硅层103中的电位能障以注入至沟道区域107。
图5A至图5I为说明根据本发明方法之若干个示例性擦除及释放操作的示意图。在图5A至图5I中，平面1表示隔离层103中之能障大小，而平面2表示俘获层中之能障大小。对于擦除操作而言，电子被注入至俘获层内。这些电子中的一些电子被捕捉至浅陷阱中，而其余被捕捉至深陷阱中。一些电子被捕捉至浅陷阱中，而使它们能够容易地从俘获层经由损坏点(Damage Spots)而逃脱，导致数据流失及保存问题。特别参考图5B，一释放制作方法运用于俘获层。浅陷阱中之电子将会从俘获层逃脱至沟道区域107，如图5C所示。擦除与释放被重复进行直到一阈值电压达到一期望值或预定值为止，如图5A至图5I所示。参照图5C，俘获层中之电子相对地少于图5B所示俘获层中之电子。在图5D中，擦除操作再次执行，使得电子被注入至俘获层以进一步增加俘获层中被捕捉的电子数量。参照图5E，一释放制作方法被执行以释放俘获层中的电子，其随后在一验证制作方法中被验证。这些制作方法重复地执行直到电压阈值超过一预定值为止，如图5F及图5I所示。
图6大致说明根据本发明方法之一较佳实施例的流程图，其中一非易失性存储单元之擦除操作启始于步骤601。在步骤602中，非易失性存储单元之一电子注入操作经由电子注入至俘获层中而执行。在步骤603中，一释放制作方法被执行，其中一电场感应喷射制作方法被用于将浅陷阱中之电子抽离出俘获层。在步骤604中，俘获层和存储单元之状态(即高或低的阈值电压)被验证。如果俘获层和存储单元的状态未被验证，则根据本发明方法之控制流程退回至电子注入步骤602。如果俘获层和存储单元的状态被验证，根据本发明方法之控制流程则继续至步骤605，在步骤605结束擦除操作。
在电子注入步骤602及释放步骤603之后的验证步骤604用于确认一非易失性存储器已擦除达到一理想程度。如果非易失性存储单元的状态未被验证，则根据本发明方法之控制流程退至电子注入步骤602。如果非易失性存储单元的状态已被验证，擦除操作完成。
图7为说明根据本发明方法之电压阈值与擦除时间之关系的图表。阈值电压在栅极102与基片106之间量测得，阈值电压受到俘获层之状态所影响。如果俘获层包括一相对大量之电子时，阈值电压将会相应地增加。图7说明两个用于非易失性存储单元之示例性操作，包括一使用此项技术中之电子注入的擦除操作，以及一使用根据本发明之电子注入和释放之擦除操作。例如，在擦除非易失性存储单元时，施加于栅极之电压大致为2V并且施加于源极和漏极之电压为0V。一连串之脉冲被使用以注入电子至俘获层。脉冲之时宽大致为0.2毫秒(μs)并且具有一个0V电压和一个-1V的较低电压。图7为一图表说明根据本发明之方法，阈值电压能够在相对短的时间间隔(TimeInterval)达到。
此外，可以施加电压以擦除一非易失性存储单元，其根据本发明使用一用于基片注入之正的栅极至漏极/源极/基片偏压。图8为说明根据本发明之另一个示例性释放操作的示意图，其中电子使用电场感应喷射从俘获层释放至栅极。电压相应地施加于源极100、漏极101、基片106与栅极102。例如，一个10V之电压施加于栅极，以及0V之电压施加于漏极101、基片106及源极100。这些电压产生一个从栅极102至氮化物层104的垂直电场。此电场导致电子被拉引出俘获层104，并且随后隧穿通过隔离层105。根据本发明之擦除及释放操作依照此处及以上所述内容而执行。在擦除非易失性存储单元时，电子被注入至俘获层中并且被俘获层所捕捉。然而，一些电子被捕捉至浅陷阱中，使得它们容易地从俘获层经由其中之损坏点逃脱，造成数据流失及保存问题。在运用一释放操作于俘获层及存储单元时，位于浅陷阱中之电子将会从俘获层逃脱至栅极区域102。擦除及释放操作被重复，直到一阈值电压达到一理想或预定值为止。
对于从一非易失性存储单元之俘获层中释放电子而言，一般有两种释放操作类型。第一类型的释放为从俘获层中释放电子至非易失性存储单元之沟道。第二类型的释放为从俘获层中释放电子至栅极区域。
电压在擦除一非易失性存储单元时被施加。一个负的栅极至漏极/源极/基片偏压被使用于栅极注入。图9为说明根据本发明另一个示例性擦除操作的示意图，其中电子使用弗勒诺德汉注入方法从栅极注入至俘获层中。电压相应地施加于源极100、漏极101与栅极102。例如，一个-10V的电压施加于栅极，以及一个5V的电压施加于漏极101及源极100。这些电压产生一个从栅极102至氮化物层104的垂直电场。此电场导致电子被拉引出栅极102并且加速朝向氮化物层104。这些电子能够隧穿通过第二隔离层105的能障而进入至俘获层104中，并且电子被俘获层104所捕捉。这些加速的电子被注入至俘获层中，并且它们被捕捉及保持储存于俘获层中。对于从俘获层释放电子而言电场感应喷射被运用，其可包括从俘获层中释放电子至非易失性存储单元之沟道，或是从俘获层释放电子至栅极区域。
图10为说明根据本发明用于快闪式存储单元之示例性擦除操作的示意图。热电子以脉冲搅动基片方式而从漏极注入。存储单元通过以热电子注入之脉冲搅动基片方式而擦除，其中当一连串的双极脉冲输入至漏极101时，栅极102被正偏压，源极100为浮置以及基片被接地。根据本发明之此特别实施例，栅极电压大致为5V，其中脉冲之高电压大致为4V以及低电压为-2V。当一负的脉冲被输入至漏极101时，漏极中之电子因而从漏极101流出至源极100。当施加一正脉冲至漏极101时，一电场被形成并且从源极101流出之电子直接流入栅极102且随后被捕捉于俘获层104中，以便完成擦除操作。在根据本发明另一实施例中，一连串的脉冲可从源极101处输入，并且漏极被浮置以大致地达成相同结果。对于从俘获层释放电子而言，电场感应喷射被运用，其可包括从俘获层释放电子至非易失性存储单元之沟道中，或是从俘获层释放电子至栅极区域。
图11为说明根据本发明之闪存单元另一个示例性擦除操作的示意图，其中通过脉冲搅动基片而使用来自于源极与漏极的热电子注入。根据本发明之此特别实施例，栅极102被正偏压并且基片106被接地。一连串的双极脉冲同时被输入至漏极101和源极100。当负的脉冲施加于源极100和漏极101时，电子被拉引出源极100和漏极101，并且随后加速朝向沟道107。当正的脉冲施加于源极100和漏极101时，一垂直电场沿着从沟道107至栅极102之路径而产生。此垂直电场将电子抽离源极100和漏极101以通过第一氧化硅层103而到达俘获层104。在对俘获层填充电子一段时间之后，俘获层104填满电子以便擦除氮化物层中之原始状态。对于从俘获层释放电子而言，电场感应喷射被运用，其可包括从俘获层释放电子至非易失性存储单元之沟道中，或是从俘获层释放电子至栅极区域。
此外，脉冲可直接地施加于基片106以将电子抽进俘获层中。图12为说明根据本发明闪存单元之另一示例性擦除操作的示意图，其中热电子通过脉冲搅动半导体基片方式而注入至俘获层中。一个正电压(例如3V)施加于栅极102，并且源极100和漏极101被接地。一连串具有(例如)为2V高状态及(例如)为-4V较低程度之脉冲施加于基片106。当施加一正电压时，电子被拉引出源极100和漏极101。当施加一负电压时，从源极100和漏极101中被拉引出的电子被向上抽送至俘获层104。在对俘获层填充电子一段时间之后，俘获层104充满电子以便擦除氮化物层中之原始状态。对于从俘获层释放电子而言，电场感应喷射被运用，其可包括从俘获层释放电子至非易失性存储单元之沟道中，或是从俘获层释放电子至栅极区域。
图13为说明根据本发明非易失性存储单元之再一示例性擦除操作的示意图，其中热电子被注入至俘获层中。根据本发明之非易失性存储单元通过热电子注入而擦除，其中一个N井(N well)提供环绕于非发性存储单元之半导体基片周围。当施加一正的栅极至漏极/源极偏压，电子从N井发射出，注入至P井并且被此单元所捕捉，其中根据本发明之此特别实施例基片106作用为P井(P well)。一个N井109形成以围住基片106。一个P+区域108形成于P井中，根据此实施例之P+区域位于且非限制于N+漏极区域101之右侧。P+区域108被金属化以作用为一连接点(Joint)而与一外部组件连接。N井109进一步包围P井并且包括有一N+区域110。N+区域110位于且非限制于P+区域108之一侧。N+区域110被金属化以作用为一连接点而与一外部组件连接。一电压提供于栅极102与N井109之间，以便将电子从N井抽送至半导体基片106，然后流至俘获层104。这个相对大尺寸的N井(如图12所示)有利地提供一相当大量的电子可使用一相对小的电压注入至俘获层中。对于从俘获层释放电子而言，电场感应喷射被运用，其可包括从俘获层释放电子至非易失性存储单元之沟道中，或是从俘获层释放电子至栅极区域。
应可理解的是，在此及以上连同图12所述之特定电压大小是简单地包含一组有效条件可用于执行根据本发明之非易失性存储器擦除操作。
图14为说明根据本发明非易失性存储单元之另一示例性擦除操作的示意图，其中热电子被注入至俘获层中。根据本发明之非易失性存储单元通过热电子注入而擦除，其中一个N+注入器提供于非易失性存储单元之半导体基片中。当施加一正的栅极至漏极/源极偏压时，电子从N+注入器射出，然后注入至P井并且被捕捉于存储单元中，其中根据本发明之此特别实施例的基片106作用为P井。一个N+注入器111形成于P井中，其用于提供电子至P井。电子接着被注入至俘获层104中。一个P+区域108形成于P井。P+区域108作用为一连接点而与一外部组件连接。根据本发明之此实施例，N+注入器和P+区域108位于且并非限制于N+漏极区域101之右侧。一电压提供于栅极102与N+注入器111之间，以将电子从N+注入器抽送至P井中，其中电子流至俘获层104。此相对大尺寸的N井(如图12所示)有利地提供一相当大量的电子可使用一相对小的电压注入至俘获层中。对于从俘获层释放电子而言，电场感应喷射被运用，其可包括从俘获层释放电子至非易失性存储单元之沟道中，或是从俘获层释放电子至栅极区域。
本发明有利地提供一种非易失性存储器件及相关方法，特别是一种最佳化设计之非易失性存储器件及方法以有利地防止俘获层中数据流失。本发明之各种实施例可应用于许多非易失性存储器件，包括有只读存储器、闪存、可编程只读存储器、可擦除且可编程只读存储器、可电除且可编程只读存储器，快闪式EEPROM，以及更特别的是硅-氧化硅-氮化硅-氧化物非易失性存储器和浮置栅极非易失性存储器。
虽然本发明已参照较佳实施例来作描述，吾人将了解的是，本发明并未受限于其中详细之描述内容。替换方式及修改样式已于先前描述中所建议，而且其它替换方式及修改样式将为熟习此项技术人士所思及。特别是，根据本发明之方法的制作方法步骤，将包括具有实质上相同于本发明之方法的制作方法步骤以达成实质上相同结果的方法。因此，所有此类替换方式及修改样式希望落在本发明于随附申请专利范围及其均等物所界定的范畴之中。
Claims (39)
1.一种操作一非易失性存储单元的方法，该方法包括以下步骤：
(a)编程该存储单元；
(b)经由注入电子至该存储单元之一俘获层中擦除该存储单元；
(c)对该存储单元进行一释放步骤，以拔出存于浅陷阱之电荷；以及
(d)重复步骤(b)和(c)直到该存储单元之一阈值电压达到一预定值为止。
2.如权利要求1所述的方法，其中步骤(b)是使用弗勒诺德汉注入来执行。
3.如权利要求1所述之方法，其中步骤(b)是使用热电子注入来执行。
4.如权利要求1所述之方法，其中步骤(c)使用电场感应喷射来执行。
5.如权利要求1所述的方法，其中还包括脉冲搅动该存储单元之一半导体基片的步骤。
6.如权利要求1所述的方法，其中还包括输入一连串双极脉冲至该存储单元之一漏极的步骤。
7.如权利要求1所述的方法，其中还包括输入一连串双极脉冲至该存储单元之一源极的步骤。
8.如权利要求1所述的方法，其中还包括同步输入一连串双极脉冲至该存储单元之一源极与一漏极的步骤。
9.如权利要求1所述的方法，其中还包括输入一连串双极脉冲至该存储单元之一半导体基片的步骤。
10.如权利要求1所述的方法，其中还包括将该存储单元之一半导体基片接地的步骤。
11.如权利要求1所述的方法，其中还包括施加电压于该存储单元之一漏极、一源极和一栅极的步骤。
12.如权利要求1所述的方法，其中还包括以下步骤：
沿着该存储单元之一沟道区域至该存储单元之一栅极，产生一电场；
拉引一些所述电子离开该俘获层；以及
注入所述被拉引出的电子至该沟道区域内。
13.如权利要求1所述的方法，其中步骤(b)是以一正的栅极至漏极/源极/基片偏压来执行。
14.如权利要求1所述的方法，其中步骤(c)是以一负的栅极至源极/漏极/基片偏压来执行。
15.如权利要求1所述的方法，其中步骤(c)是以一正的栅极至源极/漏极/基片偏压来执行。
16.如权利要求1所述的方法，其中还包括验证该俘获层之一状态的步骤。
17.如权利要求1所述的方法，其中步骤(d)包括验证该存储单元的该阈值电压以决定是否重复执行步骤(b)及(c)。
18.如权利要求1所述的方法，其中一些所述电子从该俘获层被释放至该存储单元之一沟道区域。
19.如权利要求1所述的方法，其中一些所述电子从该俘获层被释放至该存储单元之一栅极。
20.如权利要求1所述的方法，其中该存储单元是只读存储器、闪存、氧化硅-氮化硅-氧化硅非易失性存储器或浮置栅极非易失性存储器。
21.一种非易失性存储单元，包括：
一半导体基片；
一漏极；
一源极；
一栅极；
一形成于该漏极与该源极之间的沟道；
一位于该沟道上方的第一隔离层；
一位于该第一隔离层上方的俘获层；
一位于该俘获层上方的第二隔离层；
用于编程该存储单元之装置；
用于从该半导体基片注入电子至该俘获层之装置；
用于擦除该存储单元之装置；以及
用于释放该存储单元之装置，以从该俘获层拔出存于浅陷阱之电荷，
其中，该存储单元重复地被擦除及释放直到该存储单元的阈值电压达到预定值为止。
22.如权利要求21所述的存储单元，其中该存储单元是使用电场感应喷射来释放。
23.如权利要求21所述的存储单元，其中所述电子是使用热电子注入从该半导体基片被注入至该俘获层中。
24.如权利要求21所述的存储单元，其中所述电子是使用弗勒诺德汉注入被注入至该俘获层中。
25.如权利要求21所述的存储单元，其中一连串双极脉冲被输入至该存储单元之该漏极。
26.如权利要求21所述的存储单元，其中一连串双极脉冲被输入至该存储单元之该源极。
27.如权利要求21所述的存储单元，其中一连串双极脉冲同步地被输入至该存储单元之该源极与该漏极。
28.如权利要求21所述的存储单元，其中一连串双极脉冲被输入至该半导体基片。
29、如权利要求21所述的存储单元，其中该半导体基片接地。
30、如权利要求21所述的存储单元，其中电压施加于该漏极、该源极、该栅极以及该半导体基片。
31、如权利要求21所述的存储单元，其中还包括一电场沿着该沟道至该存储单元之该栅极而产生，其中一些所述电子被拉引离开该俘获层并被注入至该沟道中。
32、如权利要求21所述的存储单元，其中该存储单元以一正的栅极至漏极/源极/基片偏压来擦除。
33、如权利要求21所述的存储单元，其中该存储单元以一负的栅极至源极/漏极/基片偏压来释放。
34、如权利要求21所述的存储单元，其中该存储单元以一正的栅极至源极/漏极/基片偏压来释放。
35、如权利要求21所述的存储单元，其中该俘获层之一状态被验证。
36、如权利要求21所述的存储单元，其中该存储单元重复地被擦除及释放直到该存储单元的阈值电压达到预定值为止包括验证该存储单元的该阈值电压以决定是否重复地对该存储单元进行擦除和释放。
37、如权利要求21所述的存储单元，其中一些所述电子从该俘获层被释放至该沟道。
38、如权利要求21所述的存储单元，其中一些所述电子从该俘获层被释放至该栅极。
39、如权利要求21所述的存储单元，其中该存储单元是只读存储器、闪存、氧化硅-氮化硅-氧化硅非易失性存储器或浮置栅极非易失性存储器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20081231 |