CN100466168C - 半导体集成电路装置及其识别和制造方法以及半导体芯片 - Google Patents

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Abstract

在半导体集成电路装置的制造工艺中，形成具有相同形态的多个识别元件，与上述多个识别元件的工艺分散性相对应的物理量的相互大小关系被用作这种半导体集成电路的固有的识别信息。

Description

半导体集成电路装置及其识别和制造方法以及半导体芯片
技术领域
本发明涉及半导体集成电路装置的识别方法，半导体集成电路装置的制造方法，半导体集成电路装置以及半导体芯片，主要是涉及在半导体集成电路装置或者半导体芯片中分配固有的识别信息，进行各个半导体集成电路装置或者半导体芯片识别的技术。
背景技术
半导体集成电路装置如果被提供固有的识别信息，则能够根据该识别信息进行各种所希望的利用行为。在半导体集成电路装置中，如果能够按照一个个等级设定固有的识别信息，则通过利用该固有的识别信息，能够提供本发明者以后所明确说明的新的制造方法或者产品管理技术。
在半导体集成电路装置的实际使用阶段发生了不理想状况的情况下，如果能够从该半导体集成电路装置得到固有的识别信息，则能够容易地追查产生不理想状况的主要原因。例如，对于半导体生产厂家，根据半导体集成电路装置的固有的识别信息，能够掌握其制造时期，生产线，制造批号，检查来历，设计信息等等信息。由此，能够容易追查产生不理想状况的主要原因，还能够容易地采取对策。
添加在构成半导体集成电路装置的封装上的由油墨印刷法或者激光刻印法印刷的标记能够视为一种识别信息。这种标记以半导体集成电路装置的产品型号作为主体，而与其产品型号的同时，有时还包括年、周等制造日期的代码表示。但是，在这种标记显示中，由于用该标记能够表示的信息量很少，因此难以设定在作为工业产品大量制造或者经过长期间制造的半导体集成电路装置的一个个等级中的固有的识别信息。
对于构成半导体集成电路装置的半导体芯片，设定熔断元件那样可编程的元件，在该可编程的元件上能够设想提供固有的识别信息。但是，这种能够设想的技术如果原来的半导体集成电路装置不用编程元件，则为了该可编程的元件需要新的制造工艺，具有使半导体集成电路装置的制造工艺复杂化或者引起价格上升的缺点。半导体集成电路装置如果本来具有可编程的元件，则没有新的制造工艺复杂化。即使是这样的情况，对于可编程的元件也需要添加或者变更用于写入固有的识别信息的制造工艺。
在被称为硅署名的已知技术中，以能够电读出产品型号或者固有信息的形态写入到半导体集成电路装置中。但是，在这种技术中，与上述相同，需要添加或者变更用于读入该信息的制造工艺。
本发明者根据完成本发明以后的调查，作为与在后面说明的本发明相关联的内容，接受了存在于特开平6-196435号公报，特开平10-055939号公报，特开平11-214274号公报，特开平7-335509号公报，特开平7-050233号公报中记载的发明。本发明者在记载于这些公报中的发明每一个中都见到为了在芯片中写入固有的识别信息，需要额外的制造工艺。但是，在这些公报中没有见到关于如在后面所说明的本发明那样，可以不需要追加或者变更额外的制造工艺的半导体集成电路装置的识别方法的记载。
发明内容
从而，本发明的一个目的在于提供能够以简单的结构进行各个半导体集成电路装置或者半导体芯片的识别的半导体集成电路装置或者半导体芯片及其识别方法。本发明的另一个目的在于提供在高可靠性的同时能够进行各个半导体集成电路装置或者半导体芯片的识别的半导体集成电路装置。本发明的再一个目的在于提供合理的半导体集成电路装置的制造方法。本发明的上述以及除此以外的目的和新的特征将从本说明书的记述以及附图中明确。
在本申请所公开的发明中，如果简单地说明代表性部分的概要则如下。即，在半导体集成电路装置的制造工艺中，形成具有相同形态的多个识别元件，与上述多个识别元件的工艺分散性相对应的物理量的相互大小关系被用作这种半导体集成电路的固有的识别信息。
本发明能够广泛地应用在把固有的识别信息分配到半导体集成电路装置或者半导体芯片上，进行一个个半导体集成电路装置或者半导体芯片的识别那样的半导体集成电路装置或者半导体芯片的识别方法和半导体集成电路装置的制造方法、半导体集成电路装置以及半导体芯片中。
附图说明
图1是示出本发明的识别号码发生电路的一个实施例的基本电路图。
图2是示出本发明的识别号码发生电路的又一个实施例的基本电路图。
图3是示出本发明的识别号码发生电路的又一个实施例的基本电路图。
图4是上述图3的识别号码发生电路的动作的说明图。
图5是示出本发明的识别号码发生电路的又一个实施例的基本电路图。
图6是用于说明上述图5的实施例电路的等效电路图。
图7是示出与上述图5的实施例相对应的具体的一个实施例的电路图。
图8是用于说明上述图7的实施例电路的动作的时序图。
图9是上述图7的实施例电路的动作的说明图。
图10是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的一个实施例的变形例。
图11是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。
图12是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。
图13是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。
图14是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。
图15是示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。
图16是示出在本发明的识别号码发生电路中使用的CMOS反相器电路的一个实施例的电路图。
图17是示出本发明的识别号码发生电路的又一个实施例的电路图。
图18是用于说明上述图17所示的实施例电路的动作的波形图。
图19是示出本发明的识别号码发生电路的又一个实施例的框图。
图20是示出本发明的识别号码发生电路的又一个实施例的电路图。
图21是示出本发明的半导体集成电路装置的一个实施例的概略框图。
图22是示出本发明的半导体集成电路装置的一个实施例的元件布局图。
图23是与上述图22相对应的等效电路图。
图24是示出把本发明适用在动态型RAM时的一个实施例的框图。
图25是示出使用了本发明的识别号码发生电路的半导体集成电路装置的一个实施例的概略结构图。
图26是说明本发明的识别号码的识别算法的说明图。
图27是说明本发明的识别号码的识别算法的说明图。
图28是示出本发明的半导体集成电路装置的识别系统中的匹配算法的登录方法的一个实施例的结构图。
图29是示出本发明的半导体集成电路装置的识别系统中的匹配算法的登录方法的一个实施例的结构图。
图30是示出上述图29的比较方法的一个例子的说明图。
图31是说明使用了CMOS反相器电路的逻辑阈值的顺序时的比较方法的一个例子的说明图。
图32是说明使用了CMOS反相器电路的逻辑阈值的顺序时的比较方法的一个例子的说明图。
图33是示出使用了本发明的半导体集成电路装置的一个实施例的结构图。
图34是示出适用了本发明的多芯片模块的一个实施例的框图。
图35是示出上述图34的程序专用芯片的一个实施例的框图。
图36是用于说明搭载了本发明的识别号码发生电路的半导体集成电路装置的一个实施例的制造工艺的结构图。
图37是用于说明把搭载了本发明的识别号码发生电路的半导体集成电路装置组装到电路安装板时的一个实施例的制造工艺的结构图。
图38是用于说明搭载了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的制造工艺的结构图。
图39是示出设置了本发明的识别号码发生电路的特定用途LSI的一个例子的框图。
图40是示出把本发明的CMOS反相器的逻辑阈值的分散性应用在随机数发生器中的实施例的电路图。
图41是用于说明以减轻企业之间的电子产品调配市场中的不正当行为或者各种事故为目的的本发明的芯片识别号码发生电路的利用例的结构图。
图42是模式地示出本发明的半导体集成电路装置的又一个实施例的平面图。
图43是示出本发明的识别号码发生电路的又一个实施例的基本电路图。
图44是示出本发明的识别号码发生电路的又一个实施例的电路图。
图45是示出本发明的识别号码发生电路的一个实施例的具体电路图。
图46是示出本发明的识别号码发生电路的又一个实施例的具体电路图。
图47是用于说明上述图46的实施例电路的动作的定时图。
图48是示出在上述图46的实施例中使用的单位电路的又一个实施例的电路图。
图49是示出本发明的识别号码发生电路的又一个实施例的电路图。
图50是示出本发明的识别号码发生电路的又一个实施例的电路图。
图51是示出适用本发明的半导体集成电路装置和半导体芯片的一个实施例的电路布局图。
图52是示出上述I/O单元的标准的一个实施例的框图。
图53是示出在本发明的半导体集成电路装置或者半导体芯片中设置的I/O的一个实施例的电路布局图。
图54是示出在本发明的半导体集成电路装置或者半导体芯片中设置的输出缓冲器电路的一个实施例的电路图。
图55是示出在本发明的半导体集成电路装置或者半导体芯片中设置的输出缓冲器电路的又一个实施例的电路图。
图56是示出本发明的半导体集成电路装置的一个实施例的概略结构图。
图57是示出本发明的半导体集成电路装置的基本的JTAG单元的一个实施例的框图。
图58是用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的一个实施例的结构图。
图59是用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。
图60是用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。
图61是用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。
图62是示出本发明的识别号码发生电路的又一个实施例的电路图。
图63是本发明的识别号码的说明图。
图64是本发明的识别号码的说明图。
图65是用于说明在本发明的识别号码发生电路中生成的识别号码的高速识别号码匹配(检索)算法的一个实施例的流程图。
图66是与图65的实施例对应的结构图。
图67是示出组装了本发明的识别号码发生电路的半导体芯片的电路布局方法的一个实施例的流程图。
图68是示出在内部安装了本发明的识别号码发生电路的LSI布局方法的一个实施例的流程图。
图69示出使用了内部安装本发明的识别号码发生电路的半导体芯片的半导体集成电路装置的制造方法的一个实施例的流程图。
图70是示出使用搭载了本发明的识别号码发生电路的半导体芯片的半导体集成电路装置的组装工艺的一个实施例的流程图。
图71是示出减少本发明的识别号码发生电路的位数的方法的一个实施例的结构图。
图72是示出减少本发明的识别号码发生电路的位数的方法的一个实施例的结构图。
图73是用于说明利用了搭载在本发明的半导体集成电路装置中的识别号码发生电路的检查方法的结构图。
图74是用于说明利用了在半导体集成电路装置中搭载的本发明的识别号码发生电路的检查方法的结构图。
图75是用于说明利用了在半导体集成电路装置中搭载的本发明的识别号码发生电路，在各个检查工艺中管理每个半导体芯片的特性数据的相关性的结构图。
图76是用于说明利用了在半导体集成电路装置中搭载的本发明的识别号码发生电路，在前一个工艺中自动地管理晶片的方法的结构图。
图77是用于说明在半导体集成电路装置中搭载的本发明的识别号码发生电路的识别号码的保存、检索方法的结构图。
图78是用于说明在半导体集成电路中搭载的本发明的识别号码发生电路的识别号码的保存、检索方法的又一个例子的结构图。
图79是示出利用了本发明的识别号码发生电路的半导体集成电路装置的救济方法的一个实施例的结构图。
图80是示出搭载了本发明的识别号码发生电路的半导体集成电路装置的一个实施例的布局图。
图81是图80的布局图的部分放大布局图。
图82是示出搭载了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的布局图。
图83是与图81的布局相对应的电路图。
图84是示出搭载了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的结构图。
图85是构成图84的实施例的半导体集成电路装置的部分平面图形。
图86是构成图84的实施例的半导体集成电路装置的其它部分平面图形。
图87是示出搭载了本发明的识别号码发生电路的半导体集成电路装置的一个实施例的电路图。
具体实施方式
为了更详细地说明本发明，根据添加的附图进行说明。
图1中示出本发明的识别号码发生电路的一个实施例的基本电路图。CMOS反相器电路INV1～INV4在半导体集成电路装置的设计以及制造方面，在当前可控制的范围内，构成为使得相互具有相同的特性。用于使多个反相器相互成为相同特性的本发明中的适宜的具体结构通过参考后面的图22及对于其的说明，能够更好地理解。因此，以下概略地说明得到彼此相同特性的技术。
在CMOS反相器电路中，其特性概略地讲能够理解为由构成该电路的P沟道型MOSFET与N沟道型MOSFET的相对电导决定。根据该观点，可以理解为即使用沟道宽度W与沟道长度之比W/L相同但是尺寸不同的MOSFET也能够构成相同特性的CMOS反相器。但是，由半导体集成电路装置的制造分散性产生的对于电特性的影响对于不同尺寸的元件也不同。
在实施例中，这样多个CMOS反相器INV1～INV4的每一个最好是构成每一个的元件的彼此之间，即P沟道型MOSFET的相互之间以及N沟道型MOSFET的相互之间以相同的构造和相同的尺寸构成。当然这些元件是根据用相同的工艺一起制造的相同元件的半导体集成电路装置的特性而制造的。由此多个CMOS反相器INV1～INV4均匀地受到由半导体集成电路装置在制造时的加工尺寸分散性，各种层的厚度分散性，杂质浓度分散性等等制造分散性产生的影响。
如图1所示，使输入输出短路的CMOS反相器电路的输出电压达到逻辑阈值电压。所有的CMOS反相器电路如果具有完全相同的电特性，则4个反相器电路INV1～INV4的短路节点的电位相等。但是，这是理想的状态，在实际的半导体元件中，由于存在微小的特性差异，因此在各反相器电路INV1～INV4的输入输出短路节点电位即逻辑阈值电压方面产生差异。
作为CMOS反相器电路的逻辑阈值的分散性的主要原因，可以抓住MOS晶体管特性的分散性是支配性的这一点。而且，作为MOS晶体管特性的分散性的主要原因，能够举出MOS晶体管的栅极宽度，或者栅极绝缘膜的膜厚，决定导电的杂质浓度及其分布等。这些分散性分为宏观部分和微观部分。作为宏观部分，是同一个批量内的多个晶片之间的栅极宽度分散性等。
在本发明中，主要利用微观部分的分散性，使用配置在比较接近位置的元件之间的分散性。这是因为观测到这种微观的分散性在比较接近的元件之间随机发生。
即，可以认为图1的反相器电路INV1～INV4的逻辑阈值的分散性也是随机的。该逻辑阈值的分散性成为作为本发明要解决的课题的「作为固有的识别信息抽取出半导体元件具有的特征性特性的分散性」的解决方法的基础。在利用了CMOS反相器电路的情况下，在逻辑阈值中发生的分散性能够视为在N沟道型MOS晶体管具有的分散性上加入了P沟道型MOS晶体管具有的分散性，能够有效地扩展分散范围，发生识别号码或者识别信息。
在图1所示的实施例中，判断4个反相器电路INV1～INV4的逻辑阈值的大小顺序。即，用开关选择各CMOS反相器电路INV1～INV4的短路了的输入输出节点的电压(相当于逻辑阈值)，顺序输入到模拟/数字转换器ADC，把量化后的测定值(数字信号)保存在寄存器中，用未图示的数字比较器等比较大小。
即，保存在上述寄存器中的4个CMOS反相器电路INV1～INV4的数字化了的逻辑阈值由比较器等比较其大小；按照从大到小或者反之从小到大的顺序排列。在形成了识别号码发生电路的半导体集成电路装置中如果搭载了CPU等处理器，则还能够用该处理器由软件进行大小比较。
例如，根据分配给CMOS反相器电路INV1～INV4的数字1～4相对应保存数字值，根据其大小比较，例如按照1-3-2-4那样决定顺序，根据这样的顺序1-3-2-4生成识别信息。
图2中示出本发明的识别号码发生电路的又一个实施例的基本电路图。在该实施例中，使用模拟比较器COMP。在该实施例中，由上述开关顺序供给与各一个CMOS反相器电路INV1～INV4的逻辑阈值相对应的电压，把该电压与比较器COMP的参考电位进行比较。这里使该参考电压阶梯形地变化，把比较器的比较结果从低电平变化到高电平时的检测电平保存在寄存器中，比较上述CMOS反相器电路INV1～INV4的逻辑阈值的大小的方式。即，参考电压为最低电压时比较器的输出信号从低电平变化到高电平可以视为逻辑阈值最小。
在上述图1或者图2所示的识别号码发生电路中，需要高分辨率的模拟/数字转换器ADC或者比较器COMP，阶梯电压发生器等电路，即，需要在数字电路、逻辑电路中所没有的电路。
图3中示出本发明的识别号码发生电路的又一个实施例基本电路图。在该实施例中，考虑利用实际上构成数字电路或者逻辑电路的一种单元的形式以便容易进行实施。在该实施例中，把4个CMOS反相器电路INV1～INV4的逻辑阈值每2个分为一组，由比较器COMP进行比较，这些CMOS反相器电路INV1～INV4的逻辑阈值的比较以循环战(联盟赛)方式进行。
图4是上述图3的识别号码发生电路的动作的说明图，示出上述循环比较的一个例子。在图4(A)以及图4(B)中，是把开关Y1～Y4与开关X1～X4的分别各一个置为导通状态的所谓对战表，从由连接在比较器COMP的正相输入端子(+)的开关(Y)选择的CMOS反相器电路的短路节点电位(即逻辑阈值电压)，减去由连接在比较器COMP的反相输入端子(-)的开关(X)选择的CMOS反相器电路的短路节电电位的结果如果是正(高电平)，则在图中记录“+”符号，如果是负(低电平)，则记入“-”符号。“＊”由于是自己对战(无对战)，因此是无效的。
如果观看图4(A)，则Y1的3个是“+”，即是全胜。其次，Y2是2个，Y1是1个，Y4是0个(完败)。即，由于CMOS反相器电路的逻辑阈值(VLT)的大小的顺序能够用“+”比较，因此成为VLT1(INV1的逻辑阈值)-VLT2-VLT3-VLT4的顺序。
图4(B)中是示出其它的例子。这里，以在各CMOS反相器电路的逻辑阈值中存在明确差别为前提。即，在实际的游戏中有时平局或者胜数相同。用(＝)示出平局。如果有这样的平局(＝)，则Y1与Y2成为同级，Y3与Y4也成为同级。不用添加上述的顺序。另外，在该实施例中，进行了16次的比较(游戏)，而由于n个队进行的循环战的最少游戏数是n(n-1)/2就很充分，因此实际上也可以是6次。
在上述图3的实施例中，由1个比较器和2个选择电路构成，与上述图1或者图2实施例相比较虽然成为比较简单的结构，但是由于使用比较器COMP这样的模拟电路，因此在门阵列或者逻辑ASIC这样的半导体集成电路装置中形成时有时比较困难。
图5示出本发明的识别号码发生电路的又一个实施例的基本电路图。在该实施例中，示出像上述的图1至图3的实施例那样不使用一切模拟电路，仅用CMOS逻辑电路和MOSFET开关构成的基本电路。
该图的CMOS反相器电路INV1～INV4全部是相同的开关。在各个CMOS反相器电路INV1～INV4中，分别设置4个开关。开关A(A1～A4)和开关B(B1～B4)联动，同时开闭。另外，开关C(C1～C4)和开关D(D1～D4)也联动，同时开闭。
图6示出用于说明图5的实施例电路的与开关的开闭状态相对应的等效电路。在图5中，开关A1和B1，C2，D2闭合(接通动态)。通过开关B1，把CMOS反相器电路INV1的输入输出短路，通过开关A1向公共节点P供给短路节点电压。进而，通过开关C2把公共节点P的电位加入到CMOS反相器电路INV2的输入上，通过开关D2把CMOS反相器电路INV2的输出供给到公共节点PP上。另外，放大电路AMP1和AMP2由与INV1～INV4相同形状的CMOS反相器电路构成。
在图6的等效电路中，CMOS反相器电路INV1的输入和输出由接通开关B1短路，公共节点P的电位通过接通开关A1成为CMOS反相器电路INV1的逻辑阈值。CMOS反相器电路INV2的输入通过接通开关C2连接到公共节点P。如果CMOS反相器电路INV1和INV2具有完全相同的电特性，则连接CMOS反相器电路INV2的输出的公共节点PP的电位成为与上述公共节点P的电位相等。同样，放大电路AMP1和AMP2的输出节点电位也相等。即，4个反相器的输入输出全部等于CMOS反相器电路INV1的逻辑阈值电压。
例如，CMOS反相器电路INV1的逻辑阈值VLT1与CMOS反相器电路INV2逻辑阈值VLT2的关系当VLT1<VLT2时，成为公共节点PP的电位>公共节点P的电位。反之，当VLT1>VLT2时，成为公共节点PP的电位<公共节点P的电位。
CMOS反相器电路也是高增益的反相放大器，其增益在动作点变化，在输入电位是CMOS反相器电路的逻辑阈值附近的状态下可以得到最大的增益。一般，CMOS反相器电路的逻辑阈值附近的反相增益是数十倍到百倍。
从而，图6的CMOS反相器电路INV1与INV2的逻辑阈值的差由后一级的CMOS反相器电路INV2放大。即，在前一级的CMOS反相器电路中发生的逻辑阈值电压以后一级的CMOS反相器电路自身的逻辑阈值电压为参考电压进行大小比较和放大动作。
进而，还由放大电路AMP2、AMP3进行放大，CMOS反相器电路INV1和INV2的逻辑阈值的差通过CMOS反相器电路INV2和放大电路AMP1、AMP2放大为数万倍。最终在节点Q，能够得到CMOS电源电压振幅信号。即，能够用CMOS振幅信号检测出2个CMOS反相器电路INV1和INV2的逻辑阈值的大小比较结果(正负符号)。
如图6所示，通过变更开关的开闭的组合，能够容易进行所有的CMOS反相器电路INV1～INV4的比较，能够得到图4(A)所示的结果。这样，该实施例电路适于进行CMOS反相器电路的逻辑阈值的比较。
即，根据CMOS反相器电路和开关的组合，把1个CMOS反相器电路或者用作为逻辑阈值电压的发生源，或者用作为判断在其它的CMOS反相器电路中发生的逻辑阈值电压的判断电路，因此不需要另外的比较器，能够大幅度简化电路结构。在此基础上，由于包括CMOS反相器电路在内，全部用进行开关动作的MOSFET构成，因此在搭载到门阵列或者逻辑ASIC那样的半导体集成电路装置中时不会产生特别的困难。
图7示出与上述图5的实施例相对应的具体的一个实施例的电路图。CMOS反相器电路INV1～INV4以及放大电路AMP1、AMP2是相同形状的CMOS反相器电路。在该实施例中，作为上述开关使用N沟道型MOSFET。而且，设置用于形成这些开关的控制信号Y1～Y4以及X1～X4的二进制计数器和译码器。
如果以CMOS反相器电路INV1为例进行说明则如下。在把CMOS反相器电路1的输入和输出短路的开关MOSFET以及连接公共节点P和输入的开关MOSFET的栅极上供给控制信号X1。在连接CMOS反相器电路1的输入和上述公共节点P的开关MOSFET以及连接输出和公共节点PP的开关MOSFET的栅极上供给控制信号Y1。以下，同样在各个CMOS反相器电路INV2～INV4上，在上述相对应的开关MOSFET的栅极上也供给控制信号X2～X4和控制信号Y2～Y4。
二进制计数器由复位信号RES复位，是通过时钟信号CLK的供给，计数其脉冲数的总计4比特的二进制计数器，与下位2比特的计数输出相对应，由译码器形成Y1～Y4的控制信号，与上位2比特的计数输出相对应，由译码器生成X1～X4的控制信号。
图8示出用于说明上述图7的实施例电路的动作的时序图。复位信号RES用于把二进制计数器初始化。这里，在复位过程中(RES＝“H”)以及在刚刚复位以后，二进制记数器的输出全部成为“1”。因此，译码器的输出的X4和Y4成为激活状态。在复位结束后的最初的时钟CLK的上升沿，二进制计数器前进(+1)，全部成为“0”。因此，译码器的输出的控制信号X1和Y1成为激活状态。
以后，二进制计数器的输出在时钟信号CLK的上升沿定时前进(+1)，如图8所示，译码器也前进。当然，在时钟信号CLK的第17次的上升沿，二进制计数器的输出再次返回到全部为“0”。但是，在这里的实施例中，由于在16次的动作中取出所需要的信息，因此不需要第17次以后的时钟动作。
复位解除后，在每个时钟信号CLK的上升沿，二进制计数器的计数动作前进，每一次输出到输出节点OUT的信息b1～b16如图9所示。如在前边所叙述的那样，CMOS反相器电路的逻辑阈值的差由放大电路AMP1、2放大，当VLTQy-VLTQx>0时，输出端子OUT出“H”(高电平)，当VLTQy-VLTQx<0时，输出端子OUT输出“L”(低电平)。
这样，能够把4个CMOS反相器电路INV1～INV4的循环战的胜负结果直接利用为识别信息b1～b16。在上述4个CMOS反相器电路INV1～INV4的循环战的胜负b1～b16中，可以如后述那样把自对战的部分预先设定为高电平或者低电平的特定电平。把分配给4个CMOS反相器电路的号码1～4置换为2比特的信息，在按照从大到小的顺序排列该比特的情况下，例如，由于排列成1-2-3-4，因此能够得到如2×4＝8比特那样压缩为1/2的识别信息。
图10示出由成为本发明的识别号码发生电路的核心的4个CMOS反相器电路和开关MOSFET构成的单位电路的一个实施例的变形例。在图10的电路中，上述图5的4个开关MOSFET(A～D)的每一个是CMOS对偶型。即，把N沟道型MOSFET和P沟道型MOSFET连接成并联形态，在其栅极上供给互补信号X和X/。
这样，在使用了CMOS开关的情况下，由于通过开关MOSFET传送的电压信号不受阈值电压限制，因此在电源电压或电路的接地电位与上述逻辑阈值电压的电压差，或者电源电压或电路的接地与要输出到公共节点PP的电压的差电压比上述开关MOSFET的阈值电压小的低电压下进行动作的电路中是有效的。
图11示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的其它实施例的变形例。在图11的电路中，变更了向公共节点P供给CMOS反相器电路的输入输出短路电位的N沟道型的开关MOSFET的位置。即，把使输入输出短路的CMOS反相器电路的输出一侧与公共节点P相连接。
图12示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的其它实施例的变形例。在图12的电路中，在CMOS反相器电路的输入与电源电压端子之间设置了连接成串联形态的2个P沟道型MOSFET。在这些P沟道型MOSFET的栅极上供给选择信号X和Y。在该实施例中，在没有选择CMOS反相器电路的状态，即选择信号X以及Y都没有激活时，P沟道型MOSFET成为导通状态，把CMOS反相器电路的输入固定为电源电压那样的高电平，防止CMOS反相器电路中的穿通电流。即，如果使CMOS反相器电路的输入成为浮置状态，则由于成为中间电位，在CMOS反相器电路的N沟道型MOSFET与P沟道型MOSFET之间有时流过很大的穿通电流，因此本电路用于防止这一点。
图13示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。在图13的电路中，把开关MOSFET从上述实施例那样的N沟道型MOSFET变更为P沟道型MOSFET，进而在非激活时，通过N沟道型MOSFET把CMOS反相器电路的输入固定为低电平。这种情况下加入在N沟道型MOSFET的栅极上的选择信号成为反相信号X/以及Y/。
图14示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。在图14的电路中，为了避免在上述的自对战时，公共节点PP成为不确定，即输出成为“H”或者成为“L”而不稳定，在CMOS反相器电路的输入与电路的接地电位之间设置连接成串联型态的2个N沟道型MOSFET，把CMOS反相器电路的输入固定为低电平。
在这些N沟道型MOSFET的栅极上，供给选择信号X和Y。由此，当自对战时，选择信号X和Y成为高电平，在输入中供给电路的接地电位。设置在CMOS反相器电路的输入与输出之间的短路开关由接受选择信号X的N沟道型MOSFET和接受选择信号Y的P沟道型MOSFET的串联电路构成。由此，当自对战时，不把输入和输出短路，能够输出与供给到上述输入的固定低电平相对应的高电平。另外，当上述非激活时，与图12的实施例相同，输入被固定为电源电压那样的高电平。
图15示出由成为本发明的识别号码发生电路的核心的CMOS反相器电路和开关MOSFET构成的单位电路的又一个实施例的变形例。在图15的电路中，为了避免上述自对战时公共节点PP不稳定，即，输出成为“H”或者成为“L”而不稳定，把CMOS反相器电路的输入固定为高电平。与上述相同，为了避免自对战时输入与输出的短路，与上述图14的实施例相同，短路开关由N沟道型MOSFET和P沟道型MOSFET的电路构成。
在后面详细地叙述避免上述公共节点PP的电平不稳定的目的和效果。上述图10至图15所示的各个变形例也可以组合起来实施。例如，可以把图14的N沟道型的开关MOSFET置换为CMOS对偶型。
在上述图14和图15的实施例中，能够利用在图9中的自对战(＊)部分中埋入固定信息。原本自对战部分是不稳定的，严密地讲，换言之，由于是各个CMOS反相器电路与放大电路AMP的逻辑阈值的比较结果，因此即使忽视该部分的信息，转用其它的信息，也将引起识别能力的降低。如图14和图15那样把所添加的串联连接的N沟道型MOSFET固定为接地电位或者电源电压，使CMOS反相器电路INV1～INV4的输入偏向低电平或者高电平一侧，能够任意地设定自对战部分的输出。
近年来，在称为组合(build-up)基板那样的基板上搭载裸片形态的半导体集成电路装置技术也正在发展，在该装置中，从外观由于不能够特定产品或者出厂日期，因此插入特定这样的产品或者出厂日期的固定号码的需要性很高。即，在后述那样的芯片基系统(SOC)中，在基底芯片上装载着什么，组合了什么特性的单独芯片，反之要组合什么芯片等在单个产品的管理上仍然越来越重要，提供上述固定号码是有益的。
图16示出在本发明的识别号码发生电路中使用的CMOS反相器电路的一个实施例的电路图。CMOS反相器电路一般能够构成为在电源电压与电路的接地电位之间串联设置P沟道型MOSFET和N沟道型MOSFET，共通连接栅极作为输入，把共同连接了的漏极作为输出。上述实施例的CMOS反相器电路INV1～INV4或者放大电路AMP1、AMP2能够由上述那样的2个MOSFET构成。
与此不同，在本实施例中，使用2个P沟道型MOSFET和2个N沟道型MOSFET构成CMOS反相器电路。2个P沟道型MOSFET并联连接在输入端子与电路的接地电位点之间，2个P沟道型MOSFET串联连接在电源电压与输出端子之间。
该结构N沟道型MOSFET一侧的电导大，P沟道型MOSFET一侧的电导小。即，根据P沟道型MOSFET的小电导(大接触电阻值)，设定在N沟道型MOSFET中流过的电流。很明显，由于能够使得在N沟道型MOSFET中流过恒定电流，因此2个N沟道型MOSFET的阈值电压在CMOS反相器电路的逻辑阈值电压中起到支配作用。由此，CMOS反相器电路的逻辑阈值电压难以受到电源电压变动的影响。
这样使P沟道型MOSFET作为简单的高电阻元件进行动作，N沟道型MOSFET的阈值电压在逻辑阈值中起到支配作用的结构具有能够难以受到后述的元件特性恶化(NBTI)的影响的优点。
如后述那样，在由门阵列构成识别号码发生电路的情况下，由于决定N沟道型MOSFET或者P沟道型MOSFET的元件尺寸，因此通过上述那样的多个MOSFET的组合，等效地使N沟道型MOSFET与P沟道型MOSFET的元件尺寸之比不同，与此相对应，能够进行逻辑阈值的设定。
图17示出本发明的识别号码发生电路的又一个实施例的电路图。在该实施例中，示出在前面已经叙述过的发生随机识别号码的功能的基础上，把其识别号码的一部分固化为任意号码的电路。在上述图7所示的实施例中，能够发生24种识别号码。信息比特数包括自对战结果在内是16比特。如果简单地说明该实施例电路，则是把图6所示的第一级CMOS反相器电路的输出节点(公共节点)P强制地固定为任意值的电路。这种情况下，不能够交换第1级与第2级的顺序。
在该实施例电路中，从上述图7的实施例电路通过MOSFETQ11把与CMOS反相器电路INV1相对应的输出节点固定为“H”(＝VDD)，通过MOSFETQ21把与CMOS反相器电路INV2相对应的输出节点固定为“L”(＝VSS)。形成这样被固定了的电平“H”和“L”的MOSFETQ11和Q21由于没有成为公共节点P的输入，因此不需要译码信号Y1和Y2。从而，二进制计数器电路也可以采用3比特结构，译码器电路的输出信号也可以形成为Y3，Y4。
图18示出用于说明上述图17所示的实施例电路的动作的波形图。第1级的选择有4个，第2级的选择有2个，总计可以得到8个。即，信息比特数是8比特。在该实施例，输出信号b1～b4始终输出“0”、“0”、“1”、“1”。其余的b5～b8是基于CMOS反相器电路Q3与Q4的逻辑阈值的分散性的结果。在该实施例中，仅发生2种固定号码和最大2种随机识别号码。
在实际使用中，固定部分和随机部分能够组合任意的大小。固定部分能够示出产品代码，随机部分能够示出抽样号码。另外，作为在信息比特序列中插入固定识别号码的方法还可以考虑几种方法。例如，有在图14、图15中说明过的置换自对战部分的方法，或者置换重复对战(交换了第1级与第2级的比较)的一方的方法。实际上在实现这些电路时，不仅在发生识别号码的电路，而且在登录或者匹配系统总体中哪一部分承担功能是一个问题。但是，在系统总体中登录或者匹配功能由于能够主要用计算机的软件实现的可能性很高，因此也能够比较容易地实现高度的功能。
图19示出本发明的识别号码发生电路的又一个实施例的框图。该图中仅用实质性的方框显示的逻辑阈值判断单元根据从在该图所示的而且在下面说明的电源电路输出的比较低的电压而且稳定的电压V2进行动作。
即，在栅极上恒定地提供电路的接地电位的P沟道型MOSFET作为负载装置进行动作，使得在作用为恒压元件的串联连接的二极管形态的4个N沟道型MOSFET中流过动作电流。由此，形成与上述串联状态的N沟道型MOSFET的栅极、源极之间的恒定电压(阈值电压)相对应的恒定电压V1，该电压经过N沟道型MOSFET的栅极、源极，供给为上述逻辑阈值判断单元的动作电压V2。这种供给到逻辑阈值电压判断单元的电压被恒压化。其结果使上述CMOS反相器电路INV1～INV4等的逻辑阈值减轻电源电压VDD变动的影响。由此，能够期待更稳定的逻辑阈值的判断动作。
另外，在本发明中，这种逻辑阈值判断单元的动作电压的恒压化不是必需的。即，在本发明中，可以不使用多个CMOS反相器电路的逻辑阈值电压的绝对值，而根据各个CMOS反相器电路的相互的逻辑阈值电压的差分设定识别号码。这是因为由于上述电源电压的变动同样地在各个CMOS反相器电路的逻辑阈值电压上产生影响，因此并没有大幅度地替代其大小关系。
图19(B)示出MOSFET随时间变化的防御对策的具体电路。该MOS晶体管具有其阈值电压根据依赖于电场强度和温度那样的电场应力而进行不希望变动的特点。特别是称为NBTI(负偏置温度不稳定性)的现象是在P沟道型MOSFET中显著出现的现象。作为其防御对策，广泛使用在目的之外的时间内，使加入在PMOS的栅极上的电压成为高电压的方法。在本实施例中，通过N沟道型MOSFET供给逻辑阈值判断单元的电路的接地电位VSS，根据电源控制信号PON的高电平，在逻辑阈值判断动作时，使这样的N沟道型MOSFET成为导通状态，供给电路的接地电位VSS。而且，在逻辑阈值判断动作以外时，成为电源控制信号PON的低电平，使N沟道型MOSFET成为关断的同时，使P沟道型MOSFET成为导通状态，在电路的接地电位一侧也供给电源电压VDD。而且，如以下说明的那样，如在P沟道型MOSFET的栅极上供给电源电压VDD那样，把栅极电压取为固定电压。由此，P沟道型MOSFET的栅极、漏极以及源极与基板(沟道)的全部成为与电源电压VDD相同的等电位，能够极力抑制上述MOSFET的时间变化产生的逻辑阈值的变动。
图20示出本发明的识别号码发生电路的又一个实施例的电路图。在该实施例电路中，在各个CMOS反相器电路INV1～INV4的输入端设置P沟道型MOSFET的串联电路，使得极力抑制由上述MOSFET的时间变化产生的逻辑阈值的变动。在信号RES/成为低电平的复位时，把CMOS反相器电路INV1～INV4的输入电压固定为电源电压。
即，根据上述信号RES/的低电平(逻辑0)，接受二进制计数器电路的计数输出B0～B3的与非门电路的输出信号全部成为高电平(逻辑1)。其结果，构成译码电路的或非门电路的输出信号Y1～Y4以及X1～X4全部成为低电平(逻辑0)，使设置在上述各个CMOS反相器电路INV1～INV4的输入与电源电压VDD之间的串联形态P沟道型MOSFET成为导通状态，固定为电源电压。由此，构成各个CMOS反相器电路INV1～INV4的P沟道型MOSFET的栅极被供给电源电压VDD。
进而，在该实施例中，通过根据上述信号RES/的低电平成为导通状态的P沟道型MOSFET，放大电路AMP1和AMP2的输入也固定为电源电压VDD，在构成放大电路的P沟道型MOSFET的栅极上供给上述电源电压。
或者，可以使选择信号Y1～Y4全部成为导通状态，把公共输入节点P固定为电源电压。总之，可以像这样采取控制构成CMOS反相器电路INV1～INV4或者构成放大电路AMP1、AMP2的P沟道型MOSFET的栅极电压，或者完全切断识别号码发生电路的电源的方法。其中，在完全切断电源的方法中，需要考虑使形成构成识别号码发生电路的MOSFET的元件区与其它电路电分离。即，这是因为即使进行上述电源切断，但通过在MOSFET的基板栅极(沟道)始终恒定地加入一定的电压，从上述元件特性的恶化的观点出发并不是所希望的。
另一方面，如果对于这样的NBTI过于注意，则通常的可靠性保证成为问题。即，通过实施上述那样的避免应力的方法，则不能够进行在所谓的老化工序中进行的工艺缺陷的筛选。虽然本电路的规模与LSI总体相比较如果视为极小并不成为问题，但是应该预先设想筛选时所需要的应用。这种情况下，在老化工艺等中准备任意解除复位或者电源切断的模式。
当然，根据这里的应力，能够充分考虑识别号码发生变动。但是，在老化工艺以后采取最终识别号码，能够再次登录在数据库中，另外，在老化工艺中处理的批量的大小由于限制为数百～数千，因此即使发生识别号码的大幅变动影响也很小。
图21示出本发明的半导体集成电路装置的一个实施例的概略框图。该实施例在系统LSI中面向搭载了本发明的识别号码发生电路时的电源控制。该系统LSI以使用了VDD1和VDD2这两种不同电源的情况为例。
识别号码发生电路在动作时接受来自VDD1的电源供给。这里所谓动作时，是具有来自本体LSI电路部分1的识别号码读出请求，发送出识别号码期间的时间。在除此以外的状态下，切断电源的供给。控制电源供给的信号是电源控制信号，输入到电源控制电路中。电源控制电路由电源控制信号连接到栅极的N沟道型MOSFET和P沟道型MOSFET构成。当电源控制信号是高电平时，识别号码发生电路的电源固定为VSS，进而识别号码输出信号固定为低电平。当电源控制信号是低电平时，在识别号码发生电路中供给VDD1。包含在图中的识别号码发生电路部分中的电路例如是图20所示的CMOS反相器电路的逻辑阈值判断电路单元，二进制计数器单元以及译码器单元。另外，也可以仅采用CMOS反相器电路的逻辑阈值判断电路单元，而把二进制计数器单元以及译码器单元包含在本体LSI电路单元中。
图22示出在本发明的半导体集成电路装置中适宜的一个实施例的元件布局图。该图结构虽然没有特别限制，但可以理解为在所谓母片方式的半导体集成电路中适宜的布局例子。该图中，为了容易进行理解，仅示出构成MOS晶体管的有源区的平面图形，金属布线层那样的布线层图形省略了图示。即使是这样的平面图形，从在应该可以得到MOS晶体管的电路特性方面产生支配性影响，而且对于可以得到金属布线那样的布线的电路特性的影响较小这样的事实出发，也应该能够很好地理解技术的本质。
半导体集成电路装置的基本器件构造本身由于与本发明没有直接的关系，因此不进行详细的说明，而如果概略地进行说明则如下。
即，使用由N型单晶硅构成的半导体基板，通过杂质选择导入技术在这样的半导体基板表面形成N型阱区以及P型阱区。在设置于半导体基板表面上的由氧化硅膜构成的所谓场绝缘膜上开设确定有源区的开孔，在这样的开孔中露出的N型阱区、P型阱区的表面用硅的热氧化法等形成栅极绝缘膜。在栅极绝缘膜上以及场绝缘膜上选择由多晶硅层构成的栅极电极层。通过把栅极电极层以及场绝缘膜作为实质上的杂质导入掩模进行P型杂质的导入，在N型阱区表面形成构成P沟道型MOS晶体管源极区、漏极区的P型半导体区。同样，通过把栅极电极层以及场绝缘膜作为实质上的杂质导入掩模进行N型杂质的导入，在P型阱区表面形成构成N沟道型MOS晶体管的源极区、漏极区的N型半导体区。对于这样基本器件构造，通过众所周知的布线层形成技术，绝缘层形成技术，形成所希望的布线层。
图22示出比较小的几乎方形的图形构成一个有源区。由这样比较小的几乎方形的图形，以及在其上面重叠那样描绘的分别意味着栅极电极层的相互平行的细长形的2个图形，构成1个单位区。例如，由添加了配置在图面右上端的符号PP、B、P的比较小的方形图形以及在其上面重叠那样描绘而且分别添加了符号Y0/、X0/的细长形的2个图形构成单位区。
从而，在一个有源区上，由2个平行的栅极电极层，以及对于这2个栅极电极层自对准地形成在有源区表面的源、漏用半导体区形成2个MOS晶体管。
图22中，如图示那样矩阵形地排列了多个用于N沟道型MOS晶体管的单位区，以及多个用于P沟道型MOS晶体管的单位区。图面上，在位于最上方的用于P沟道型MOS晶体管的4个单位区的列(以下称为第1区列)中，各单位区以相互相同的平面尺寸，相同的延长方向构成。位于该第1列下方的用于N沟道型MOS晶体管的4个单位区的列(以下称为第2区列)中的各单位区的相互之间也以相互相同的平面尺寸，相同的延长方向构成。设上述第1区列和上述第2区列用于构成图20那样的反相器以及与其耦合的开关MOS晶体管。
同样，第3区列和第4区列设用于构成X译码器单元，第5区列和第6区列设用于构成Y译码器单元。
从图22的分别各具有4个单位区构成的第1区列到第6区列的总体还作为基本重复单位。即，根据要得到的电路规模，沿着该图的轴方向相邻配置多个图22的基本重复单位。如果依据该结构，则不同的基本重复单位中的第1区列在布局上作为总体也构成一个列(也称为总体区列)，同样，第2列以后的各列也分别构成总体区列。
图22的布局以及上述那样的重复布局构成本发明的用于识别信息形成的适宜的例子。
通过不是图22的布局，而是把构成相同区列的多个单位区由构成其它电路的元件区等夹在中间进行配置，在以相互比较大的距离配置的情况下，将产生以下的难点。即，多个单位区强烈地受到基于半导体集电路装置的制造条件的变动那样的图形尺寸的微小变动或者图形畸变的微小变动产生的影响，产生相对大的图形上的差异。
通过安装半导体芯片在半导体芯片上加入的机械应力由于根据半导体芯片的部分而不同的可能性很大，因此在多个单位区之间也具有相互比较大的差异的可能性。通过在电路中流过电源电流所带来的动作温度的上升对于多个单位区的相互之间并不一致。栅极绝缘膜的厚度，或者导入杂质的微妙的浓度变化也具有通过多个单位区相互之间相对偏离而成为比较大的危险性。
在图22的布局的情况下，在相同的区列所具有的多个单位区配置成比较接近，并且以相互相同的尺寸，相同的方向构成，因此难以受到上述那样的相对的图形尺寸，图形畸变，机械应力，动作温度，膜厚，杂质浓度的影响。
所谓的相移掩模技术可以理解为在把构成半导体集成电路装置的电路元件、布线等在所谓的亚微米级上进行微细化方面是有效的技术。在这样的相移掩模技术中，也产生在使作为掩模的感光材料层感光时的光的相位差的微小变化，使得要得到的图形的左右形状的不同那样，在图形中有时带来非对称性或者畸变。图22那样的布局即使有这种图形畸变也能够充分减小多个单位区相互的电特性的偏差。
在以上观点中的结构上的差异的同时，半导体中的载流子迁移率的晶体取向依赖性的影响对于利用上述那样微特性的本发明也是不能够轻视的。在图22的布局的情况下，由于构成第1区列的多个栅极电极层的全部做成为相互相同的方向而且相同的图形，同样，构成第2区列的多个栅极电极层的全部也做成相互相同的方向而且相同的同形，因此这些属于第1区列的MOS晶体管相互之间，以及属于第2区列的MOS晶体管相互之间不会发生基于上述的晶体取向性的特性的差异。
这样，图22的布局从半导体集成电路装置的设计以及制造出发，可以考虑上述那样的微小的分散性或者特性的偏差显著地减小，可以考虑能够适当利用上述那样微小的分散性，这一点是可以理解的。
在需要更充分地排除根据图22的结构得到的MOS晶体管的电特性的偏差的情况下，能够设定用于消除由图22的多个基本重复单位构成的总体排列的端部效应的虚拟区。虚拟区是用于使上述总体排列的上述端部与所布局的上述总体排列的内部对等的结构，能够构成为至少具有上述基本重复单位中的端部的多个单位区。
在没有设定这种虚拟区的情况下，根据上述总体排列中的端部的外侧做成何种结构，有时这种端部的加工形状受到影响，另外在半导体基板及其表面的绝缘膜之间所带来的应力这样的在元件特性上带来影响的力的加入，有时使这样的端部与其以外的部分不同。这些也构成带来电特性偏差的主要因素。在设置上述那样的虚拟区的情况下，充分排除带来上述电特性偏差的主要原因。
虚拟区既可以做成作为电路不加以利用的区域，也可以做成不在意电特性的偏差而用于构成其它电路的结构。
图23示出与上述图22的等效电路图。在图22以及图23中，端子名以及元件号码相对应。其中对于译码器单元，配置在CMOS逻辑阈值检测电路的下方(也可以是上方)，除此以外由于没有特别的限制，因此没有示出详细情况。在把图22那样的基本重复单位平行配置的情况下，用元件形成的CMOS反相器电路能够使相邻接的相同电路和形状以及周围的环境一致。在门阵列方式以外的布局方式中，与此相同，可以布局基本重复单位使得CMOS反相器电路单元成为完全相同。在使用这样的门阵列构成电路的情况下，如果依据上述图16的实施例，则能够减轻电源电压变动的影响，使N沟道型MOSFET的阈值电压的分散性支配性地反映在逻辑阈值中。
图24示出把本发明适用在动态型RAM(随机存取存储器；以下简单地称为DRAM)时的一个实施例的框图。在该实施例中，从图20等所示的识别号码发生电路中省略了二进制计数器单元以及译码器单元。代替这些计数器单元以及译码器单元，把搭载该电路的DRAM的行地址信号以及列地址信号供给为在上述译码器单元中形成的信号X和Y，直接用作为CMOS反相器电路逻辑阈值判断电路的选择信号。对于DRAM设定识别号码的读出模式，由电路DFT生成起动信号，从外部供给用于上述读出的地址信号X和Y，代替存储器阵列的选择动作，通过输入输出电路和DQ管脚输出在识别号码发生电路中生成的识别号码。这种情况下，由于能够使地址信号X和Y的输入顺序任意，因此能够仅指定自对战部分的固定信息读出。或者，也可以把地址信号X和Y的输入顺序作为密码输入，使得能够输出仅是特定的部分与自对战相对应的固定信号或者识别信号。
该结构除去DRAM以外，还同样地能够适用于其它的静态型RAM或者闪速EPROM等那样的其它半导体存储装置，或者具有地址端子的CPU(微处理器)等那样的半导体集成电路装置。
图25是适用本发明的识别号码发生电路的半导体集成电路装置的一个实施例的概略结构图。在半导体集成电路装置中提供识别号码的目的在于在每一个LSI中添加固有的号码。添加的方法虽然有使用激光熔断器或者闪速存储器等，但是需要特别的工艺或者编程过程等。
在本实施例中，在芯片状态下由测试器读出本发明的识别号码发生电路发生的识别号码，在工作站与各种数据等相关联进行登录。各个LSI成为产品，搭载到个人计算机PC等电子设备上以后，从LSI读出识别号码。这时，所读出的识别号码即使是同一个LSI，但有时动作环境或者条件与登录时不同，不能够保证完全一致。但是，根据识别号码的差异程度，能够推定是相同还是不相同。
说明本发明中识别系统的判断算法。如已经说明的那样，本实施例中的识别号码是多个CMOS反相器电路的逻辑阈值的大小的顺序。把具有上述实施例那样的4个CMOS反相器电路的电路计数为1个单元。例如，4个CMOS反相器电路的逻辑阈值的顺序(排序的数量)是P4 4＝4！＝4×3×2×1＝24个。这里有2个单元时，该逻辑阈值如果完全随机地发散，则该2个单元的CMOS反相器电路为相同顺序的概率是大约4.2％(＝1-23/24)。
另外，在1个单元由8个CMOS反相器电路构成时，其排列的数量是8！＝40320个。有50个单元时，相同顺序的部分存在1组以上的概率是大约3％(＝1-(40320×40319×……×40271)/4032050)。
在1个单元16个CMOS反相器电路中，其组合是16！＝2.09E13个。这样16的排列是毫无道理的数量，当CMOS反相器电路的逻辑阈值随机地分散时，几乎不存在相同排列的部分。实际上，当有100万个单元时，相同顺序的单元存在1组以上的概率至少是5％以下(严密地计算由于位数多难以进行，因此根据其大致的运算)推断。即，200万个单位是1组。根据这样的计算，为完成实用的识别号码，考虑在1个单元中需要16个左右的CMOS反相器电路。由此以后，设以1个单元16个CMOS反相器电路为例进行说明。
如果如图7那样实现1个单元16个CMOS反相器电路，则循环比较结果，包括自对战在内是256个。另外以后把1个比较结果输出称为1比特。
图26是16个CMOS反相器电路的逻辑阈值按照VLTQ1>VLTQ2>…>VLTQ16连续地排列的最简单的例子。
图27是CMOS反相器电路的逻辑阈值随机时的例子。当第2级CMOS反相器电路的逻辑阈值比第1级高时作为“1”，低时作为“0”，另外自对战不确定作为“＊”。如在2个例子所知道的那样，与图26或者图27相对应的电路的OUT的比特图形按照CMOS反相器电路的逻辑阈值的排列方法变化为特有的图形。即，作为识别号码，可以把直接使用该输出的OUT的比特图形考虑为最简单的方式。该方法的识别号码信息的比特数，即数据量是256比特。
上述比特图形是所谓的对战结果表。另一方面，成为本发明基础的考虑方法是多个CMOS反相器电路的逻辑阈值的大小的顺序。如果从对战结果表仅取出大小顺序的信息，则可以认为能够使所处理的信息的数据量减少。
在图26以及图27的下侧以及右侧，示出纵向以及横向的“1”或者“0”的除去了自对战部分的总计数。例如如果光看图26以及图27的下侧的“1”的总计，则数字的大小与逻辑阈值的大小的顺序相对应。例如如果这是足球或者棒球这样的体育循环赛，则这与强队胜算多的道理相同。如果用CMOS反相器电路描述，则成为逻辑阈值越高“1”越多。
由于胜数或者“1”的总计数是与顺序等价的，因此在表示CMOS反相器电路的逻辑阈值的大小顺序方面，能够使用该“1”的总计数。当然使用“0”的总计数，使用横向的“1”或“0”的总计数基本上也不改变。如果使用该方法，则能够减少信息比特的数据量。各个CMOS反相器电路由于可以具有能够分别用从0到15的数表示的顺序，因此在二进制数下需要4比特的信息量。由于CMOS反相器电路是16个，因此需要总计64比特(＝4×16)。与前面的比较结果(对战结果)表相比较，能够从256比特向64比特减少四分之一的数据量。
这里，虽然是使用了1个单元16个CMOS反相器电路的结构，但是CMOS反相器电路的数量越多，效果越高。例如，在1个单元32个CMOS反相器电路的结构中，在比较结果中是1024比特，而在使用了顺序的情况下，是160比特(＝5×32)，成为6.5分之一。如果采用其它的叙述方法，则虽然比较结果增加到4倍(＝1024/256)，但是在使用了顺序的信息中抑制为2.5倍(＝160/64)。这时，具有作为识别系统所管理的数据量少，能够缩短匹配所花费的处理时间这样的优点。
图28以及图29中分别示出本发明的半导体集成电路装置的识别系统中的匹配算法的一个实施例的结构图。这里，说明使用了CMOS反相器电路的逻辑阈值的比较结果信息的方法，而使用逻辑阈值的大小顺序的方法的全部流程也相同。
图28中示出登录方法。
(1)从识别号码发生电路读出256比特的CMOS反相器电路的逻辑阈值的比较结果信息。
(2)把该信息登录到识别号码管理帐簿，为了与保存了测定数据等信息的数据库相关联，设置管理号码。
(3)把登录数增加1。这里，新登录的识别号码以始终与已经登录完毕的不重复为前提，添加在新登录时确认与已经登录完毕的号码的重复，发生某些警告的顺序也是有效的。
图29示出匹配方法。在本系统中，特征在于允许由登录时和匹配时的环境或者条件的差异产生的识别号码的变动。
(1)从识别号码发生电路读出256比特的CMOS反相器电路的逻辑阈值的比较结果信息。把其称为被识别号码。
(2)从管理帐簿顺序读出登录识别号码。
(3)把登录识别号码与被识别号码进行比较。有关比较方法在后面叙述。
(4)把登录识别号码与被识别号码的比较结果差异小的作为一致候选。通过反复进行(2)～(4)，最终在全部的登录识别号码中差异最小的成为相同的最有力候选。
图30示出图29的比较方法的一个例子的说明图。被识别号码是取出并显示作为256比特的CMOS反相器电路的逻辑阈值的比较结果输出的一部分的24比特。识别号码1～5是登录识别号码。其中的网格部分是与被识别号码的比特不同的部分。右端示出不一致比特数的总计。
使用图8说明如下，识别号码发生电路的“0”，“1”输出图形由于在每一个单元中是特有的，因此能够判断是从相同的单元输出的识别号码，还是构成图形的比特数的一致的比例。这里的识别号码只不过是为了进行说明的例子，识别号码5的不一致比特数是1，除此以外从5到17显然识别号码5的一致率非常高。由此能够把识别号码5作为最有力候选。
图31以及图32中，示出使用了CMOS反相器电路的逻辑阈值的顺序时的识别号码的比较方法的一个例子。图31以一览表的形式示出，图32以曲线的形式示出。为了使说明简单，这里，被识别号码的元件的顺序，即CMOS反相器电路的逻辑阈值的排列方法采用与元件号码相同的顺序。只是识别号码1代替了元件号码8和9，其余的一致。与被识别号码相比较，两者顺序的距离的绝对值的总计是2。识别号码2的顺序是随机的，顺序的距离的总计是66，平均是4.13。该顺序的距离的总计的期望值在理论上是85，平均值是5.3，因此顺序的距离的总计是2，平均是0.125的识别号码1可以说极有可能是相同的。即，在本方式中，由于允许登录时和匹配时的环境或者条件的差异引起的识别号码的变动，因此把被识别号码与登录完毕的识别号码的偏移的总计最小的作为一致的候选。
图31以及图32中的识别号码3与元件号码1的顺序偏离5个阶跃。元件号码2～6偏离1个阶跃，其余偏离0。顺序距离的总计以及平均分别是10和0.625。如果仅观看该值，则由于是比期望值充分低的值，因此成为一致候选的可能性高。但是，要考虑到在元件号码1中顺序偏离5个阶跃是难以产生的现象。假设这里在具有与识别号码3相同，或者仅示出大的顺序距离的号码的情况下，为了进一步识别正确的相同性，把各个元件的顺序距离的最大间隔差增加到判断的元件中是有效的。作为具体的判断基准的例子，在「顺序距离的总计是16以下」这样的基准上添加「各个元件的顺序距离是2以下」。实际的判断基准在每个识别号码发生电路的特性或者所应用的系统中不同。
图31、图32例示用于识别号码的元件的数量，即CMOS反相器电路数是16的情况。在为了满足更高的识别能力等的情况下，有时希望增大用于识别号码的元件数。为此，例如图20所示的把结构扩展的方法成为最简单的方法之一。图20的结构中的元件数增大能够通过与该数量相对应的CMOS反相器以及开关MOSFET的设定，与该数量相对应的计数器比特数的设定以及译码器的设定进行。作为元件数增大的其它的方法，例如能够采取把16个CMOS反相器电路为主构成的多个识别号码发生电路配置在同一个半导体集成电路装置内的方法。
半导体集成电路装置LSI在从前面的工艺制造出以后，在晶片状态下的探头检查或者在组装到封装中的状态下的挑选测试等中检测不良状况。在混载了存储器或者比较大规模的存储器的逻辑LSI等中，采用把在探头检查时检测出的不良存储器单元置换预先准备的存储器单元的所谓冗余救济技术。伴随着近年来的半导体加工技术的微细化或者高速化、高性能化，能够在最终挑选工艺中大量地检测出产品的不良状况。而且半导体集成电路装置LSI正在逐步大规模化，在这样的制造工艺以后发现不良状况将带来成本的增加，这将是一个问题。
因此，希望再次救济在组装后的产品中选择出的不良要求很高。例如以存储器单元为例，在老化工艺等中收集不良的芯片，用其余的预备存储器单元再次救济包含在不良芯片中的恶化比特。
如果具体地研究该再救济技术，则能够考虑在救济技术中以下2个代表性的方法。第1方法是在各个LSI上添加独立的号码，在所有的每个存储器芯片中管理探针检查工艺中的救济信息。在进行再救济时，从存储器芯片取出芯片的号码，从管理计算机抽取出在探针检查工艺中采取的救济信息，根据该信息分配未使用的存储器单元进行再救济。第2种方式是在每次进行再救济时从存储器芯片取出最初的救济信息的方式。这是使用了被称为所谓的地址滚动调用的技术。
为适用这些再救济技术，需要以下的技术。在第1方式中，需要在各个存储器芯片上添加独立的号码。在探针检查以后进行的救济时，通过把识别号码编程能够实现这一点。另外，第1以及第2方式都需要把在再救济时能够进行编程的元件安装在内部。作为能够进行编程的元件，当前可以考虑通过电流熔断多晶硅的方式，用高电场破坏绝缘膜的方式，使用FLASH存储器的方式等，而每一种都需要考虑增加工艺，编程元件的可靠性，增加周边电路等副作用。
上述的方式每一种都在本体LSI内搭载某些编程软件。本发明者们从其它的角度讨论了把两者分为单独芯片的第3方式。该第3方式的特征在于在编程专用芯片中，能够使用适于其程序的专用工艺。在该第3方式中也存在以下的问题。
第一是如何使本体LSI与编程专用芯片相对应。以多芯片模块为例考虑该问题的解决方法。在多芯片模块的情况下，最终2个芯片在模块基板上构成1个半导体集成电路装置。但是各个芯片在组装到模块之前，必须严密地管理其组合。构筑实现这一点的LSI生产线并不容易。因此，可以考虑在本体LSI上添加识别号码，在安装到模块基板上的状态下读出本体LSI的识别号码，在编程专用芯片上把与其本体LSI相对应的信息进行编程的方法。
作为编程方法，例如用激光照射装置切断的技术使用的情况下，这样的激光照射划片装置虽然能够切断晶片状态的芯片的熔断丝，但是难以切断封装或者模块上的芯片。这是因为封装或者模块上的芯片的熔断丝坐标与激光束的调直在技术上很困难，即使假设能够做到，但由于在每个芯片中需要调直因此生产率极低。在激光照射之前怎样读出本体LSI的识别信息原本就是问题。因此，编程专用芯片限于能够进行本体LSI的识别号码的读出，以及在同一个装置上能够连续地执行程序的电编程方式。
由此，上述第3方法的现实的形式是「把添加了识别号码的本体LSI和具有电编程元件的编程专用芯片安装在多芯片模块上进行编程」。但是，该第3方式也在若干个制约的基础上成立，在LSI的生产活动中，不一定限于例如在成本或者可靠性的方面是最佳的。
其制约之一是以使用多芯片模块为前提。而如果不使用多芯片模块，例如采取直接在面板上组装2个芯片的方法是不现实的。
作为第二个制约，是在编程专用芯片中使用的编程元件上，必须使用能够电编程的，例如多晶硅熔断丝或者FLASH存储器，FRAM等工艺。这些元件的每一种都需要特殊的工艺，在周边电路的规模大，另外在可靠性方面也存在问题。作为这些问题少而且比较廉价的方式，有使用激光划片金属熔断丝的编程方式，而如上述那样，不能够说与该第3方式相一致。
第3个问题是本体LSI的识别号码的编程(刻印)。在该编程中，需要激光熔断丝或者编程元件。但是，尽管把编程专用芯片做成其它的芯片，但如果在本体LSI上也添加同样的工艺，则将减少本体LSI成本较低的优点。因此，为了解决这些问题，使用了CMOS反相器电路的逻辑阈值分散性的识别号码发生电路是极其有益的。
图33中示出使用了本发明的半导体集成电路装置的一个实施例的结构图。首先进行本体LSI的探针检查。这时，例如当在搭载于LSI上的存储器单元存在不良时，生成用于把不良存储器单元置换为备用存储器单元的救济信息。虽然在通常的通用存储器等中，以后进行激光救济等，但在本实施例的半导体集成电路装置中，直接划片安装本体LSI。进而以后，把在老化、挑选等工艺中检测出的不良信息添加到探针检查时的救济信息中。最终救济信息写入到编程专用芯片中。本体LSI和编程专用芯片组合成多芯片模块使用。
图34示出使用了本发明的上述多芯片模块的一个实施例的框图。本体LSI和编程专用芯片通过数据交换控制电路与时钟同步，串行传输数据。即，在本体LSI的识别号码发生电路中生成的识别号码通过数据交换控制电路传送到编程专用芯片。
在编程专用芯片中，与1个单元部分相对应的多个登录号码(识别号码)与其缺陷救济信息一对一地相互对应，保存为编程数据。编程专用芯片把从上述本体LSI经过上述数据交换控制电路传送来的识别号码经过计数器登录到被识别号码寄存器中。
匹配电路比较这样的被识别号码与编程数据中的登录识别号码信息进行匹配。该匹配动作根据上述图30至图31所示的算法，允许由登录时和匹配时的环境或者条件的差异产生的识别号码的变动的同时进行判断。如果检测出一致候选号码，则把编程数据中的寄存器数据读出到数据读出电路中。而且，经过数据交换控制电路与上述识别号码相反，从编程专用芯片向本体LSI传送救济信息。该救济信息进行串行/并行变换后，保持在数据寄存器中，在缺陷救济中使用。
编程专用芯片由于具有与1个单元相对应的多个芯片的缺陷救济信息，因此对于1个单元部分的多个本体LSI，形成一种编程专用芯片，共同组合起来使用。从而，不需要使本体LSI与编程专用芯片一对一地对应进行制造、管理以及安装。
图35示出编程专用芯片的一个实施例的框图。编程专用芯片没有特别限制，由识别号码译码电路，匹配电路以及编程数据和数据读出电路等构成。登录识别号码，寄存器数据通过由激光照射进行的选择性的切断进行登录。
在匹配电路中，与上述图30或者图31的判断算法相对应，从使用减法器的减法运算结果的绝对值在比较器1中与上限值进行比较，进行乖离检测。在比较器2中以顺序被置换的最小累加距离为基准，与从上述累加器输出的累加距离进行比较，与上述乖离检测信号一起，由判断电路从1～N输出1个一致候选号码。根据该一致候选号码选择寄存器数据，传送到数据读出电路。上述数据读出电路具有ECC功能(纠错功能)。由此能够提高数据的可靠性。
图36示出搭载了本发明的识别号码发生电路的半导体集成电路装置的被称为所谓后工艺的一个实施例的制造工艺(1)至(13)的结构图。本实施例中，前提是本体LSI作为混载了DRAM和SRAM的大规模系统LSI，编程专用芯片使用激光划片金属熔断丝。以下使用图36说明制造工艺的流程。
(1)用探针测试机测试本体LSI。与DRAM或者SRAM的不良存储器单元救济信息，内部电源电路微调设定值，延迟电路设定值等一起，把LSI内的识别信号传送到主计算机。主计算机与传送来的信息或者其它的制造管理信息连接，保存在数据库中。
(2)划片本体LSI晶片。
(3)仅把本体LSI临时安装在多芯片模块基板上。在本图中，本体LSI是1个，而也可以是多个。
(4)由挑选测试机从本体LSI读出识别号码，传送到主计算机。主计算机从识别号码识别本体LSI，把在各个本体LSI中所需要的信息返送到测试机。所谓所需要的信息，是上述的不良存储器单元救济信息，或者本体ISI识别信息等由主计算机在数据库中管理的信息。把这些信息称为本体LSI寄存器信息。挑选测试机例如如果是不良存储器单元救济信息，则把本体LSI寄存器信息保存在本体LSI内的救济电路的救济地址寄存器中，如果是内部电源电路设定微调值，则保存在内部电路内的微调值设定寄存器中。
挑选测试机在本机LSI寄存器信息设定后，进行在探针测试机中不能够进行的高速动作测试等。进而，对于新成为不良的部分，把其不良信息传送到主计算机。主计算机把传送来的不良信息与提取的信息进行分析，确定是否能够进行再救济或者调整后再次保存到数据库中。
(5)在编程专用芯片中，把在本体LSI中所需要的寄存器信息进行编程。进而如果需要的话，进行制造管理信息，或者顾客信息，密码，功能信息等的编程。编程专用芯片能够在1个芯片中保存多个本体LSI的信息。例如，如果具有100个本体LSI部分的容量，则激光划片装置从主计算机接受100个本体LSI部分的识别号码和寄存器信息，根据接收的信息，在100个编程专用芯片中把全部相同的100个本体LSI部分的寄存器信息编程。
在这里，估计编程专用芯片的熔断丝切断时间。例如，如果每一个本体LSI的编程比特数是1000比特，在1个编程专用芯片中能够保存(登录)100个本体LSI部分，则1个编程专用芯片搭载10万条(1000×100)熔断丝。最新激光划片装置的能力由于是每秒5000个脉冲以上，因此用大约20秒能够切断10万条即1个编程专用芯片。在100个芯片中，是2000秒(33分钟)。另外，编程专用芯片的面积如果把1个熔断丝的大小做成15平方微米，则仅是熔丝部分就是1.5平方毫米，如果包括周边电路或者焊盘则是大约3平方毫米。
(6)为了去除激光划片不良芯片，进行探针检查。另外在本工艺之前，还添加粘接保护芯片的保护膜的工艺。检查数据图形从主计算机接收。这里，由于有时发生激光划片不良芯片，因此上述工艺(5)中编程了的芯片数多于100个。该数字根据成品率的情况调整。这里，在编程专用芯片比本体LSI少而不充分的情况下，回收多余的本体LSI，混成到其它的组中。反之，在编程专用芯片多的情况下废弃。总之虽然有些损失，但是与废弃贵重的本体LSI相比还是经济的。
(7)把编程专用芯片进行微调。被微调了的芯片拾取在工艺(6)中进行了相同编程的100个和多余部分，汇集成与本体LSI相对应的组(批量)。
(8)把编程专用芯片安装到多芯片模块封装中。这时，必须安装在上述工艺(4)和(6)中建立了对应关系的组。但是，由于各个本体LSI与编程专用芯片不需要一对一对应，因此与以往的组装工艺相比就不需要变更大幅度的工艺。另外，在本实施例中，在该组装工艺中为了后面的分离工艺(10)，不进行完全的密封或者封盖，但是并不一定限于该方法。
(9)最终挑选测试完成的多芯片模块。在编程专用芯片中，在上述实施例中收集(登录)了100个芯片部分的救济信息。在着手基板上的本体LSI时，在本体LSI与编程专用芯片之间进行数据交换。具体地讲，从本体LSI向编程专用芯片传送识别号码，编程专用芯片把传送来的识别号码与登录了的识别号码进行比较，识别安装在模块中的本体LSI，向本体LSI传送救济信息等必要的寄存器信息。本体LSI根据传送来的寄存器信息进行内部的初始设定。然后，进行最终测试。合格的部分传送到下一个密封工艺，不合格的部分传送到分离工艺，同时，不良信息发送到主计算机，分析是否能够再生。
(10)在最终测试中合格的模块进行密封或者封盖后出厂。
(11)不合格品中可再生品分离编程专用芯片。
(12)回收可再生品，汇集成新的数量单位。
(13)把回收了的可再生品再次进行挑选测试。这时，从本体LSI读出识别号码，从主计算机取出与其相对应的过去的探针测试信息，挑选测试信息，最终挑选测试信息等。另外虽然没有图示，但是对于该新的可再生品，与非再生品相同，生成编程专用芯片，进行同样的工艺。作为编程专用芯片，还能够置换为可以进行电编程的元件的芯片。这种情况下能够减少工艺数。
图37示出把搭载了本发明的识别号码发生电路的半导体集中电路装置安装到电路安装基板上时的一个实施例的制造工艺(1)～
(15)的结构图。
(1)通过探针测试机把本体LSI进行测试。与DRAM或者SRAM的不良存储器单元救济信息，内部电源电路微调设定值，延迟电路设定值等一起，把LSI内的识别号码传送到主计算机。主计算机把传送来的信息或者其它的制造管理信息等相联合保存在数据库中。
(2)划片本体LSI芯片。
(3)把本体LSI组装到封装中。
(4)与图36的工艺(4)相同。
(5)与图36的工艺(5)相同。
(6)划片编程专用芯片。被划片了的芯片与图36的实施例相同，汇集成与本体LSI相对应的组(批量)。
(7)与图36的工艺(7)相同。
(8)把本体LSI和编程专用芯片安装到电路安装板上。这时，必须组装在上述工艺(4)和(6)中建立了对应关系的组。但是，由于各个本体LSI与编程专用芯片并不需要一对一对应，因此与以往的组装工艺相比较不需要变更大幅度的工艺。
(9)把完成了的母板进行测试安装使用。在着手母板上的本体LSI时，在本体LSI与编程专用芯片之间进行数据交换。在确认出伴随着本体LSI或者编程专用芯片以及母板安装的不理想状况的部分，传送到分离工艺的同时，不良信息传送到主计算机，分析是否能够再生。
(10)测试合格的母板出厂。
(11)不合格品中可再生的母板分离编程专用芯片。
(12)回收可再生母板，汇集成新的数量单位。
(13)制作对于回收的可再生母板编程专用芯片。这次的寄存器信息是在前一次的寄存器信息上添加了安装测试结果的结果。
(14)回收了的母板再次返回到安装工艺，与在上述工艺(13)中制作的编程专用芯片一起安装到1个安装母板上，以后进行同样的工艺。
(15)与图36的工艺(13)相同。
另外，这里所示的实施例不过是一个实施例，根据所使用的产品或者已经存在的生产线的形态发生变化。
图38示出搭载了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的制造工艺(1)至(11)号的结构图。
(1)通过探针测试机把本体LSI进行测试。与DRAM或者SRAM的不良存储器单元救济信息，内部电源电路微调设定值，延迟电路设定值等一起，把LSI内的识别号码传送到主计算机。主计算机把传送来的信息或者其它的制造管理信息等相联合保存在数据库中。
(2)划片本体LSI晶片，挑选可救济的芯片。
(3)临时把本体LSI安装到小型母板上。
(4)在安装并检查了不良等以后，进行老化。这时，从小型母板上的芯片读出识别号码，从主计算机取出与各个芯片相对应的救济数据，保存在小型母板上的芯片中。
(5)进行由测试机实施的挑选。
(6)从小型母板分离本体LSI。
(7)出厂本体LSI。
(8)由顾客与本体LSI一起把编程器件安装到电路安装板上。
(9)从本体LSI取出识别号码。
(10)通过通信线路访问厂家一侧的主计算机，接收与上述所安装的本体LSI相对应的数据，传送到上述编程器件，保存数据。也可以不使用通信线路，例如使用CDROM那样电子媒体进行分配。
(11)由测试机选择最终母板。
在以上的各个实施例的半导体集成电路装置的制造方法中，
[1]本体LSI与编程专用芯片的组合由于是登录在编程专用芯片中的本体LSI数，因此不需要一对一的管理，在提高生产性的同时能够减少已经存在的生产设备的变更。
[2]在编程专用芯片中能够使用激光划片熔断丝。金属熔断丝的对于其它可编程元件的长处是对于标准CMOS工艺，变更小，与本体LSI的标准相吻合的布局变更容易，不依赖于工艺的第几代等。来自标准工艺的变更点是最终布线层形成和钝化工艺。
[3]本体LSI寄存器由于可以是闩锁电路，因此面积小，减小本体LSI的芯片尺寸。
[4]如果在本体LSI上搭载芯片识别号码发生电路，则不需要在本体芯片上添加可编程元件工艺。
[5]能够进行编程专用芯片的置换(检修)。在模块或者母板上安装了以后当本体LSI中发生了修正或者问题时，通过交换变更了编程内容的芯片能够与此相对应。
[6]通过利用网络实现以主计算机为中心的信息交换，能够使用远方场所的制造厂，能够进行经济的生产活动。
图40是把CMOS反相器的逻辑阈值的分散性应用在随机数发生器中的实施例。作为更具体的实施例，使用图39那样的面向特殊用途的LSI进行说明。该LSI用于玩具用机器人的控制。当前市场销售的玩具用机器人特别是玩赏用饲养机器人等在工厂出厂时，具有同一的性格。但是，为了使其与实际的生物或动物相似，例如，通过使其具有雄或雌这样的性别，个性，运动能力这样的先天或者遗传的特征，对于拥有该玩具的购买者，能够使其进一步怀有对于动物的强烈感情。
图40中，是不把先天的特征进行编程，在制造LSI时用于使其具有专用LSI的最简单的电路。这是以二进制数输出4比特的随机数的电路，在每一个LSI中随机地发生各比特的输出值。例如，D0决定雄或雌。D1决定个性，D2和D3分4个阶段决定对于饲养员的依赖性。另外，D0和D1，D2和D3中示出2种电路方式，而基本上取出2个CMOS反相器电路的逻辑阈值的差异这一点并没有改变。
通过使机器人具有这样先天的个性这一点用其它方法也是可能的。例如可以通过把制造程序的内容的参数一个个进行变更。但是，不能够否认这是由制造厂编序，即，是由人制作的这样的感觉。如果依据本实施例中所示的方法，则感觉到每个个性不能够由制造厂控制这样的所谓「天意」，提高了作为商品的价值。
图41示出以减轻企业之间的电子部件调配市场中的不正当行为或者各种麻烦为目的的本发明的芯片识别号码发生电路的利用例的其它结构图。
在从工厂出品的半导体LSI中，装入了上述那样的芯片识别号码发生电路。工厂即厂家提取产品的全部的芯片识别号码。芯片识别号码由于是随机的，因此与管理上良好的LSI管理号码相对应。进而，与各种管理信息，例如生产线名或者制造日期等相关联。
如图41的(1)那样，在直接交纳到顾客A的情况下，把捆扎产品的单元(箱子等)号码或者顾客号码等帐票数据等信息添加到数据库的管理信息中。得到了产品的顾客A在进行收货检查时，从全部LSI或者抽取出的LSI中读出识别号码。然后顾客A例如通过互联网等网络访问厂家的数据库。从数据库取出包含在出厂的单元中的LSI的芯片识别号码，与从出厂的LSI读出的识别号码相比较。如果识别号码之间一致，则能够确认产品的交纳是正确的。这种方法无论是通用品还是定做品都能够进行，特别是在定做品的情况下更有效。
图41中假设中间商(P发商)介入的情况。工厂出厂时与上述相同。得到了产品的一次中间商通常并不开包，但是在厂家的服务器中查询单元号码，同时，登录下一个接收产品方的信息等。进而，二次、三次的中间商也相同。最终顾客与上述(1)相同，从LSI读出得到的LSI的识别号码，在厂家的数据库中进行查询。通过构成以上的系统能够期待以下的结果。
[1]能够防止收纳产品的错误。
[2]能够防止中间商替换旧产品的不良行为。
[3]能够防止再次销售返回产品的不良成品以及旧产品。
[4]能够确认流通路径。
图42中示出本发明的半导体集成电路装置的又一个实施例的模式平面图。该图是去除了半导体装置的树脂密封体的上部分的状态的模式平面图，适用在称为MCP(多芯片封装)型的半导体装置中。在该实施例的MCP型半导体装置中，叠层2个半导体芯片组装在一个封装中。其中，半导体集成电路装置10作为基础芯片，作为图33、图34等的本体LSI。而且，搭载在其上面的半导体芯片20作为上述编程专用芯片。本实施例的QEP型半导体装置30A上下叠层2个半导体芯片(本体LSI10，编程专用芯片)，成为用1个树脂密封体17密封了这2个半导体芯片的结构。
以不同的平面尺寸(外形尺寸)形成本体LSI10以及编程专用芯片20，以方形形成各个平面形状。在本实施形态中，本体LSI10的平面形状例如用4.05[mm]×4.15[mm]的长方形形成，编程专用芯片20的平面形状例如用1.99[mm]×1.23[mm]的长方形形成。
本体LSI10以及编程专用芯片20例如成为具有由单晶硅构成的半导体基板，在该半导体基板的电路形成面上重叠了多层绝缘层、布线层的每一个多层布线层，覆盖该多层布线层而形成的表面保护层(最终保护膜)的结构。
在本体LSI10的相互相对的电路形成面(一个主面)10A以及背面(另一个主面)中的电路形成面10A上，形成多个键合焊盘11。该多个键合焊盘11形成在本体LSI10的多层布线层中的最上层的布线层上。最上层的布线层由形成在其上层的表面保护膜覆盖，在该表面保护膜上形成露出键合焊盘11的表面的焊接开口。
在编程专用芯片20的相互相对的电路形成面(一个主面)20A以及背面(另一个主面)中的电路形成面20A上，形成多个键合焊盘21。该多个键合焊盘21形成在编程专用芯片20的多层布线层中的最上层的布线层上。最上层的布线层由形成在其上层的表面保护膜覆盖，在该表面保护膜上形成露出键合焊盘21的表面的焊接开口。
本体LSI10的键合焊盘11以及编程专用芯片20的键合焊盘21的平面形状例如以65[μm]×65[μm]的正方形形成。
本体LSI10的多个键合焊盘11沿着本体LSI10的4条边(相互相对的2条长边(10A1，10A2)以及相互相对的2条短边(10A3，10A4))排列。编程专用芯片20的多个键合焊盘21沿着EEPROM用芯片20的4条边(相互相对的2条短边(20A1，20A2)以及相互相对的2条长边(20A3，20A4))排列。
编程专用芯片20在编程专用芯片20的作为另一个主面的背面与本体LSI10的电路形成面10A相对的状态下配置在本体LSI10的电路形成面10A上，经过粘接层15，粘接固定的本体LSI10的电路形成面10A上。在本实施形态中，作为粘接层15，例如使用聚酰亚胺族的粘接用树脂薄膜。
本体LSI10在其背面与管芯垫相对的状态下，经过粘接层粘接固定在管芯垫上。在管芯垫上的4条悬挂引线6构成一体，由这些管芯垫5以及4条悬挂引线6构成支撑体。
以正方形形状形成树脂密封体17的平面形状。在本实施形态中，树脂密封体17的平面形状例如以10[mm]×10[mm]的正方形形成。树脂密封体17为了谋求降低应力，例如用添加了酚醛硬化剂、硅橡胶以及填料等的环氧系列的树脂形成。在该树脂密封体17的形成中，使用适于大量生产的传递模塑法。传递模塑法是使用具备了罐，浇口、流入门以及腔室等的成型模具，从罐通过浇口以及流入门在腔室的内部注入树脂形成树脂密封体的方法。
在本体LSI10的周围，配置沿着树脂密封体17的各条边排列的多条引线。多条引线2的每一条成为具有内部引线部分(内引线)以及与该内部引线部分一体形成的外部引线部分(外引线)的结构。各引线2内部引线部分位于树脂密封体17的内部，外部引线部分位于树脂密封体17的外部。即，多条引线2遍及树脂密封体17的内外延伸。各引线2的外部引线部分以作为面安装型引线形状之一的例如海鸥翅型引线形状弯曲成形。
在本实施例中，在本体LSI10中具备如上述那样按照CMOS反相器电路的逻辑阈值的大小关系生成的识别号码发生电路。在使用了这样的CMOS反相器电路的情况下，需要在本体LSI中供给动作电压，输入使识别号码发生电路进行动作那样控制信号。为此，虽然是简单的结构，但是需要特别的电源供给装置和信号读出装置。
当半导体集成电路装置处于流通过程时，经常产生希望了解其识别号码的时刻，在这样的环境下，要考虑到不能够供给动作电压的情况。本申请的发明思想是在半导体集成电路装置的制造工艺的过程中判断与由相同形态的多个识别元件的工艺分散性相对应的物理量的大小关系。在半导体集成电路装置中，具有多条引线，用冲压形成其引线宽度d使得成为一致。
但是，多条引线的宽度d1，d2等将产生工艺分散性。因此，用光学装置测定多条引线的引线宽度d1、d2等，通过进行其大小比较，与上述CMOS反相器电路的逻辑阈值相同，在利用了工艺分散性的识别号码的生成中加以利用。在该结构中，由测定装置测定多数引线的引线宽度，通过判断其大小关系，能够在上述相同的半导体集成电路装置中判断固有的识别号码。
即，在半导体集成电路装置的出厂之前，如上述那样，在决定16条引线时，测定其引线的宽度，或者引线之间的间距等，把其信息和大小关系数据库化进行保持。在测定引线宽度间距的情况下，希望在引线2从封装17突出的部分中进行。由于该测定由光学装置以短时间进行，因此在出厂时的识别号码的判断方面几乎不需要什么时间。
既可以在没有搭载CMOS电路的半导体集成电路装置中利用，也可以在CMOS电路的半导体集成电路装置中，与上述CMOS反相器电路的电识别号码相组合使用。综合判断这2种物理量的分散性能够更可靠地进行识别号码的判断。
图43示出本发明的识别号码发生电路的又一个实施例的基本电路图。在上述实施例中，是根据图7所代表的电路，把多个CMOS反相器电路的分散性的逻辑阈值的顺序作为识别号码。与此不同，在本实施例中，把2个CMOS反相器电路INV1和INV2的逻辑阈值的比较结果作为识别号码的1个比特。这种考虑也能够利用在上述图40的实施例中。
在本实施例中，按照以下那样进行2个CMOS反相器电路INV1与INV2逻辑阈值的比较。在反相器电路INV1的输入端子与输出端子之间设置短路用的N沟道型MOSFETQ1。虽然没有特别限制，但是在该CMOS反相器电路INV1的输入端子与电源电压VDD之间，设置P沟道型MOSFETQ1。在这些MOSFETQ1和Q2的栅极上供给识别号码电路允许信号EN。
上述反相器电路INV1的输出端子连接到上述反相器电路INV2的输入端子上。该反相器电路INV2的输出端子由相同的CMOS反相器电路INV3至INV5的串联电路构成的放大电路二值化后，从输出端子OUT形成识别号码输出。
当识别号码电路允许信号EN是低电平时，电路是非激活状态，MOSFETQ1成为导通状态，在CMOS反相器电路INV1的输入端子上供给与电源电压VDD相对应的高电平。这时，MOSFETQ2成为关断状态，反相器电路INV1的输出信号成为低电平，以下，由反相器电路序列INV2～INV5，像高电平，低电平，……那样顺序地传递反相信号。
构成CMOS反相器电路的MOSFET根据其栅极偏置电压的加入状态，具有其特性不希望地发生变化的可能性。P沟道型MOSFET和N沟道型MOSFET中，还有在对于图19的说明中已介绍过的，另外在图44中也说明过的那样的NBTI现象产生的影响，P沟道型MOSFET产生比较大的特性变动的可能性高。
图43的识别号码电路的非激活状态时，成为导通状态的上拉动作的MOSFETQ1起到防止初级CMOS反相器电路的穿通电流的作用，同时，通过把这样的初级CMOS反相器电路中的P沟道型MOSFET的栅极电位维持为其源极电位，即电源电位水平的高电位，具有充分地抑制这样的P沟道型MOSFET的特性变动的作用。
当识别号码电路激活时，即当生成识别号码时，上述信号EN成为高电平。由此，CMOS反相器电路INV1由MOSFETQ2把其输入与输出短路，生成与其逻辑阈值电压相对应的电压。与CMOS反相器电路INV1的逻辑阈值电压相对应的电压供给到CMOS反相器电路2的输入端子。CMOS反相器电路INV2把自身的逻辑阈值电压与对应于上述CMOS反相器电路INV1的逻辑阈值电压的电压进行比较。
当上述反相器电路INV1的逻辑阈值比CMOS反相器电路INV2的逻辑阈值低时，其输出电位成为高于反相器电路INV2的逻辑阈值电压。接着，由反相器电路INV3，INV4，INV5放大上述CMOS反相器电路INV2的输出信号，节点N5的电位接近VSS。与上述相反，当反相器电路INV1的逻辑阈值比反相器电路INV2的逻辑阈值高时，其输出电位成为低于反相器电路INV2的逻辑阈值电压。接着，由反相器电路INV3，INV4，INV5放大上述CMOS反相器电路INV2的输出信号，节点N5的电位接近VDD。
图44示出本发明的识别号码发生电路的又一个实施例的电路图。在该图中由于在动作方面具有特征，因此为了说明其特征，把与动作状态1和动作状态2相对应的2个电路组合起来显示。
如在上述图43中说明过的实施例那样，根据2个CMOS反相器电路INV1，INV2的逻辑阈值差得到识别信息，重要的是即使在其差很小时也能够保证输出信号的再现性。特别是，P沟道型MOSFET的阈值电压(不是CMOS反相器电路的逻辑阈值)需要考虑在近年来的器件中根据成为显著的NBTI现象发生变动这一点。即，在根据所谓的NBTI现象，上述2个CMOS反相器电路中一方的CMOS反相器电路的P沟道型MOSFET的阈值电压变动，这样的CMOS反相器电路的逻辑阈值也受到影响，上述2个CMOS反相器电路的逻辑阈值差翻转，由此将产生所生成的识别信息的可靠性降低这样的问题。
在本实施例中，为了保证这样的识别号码的再现性以及为了提高随时间变化的承受性，添加了闩锁和反馈路径。即，构成上述那样的放大电路的CMOS反相器电路INV5的输出信号经过开关SW1传送到构成闩锁电路的输入一侧的CMOS反相器电路INV6的输入端。该反相器电路INV6的输出信号传送到CMOS反相器电路INV7的输入端，这样的反相器电路INV7的输出信号经过开关SW2反馈到上述反相器电路6的输入端。另外，上述反相器电路INV7的输出信号经过开关SW3反馈到上述反相器电路INV1的输入端。
图44的动作状态1示出生成识别信息的动作，开关SW0成为导通状态，把CMOS反相器电路1的输入和输出短路，在输出节点N1中生成与逻辑阈值电压相对应的电压。如上所述，通过把与上述CMOS反相器电路1的逻辑阈值相对应的电压输入到CMOS反相器电路2，在CMOS反相器电路2的输出节点N2，可以得到与上述逻辑阈值电压的差相对应的电压，由构成放大电路的CMOS反相器电路3～5进行放大。
当反相器电路INV1的逻辑阈值比反相器电路INV2的逻辑阈值低时，节点N2的电位高于INV2的逻辑阈值电压。接着，由反相器电路INV3，INV4，INV5放大INV2的电位与逻辑阈值的差，节点N5的电位接近VSS。这时，闩锁电路的开关SW1成为导通状态，开关SW2成为关断状态，经过上述导通状态的开关SW1传送放大信号，反相器电路INV6的输入节点N6，反相器电路INV6的输出节点N7，反相器电路INV7的输出节点N8的电位分别成为VSS，VDD，VSS。
图44的动作状态2示出反馈动作，闩锁电路的开关SW1成为关断状态，开关SW2成为导通状态，保持上述状态。开关SW0成为关断状态，开关SW3成为导通状态，节点N8的保持电压反馈到CMOS反相器电路INV1的输入端。
由此，反相器电路INV1的栅极输入成为节点N8即VSS电位。另外，INV2的栅极输入成为VDD。即，反相器电路1的P沟道型MOSFET的栅极电位是VSS。这一点对于该P沟道型MOSFET，是使NBTI加速的条件，如果长时间保持该状态，则该MOSFET的阈值(不是逻辑阈值)电压成为逐渐升高的倾向。虽然不能够确保升高，但至少不是降低的条件。如果反相器电路INV1的P沟道型MOSFET的阈值电压升高那样变动，则根据与N沟道型MOSFET的关系，反相器电路INV1的逻辑阈值电压相对降低。
另一方面，如果对于反相器电路2的P沟道型MOSFET进行观察，则栅极电位是VDD，由于这是难以引起NBTI加速的条件，因此反相器电路INV2的逻辑阈值电压的变化比较小。即，通过持续动作状态2，反相器电路INV1的逻辑阈值变动为较低，而由于维持反相器电路INV2的逻辑阈值，因此将相对扩大原来的阈值差。由此，即使在逻辑阈值的差小的情况下，由于提高再现性低的识别比特的再现性，因此能够实现对于时间变化承受性高的识别号码发生电路。
另外，当反相器电路INV1的逻辑阈值比反相器电路INV2的逻辑阈值高时，节点N2的电位低于INV2的逻辑阈值电压。从而，在反馈动作中，放大节点N8，成为VDD电位。另外，INV2的栅极输入成为VSS。即，反相器电路INV2的P沟道型MOSFET的栅极电位是VSS。这一点对于该P沟道型MOSFET来讲，是使NBTI加速的条件，与上述相同，如果长时间保持该状态，则该MOSFET的阈值(不是逻辑阈值)电压成为逐渐升高的倾向。虽然不一定确保升高，但至少不是降低的条件。如果反相器电路INV2的P沟道型MOSFET的阈值电压升高那样变动，则按照与N沟道型MOSFET的关系，反相器电路INV2的逻辑阈值电压相对降低。
另一方面，如果对于反相器电路1的P沟道型MOSFET进行观察，则栅极电位是VDD，由于这是难以引起NBTI加速的条件，因此反相器电路INV1的逻辑阈值电压的变化比较小。即，通过持续动作状态2，反相器电路INV2的逻辑阈值变动为较低，而由于维持反相器电路INV1的逻辑阈值，因此将相对扩大原来的阈值差。由此，即使在逻辑阈值的差小的情况下，由于提高再现性低的识别比特的再现性，因此能够实现对于时间变化承受性高的识别号码发生电路。
在图44中，在防止动作状态2成为错误状态的基础上，在半导体集成电路装置每次投入电源的起动时，由半导体集成电路装置中的电源复位电路或者起动电路那样的电路首先开始第1动作状态，然后转移到第2动作状态。由此，与反相器电路INV6，INV7自身的电源起动特性无关，能够进行适宜的反馈动作。
图45中示出本发明的识别号码发生电路的一个实施例的具体电路图。在该实施例中，作为上述开关SW0～SW3使用N沟道型MOSFET与P沟道型MOSFET并联连接构成的CMOS开关。另外，在构成反相器电路INV2和放大电路的各个反相器电路INV3～INV5的各个输入端子上，设置CMOS开关和上拉到电源电压VDD的P沟道型MOSFET。
而且，反馈控制信号FB除去闩锁电路的开关SW1～SW3的控制以外，还用于使反相器电路INV1的输入和输出短路的开关SW0的开关控制中。即，形成上述反馈信号FB的反相信号的反相器电路INV10的输出信号除去用于上述那样的CMOS开关SW1～SW3的控制以外，还供给到与非门电路G1的一个输入端。在该与非门电路G1的另一个输入端供给上述信号EN，根据与非门电路G1的输出信号和由反相器电路INV9形成的反相信号进行开关SW0的控制。
在该实施例电路中，在搭载了这样的识别号码电路的半导体集成电路装置或者半导体芯片上供给了电源电压的状态下，如果信号EN是低电平，则P沟道型MOSFETQ11～Q15成为导通状态，在各CMOS反相器电路的输入端子上供给电源电压VDD那样的高电平。这时，根据信号EN的低电平和由反相器电路INV8翻转了的反相信号的高电平，设置在各CMOS反相器电路INV2至INV5的输入端子上的开关成为断开状态，切断各反相器电路之间串联连接，因此输入端子的电压电平成为与上述MOSFETQ11～Q15的导通状态相对应的高电平。
这样做，在半导体集成电路装置或者半导体芯片上进行电源供给的状态下，在防止构成没有取出识别号码状态下的CMOS反相器电路的P沟道型MOSFET的阈值电压(不是CMOS反相器电路的逻辑阈值)由所谓的NBTI现象引起的变动方面是有益的。
如果使上述信号EN从低电平变化到高电平，则使反相器电路INV1～INV5连接成串联形态的开关成为接通状态，门电路G1的输出信号成为低电平，使开关SW0成为接通状态。由此，能够从反相器电路INV5的输出得到把CMOS反相器电路INV1的逻辑阈值电压与CMOS反相器电路INV2的逻辑阈值电压的差电压放大的信号。当信号FB是低电平时，开关SW0成为接通状态，这样的反相器电路5的输出信号被取入到构成闩锁电路的反相器电路INV6，INV7中。
如果在上述状态下使信号FB从低电平变化到高电平，则在闩锁电路中开关SW1成为断开状态，开关SW2和开关SW3成为接通状态，保持上述取入的识别信息，而且通过开关SW3把与其相对应的信号反馈到反相器电路INV1的输入端，设定反相器电路INV1～INV5的输入电压，如上述那样，使得谋求保证并且稳定反过来利用了NBTI的识别信号。这时，根据信号FB的高电平，与非门电路的G1的输出信号返回到高电平，使上述反相器电路INV1的输入与输出短路的开关SW0成为断开状态。
构成放大器电路的反相器电路INV4，INV5等由于其输入电压与逻辑阈值电压的差电压大，因此如上所述，可以考虑实质上不受到NBTI的影响。而由于通过采用与反相器电路INV2，INV3等相同的电路结构，能够在半导体集成基板上形成电路的方面使用相同的电路单元，因此在利用后述的软件IP技术方面是有益的。
图46示出本发明的识别号码发生电路的又一个实施例的具体电路图。该实施例扩展了如上述图44等中所示那样的1比特识别号码发生电路。本实施例面向使用很少的电路元件生成8比特的识别号码的电路。
在本实施例中，电路图中的所有的CMOS反相器电路的常数以及布局形状是相同的。即，单位电路(单元)由CMOS反相器电路，设置在其输入端子的CMOS开关，把其输入端子与输入端子短路的CMOS开关构成。由设置在上述输入端子上的CMOS开关把各个单位电路连接成串联形态。图中，4个单位电路连接成串联形态。在4个单位电路中的第一级电路上，经过上述CMOS开关供给电源电压。
并联设置2个上述那样的串联电路，在配置在相对位置的CMOS反相器电路的2个CMOS开关中，共同供给选择信号X0以及其反相信号X0/～X3以及其反相信号X3/。由此，上述单位电路沿着成为串联连接的信号传递方向以及与其正交的方向矩阵形地配置。
在上述2个串联电路的最末级电路的输出端子上，设置开关，供给选择某一个串联电路的选择信号Y0，Y0/以及Y1，Y1/。而且，设置构成上述那样的放大电路的反相器电路INV4和INV5，从输出端子OUT输出识别号码输出。在上述反相器电路INV4的输入端，为了采用上述那样的NBTI对策，设置由信号PON进行控制，在反相器电路INV4的输入端子上供给电源电压的P沟道型MOSFET。
图47示出用于说明上述图46的实施例电路的动作的定时图。
1)当通电信号PON是低电平时，选择信号X0～X3是低电平，其反相信号X0/～X3/是高电平，Y0和Y1是低电平，其反相信号Y0/和Y1/是高电平。CMOS反相器的输出中，INV00，INV20以及INV01，INV21和INV4分别是低电平，INV10，INV30以及INV11，INV31以及INV5分别是高电平。
2)如果通电信号PON转移到高电平，则选择信号X0成为高电平，X0/成为低电平，Y0成为高电平，Y0/成为低电平。从电源电压VDD切断反相器电路INV00和INV01的输入，各个输入与输出由根据选择信号X0的高电平，X0/的低电平成为接通状态的CMOS开关短路，反相器电路INV00和INV01的输出电压成为与逻辑阈值相对应的电压。
反相器电路INV00的逻辑阈值VLT(INV00)与其下一级反相器电路INV10的逻辑阈值VLT(INV10)的关系如果是VLT(INV00)>VLT(INV10)，则反相器电路INV10的输出电压根据反相器电路INV10具有的反相放大作用，在VSS电位一侧即低电平一侧加大振幅。反之，如果是VLT(INV00)<VLT(INV10)，则在VDD电位一侧及高电平一侧加大振幅。反相器电路INV10，INV11的输出振幅进而由下一级反相器电路INV20～INV30，INV21～INV31放大。
反相器电路INV30的输出通过由选择信号Y0，Y0/选择的CMOS开关，进而通过由2级CMOS反相器电路INV4和INV5构成的放大电路，输出到输出端子OUT。其结果，如果是VLT(00)>VLT(10)，则在输出端子OUT上输出低电平，如果是VLT(00)<VLT(10)，则在输出端子OUT上输出高电平。
3)接着，转移选择信号，X0成为低电平(X0/成为高电平)，X1成为高电平(X1/成为低电平)。反相器电路INV10和INV11的输入根据X1的高电平(X1/的低电平)，设置在输入端子的CMOS开关成为断开状态，从前一级反相器电路INV00和INV10的输出切断，由CMOS开关把各个输入与输出短路，反相器电路INV10和INV11的输出成为逻辑阈值。反相器电路INV10的逻辑阈值VLT(INV10)与其下一级反相器电路INV11的逻辑阈值VLT(INV11)的关系如果是VLT(INV10)>VLT(INV20)，则反相器电路INV20的输出电压根据反相器电路INV20具有的反相放大作用，在VSS电位一侧即低电平一侧加大振幅。反之，如果是VLT(INV10)<VLT(INV20)，则反相器电路INV20的输出电压根据反相器电路INV20具有的反相放大作用，在VDD电位一侧即高电平一侧加大振幅。
上述反相器电路INV20，INV21的输出振幅的每一个进而由下一级反相器电路INV30，INV31放大。上述反相器电路INV30的输出通过由选择信号Y0，Y0/选择的CMOS开关，进而通过2级CMOS反相器电路INV4和INV5，输出到输出端子OUT。
其结果，如果是VLT(INV10)>VLT(INV20)，则在输出端子OUT上输出高电平，如果是VLT(INV10)<VLT(INV20)，则在输出端子OUT上输出低电平。这里，CMOS反相器电路的逻辑阈值的前后的大小关系与输出端子OUT的值的对应在上述2)和3)的情况下相反。这一点是根据由上述CMOS开关连接的反相器电路的数量，即，放大逻辑阈值电压差CMOS反相器电路的级数不同而决定的。
4)接着，转移选择信号，X1成为低电平(X1/成为高电平)，X2成为高电平(X2/成为低电平)。反相器电路INV20与INV21的输出与上述相同，根据CMOS开关的断开状态，从前一级反相器电路INV10和INV11的输出切断，由CMOS开关把各个输入与输出短路，反相器电路INV20和INV21的输出成为逻辑阈值。
以后的动作与上述2)相同。
5)接着，转移选择信号，X2成为低电平(X2/成为高电平)，X3成为高电平(X3/成为低电平)。反相器电路INV30和INV31的输出与上述相同，CMOS开关成为断开状态，从前一级反相器电路INV20和INV21的输出切断，由CMOS开关把各个输入与输出短路，反相器电路INV30和INV31的输出成为逻辑阈值。反相器电路INV30的逻辑阈值VLT(30)与其下一级反相器电路INV4的逻辑阈值(4)的关系如果是VLT(30)>VLT(4)，则反相器电路INV4的输出电压根据反相器电路INV5具有的反相放大作用，在VSS电位一侧即低电平一侧加大振幅。反之，如果是VLT(30)<VLT(4)，则在VDD电位一侧即高电平一侧加大振幅。
其结果，如果是VLT(30)>VLT(4)，则在输出端子OUT上输出高电平，如果是VLT(30)<VLT(4)，则在输出端子OUT上输出低电平。
6)而在以后的转移中，选择信号Y0成为低电平(Y0/成为高电平)，Y1成为高电平(Y1/成为低电平)，进行与上述2)～5)相同的动作。由此，能够进行由4×2＝8比特构成的识别号码输出。
在本实施例中，具有兼备生成识别号码的反相器电路和放大电路，以及通过读出动作串行输出识别号码的特征。由此，能够简化电路，适于从1个端子串行输出识别号码的情况。
图48示出在上述图46的实施例中使用的单位电路的又一个实施例的电路图。该实施例进行上述那样的NBTI对策。即，在反相器电路的输入端子上、除去用于把上述那样的反相器电路串联连接的CMOS开关以外，还添加了当识别号码电路为非激活时用于从前一级电路分离输入端子的CMOS开关。而且，在输入端设置用于在输入端子上供给电源电压的P沟道型MOSFET。
在本实施例的单位电路中，当通电信号PON是低电平时，即当供给电源电压，没有从识别号码发生电路读出识别号码时，使这样的信号PON成为低电平，与上述那样的选择信号X0，X0/等无关，从前一级电路分离各个反相器电路的输入端子，由P沟道型MOSFET供给电源电压VDD。
图49示出本发明的识别号码发生电路的又一个实施例的电路图。本实施例把上述图46所示的单位电路串联连接成1列，使用二进制计数器和译码器形成选择信号。即，由二进制计数器计数升计数时钟，把其计数输出供给到与各个单位电路相对应设置的译码器，从上述前一级电路顺序地生成选择信号X0(X0/)至Xn(Xn/)。
图50示出本发明的识别号码发生电路的又一个实施例的电路图。本实施例把上述图46所示的单位电路串联连接成1列，使用移位寄存器形成选择信号。即，与各个单位电路相对应，设置移位寄存器(一级部分)，顺序地把上述选择信号移位，从第一级单位电路顺序地进行上述那样的选择动作。
图49以及图50的每一个实施例中通过把用虚线包围的部分作为一个单位电路，能够容易地进行布局或者扩展、安装。特别是在图50的实施例电路中，在扩展识别号码的比特数的情况下，由于可以仅连接由单位电路的串联连接线、移位时钟以及复位构成的3种信号线，因此提高了对于芯片安装的自由度，从而适于后述那样的软件IP。
图51示出适用了本发明的半导体集成电路装置或者半导体芯片的一个实施例的电路布局图。该图模拟了一般的系统LSI芯片，在芯片周围部分，设置通常的I/O单元(输入输出电路)，内部安装电路设置多个与系统LSI功能相对应的电路。
图52示出上述I/O单元的标准的一实施例的框图，由输出缓冲电路，输入缓冲电路以及与它们相对应设置的键合焊盘(PDA)构成。上述输出缓冲电路和输入缓冲电路由输入输出控制信号控制，进行输入动作或者输出动作。
图53示出本发明的半导体集成电路装置或者半导体芯片中设置的I/O单元的一个实施例的电路布局图。在本实施例中，设置用于驱动输出MOSFET的输出前置缓冲电路。上述图52的输出缓冲电路由上述输出前置缓冲电路和输出MOSFET构成。
用于丝焊的键合焊盘以比较大的占有面积形成。与此相适应，布局输出MOSFET以及输出缓冲电路和输入缓冲电路。由此，能够与键合焊盘的间隙相对应，高效地配置I/O单元。
这样，由于I/O单元构成为具有比较大的占有面积，因此如在输出缓冲电路或者输出MOSFET的一部分上添加了斜线那样，能够嵌入上述实施例所示那样的1比特识别号码发生电路。
图54示出本发明的半导体集成电路装置或者半导体芯片中设置的输出缓冲电路的一个实施例的电路图。在本实施例中，在输出缓冲电路上添加了上述1比特识别号码发生电路。
在本实施例中，识别号码电路允许信号激活时(这时，正规的输出允许信号是非激活)，从并联设置在正规输出缓冲电路上的缓冲器输出1比特的识别号码。由于该缓冲器的驱动能力可以很小，因此与正规电路的输出MOSFET相比较可以是小尺寸的MOSFET。在该结构中，不需要用于输出识别号码的特别的输出端子，能够利用设置在半导体集成电路装置或者半导体芯片中的多个输入输出端子或者输入输出焊盘，取出由多比特构成的识别号码。
图55示出本发明的半导体集成电路装置或者半导体芯片中设置的输出缓冲电路的又一个实施例的电路图。本实施例也在输出缓冲电路上添加上述1比特识别号码发生电路。在本实施例中，利用正规输出缓冲电路输出识别号码。即，在输出前置缓冲电路上添加门电路，使得选择性地输出正规输出和识别号码。识别号码电路允许信号既可以从LSI的专用管脚生成，也可以根据特别的DFT功能生成。这一点在上述图54的实施例中也相同。
近年来，在逻辑LSI中广泛采用JTAG(联合测试行动组织)。在JTAG标准中，具有登录LSI的识别号码并读出的所谓IDCODE的功能。但是，由于比特数少于32比特，而且细致地规定比特结构，使得各比特识别器件以及制造厂家等，因此不能够用作为各个芯片的识别号码。
图56示出本发明的半导体集成电路装置的一个实施例的概略结构图。在本实施例中，下了很大的功夫使得利用JTAG的接口进行识别号码的输出。
在JTAG对应器件(半导体集成电路装置)中，除去用于进行半导体集成电路装置本身功能的内部安装逻辑电路以外，还在内部安装了由边界扫描寄存器，指令寄存器，选择寄存器以及旁路寄存器电路，控制这些寄存器的TAP控制器构成的测试逻辑电路。
进行对于测试逻辑的命令或者测试数据，测试结果的数据等的输入输出的串行接口称为TAP(测试访问口)，具有5条信号线。通过用外部主计算机等的控制，该信号线实施JTAG测试。
图57示出本发明的半导体集成电路装置的基本JTAG单元的一个实施例的框图。在本实施例中，在构成JTAG的边界扫描寄存器的单元中组装了1比特识别号码发生电路。JTAG单元有时组装到上述图51等的I/O单元中，有时组装到内部安装逻辑电路中。
在边界扫描寄存器的单元中，通过添加切换输入来自内部安装逻辑电路的信号和由1比特识别信号发生电路生成的识别信息，使得能够进行利用边界扫描寄存器的移位动作的串行输出。
图58示出用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的一个实施例的结构图。
在本实施例中，把LSI取为3个(A～C)，把各个JTAG单元(边界扫描寄存器)取为7个、7个、9个，为了示出在各个单元中的数据流动，添加了数据号码的数字。而且，在该图中，作为代表，示出读出来自搭载在LSI-B中的识别号码发生电路(ID-ROM)的识别号码的动作的例子。
状态1是初始状态，示出JTAG中的动作动态。
状态2例如根据JTAG的专用命令，从JTAG单元分离LSI-B的TDO，代替该单元，连接到识别号码发生电路ID-ROM上。
在状态3中，根据JTAG的移位命令，识别号码发生电路ID-ROM进行移位动作，从串行TDO输出识别号码。在该图中，示出发送出了3比特的识别号码信息(I，II、III)的状态。另外，各个LSI内的JTAG单元与通常相同，向右移位，通过LSI-C输出LSI-B的识别号码。
在取出了该识别号码以后，虽然没有图示，但是从专用命令模式返回到通常自动模式，TDO连接到JTAG单元上。在上述动作中，虽然缺少LSI-B的JTAG单元信息(9)、(10)，(11)，但是如果需要在以后通过在通常模式下反复移位，能够设置信息(9)，(10)，(11)。
图59示出用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。与上述图58的实施例的不同点在于，在状态3中，仅移位LSI-C的JTAG单元。由此，没有在上述图59的实施例中所发生的缺少LSI-B的JTAG单元信息(9)，(10)，(11)的现象，能够得到犹如在LSI-B与LSI-C的JTAG单元信息之间插入ID-ROM信息的结果。
图59示出用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。该实施例的识别号码发生电路(ID-ROM)与上述图57所示的识别号码发生电路相对应。
状态1是初始状态。
在状态2中，例如根据JTAG的专用命令，把1比数识别号码发生电路的信息传送到LSI-B的JTAG单元。这时，由于LSI-B的JTAG单元信息(9)，(10)，(11)由上述的识别信息的传送动作置换，因此被破坏。
在状态3中，根据JTAG的移位命令，ID-ROM的识别号码顺序从LSI-B的TDO输出。
图61示出用于说明利用了本发明的半导体集成电路装置的边界扫描寄存器的移位动作的识别号码的串行输出动作的又一个实施例的结构图。在该实施例中，组装了识别号码专用的移位寄存器(ID寄存器·单元)。
状态1是初始状态。
在状态2中，例如根据JTAG的专用命令，LSI-B的TDO从JTAG单元分离，连接到其它号码的专用的移位寄存器的起始端。另外，识别号码专用的移位寄存器的末尾连接LSI-B的JTAG单元的起始端。与此同时，在识别号码专用的移位寄存器中设置识别号码。
在状态3中，根据JTAG的移位命令，ID-ROM的识别号码顺序从LSI-B的TDO输出。同时，LSI-A的单元信息与LSI-B的JTAG单元信息一起移入到识别号码专用的移位寄存器中。
虽然没有图示，但是继续进行移位，在LSI-B的所有有效的JTAG单元信息移出后，返回到初始状态。
图62示出本发明的识别号码发生电路的又一个实施例的电路图。本实施例把用放大电路把上述那样的CMOS反相器电路INV1和INV2的逻辑阈值电压差放大的识别信息保存在由与非门电路构成的闩锁电路中。即，根据第1写入信号WRITE1的高电平，把与上述反相器电路INV1和INV2的逻辑阈值电压差相对应的2值的识别信息输入到闩锁器中。
接着，使上述第1写入信号WRITE1成为低电平，把上述2值的识别信息保持在闩锁电路中的同时，在由上述反相器电路INV1，INV2以及放大电路构成的反相器电路列中，在输入级的反相器电路INV1的输入端供给在上拉MOSFET中形成的高电平。
接着，使用第2写入信号WRITE2和高电压VPP把上述闩锁电路的保持信息写入到例如熔断丝(由FUSE或者EEPROM等构成)非易失性的可编程器件中。而且，当需要识别号码时，根据信号RD访问可编程器件，使上述写入的识别号码作为读出数据输出。
该结构由于对应于在上述第1写入信号WRITE1下的反相器电路INV1和INV2的逻辑阈值电压差的识别信息记录在其它的非易失性电路中，因此不会受到上述那样的NBTI的影响，维持识别比特的再现性，能够得到对于时间变化承受性也很高的识别号码发生电路。
如以上的实施例那样，在使用了CMOS反相器电路的逻辑阈值的分散性的识别号码发生电路中，把各个元件的阈值大小的顺序作为识别信息的源。
图63以及图64示出4个识别号码的例子。图63是把其阈值的顺序曲线化了的图，图64中，被识别号码的元件(CMOS反相器电路)在16个元件中顺序最高，元件10的顺序最低。这意味着元件1的逻辑阈值最高，元件10的逻辑阈值最低。如果着眼于该元件1和元件10，则顺序最接近元件1的元件是元件5，顺序最接近元件10的元件是元件9。
在本发明的识别号码发生电路中，由于使CMOS反相器电路的逻辑阈值的分散性顺序化，因此例如在元件1与元件5之间是否存在着怎样的逻辑阈值电压的差并不明确。同样，对于元件10与元件9之间也不明确。另外，在这些差极小的情况下，有可能在测试条件等下交换元件1与元件5的顺序。但是，元件1与元件10交换的可能性极低。这一点从图63的曲线也容易理解。
作为在匹配时所取得的被识别号码，当然是在过去至少被取得1次以上，保存在数据库中，以与被识别号码非常相似的形式存在。所谓相似，如上述那样，在本发明的识别号码发生电路中，是考虑受到随时间变化的影响不能够完全地再现识别号码的情况。这样在一部分中，即使把CMOS反相器电路之间的分散性交换顺序，也如上述那样，在图64的例子中，能够容易地推断至少关于元件1与元件10的顺序，无论是过去取得的识别号码还是最新的被识别号码，其大小关系都不发生变化。
图65是示出用于说明在本发明的识别号码发生电路中生成的识别号码的高速识别号码匹配(检索)算法的一个实施例的流程图。图66中示出与此相对应的结构图。
(1)在读入被识别号码的步骤中，是从由“0”和“1”构成的上述1比特识别号码发生电路中的每一个生成的连续数据。
(2)在顺序分析步骤中，把上述数据变换为表示顺序的数字。即，把如上述图64那样的1比特识别号码发生电路的顺序变换为数字。
(3)在最大最小元件抽取步骤中，分析顺序，抽取并记录最大顺序的元件和最小顺序的元件的号码。
(4)从管理帐簿取出1个登录完毕的识别号码。
(5)取出上述登录完毕的识别号码中的与上述所记录的最大和最小的识别号码相对应的元件号码的顺序。例如在图64的例子中，识别号码1最大是1，最小是10，而如果把1与10这样的数字进行比较则大小的关系逆转。这是由于顺序远远地超过了由分散性等产生的变动的现象，因此能够容易地推断被识别号码是从与识别号码1不同的芯片采取的。由此，识别号码1判断为不适合，并且省略以后的详细匹配检查。
在上述中判断为合适的号码在(6)和(7)中进行详细检查。由于基本上与上述实施例相同因此省略。把相似性最高的识别号码作为一致候选。另外，在(5)中，在顺序的大小比较中可靠地发生适合和不适合的比例各是一半，因此省略了详细检查的效果也几乎是一半。
因此，在本实施例中，进行1组的大小比较，而通过把其作为2组，则能够期待使上述效果进而达到2倍。但是，如果增加组数，则大小比较的处理本身增大，有可能降低效果，因此最好兼顾识别号码的位数或者识别号码的总基数进行选择。
图67示出组装了本发明的识别号码发生电路的半导体芯片电路设计方法的一个实施例的流程图。把本实施例这样的电路设计软件提供给设计企业或者专业制造企业。或者，把相同功能安装到EDA销售商的工具中。
[1]下拉并选择菜单。
[2]生成菜单数据。在第二次以后，能够只是指定该菜单数据就可以选择所希望的IP。
[3]分析菜单数据，检测错误等。
[4]根据菜单数据，从本机数据库取出所需要的信息。不存在于本机数据库中的最新信息经过互联网等网络，从专业制造公司的数据库等中取得。
[5]根据从数据库收集的信息，进行生成在软件IP中所需要的数据的处理。
[6]判断能否生成软件IP。如果不能够，则选择硬件IP设计。
图68示出把本发明的识别号码发生电路安装在内部LSI的设计方法的一个实施例的流程图。在本实施例中，虽然没有特别限制，但是这是面向特定用途LSI(ASIC)的设计流程。
逻辑合成工具根据在上述图67所示的设计流程图的软件IP生成的判断结果，从真值表或者RTL记述、状态转移图等生成门电平的逻辑电路(网络列表)。另外，虽然没有图示，但大多情况下，RTL等根据VHDL或者Verilog HDL等的功能记述语言生成。在逻辑合成时所需要的是单元库信息，其中包括晶体管电平的连接信息，或者延迟信息，设计信息等。另外通常在RTL中，添加称为制约信息的定时允许误差值或者设计配置间隔，最大信号线布线长度等信息。DFP工具在门电平的逻辑电路中添加在LSI的检查中有效的诊断逻辑，由自动配置布线工具生成最终的设计数据。
登录在单元库中的单元的种类主要是反相器或者NAND(与非门)，触发器等最基本的电路构成元件。一般，单元的数据，例如设计信息等由人工生成。但是，规模大的部件，例如像存储器那样基本功能不改变但是其结构稍有不同的部件，有时使用自动单元生成工具或者RAM编译程序等。
这里，简单地说明本发明中的所谓硬件IP和软件IP。当前，在半导体产业中，特别是在面向特定用途的LSI的设计制造中，分类为根据从顾客(例如游戏机或者汽车厂家等)收到的规格，在一个企业中进行从设计到制造的综合企业形态，以及由仅是以设计为专业的所谓LSI设计企业和仅是以制造为专业的所谓制造企业分工的形态。
另外，最近随着分工化的潮流，产生供给IP的企业(IP销售商)或者IP的流通市场，或者标准化支援团体等。IP在提高LSI的设计效率方面成为重要的存在，即使在综合企业中也不能够忽视。
在IP中，大致有称为硬件IP和软件IP的部分。把LSI设计企业与基于制造企业的分工形态为对象的情况进行比较观察两者的差别。ASI设计企业(非制造企业)根据顾客规格生成使用了图68的HVDL或者Verilog HDL的功能记述语言的数据，或者真值表或RTL记述、状态转移图等数据，制约信息等。其中，顾客自身有时委托LSI设计企业直到生成这些数据为止。
其次，在LSI设计企业中，使用在开始叙述的逻辑合成工具生成网络列表。在逻辑合成时，所使用的电路元件限于登录在单元库中的元件。这些元件是制造产品的专业制造公司认定的，一般制造公司自己提供的元件是前面叙述过的反相器电路或者NAND门电路那样的基本的元件。
但是，实际上由于专业制造公司为了提高本身公司的竞争力，因此提供更复杂的元件。但是，只是专业制造公司，难以准备例如PLL或者SRAM，运算电路等复杂而且高性能的电路，因此设计并供给这些电路的IP销售商出现。由于在IP中PLL的电路自身复杂而且在所使用的工艺方面极大地依赖于特性，因此IP销售商一般以硬件ID形式供给。硬件IP如果简单地说则在单元库中，登录IP销售商所设计的单元设计。因此，在硬件IP销售商供应硬件IP时，专业制造公司当然要请求在每一个工艺阶段改变IP，得到制造公司的认定，进而还必须登录在各LSI设计企业所具有的单元库中。
另一方面，在软件IP的情况下，IP销售商仅向LSI设计企业或者制造企业，或者其顾客供给前面的HVDL或者Verilog HDL的功能记述语言的数据，或者真值表或RTL记述、状态转移图等数据，制约信息等。因此当前，在面向特定用途的LSI的市场中，先行普及软件IP，并且可以认为今后其优越性也不会改变。另外，RAM编译程序终究是生成自动单元库的部件，因而包含在硬件IP的范畴内。
如上述那样，基于硬件IP的供给形态在IP的流通或者普及方面较差，进而，供给硬件IP的一方还具有负担每个工艺的设计变更的缺点。对此，本实施例的识别号码发生电路特别是图49或者图50所示的电路仅是其心脏部分是反相器和通路晶体管，当然由于其它部分由标准的逻辑元件构成因此比较容易实现软件IP化。例如，如果在单元库中已经登录了CMOS反相器电路和CMOS开关(通路晶体管)，则仅是用RTL记述，就能够向设计企业供给IP。在假如没有按照标准登录通路晶体管的情况下，虽然需要仅重新登录通路晶体管，但是其规模极小。
当然，自动布局布线处理的布局或者布线的结果不规则地产生将增大弱点，例如，有可能引起2个识别用反相器配置在极端离开的位置。于是，电路图的信号P和信号PP的布线长度加长，易于受到来自周边的噪声的影响。为了降低该噪声，在配置布线处理中，有效的是提供配置或者信号线长的限制。另外，只是把这一部分与登录在单元库中的标准单元相组合作为新的单元进行登录也是有效的。当然，计数器或者译码器等用自动配置布线等生成是有效的。
近年来，正在增加在LSI中组装ID号码或者各种固有信息(以下，把这些称为一般信息)等的应用例子。例如，安装产品的生产线号码，或者制造周号码，制造的等级，制造管理信息。这些一般使用激光熔断或者EPROM等把ID号码编程。在编程中，当然不能有激光编程的错误，而激光熔断丝方式几乎在晶片状态下加工，在激光工艺以后的工艺中也不变化。其信息如果是与生命、财产有关的内容则将更重要。
但是，在编程以后进行划片，在芯片一个个分散的状态下，具有即使能够读出激光编程时所写入的一般信息，也非常难以确认其是否正确这样重要的问题。作为其对策考虑以下的方法。第一，添加奇偶比特，检测数据的变动。用于奇偶检查的功能既可以安装在芯片中，也可以在测定器中进行判断。
但是，在严格的意义上，仍然不能确定写入在芯片中的数据。
另一种是为确保所读出的信息的可靠性，制作记录以某种方法读出的一般信息的机构，确认信息的重复的方法。在该方法中，通过把恶劣重复的芯片全部进行不良品处理，能够防止产品的事故。但是，在现实中当多个芯片的读出信息重复了时，难以确认哪一个是正确的，使得芯片的管理以及处置复杂。
即，发明者认为前面举出的问题的本质的解决方法在于一次识别分散了的芯片，能够了解其芯片的正确信息，并且与其进行比较。
因此，发明者还考虑了在芯片中添加固有的识别号码，根据其信息从数据库等得到正确的号码这样的思想，但是即使用相同的激光熔断丝写入其信息自身，也不过是重复相同的动作。
另一方面，如果依据信息论(例如，信息论：龙康夫著，岩波新书刊)，则如果代码之间的距离(例如汉明距离)大，则即使在其上面加入噪声，也能够检测原信息的变化并且进而进行修复(例如，纠错码及其应用：图像信息媒体学会编，欧姆社刊)。这里所说的代码，是用激光熔断写入的信息，所说的噪声相当于其一部分发生了变化。
即，通过在上述固有信息上，添加代码之间的距离大的芯片固有识别号码，则即使全部信息的一部分多少发生变化，也能够充分地与其它识别号码即芯片进行区别。因此，利用本发明的识别号码发生电路是有效的。
图69示出使用内部安装了本发明的识别号码发生电路的半导体芯片的半导体集成电路装置的制造方法的一个实施例的流程图。
把一般信息与芯片上代码之间的距离大的固有识别号码相吻合的信息(以下，把其称为管理信息)用所指示的晶片上的激光熔断丝进行编程。固有识别号码使用在内部安装的识别号码发生电路中生成的号码。
一般信息和固有识别号码作为管理信息保存在数据库上进行管理。管理信息例如由一般信息+芯片的识别号码构成。
在半导体集成电路和IC卡组装后的检查工艺中，读出管理信息，参照数据库确认是否有相同的管理信息。如果在数据库内存在相同的管理信息，则判断为由激光器进行的编程是正确的。当在数据库内没有发现相同的管理信息时，抽取出最相似的管理信息。接着，把所读出的信息与抽取出的管理信息的各个一般信息之间进行比较。
在该读出时，通过对于一般信息部分例如在改变电源电压条件等多种条件下读出，对于固定识别号码仅读出1次，能够在短时间内确认数据的读出是否充分稳定。另外，在测试中需要高速地进行与数据库上的管理信息的匹配。例如，可以在开始检查之前预先把所参照的管理信息的数据保存到附属于测试装置的工作站等中。
根据上述的方法，能够迅速而且正确地确认编程信息。而且，如果用激光熔断丝等逐一进行固有识别号码的写入，则虽然有可能增加加工时间和芯片面积，但是通过应用本发明的使用了CMOS反相器电路逻辑阈值的分散性的芯片识别号码发生电路，能够简单而且自动地得到固有识别号码。
即，在激光编程之前的探针检查等中取得的芯片识别号码以及批量或者晶片等信息登录到管理信息数据库中。把与所指示的晶片上的芯片相对应的管理信息写入到激光熔断丝中。
图70示出使用搭载了本发明的识别号码发生电路的半导体芯片的半导体集成电路装置的组装工艺(所谓后工艺)的一个实施例的流程图。
[1]在探针检查中，把由识别号码发生电路发生的ID号码，批量名，晶片号码，芯片号码等登录到数据库中。
[2]在登录时发生了与已经登录了的ID号码相类似的新的ID号码时，发出某些警告，处理芯片。
[3]在组装测试以后的工艺中，由于芯片已经在划片工艺中分散地分开，因此把由识别号码发生电路发生的ID号码，工艺号码，该工艺批量名登录到数据库中。
[4]由本发明的识别号码发生电路取得的ID号码由于有可能在组装工艺的机械、热应力或者老化工艺的电应力等下发生变动，因此把在最新的检查工艺中取得的ID号码保存到数据库中。
[5]在不需要后工艺内的芯片跟踪的情况下，仅在最终出厂挑选工艺中把由识别号码发生电路发生的ID号码登录到数据库中。
[6]在各个测试工艺中，成为不良的芯片的已经取得的ID号码信息或者被清除，或者添加印记使得减轻以后的检索处理时间。
[7]在加标记工艺中，有时刻印表示制造产品的生产线的记号或者号码，表示制造日期的年号码或者周号码。在进行个别样品的识别方面，这些刻印成为用于检索的信息。因此，在出厂挑选2中，把由识别号码发生电路发生的ID号码和这些刻印信息登录在数据库中。在具有共同的刻印信息的芯片中，由识别号码发生电路发生的ID号需要是完全独立的，但是在具有不同的刻印信息的芯片中，可以与由识别号码发生电路发生的ID号码相同或者相似。即，能够抑制由搭载在各个芯片上的识别号码发生电路发生的ID号码的识别能力，能够减少识别号码发生电路的规模以及识别号码的比特数。
[8]在每个工艺的由识别号码发生电路发生的ID号码的登录时，根据ID号码检测批量的混入、混合，发出某些警告。
在本实施例中，全部的工艺与数据库之间在线连接，而在实际中，根据选定地区时所需要的条件，有时发生难以进行通信线路的连接的情况，或者通信速度缓慢，由于存在批处理等的理由而在实时性方面有缺陷的状况。在这样的情况下，暂时存储在本机的数据库中。即，在不需要即时性的情况下，保存在存储媒体中，输送到数据库，或者与实物一起传送到下一个工艺。
根据各个工艺的测试装置或者处理计算机等的制约等，有时汇集到数据库中的数据的形式不同。在这样的情况下，可以在即将登录到数据库之前插入变换数据格式的处理。
图71和图72示出使本发明的识别号码发生电路的比特数减少的方法的一个实施例的结构图。图71示出使识别号码发生电路的比特数减少的登录方法，图72示出其匹配方法。
在市场上出厂半导体集成电路装置等产品，在用户的使用过程中发生不良的情况下，在进行退货的不良原因调查时，本发明的识别号码发生电路有效地发挥作用。在这种情况下，登录到出厂时管理识别号码的数据库中，在如果因不良而退货的情况下，调查其制造过程的数据。这时，需要匹配不良产品是哪一个管理号码的产品。如果产品的出厂数多，则将发生以下的状况。
识别号码的可识别数依赖于识别号码发生电路的比特数，如果比特数多则将提高识别的可靠性，但是相应地识别对象数增多。在进行产品的识别方面，如果识别对象数多，则为了进行比较匹配需要读出数据库中的大量数据，而且进行匹配运算。因此，为了减轻比较匹配处理的时间或者对于系统的负荷，如图71那样单独定义表示识别号码组的信息。由此，如图72那样能够减少待匹配数据的数量范围。
用于使识别号码的比特数减少的识别号码组一般便用被称为批量、标记的信息。通过该信息与识别号码的组合能够唯一地管理产品。另外，在只是管理出厂后的产品的数据库中，去除成为不良的芯片的信息，减少管理成本。在识别组中从数据库的庞大数据中减少匹配对象，能够减少处理时间和系统负荷。
图73和图74示出用于说明利用在半导体集成电路装置中搭载了本发明的识别号码发生电路的检查方法的结构图。图73示出识别号码取得工艺，图74示出检查工艺。
在接近于结束图73所示的制造工艺的阶段，由于识别号码发生电路能够利用其功能，因此在若干次的检查工艺之前设置识别号码取得工艺，首先，最初把产品的识别号码和管理号码·品种等在以后的工艺中所需要的数据登录在数据库中。但是，限于能够进行关于识别号码发生的最低限度的动作的器件。
在图74所示的以后的各个检查工艺中，首先读出产品的识别号码，与数据库中的识别号码相匹配取得管理号码。从该管理号码独一无二地决定品种或者检查标准的数据，传送到检查装置。检查装置能够按照提供给每一个产品的检查标准进行检查。该结构的优点是在各个检查工艺中，如果仅在最初的识别号码取得工艺中把品种或者检查标准或者其它的附属数据提供给数据库，则在其以后的各个检查工艺或者制造工艺中由于不需要提供，因此能够提高生产效率。
图75示出用于说明利用在半导体集成电路装置中搭载了本发明的识别号码发生电路的各个检查工艺中，管理每个半导体芯片的特定数据的相关性的方法的结构图。
在半导体制造的各个检查工艺中得到的特性数据(测定值)能够在各工艺中获得，有时分析其特性数据的变化。为了管理这些特性数据使用识别号码按照每个芯片把每个工艺的特定数据保存在数据库中。这时，数据库的识别号码通过用在最新的工艺中得到的识别号码进行更新，把由于电路动作的变化引起的识别号码的变化取入到数据库中。
以往，探针检查和完成品检查的相关性仅取得按照批量单位把多个芯片作为组的相关性。现在由于能够按照各个芯片取得各个工艺之间的特定数据变化的相关性因此能够提高分析的精度。
图76示出用于说明利用在半导体集成电路装置中搭载了本发明的识别号码发生电路，在前工艺中自动管理晶片的方法的结构图。
在TEG上设置用于识别晶片的识别号码发生电路，在最初的布线工艺中，在完成其功能的情况下，能够按照其识别号码管理各个芯片。由此，不需要在芯片上添加管理用的辅助信息，也不需要向管理晶片制造工艺的系统输入信息。
如果识别号码发生电路的功能为有效，而且在以后的各工艺处理其晶片的制造装置·检查装置中添加识别号码读取机构，则能够按照读取出的识别号码访问数据库，能够在装置中自动地设定其晶片的信息。另外，还能够自动地把处理了其晶片时的制造条件或者检查数据保存在数据库中。
识别号码读取机构能够由可以从个人计算机控制的电源，用于使识别号码发生电路起作用的信号生成以及读取其输出(识别号码)的母板和软件构成。还需要用于TEG与信号的输入输出的探针。
图77是示出用于说明在半导体集成电路装置中搭载了本发明的识别号码发生电路的识别号码的保存·检索方法的结构图。
在本实施例中，通过采用取出识别号码的上位N比特，作为索引，在数据库上的表域中进行保存·管理的方式，能够提高检索速度，降低对于系统的负荷。在比较对象的识别号码与数据库内的识别号码群的比较方法中，首先抽取出比较对象的识别号码的上位比特，在使该值与数据库上的索引值一致的条件下检索表。接着，对于在这里得到的识别号码群一件件地求识别号码距离，把最小的距离判断为一致识别号码。由此，能够不用把表上的所有件的识别号码进行比较就能够发现该数据。
图78示出用于说明在半导体集成电路装置中搭载了本发明的识别号码发生电路的识别号码的保存、检索方法的其它例子的结构图。
通过采用限定识别号码的检索范围，与数据库的识别号码群进行比较的方法，能够提高检索速度，降低对于系统的负荷。在比较对象的识别号码与数据库内的识别号码群的比较方法中，对于比较对象的识别号码，把摆动的允许范围的上限、下限作为数据库检索条件，检索表。接着，对于在这里得到的识别号码群，一件件地求识别号码的距离，把最小的距离判定判断为一致识别号码。由此，能够不用把表上的所有件的识别号码进行比较就能够发现该数据。在第一次的允许范围的上限、下限内不适合，不能够检索到数据的情况下，放宽上限、下限，再次进行检索处理。
图79示出利用了本发明的识别号码发生电路的半导体集成电路装置救济方法的一个实施例的结构图。
(1)实施本体芯片探针检查。通过该检查从识别号码发生电路取出的识别号码一起，把DRAM救济数据传送到主计算机。
(2)进行划片，仅取出完全动作品和可救济品。
(3)实施救济数据专用EEPROM的探针测试。
(4)划片正常动作品用作库存。
(5)把本体LSI和救济数据专用EEPROM安装在同一个模块中。
(6)读出安装完毕的模块的本体LSI的识别号码，把相对应的救济数据写入到救济数据专用EEPROM中。
(7)进行挑选测试。
(8)出厂合格品LSI，在不合格LSI中，能够再次救济的产品返回到上述步骤(6)，把相对应的救济数据写入到救济数据专用EEPROM中。
由此，能够简单而且合理地进行半导体集成电路装置的救济。
另外，除去半导体集成电路装置的救济以外，还能够降低利用了上述识别号码的检查成本。在半晶片上形成了半导体芯片的时刻所进行的探针测试中，例如，在闪速存储器那样的半导体芯片中，把电路功能相同，动作电压为3.0V，2.5V以及1.8V那样不同的产品作为不同的品种进行制造。
这时，通过与1.8V相对应的电压设定实施测试，进行是否能够正确地进行动作的判断。通过该判断，在作为合格品的半导体芯片中，在其识别号码上记录1.8V动作确认的电压信息。动作确认的信息非易失性地写入并保持在半导体芯片自身中。因此，在半导体芯片内，设立由闪速存储器构成的管理存储器。
对于在上述1.8V下成为不合格的芯片，把电压设定为2.5V，进行是否能够进行动作的判断。通过该判断，在作为合格品的半导体芯片上，在其识别号码中记录2.5V动作确认的电压信息。另外，对于在上述2.5V下成为不合格的芯片，把电压设定为2.5V，进行是否能够进行存储器动作的判断。通过该判断在作为合格品的半导体芯片上，在其识别号码中记录3.0V动作确认的电压信息。在该3.0V下成为不合格的芯片作为不合格芯片而废弃。
在本实施例中，例如，对于在上述1.8V下动作的半导体芯片，不进行2.5V或者3.0V下的动作测试，处理为能够进行2.5V或3.0V下的动作的芯片。同样，对于在上述2.5V下动作的半导体芯片，不进行3.0V下的动作测试，处理为能够进行3.0V下的动作的芯片。因此，当使在1.8V下动作的半导体芯片在2.5V或3.0V动作时具有成为不合格的可能性，但是由于考虑到其概率很小，因此与进行逐一各电压下的动作相比较，能够省略该过程，谋求缩短测试时间，能够降低作为总体的制造成本。
而且，在作为闪速存储器单体组装时，或者与微处理器等相组合组装成一个半导体集成电路装置时，从上述识别号码得到存储在主计算机中的动作电压信息，能够组合所适合的器件。这时，在2.5V下动作的半导体集成电路装置也能够使用在上述1.8V下动作确认的芯片，在3.0V下动作的半导体集成电路装置也能够使用在上述1.8V和2.5V下动作的芯片。
图80示出具备了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的设计图。图81是图80的部分放大设计图。图80的半导体集成电路装置与大多数的一般半导体集成电路装置相同，采用在构成该装置的半导体芯片的大致中央部分配置内部安装电路或者内部电路，在其周边配置用于与外部进行信号收发的多个输入输出单元(I/O单元)。
在半导体芯片的中间部分的四个角，与一般的半导体集成电路装置相同，成为不配置I/O单元的空区域。在本实施例中利用这样的空区域，在其中的一个上配置识别号码发生电路CRNC。
识别号码发生电路CRNC通过在半导体芯片上延伸形成的信号以及电源布线层与内部安装电路连接。
如在后面说明的那样，信号以及电源布线有时被切断。为这种切断的方便，这样的信号以及电源布线层的数量最好少一些。因此在本实施例中，用于把识别号码发生电路与内部安装电路连接的布线构成为由用于识别号码发生电路电源布线(VDD、VSS)，以及用于复位信号(RES)、时钟信号(CLK)、识别号码输出信号(OUT)的3个信号布线组成的少量的布线。图81的部分放大图中，用比较粗的线表示电源布线VDD、VSS，用比较细的线表示用于复位信号、时钟信号、识别号码输出信号的信号布线。如从图所知，信号布线以实际上由电源布线VDD、VSS包围的状态延伸。识别号码发生电路CRNC构成为根据上述复位信号、时钟信号，以与上述实施例相当的方式发生识别号码。在识别号码发生电路的周围的空区域上，如图81所示，设置着连接这种电路CRNC的复位信号(RES)、时钟信号(CLK)、识别号码输出信号(OUT)、电源端子VDD、VSS的电极焊盘RES、CLK、OUT、VDD、VSS。这些电极焊盘不是作为由模塑树脂等封装材料封装半导体芯片所构成的半导体集成电路装置的外部端子，而是形成在半导体芯片上，使得能够适合称为探针的连接器。
如果半导体集成电路装置的电源线、内部安装电路、I/O单元等路径能够动作，则来自图示的识别号码发生电路CRNC的识别号码信息能够通过经由I/O单元的正常路径读出到外部。
这里，识别号码信息最好与包括产品的来历调查的众多必要性相对应。识别号码信息根据情况，希望也能够从成为不能够动作的半导体集成电路装置得到。
半导体集成电路装置在由于电源电流的异常增大、其它的种种原因不能够正常动作的不理想的状态下，去除模塑树脂的封装材料，露出半导体芯片，通过激光划片装置那样的装置切断去除识别号码发生电路CRNC与内部安装电路之间的电源以及信号布线层。由此，识别号码发生电路CRNC成为仅连接在上述电极焊盘上的状态。换句话讲，该电路CRNC能够半导体集成电路装置的内部布线短路、内部元件破坏等脱离，其自身能够独立进行动作。因此，在该状态下在上述电极焊盘上接触连接器，经过这样的连接器能够取得识别号码信息。
在半导体集成电路装置采取在半导体芯片上经过具有应力缓和目的那样的绝缘层以及再配置布线那样的布线层，设置由突点电极构成的多个外部端子的被称为芯片尺寸封装或者芯片比例封装那样的封装形态的情况下，也能够同样地得到识别号码信息。这种情况下，经过通常的外部端子难以得到识别号码信息时，通过去除突点电极、绝缘层，与上述相同，进行电极焊盘以及要切断的布线部分的露出，在布线切断去除以后，进行经过上述电极焊盘的识别号码信息的读出。
图82是具备了本发明的识别号码发生电路的半导体集成电路装置的其它实施例的结构图，图83是其电路图。
本实施例的半导体集成电路装置采用预先把构成MOSFET等的半导体区做成固定的图形，通过布线构成所希望的功能的电路的所谓母片方式的结构。采用在构成半导体集成电路装置的半导体芯片上所设定的I/O单元内，空置I/O单元，即从该半导体集成电路装置的功能上不使用的I/O单元构成识别号码发生电路的结构。
一个I/O单元如图示那样，由用于面积比较小的输出控制电路、用于面积比较大的输出MOSFET的区域(输出MOS)，以及用于配置输入输出焊盘电极(I/ORAD)的区域构成，其总体如图所示构成长方形的平面图形。
用于上述输出控制电路的区域采用比较小的面积，使得能够构成所希望的输出控制电路、输入电路，具有比较多的门电路、反相器电路以及MOSFET那样的子元件。用于输出MOSFET的区域仅具有由1个或2个P沟道型MOSFET和1个或2个N沟道型MOSFET构成的数量比较少的MOSFET，但是从外部负荷驱动能力高的观点出发，采用比较大的面积。
上述识别号码发生电路由用于空置I/O单元中的输出控制电路的区域内的子元件构成。上述识别号码发生电路能够由用于这种输出控制电路的区域中的比较多的子元件，在这样的区域中构成。
图83所示的P沟道型MOSFET以及N沟道型MOSFET、反相器电路、NAND电路以及NOR电路作为总体，构成用于向外部输出识别号码发生电路的输出的三态输出缓冲电路。在这样的输出缓冲电路中，反相器电路、NAND电路以及NOR电路由用于输出控制电路的区域中的子元件构成，输出MOSFET由用于输出MOSFET的区域中的MOSFET构成。
上述空置I/O单元中的三态输出缓冲电路的输出与设置在同一个单元内的输出焊盘电极(I/O PAD)连接。换句话说，图示的输入输出焊盘电极成为识别号码信息专用的输出电极。
上述输入输出焊盘电极与半导体集成电路装置中的通常被称为NC(非连接)管脚的半导体集成电路装置的空管脚或者空端子连接。
如果依据本实施例，则通过图中被标记为识别号码电路允许的允许信号成为高电平那样的有效电平，识别号码发生电路以及三态输出缓冲电路成为动作状态。为了识别号码发生电路的动作，在图中，供给被标记为输出时钟的连续时钟信号。响应这样的连续时钟信号，从输入输出焊盘电极供给识别号码信息。
图84示出具备了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的结构图。本实施例在近年来那样的大规模半导体集成电路中，从与消耗电流的增大或者动作速度的高速化相对应的电流强化的观点出发，考虑即使存在空置I/O单元，为了电流强化也挪用其单元区。
在图84的设计图中，例示3个I/O单元。在这3个I/O单元内，图面上方的I/O单元作为空置I/O单元，图面下方的其它的I/O单元作为为了半导体集成电路动作所利用的正规I/O单元。
在空置I/O单元中，在其输入输出焊盘电极用的区域中设置着电源焊盘电极，即被挪用为电源等的焊盘电极。电源焊盘电极与多个I/O单元或者用于内部安装电路的未图示的电源布线层连接。另外，空置I/O单元上的电源布线层通常可以理解为由采用多层布线构造的布线层内的金属所组成的上层布线层构成。
在空置I/O单元中，在上述图81的用于输出控制电路的区域相对应的部分中，通过多层布线层中的下层一侧的布线层的布线，与上述图81的例子相同，构成接收输出时钟信号、识别号码电路允许信号，形成识别号码输出的识别号码发生电路。
用于上述识别号码发生电路与内部安装电路之间的输出时钟信号、识别号码电路允许信号以及识别号码输出的布线层为了使得后面所说明的布线切断以及端子形成更容易，其每一个的一部分使用比较上层的布线层。
识别号码发生电路的输出信号供给到作为输出单元所设定的正规I/O单元的输入一侧所设置的输出选择电路。
由此，作为输出单元设定的正规I/O单元在半导体集成电路装置的通常动作中，把从内部安装电路经过输出选择电路供给的正规输出数据输出到其输入输出焊盘电极。
这种正规的I/O单元当要输出识别号码信息时，把从识别号码发生电路经过输出选择电路供给的识别号码信息输出到其输入输出焊盘电极。
图85示出识别号码发生电路的电源端子VDD以及称为接地端子的基准电位端子VSS与沿着多个I/O单元延伸的电源布线层以及基准电位布线层的连接图形。上述沿着I/O单元延伸的电源布线层VDD以及基准电位布线层VSS根据电源强化的意图具有比较宽的宽度。在本实施例中，如图85所示，相对于比较宽的电源布线层，设置宽度细的分支布线层，这种宽度细的分支布线层与用于识别号码发生电路的电源布线层VDD-V连接。基准电位布线层与识别号码发生电路的基准电位布线VSS-V的连接也同样构成。该结构准备用于识别号码发生电路与电源布线层以及基准电位布线层之间的下面所说明的分离。
与电源布线层-基准电位布线层之间的短路等异常无关，当产生从识别号码发生电路获得识别号码信息的需要时，如图86所示，连接到这种电路的电源端子VDD、基准电位端子VSS的宽度细的分支布线层用激光划片技术或者聚焦离子束(FIB)技术等切断。与此同时，识别号码发生电路与内部安装电路之间的上述那样的信号线也同样被切断。
接着，使用FIB技术等众所周知的技术进行绝缘膜形成，对于绝缘膜的开口形成以及导电层的选择形成。由此，在识别号码发生电路的电源端子VDD、基准电位端子VSS上，如图86所示设定由新的导电层构成的导电区。同时，对于上述信号线也设定新的导电层。
称为探针的连接器接触这些导电层，使识别号码发生电路动作，得到识别号码信息。
图87是具备了本发明的识别号码发生电路的半导体集成电路装置的又一个实施例的电路图。
在本实施例中，对于在半导体集成电路装置中所构成的识别号码发生电路，设置图示的2个二极管连接的MOSFETQ1、Q2，识别号码电路用电源焊盘，识别号码专用输出焊盘，识别号码专用时钟焊盘以及识别号码专用允许焊盘。
在半导体集成电路装置能够正常动作时，识别号码发生电路经过半导体集成电路装置的正规电源端子VDD，正规电源布线以及二极管连接MOSFETQ1提供动作电压，而且响应来自未图示的内部安装电路的时钟信号、识别号码允许信号，把识别号码信息输出到内部安装电路。
在由于正规电源端子VDD以及与其连接的电源布线，正规基准电位端子VSS以及与其连接的基准电位布线之间的短路异常等，不能够经过正规端子VDD、VSS向识别号码发生电路进行电源供给的情况下，经过图示的各种焊盘在这种电路上加入所必要的电压、信号，使该电路动作。二极管连接的MOSFETQ1进行开关动作，使得对于经过识别号码电路用电源焊盘以及MOSFETQ2加入到该电路中的电源电压自动地成为关断状态。由此，尽管正规电源系统发生异常，但是仍能够向识别号码发生电路进行馈电。
从上述各个实施例得到的作用效果如下。
[1]在半导体集成电路装置制造工艺的过程中形成由相同的形态构成的多个识别元件，判断与其过程分散性相对应的多个识别元件的物理量的相互大小关系，用作为半导体集成电路装置的固有的识别信息，由此可以得到能够用简单的结构识别各个半导体集成电路装置的效果。
[2]除去上述以外，通过使用把上述固有的识别信息在上述制造时分配给识别元件的第1识别信息，以及表示由上述判断得到的上述多个识别元件的物理量的大小关系的顺序信息，能够减少用于识别各个半导体集成电路装置的信息量，因此能够得到可以使存储识别信息的存储电路简单的同时还能够缩短其判断时间的效果。
[3]除去上述以外，把上述识别元件连接到由N沟道型MOSFET和P沟道型MOSFET构成的CMOS反相器电路的输入端子和输出端子，把其逻辑阈值作为进行大小比较的物理量，能够构成CMOS反相器电路的基本的逻辑电路，因此能够得到不需要添加另外的制造工艺就可以扩大可适用的半导体集成电路装置的范围的效果。
[4]除去上述以外，对于上述CMOS反相器电路，通过仅在作为物理量的逻辑阈值电压判断时加入动作电压，能够减轻元件特性恶化的影响，因此能够得到可以获得稳定的可靠性高的识别效果的效果。
[5]在半导体集成电路装置的制造工艺的过程中形成由相同的形态构成的多个识别元件，判断与其工艺分散性相对应的物理量，根据上述多个识别元件的物理量的相互大小关系生成固有的识别信息，附带制造履历一起存储，当这样的半导体集成电路发生了不良时，根据上述固有的识别信息读出上述存储的制造履历进行不良分析，根据需要反馈到上述制造工艺中，由此能够得到可以合理地制造系统构筑的效果。
[6]在构成第1芯片的半导体集成电路装置的制造工艺的过程中形成由相同的形态构成的多个识别元件，根据与其工艺分散性相对应的物理量的相互大小关系，生成这种第1芯片的固有的识别信息，对于构成上述第1芯片的多个半导体集成电路装置，根据各个电特性形成多个动作修饰信息，使得与上述各个第1芯片的识别信息相对应写入到第2芯片中，把上述第1芯片与第2芯片组合，根据上述第1芯片的识别信息使上述动作修饰信息向第1芯片输出，由此能够得到不用进行复杂的芯片管理就可以高效率制造多芯片结构的半导体集成电路装置的效果。
[7]除去上述以外，用上述第1芯片构成具有冗余电路的存储器，把不良地址存储在上述第2芯片中，如此能够得到用简单的结构就可以得到提高了制造成品率的存储器装置的效果。
[8]除去上述以外，在把上述第1芯片和第2芯片组装了的状态下进而进行测试发生了不良的情况下，使上述第2芯片脱离，返回到构成上述第1芯片的半导体集成电路装置的其它多个半导体集成电路装置的汇集工艺，由此能够得到可以改善制造成品率的效果。
[9]除去上述以外，在把上述第1芯片与上述第2芯片在上述组合了的状态下挑选以后，封装为一体，由此，能够得到改善制造成品率的同时，可以实现半导体集成电路装置小型化的效果。
[10]除去上述以外，把上述第1芯片和第2芯片组装到共同的安装基板上，由此能够得到容易脱离第2芯片，并且能够有效地进行发生了上述不良时的再利用的效果。
[11]根据与在半导体集成电路装置的制造工艺的过程中作为相同形态形成的多个识别元件的工艺分散性相对应的物理量的相互大小关系，使得具有固有的识别信息，由此能够得到用简单的结构就可以编入各个半导体集成电路装置的识别信息的效果。
[12]除去上述以外，把上述固有的识别信息作为在上述制造时分配给识别元件中的第1识别信息，把上述多个识别元件的物理量作为大小关系的顺序信息，由此由于能够减少用于各个半导体集成电路装置识别的信息量，因此能够得到可以使存储其信息的存储电路简化的同时还能够实现其判断动作高速化的效果。
[13]除去上述以外，把识别元件连接到由N沟道型MOSFET和P沟道型MOSFET构成的CMOS反相器电路的输入端子和输入端子，把其逻辑阈值利用为大小判断的物理量，由此由于能够用CMOS反相器电路等基本的数字电路构成，因此能够得到不添加另外的制造工艺就可以扩大可适用的半导体集成电路装置的范围的效果。
[14]除去上述以外，连接CMOS反相器电路的输入端子和输出端子，作为把其逻辑阈值进行大小判断的电路，在多个CMOS反相器电路的每一个中设置开关，用各2个的组合，在总对战中，在共同的电压比较电路中供给上述逻辑阈值电压进行判断，由此能够得到用简单的结构就可以实现高识别能力的效果。
[15]除去上述以外，与多个CMOS反相器电路的每一个相对应，设置把其输入端子和输出端子进行连接的第1开关，把共同的第1电路节点和输入端子进行连接的第2开关，把输出端子与共同的第2电路节点进行连接的第3开关，根据这种第1至第3开关的组合，在多个反相器电路之间以2个CMOS反相器电路为一组的总对战中，连接一方CMOS反相器电路的输入端子和输出端子，把在上述第1电路节点得到的电压供给到另一方CMOS反相器电路的输入端子上，把另一方CMOS反相器电路的逻辑阈值电压作为参考电压，在上述第2电路节点得到电压比较的输出信号，由此能够得到可以用简单的结构进行识别信号生成的效果。
[16]除去上述以外，使用把上述CMOS反相器电路和第1开关至第3开关用作为构成CMOS门阵列的元件，由此能够得到仅通过布线设计就可以得到识别号码发生电路的效果。
[17]除去上述以外，在上述CMOS反相器电路上仅在作为上述物理量的电压判断时供给动作电压，由此由于能够减轻元件特性恶化的影响，因此能够得到可以获得稳定、高可靠性的识别号码的效果。
[18]把识别号码电路安装在内部，该识别号码电路设置使第1反相器电路的输出端子与输入端子选择性地短路的第1开关，把上述第1反相器电路的输出端子连接到输入端子的第2反相器电路，设置接受其输出信号由放大电路放大所构成的多个识别元件，把当上述第1开关为接通状态时根据来自各个识别元件的输出信号生成识别号码，由此能够得到可以用简单的结构识别一个个半导体芯片的效果。
[19]除去上述以外，把上述反相器电路做成CMOS反相器电路，当上述第1开关成为接通状态时第2反相器电路的输出信号对于其逻辑阈值如果是高电平一侧则接受上述放大电路的输出信号形成低电平，当上述第1开关成为接通状态时第2反相器电路的输出信号对于其逻辑阈值如果是低电平一侧则接受上述放大电路的输出信号形成高电平，还设置闩锁电路使得当上述第1开关成为断开状态的反馈动作时反馈到上述第1反相器电路的输入端子，由此能够得到可以提高识别号码的再现性以及对于随时间变化的承受性的效果。
[20]除去上述以外，把上述放大电路作为多个CMOS反相器电路的串联连接电路，设置在构成上述第1反相器电路、第2反相器电路以及放大电路的各个CMOS反相器电路的输入端子的每一个上提供高电平电压的第3开关，在构成上述第1反相器电路至上述放大电路的各个反相器电路列的每一个的相互连接点上设置第3开关，当上述识别号码电路成为非动作状态时使上述第2开关成为接通状态，使上述第3开关成为断开状态，在使上述第1开关成为接通状态的识别信息的放大时以及上述反馈动作时使上述第2开关成为断开状态，使上述第3开关成为接通状态，由此能够得到可以提高识别号码的再现性和对于时间变化的承受性的效果。
[21]把识别号码电路安装在内部，该识别号码电路设置使第1反相器电路以及第2反相器电路的每一个的输入端子与输出端子短路的第1开关，设置使上述第1反相器电路的输出端子连接到第2反相器电路的输入端子的第2开关，使用包括把上述第2反相器电路的输出端子连接到输入端子构成的第3反相器电路包含在内的放大电路的多个识别元件，根据使上述第1反相器电路的第1开关成为接通状态，使第2反相器电路的第1开关成为断开状态，使上述第2开关成为接通状态时的包括上述第3反相器电路的上述放大电路的输出信号得到第1识别信息，根据使上述第2反相器电路的第1开关成为接通状态，使上述第2开关成为断开状态时的包括上述第3反相器电路的上述放大电路的输出信号得到第2识别信息，生成识别号码，由此能够得到谋求电路简单化的同时可以识别一个个半导体芯片的效果。
[22]除去上述以外，使得由上述第1反相器电路和第2反相器电路构成的电路列与上述第1反相器电路以及第2反相器电路对应排列那样，设置多个电路列，在上述多个电路列的相对应的开关上共同供给相同的开关控制信号，由第3开关选择多个电路列的上述第2反相器电路的输出信号的某一个连接到构成上述放大电路的初级电路的第3反相器电路的输入端子，由此能够得到可以更有效地获得大量识别信息的效果。
[23]除去上述以外，在上述第1反相器电路以及第2反相器电路的输入端子上设置切断输入信号的第4开关和供给高电平电压的第5开关，当上述识别号码电路为非动作状态时使上述第4开关成为断开状态，使上述第5开关成为接通状态，由此能够得到可以进一步提高识别号码的再现性和对于时间变化的承受性的效果。
[24]把识别号码电路安装在内部，该识别号码电路用第1开关使第1反相器电路的输入端子与输出端子短路，经过上述第2开关使在上述第1反相器电路的输入端子上设置第2开关构成的多个单位元件成为串联形态构成识别元件列，把与上述识别元件列的最末级相对应的上述第1反相器电路的输出端子连接到包括第2反相器电路的放大电路的输入端子上，与上述识别元件列的各第1反相器电路的第1开关以及第2开关相对应设置把计数时钟的二进制计数器的计数输出译码的译码器，与上述二进制计数器的计数输出相对应，从上述识别元件列的第1级电路开始顺序地使上述第1开关顺序成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号得到与上述识别元件列的各个第1反相器电路相对应的多个识别信息生成识别号码，由此能够得到谋求电路简化的同时，可以识别一个个半导体芯片的效果。
[25]把识别号码电路安装在内部，该识别号码电路用第1开关使第1反相器电路的输入端子与输出端子短路，经过上述第2开关使在上述第1反相器电路的输入端子上设置第2开关构成的多个单位元件成为串联形态构成识别元件列，把与上述识别元件列的最末级相对应的上述第1反相器电路的输出端子连接到包括第2反相器电路的放大电路的输入端子上，设置具有与上述识别元件列的各第1反相器电路的第1开关以及第2开关相对应的移位比特的移位寄存器，与上述移位寄存器的移位动作相对应，把上述识别元件列从第1级电路开始顺序使上述第1开关顺序成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号得到与上述识别元件列的各个第1反相器电路相对应的多个识别信息生成识别号码，由此能够得到谋求简化电路的同时，可以识别一个个半导体芯片的效果。
[26]把识别号码电路安装在内部，该识别号码电路设置选择性地使第1反相器电路的输入端子与输出端子短路的第1开关和把上述第1反相器电路的输出端子连接到输入端子的第2反相器电路，设置接受其输出信号用放大电路放大构成的多个识别元件，根据当上述第1开关成为断开时的来自各个识别元件的输出信号生成识别号码，能够得到可以用简单的结构识别一个个半导体集成电路装置的效果。
[27]把识别号码电路安装在内部，该识别号码电路用第1开关使第1反相器电路的输入端子与输出端子短路，经过上述第2开关使在上述第1反相器电路的输入端子上设置第2开关构成的多个单位元件成为串联形态构成识别元件列，把与上述识别元件列的最末级相对应的上述第1反相器电路的输出端子连接到包括第2反相器电路的放大电路的输入端子上，与上述识别元件列的各个第1反相器电路的第1开关以及第2开关相对应设置把计数时钟的二进制计数器的计数输出译码的译码器，与上述二进制计数器的计数输出相对应，把上述识别元件列从第1级电路开始顺序使上述第1开关顺序成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号得到与上述识别元件列的各个第1反相器电路相对应的多个识别信息生成识别号码，由此能够得到谋求简化电路的同时，可以识别一个个半导体集成电路装置的效果。
[28]把识别号码电路安装在内部，该识别号码电路用第1开关使第1反相器电路的输入端子与输出端子短路，经过上述第2开关使在上述第1反相器电路的输入端子上设置第2开关构成的多个单位元件成为串联形态构成识别元件列，把与上述识别元件列的最末级相对应的上述第1反相器电路的输出端子连接到包括第2反相器电路的放大电路的输入端子上，设置具有与上述识别元件列的各第1反相器电路的第1开关以及第2开关相对应的移位比特的移位寄存器，与上述移位寄存器的移位动作相对应，把上述识别元件列从第1级电路开始顺序地使上述第1开关顺序成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号得到与上述识别元件列的各个第1反相器电路相对应的多个识别信息生成识别号码，由此能够得到谋求简化电路的同时，可以识别一个个半导体集成电路装置的效果。
[29]除去上述以外，还具备适合JTAG标准的测试电路，用上述识别号码电路生成的识别号码经过适合上述JTAG标准的接口输出，由此能够得到通过挪用测试电路可以简化电路的效果。
[30]除去上述以外，包括上述单位元件、第1开关以及第2开关的识别号码电路是用软件IP技术进行电路设计以及电路规划，由此能够得到可以降低设计成本的效果。
[31]使用软件IP技术把识别号码电路进行电路设计以及电路规划，该识别号码电路用第1开关使第1反相器电路的输入端子与输出端子短路，经过上述第2开关使在上述第1反相器电路的输入端子上设置第2开关构成的多个单位元件成为串联形态构成识别元件列，把与上述识别元件列的最末级相对应的上述第1反相器电路的输出端子连接到包括第2反相器电路的放大电路的输入端子上，设置具有与上述识别元件列的各第1反相器电路的第1开关以及第2开关相对应的移位比特的移位寄存器，与上述移位寄存器的移位动作相对应，把上述识别元件列从第1级电路开始顺序地使上述第1开关顺序成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号得到与上述识别元件列的各个第1反相器电路相对应的多个识别信息生成识别号码，由此能够得到可以降低半导体集成电路装置的制造成本的效果。
以上，根据实施例具体地说明了由本发明者们完成的发明，但本发明并不是限定于上述实施例，在不脱离其宗旨的范围内当然能够进行各种变更。例如，由在半导体集成电路装置的制造工艺的过程中所形成的相同状态构成的多个识别元件在电读出信号的元件中也可以形成多个在半导体集成电路装置中成为相同电阻值的电阻元件或者成为相同电容值的电容器，以电流或者电压的形态取出其电阻值或者电容值的工艺分散性，利用为识别号码。
另外，除去半导体集成电路装置的引线宽度或者间距宽度以外，还能够采取在半导体封装等的表面上印刷或者刻印相同长度或者宽度的多条直线，利用其宽度或者间距宽度的分散性等各种实施形态。
上述例示的电阻元件即使不需要实施例的CMOS结构那样的比较复杂的制造工艺也能够实施。作为电阻元件，能够研究通过半导体集成电路技术构成的多晶硅电阻，在单晶硅中通过用众所周知的离子注入法等方法导入决定导电型的杂质所构成的所谓扩散电阻的半导体电阻，由金属布线层和同质的金属层构成的金属电阻。在这些电阻中，由于扩散电阻容易设定为适当的电阻值以及电阻值随时间变化的比较小，因此适于得到与特性分散性相对应的特定信息。
与电阻分散性相对应的特定信息例如能够用在随时要对比的2个电阻元件中流过预定的偏置电流，判断该时刻在2个电阻上发生的电压差那样的电阻-电压变化以及比较判断的技术形成，由多个电阻元件构成电阻桥，用判断其电阻桥的输出的技术形成。与电阻元件相对应的特性信息除去上述技术以外，还能够把电阻元件利用为电阻-电流变换元件，由把被变换了的电流进行比较判断的技术形成。进而，通过把电阻元件取为振荡电路的振荡频率决定元件或者延迟电路的延迟时间决定元件的一部分，能够把电阻元件的特性分散性利用为频率信息或者延迟时间信息。
在把电阻元件作为对于构成反相器的信号输入MOSFET的负荷元件的情况下，与特性分散性相对应的信息反映电阻值元件的特性分散性和信号输入MOSFET的特性分散性。
与电阻分散性相对应的特定信息并不需要一定仅形成在半导体集成电路装置内。如果需要，还能够采用可以把半导体集成电路装置适当地移动到特定信息形成模式的结构，在该模式下，能够把半导体集成电路装置内的多个电阻元件开关切换连接地连接到设定在半导体集成电路装置上的信号输入输出端子那样的已知的外部端子上。这种情况下，与电阻元件的特性分散性相对应的特定信息由连接到这样的外部端子上的半导体集成电路装置外的电路装置形成。
作为恒久地维持特性分散性，还经验性地检测多个相同结构的电路相互之间，或者MOSFET那样的电路元件的漏电流。漏电流水平与电阻元件的特性分散性相同，能够通过电流电压变换和电压比较进行检测。形成漏电流的既可以是上述那样的相互相同结构的电路，也可以是连接了栅极·源极的MOSFET。
作为用于特定信息的漏电流源的适宜的电路，能够举出连接到半导体集成电路装置的信号输出外部端子或者信号输入输出外部端子上的信号输出缓冲电路。这是因为这种信号输出缓冲电路构成的MOSFET那样的电路元件采用比较大的尺寸，大多形成比较大的漏电流，其测定比较容易，另外还能够直接利用已经存在的外部端子。
连接到半导体集成电路装置的外部信号输入端子上的半导体集成电路装置内的输入保护二极管那样元件的耐压特性也能够作为与微小的分散性相对应的上述那样的特定信息源。半导体集成电路装置的多个外部端子即使在构成电子系统中的比较少的比特数的总线的情况下，通过上述实施例那样总对战比较的方法，能够显著地对于大多数适宜地形成可识别的信息。
连接到半导体集成电路装置的外部端子上的半导体集成电路装置内的MOS晶体管的漏极耦合电容那样的电容具有微小的分散性。由此其自身也能够作为与分散性相对应的上述那样的特定信息源。
动态型存储器中的信息保持时间也示出微小的分散性。这种情况下，在动态型存储器中即使不添加特别的结构，即，即使不设定用于固有的识别信息形成的结构，也能够测量多个存储器地址内的特定的多个存储器地址中的多个存储器单元的信息保持时间，并且根据其计算结果作为特定信息。
像多芯片模块那样在公共基板上设置了多个半导体芯片的情况下，能够预先在各个半导体芯片中设定固有的识别电路，经过公共基板取出来自各个半导体芯片的固有的识别信息。为了读出各个半导体芯片的固有的识别信息，当在公共基板上所需要的端子的数量方面具有制约时，可以在各个半导体芯片中与芯片选择控制电路一起设定用于固有的识别信息的并联-串联变换电路。这时，各个半导体芯片中的固有的识别信息在该芯片的选择状态下，由并联-串联变换电路变换成串联，在此基础上，从各个半导体芯片输出并且经过公共基板读出。在设置了图33那样意义下的程序专用芯片的情况下，这种编程专用芯片可以构成为能够对应于公共基板上的不同种类的多个半导体芯片。

Claims (62)

1.一种半导体集成电路装置的识别方法，特征在于：
使具有相互相同的形态形成的同时具有相互相同的制造工艺形成的多个逻辑电路附带在半导体集成电路装置中，
形成与上述多个逻辑电路的物理量的相互分散性相对应所产生的反映上述多个逻辑电路的物理量的相互大小关系的信息，把反映这种大小关系的信息设定为表示构成这种半导体集成电路装置的上述多个逻辑电路的物理量的大小顺序的固有的识别信息。
2.根据权利要求1所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路设定在上述半导体集成电路装置内部。
3.根据权利要求2所述的半导体集成电路装置的识别方法，特征在于：
上述固有的识别信息还包括第1识别信息，所述第1识别信息具有在上述制造工艺中被设定的值。
4.根据权利要求2所述的半导体集成电路装置的识别方法，特征在于：
上述固有的识别信息包括表示上述多个逻辑电路的物理量的大小顺序的顺序信息。
5.根据权利要求3所述的半导体集成电路装置的识别方法，特征在于：
上述物理量的大小关系是多个逻辑电路的电参数的大小关系。
6.根据权利要求4所述的半导体集成电路装置的识别方法，特征在于:
上述多个逻辑电路通过把各自的输入与输出电连接，在各自的输出端输出与各自的阈值电压相等的输出电压作为上述电参数。
7.根据权利要求6所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
8.根据权利要求7所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
9.根据权利要求5所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
10.根据权利要求9所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
11.根据权利要求5所述的半导体集成电路装置的识别方法，特征在于：
在上述逻辑电路中限制没有进行作为上述物理量的电参数的大小关系的判断动作时的动作电压的加入。
12.根据权利要求1所述的半导体集成电路装置的识别方法，特征在于：
上述固有的识别信息包括表示上述多个逻辑电路的物理量的大小顺序的顺序信息。
13.根据权利要求12所述的半导体集成电路装置的识别方法，特征在于：
上述物理量的大小关系是多个逻辑电路的电参数的大小关系。
14.根据权利要求13所述的半导体集成电路装置的识别方法，特征在于：
在上述逻辑电路中限制没有进行作为上述物理量的电参数的大小关系的判断动作时的动作电压的加入。
15.根据权利要求13所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路通过把各自的输入与输出电连接，在各自的输出端输出与各自的阈值电压相等的输出电压作为上述电参数。
16.根据权利要求15所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
17.根据权利要求16所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
18.根据权利要求13所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
19.根据权利要求18所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
20.根据权利要求1所述的半导体集成电路装置的识别方法，特征在于：
上述物理量的大小关系是多个逻辑电路的电参数的大小关系。
21.根据权利要求20所述的半导体集成电路装置的识别方法，特征在于：
在上述逻辑电路中限制没有进行作为上述物理量的电参数的大小关系的判断动作时的动作电压的加入。
22.根据权利要求20所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路通过把各自的输入与输出电连接，在各自的输出端输出与各自的阈值电压相等的输出电压作为上述电参数。
23.根据权利要求22所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
24.根据权利要求23所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
25.根据权利要求20所述的半导体集成电路装置的识别方法，特征在于：
上述多个逻辑电路包括反相器电路。
26.根据权利要求25所述的半导体集成电路装置的识别方法，特征在于：
上述逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路。
27.一种半导体集成电路装置的制造方法，通过半导体集成电路装置的测定，能够对该半导体集成电路中固有的制造信息进行查询，特征在于：
上述半导体集成电路装置具有以相互相同的形态和以相互相同的制造工艺形成的多个逻辑电路，
通过在上述半导体集成电路装置制造过程中的一个时刻对上述半导体集成电路装置进行测定，形成与上述多个逻辑电路的物理量的相互分散性相对应产生的反映上述多个逻辑电路的物理量的相互大小关系的第1信息，以及
把上述第1信息和包括在产生了该第1信息的半导体集成电路装置的制造中所设定的管理信息的第2信息作为表示构成这种半导体集成电路装置的上述多个逻辑电路的物理量的大小顺序的固有信息保存在上述半导体集成电路装置外的信息保持装置中，
由此，从通过在与上述一个时刻不同的时刻对半导体集成电路装置的测定所得到的与上述第1信息的信息种类相同的第3信息，在上述信息保持装置内查询与该第3信息对应的上述第1信息，进而从根据上述第3信息所查询的第1信息来查询上述第2信息。
28.一种半导体集成电路装置的制造方法，特征在于包括：
形成包括第1芯片的半导体集成电路装置，上述半导体集成电路装置具有以相互相同的形态形成且以相互相同的制造工艺形成的多个逻辑电路；
从包括上述第1芯片的半导体集成电路装置中的上述多个逻辑电路获得表示构成这种半导体集成电路装置的上述多个逻辑电路的物理量的大小顺序的固有的识别信息；
把来自包括上述第1芯片的半导体集成电路装置的多个固有的识别信息和用于提供各自的固有识别信息的上述半导体集成电路装置的动作修饰信息写入到第2芯片中；
把上述第1芯片和第2芯片一体组装的工艺，
上述所组装的第2芯片构成为使得根据从与其一体组装的第1芯片得到的固有的识别信息，把上述动作修饰信息向第1芯片输出。
29.根据权利要求28所述的半导体集成电路装置的制造方法，特征在于：
上述半导体集成电路装置所形成的上述固有的识别信息包括根据上述多个逻辑电路的物理量的相互分散性所产生的反映上述多个逻辑电路的物理量大小关系的信息。
30.根据权利要求29所述的半导体集成电路装置的制造方法，特征在于：
反映上述多个逻辑电路的物理量的大小关系的上述信息以各逻辑电路的物理量分别与多个逻辑电路的各物理量进行对比后得到的对比信息为基础。
31.根据权利要求29所述的半导体集成电路装置的制造方法，特征在于：
反映上述多个逻辑电路的物理量的大小关系的上述信息是与上述多个逻辑电路的物理量的大小顺序相对应的顺序信息。
32.根据权利要求28所述的半导体集成电路装置的制造方法，特征在于：
上述第1芯片是具有冗余电路的存储器，
上述第2芯片存储上述第1芯片的不良地址作为上述动作修饰信息。
33.根据权利要求28所示的半导体集成电路装置的制造方法，特征在于还包括:
在组装了上述第1芯片和第2芯片的状态下进行测试的工艺；
在上述组装状态下的测试中发生了不良时，卸下上述第2芯片，把构成上述第1芯片的半导体集成电路装置汇集到其它的多个半导体集成电路装置中的工艺。
34.根据权利要求33所述的半导体集成电路装置的制造方法，特征在于：
上述第1芯片和第2芯片在上述组装了的状态下进行挑选以后密封为一体。
35.根据权利要求34所述的半导体集成电路装置的制造方法，特征在于：
上述第1芯片和第2芯片组装在共同的安装基板上。
36.一种半导体集成电路装置，该半导体集成电路装置具有通过彼此相同的制造工艺形成为相同形态的多个逻辑电路，并具有由上述多个逻辑电路所确定的表示构成这种半导体集成电路装置的上述多个逻辑电路的物理量的大小顺序的固有的识别信息，其特征在于：
上述固有的识别信息采取与由上述多个逻辑电路的特性变化引起的上述多个逻辑电路的参数的各自大小的相互关系所对应的状态，以及
上述固有的识别信息包括表示将每个逻辑电路的参数与其他逻辑电路的参数比较的结果的多个对比信息。
37.根据权利要求36所述的半导体集成电路装置，其特征在于：
上述多个对比信息的每一个都包括表示将各个特定的逻辑电路的参数进行比较的结果的多个比特。
38.根据权利要求37所述的半导体集成电路装置，其特征在于：
上述多个对比信息的每一个包括比特数被压缩的信息，该信息是通过对从上述各个特定逻辑电路的参数的直接对比产生的数据变换信息而生成的。
39.根据权利要求38所述的半导体集成电路装置，其特征在于：
上述固有的识别信息包括顺序信息，该顺序信息指示上述多个逻辑电路的参数的各自大小的顺序，其比特数比一个特定的逻辑电路与其他逻辑电路的对比数少。
40.根据权利要求36所述的半导体集成电路装置，其特征在于：
上述固有的识别信息包括与上述多个逻辑电路分别对应的多个顺序信息。
41.根据权利要求36所述的半导体集成电路装置，其特征在于：
上述固有的识别信息包括反映上述多个逻辑电路的参数的各自大小的顺序的顺序信息。
42.根据权利要求41所述的半导体集成电路装置，其特征在于：
上述顺序信息所包含的比特数比一个特定的逻辑电路与其他逻辑电路的对比数少。
43.根据权利要求36所述的半导体集成电路装置，其特征在于：
并且上述参数的上述大小关系表示上述逻辑电路的电参数的大小关系。
44.根据权利要求43所述的半导体集成电路装置，其特征在于：
上述逻辑电路包括反相器电路。
45.根据权利要求43所述的半导体集成电路装置，其特征在于：
上述逻辑电路的每一个在其各自的输出端输出与阈值电压相等的输出电压；
其中上述阈值电压是上述电参数，以及
其中上述逻辑电路使它们各自的输入端与它们各自的输出端电连接。
46.根据权利要求45所述的半导体集成电路装置，其特征在于：
上述逻辑电路包括反相器电路。
47.根据权利要求46所述的半导体集成电路装置，其特征在于：
每个逻辑电路包括由N沟道型MOSFET和P沟道型MOSFET组成的CMOS反相器电路，其中，N沟道型MOSFET和P沟道型MOSFET的每一个在输入端被施加输入电压，以便在其输出端形成输出电压。
48.根据权利要求47所述的半导体集成电路装置，其特征在于：
上述CMOS反相器电路的输入端与上述CMOS反相器电路的输出端连接以形成上述输出电压。
49.根据权利要求48所述的半导体集成电路装置，特征在于还包括：
具有第一输入端和第二输入端的电压比较电路；
为上述CMOS反相器电路的每一个设置的第一开关和第二开关，上述第一开关把相对应的CMOS反相器电路的输出电压传递到上述电压比较电路的第一输入端，上述第二开关把上述输出电压传递到上述电压比较电路的第二输入端；以及
控制上述第一开关和上述第二开关的控制电路，使得上述电压比较电路将每个CMOS反相器电路各自的输出电压与其它CMOS反相器电路的输出电压进行比较。
50.根据权利要求49所述的半导体集成电路装置，其特征在于：
上述第一和第二开关是MOSFET开关。
51.根据权利要求48所述的半导体集成电路装置，其特征在于进一步包括：
为上述CMOS反相器电路的每一个设置的第一开关、第二开关和第三开关以及控制上述第一、第二和第三开关的控制电路，
上述第一开关设置在相关联的CMOS反相器电路的输入端与输出端之间，
上述第二开关设置在公共的第一电路节点与相关联的CMOS反相器电路的输入端之间，
上述第三开关设置在相关联的CMOS反相器电路的输出端与公共的第二电路节点之间，以及
上述控制电路控制上述第一、第二和第三开关，使得上述CMOS反相器电路中的每2个CMOS反相器电路被分成一组，其中一个CMOS反相器电路的输入端和输出端连接，以从该一个CMOS反相器输出输出电压，而且经过上述第一电路节点将该一个CMOS反相器电路的输出电压提供给另一个CMOS反相器电路的输入端，以该另一个CMOS反相器电路的逻辑阈值电压作为参考电压，判断上述一个的CMOS反相器电路的输出电压的电位，从该另一个CMOS反相器电路向上述第二电路节点施加作为判断结果的输出信号。
52.根据权利要求51所述的半导体集成电路装置，其特征在于：
上述第一、第二和第三开关是MOSFET开关。
53.根据权利要求51所述的半导体集成电路装置，其特征在于：
上述CMOS反相器电路和上述第一、第二和第三开关包括构成CMOS门阵列的元件。
54.根据权利要求53所述的半导体集成电路装置，其特征在于：
上述第一、第二和第三开关是MOSFET开关。
55.根据权利要求51所述的半导体集成电路装置，其特征在于：
在没有进行用于判断上述电参数的大小关系的操作时，为上述CMOS反相器电路施加限制工作电压。
56.根据权利要求51所述的半导体集成电路装置，其特征在于：
上述第一、第二和第三开关是MOSFET开关。
57.一种半导体集成电路装置，特征在于：
具备内置的识别号码电路，该识别号码电路具备多个逻辑电路，各逻辑电路包括
第1反相器电路；
使第1反相器电路的输入端子与输出端子短路的第1开关；
输入端子与上述第1反相器电路的输出端子连接的第2反相器电路；
把上述第2反相器电路的输出端子的信号放大的放大电路，
上述识别号码电路在上述多个逻辑电路的上述第1开关成为接通状态时，根据上述放大电路的输出信号生成识别号码。
58.一种半导体集成电路装置，特征在于：
具备内置的识别号码电路，该识别号码电路包括
具备多个单位元件的逻辑电路列，上述各单位元件包括第1反相器电路、使上述第1反相器电路的输入端子与输出端子短路的第1开关和设置在上述第1反相器电路的输入端子上的第2开关，上述单位元件通过上述第2开关构成为串联形态；
包括第2反相器电路的放大电路，上述第2反相器电路的输入端子与上述逻辑电路列的最末级相对应的上述第1反相器电路的输出端子连接；
计数时钟的二进制计数器；以及
接受上述二进制计数器的计数输出，与上述逻辑电路列的各第1反相器电路的第1开关以及第2开关相对应设置的译码器，
该识别号码电路与上述二进制计数器的计数输出相对应，使上述逻辑电路从第1级电路开始顺序地使上述第1开关成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号，得到与上述逻辑电路列的各第1反相器电路相对应的多个识别信息来生成识别号码。
59.一种半导体集成电路装置，特征在于：
具备内置的识别号码电路，该识别号码电路包括
具备多个单位元件的逻辑电路列，上述各单位元件包括第1反相器电路、使上述第1反相器电路的输入端子与输出端子短路的第1开关和设置在上述第1反相器电路的输入端子上的第2开关，上述单位元件通过上述第2开关构成为串联形态；
包括第2反相器电路的放大电路，上述第2反相器电路的输入端子与上述逻辑电路列的最末级相对应的上述第1反相器电路的输出端子连接；
接受时钟的移位寄存器，具有与上述逻辑电路列的各第1反相器电路的第1开关以及第2开关相对应的移位比特，
该识别号码电路与上述移位寄存器的移位动作相对应，使上述逻辑电路从第1级电路开始顺序地使上述第1开关成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号，得到与上述逻辑电路列的各第1反相器电路相对应的多个识别信息来生成识别号码。
60.根据权利要求59所述的半导体集成电路装置，特征在于：
还具备适合于JTAG标准的测试电路，
经过上述适合于JTAG标准的接口输出在上述识别号码电路中生成的识别号码。
61.根据权利要求59所述的半导体集成电路装置，特征在于：
包括上述单位元件、第1开关以及第2开关的识别号码电路使用软件IP技术进行电路设计以及电路布局。
62.一种半导体集成电路装置的制造方法，特征在于：
使用软件IP技术对于识别号码电路进行电路设计以及电路布局，其中，该识别号码电路包括
具备多个单位元件的逻辑电路列，上述各单位元件包括第1反相器电路、使上述第1反相器电路的输入端子与输出端子短路的第1开关和设置在上述第1反相器电路的输入端子上的第2开关，上述单位元件通过上述第2开关构成为串联形态；
包括第2反相器电路的放大电路，上述第2反相器电路的输入端子与上述逻辑电路列的最末级相对应的上述第1反相器电路的输出端子连接；
接受时钟的移位寄存器，具有与上述逻辑电路列的各第1反相器电路的第1开关以及第2开关相对应的移位比特，
该识别号码电路与上述移位寄存器的移位动作相对应，使上述逻辑电路从第1级电路开始顺序地使上述第1开关成为接通状态，第2开关成为与第1开关互补的断开状态，根据包括上述第3反相器电路的上述放大电路的输出信号，得到与上述逻辑电路列的各第1反相器电路相对应的多个识别信息来生成识别号码。
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