CN100470836C - 晶体管结构、存储单元及其阵列、及存储器制造方法 - Google Patents
晶体管结构、存储单元及其阵列、及存储器制造方法 Download PDFInfo
- Publication number
- CN100470836C CN100470836C CNB2004100105599A CN200410010559A CN100470836C CN 100470836 C CN100470836 C CN 100470836C CN B2004100105599 A CNB2004100105599 A CN B2004100105599A CN 200410010559 A CN200410010559 A CN 200410010559A CN 100470836 C CN100470836 C CN 100470836C
- Authority
- CN
- China
- Prior art keywords
- ditches
- irrigation canals
- memory cell
- word line
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 152
- 238000003860 storage Methods 0.000 claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 238000003973 irrigation Methods 0.000 claims description 277
- 230000002262 irrigation Effects 0.000 claims description 277
- 239000000758 substrate Substances 0.000 claims description 128
- 239000012212 insulator Substances 0.000 claims description 102
- 239000004065 semiconductor Substances 0.000 claims description 97
- 239000011241 protective layer Substances 0.000 claims description 96
- 239000010410 layer Substances 0.000 claims description 73
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 24
- 239000003989 dielectric material Substances 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 21
- 238000009413 insulation Methods 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 8
- 230000008676 import Effects 0.000 claims description 8
- 238000001459 lithography Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 230000010415 tropism Effects 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- 230000001052 transient effect Effects 0.000 claims description 2
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 claims 1
- 239000002305 electric material Substances 0.000 claims 1
- 238000010276 construction Methods 0.000 abstract description 24
- 230000009471 action Effects 0.000 abstract description 2
- 230000002349 favourable effect Effects 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 description 20
- 230000008901 benefit Effects 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 13
- 210000000746 body region Anatomy 0.000 description 9
- 230000008021 deposition Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- -1 for example Substances 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/056—Making the transistor the transistor being a FinFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
本发明涉及晶体管结构、存储单元及其阵列、与动态随机存取存储器制造法。一种具有沿着x轴的一水平面配置的源极/漏极区域(12，13)的晶体管结构(98)，其包括使该源极/漏极区域(12，13)彼此分开并增加该晶体管结构的有效沟道长度Leff的一凹陷结构(18)。一垂直栅极电极(2)沿着该x轴延伸并包围该晶体管结构(98)的一有源区域(11)的两侧、或全部。有效沟道宽度Weff取决于该栅极电极(2)的深度。具有该晶体管结构(98)的一选择晶体管(9)的存储单元(97)具有一低漏电流以及一良好的切换行为。该晶体管结构(98)可以集成于一具有孔洞沟渠电容器(8)、或堆栈电容器(7)中。
Description
技术领域
本发明涉及一种晶体管结构，其具有两个源极/漏极区域，被形成于一半导体基板中，被配置于沿着相关于该半导体基板之一基板表面的一x轴的一水平平面之中，以及通过一凹陷结构而彼此相互间隔，其具有一有源区域的一表面轮廓，借着由所述源极/漏极区域之剖面、以及于水平平面中之该凹陷结构所构成之一辅助区域的一轮廓而加以预先定义，并且，该有源区域的一侧壁是通过该表面轮廓进入该半导体基板之中的垂直投影线(projection line)而加以预先定义，以及其具有形成在该两个源极/漏极区域间的一传导沟道，且其形成是通过于一栅极电极处的一电位而为可控制。
背景技术
通常，动态随机存取存储器(DRAMs)的存储单元被提供以一分别的存储电容器，以用于存储电荷，以及提供以一选择晶体管，以用于寻址该存储电容器，在此例子中，一下部的限制源自于该选择晶体管的一沟道长度，而在该下部限制的下方，该选择晶体管之绝缘性质则不适用于该存储单元处于关闭、未寻址状态的时候，并且，一有效沟道长度Leff的该下部限制会限制具有相关于一半导体基板之一基板表面而为水平指向之一选择晶体管的已知平面晶体管单元(PTCs)的延展性(scalability)。
再者，一存储单元的功能是通过处于会寻址该存储单元的开启状态之该选择晶体管的电阻所加以决定，所以，通过所述结构先进的微型化，该选择晶体管的一有效沟道宽度Weff会不断地减少，并且，该存储单元的充电/放电电流Ion会不利地受到限制。
因此，已知有鳍形场效晶体管(FinFETs)，正如，举例而言，于“Fabrication of Body-Tied FinFETs(omega MOSFETs)using Bulk SiWafers”，Park et al.；in“2003 Symposium on VLSI Technology Digestof Technical Papers”，中所叙述的一样，在一晶体管单元的两个以平面方式配置的源极/漏极区域之间，一半导体基板会通过一凹陷步骤而进行回蚀，以及一由该半导体基板所形成的鳍形物则是会在程序中成型于该两个源极/漏极区域之间，然后，一栅极电极结构会包裹住该鳍形物的至少两侧，其中，该有效沟道长度Leff系通过该鳍形物的长度、并依照由生产技术所掌管的一最小特征尺寸F而加以决定，至于该有效沟道宽度Weff则是决定自该鳍形物的高度、或是该凹陷步骤所实行的深度。
该有效沟道长度Leff被连结至该最小特征尺寸F，并且，会限制于关闭状态时、该finFET相关于漏电流、或绝缘体特性的比例电位(scalingpotential)，其中，该finFET的切换临界值会大量地取决于生产参数，而将一fin场效晶体管制造成为具有一孔洞沟渠电容器(hole trenchcapacitor)的一存储单元的选择晶体管则证实是复杂的。
对具有一孔洞沟渠电容器的存储单元而言，垂直晶体管单元(VTCs)的配置是已知的，其中，该选择晶体管的所述源极/漏极区域会实质地于该半导体基板之中，垂直地配置于彼此之上，并且，该选择晶体管的一栅极电极所控制的一沟道形成为垂直于该单元阵列平面、或是该半导体基板的基板表面，再者，该最小沟道宽度Weff则是依照该最小特征尺寸F而产生，该沟道长度Leff是取决于该下部源极/漏极区域、或该栅极电极之一下部边缘形成处的该深度。
该垂直晶体管单元的缺点为，在具有堆栈电容器之存储单元中的集成困难，在具有孔洞沟渠电容器的存储单元中集成的例子中、用于形成该存储单元的一孔洞沟渠的高宽比(aspect ratio)的增加，以及在相邻存储单元上的一选择晶体管的该栅极电极的受限开启/关闭电流Ion与寄生行动(parasitic action)。
具有一垂直晶体管结构、且于其中该栅极电极完全地包裹配置在该两个源极/漏极区域间的一体区域的一垂直存储单元，于“Fully DepletedSurrounding Gate Transistor(SGT)for 70nm DRAM and Beyond”；Goebelet al.之中有所叙述，其中，一鳍形物通过回蚀一半导体基板而形成，一第一源极/漏极区域系通过来自该鳍形物之基极区域中之一邻接结构的向外扩散(outdiffusion)而形成，一第二源极/漏极区域加以提供在该其性物的上部边缘处，以及该栅极电极沿着该鳍形物的四个侧壁而加以配置，并且，该有效沟道长度Leff是产生自该鳍形物的回蚀深度，而该有效沟道宽度Weff则是对应于该鳍形物的该轮廓，且至少有一个侧长度会造成一取决于该最小特征尺寸F的方式，所以，该有效沟道宽度相对应地总计为2F至3F，就像该垂直晶体管单元一样，同样地，具有一环绕栅极电极的该晶体管单元亦可以利用一复杂方式而仅被集成于具有堆栈电容器的存储单元之中，不过，再次地，于程序期间所建立的较高的高宽比，以及在程序中相关于该存储电容器的限制结果都是不利的。
一具有一弯曲沟道的场效晶体管则是叙述于“The Breakthrough inData Retention time of DRAM using Recess-Channel-Array Transistor(RCAT)for 88 nm Feature Size and Beyond”；Kim et al.；in“2003Symposium on VLSI Technology Digest of Technical Papers”之中，其中，该场效晶体管的两个源极/漏极区域配置于一水平平面之中，以及该栅极电极加以配置于被导入该晶体管之该两个源极/漏极区域间之该半导体基板中的一凹陷沟渠里，再者，该有效沟道长度Leff产生自该两个源极/漏极区域间的距离、与该被提供在该两个源极/漏极区域间的凹陷沟渠被导入该半导体基板中的深度，并且，该有效沟道宽度Weff对应于该最小特征尺寸F。
较不具优势地是，对于该有效沟道宽度的连续限制会限制该开启/关闭电流。
在将凹陷沟道FETs集成于具有一高封装密度的存储单元中的例子里，其证实了所述栅极电极相关于所述凹陷沟渠的对准是复杂的，举例而言，若是两者皆于一光微影方法过程中分别进行图案化的话，而对比finFET、或SGT晶体管单元，由于该有源区域并没有因受到该栅极电极的屏蔽而免于所述邻接存储单元的影响，因此，即会发生一栅极电极的电位对于所述邻接晶体管单元的一寄生击穿(parasitic punchthrough)。
具有孔洞沟渠电容器的存储单元、以及具有成槽于该半导体基板中的一栅极电极(成槽栅极(grooved gate))的选择晶体管的一配置于US 5,945,707(Bronner et al.)之中有所叙述，并且，以图1作为参考而在接下来进行解释。
依照图1，存储电容器6形成于一半导体基板1之中、一基板表面10的下方，以作为孔洞沟渠电容器8，其中，一孔洞沟渠电容器8系包括一存储电极61，配置于一孔洞沟渠的内部，以及一对电极63，其形成为在该半导体基板1环绕该存储电极61之一下部区段的一区段中的一已掺杂区域，并且，一电容器介电容62提供于该存储电极61以及该对电极63之间，再者，在该孔洞沟渠电容器的一上部区段之中，该存储电极61通过一颈项(collar)绝缘体结构81而与该半导体基板1绝缘。
一具有两个选择晶体管9，9′的有源区域11通过在每两个邻接电容器结构6之间的该半导体基板1而形成，且所述选择晶体管9，9′的每一个所述源极/漏极区域12，13系皆为该有源区域11的已掺杂区段，此外，一分别的第一源极/漏极区域12会在一接触窗82的区域之中、毗邻于一存储电容器6的该存储电极61，且该第二源极/漏极区域13会经由一位接触31而被连接到被配置于该基板表面10上方的一数据线33，再者，该栅极电极2包括一高度传导的区段2a，而会在垂直于该剖面平面方向上相毗邻之所述选择晶体管的所述栅极电极则是彼此相连接，并且形成寻址线，其中，所述寻址线被一栅极堆栈绝缘体结构95所包裹，并且通过一层间介电质(interlayer dielectric)41而与形成于其上的该数据线33相绝缘。
在每一个所述选择晶体管9，9’的该两个源极/漏极区域12，13之间，一凹陷沟渠18自该基板表面10而被导入，且该凹陷沟渠18会该栅极电极2的材质所填满，再者，该选择晶体管9，9’乃会于该半导体基板1之中，沿着该凹陷沟渠18的所述侧壁以及该底部而进行延伸，而一栅极介电质16则是被提供于该栅极电极2以及该半导体基板1之间，所以，相较于一已知的平面晶体管结构，该凹陷沟渠18乃会关于一单元电流96而延长该有效沟道长度。
所述寻址线的图案化利用对准所述已事先导入之凹陷沟渠18的方式而加以实行，以及所述凹陷沟渠18的图案化则是利用对准所述孔洞沟渠电容器8的所述孔洞沟渠的方式而加以实行，此外，较不具优势地是，在垂直于该剖面平面的方向上，该有效沟道宽度Weff是通过相关于在此方向上相邻接之所述存储单元的距离而加以预先定义。
发明内容
本发明作为基础的目的在于，提供一晶体管结构，其相较于已知晶体管结构，在相同之面积需求之下，会具有一获得改善的开启以及关闭行为，而且，该目的尚包含具有一获改善之开启与关闭行为的一存储单元与一存储单元阵列，以及制造一DRAM的方法。
在前言所提及的形式的一晶体管结构的例子中，该目的是通过以下技术方案加以达成，两源极/漏极区域(12，13)，其形成在一半导体基板(1)中，乃配置在沿着相关于该半导体基板(1)的一基板表面(10)的一x轴的一水平平面中，且通过一凹陷结构(18)而彼此相间隔；一有源区域(11)的一表面轮廓以及该有源区域(11)的一侧壁，该表面轮廓是通过一辅助区域的一轮廓而预先决定的，该辅助区域是由所述源极/漏极区域(12，13)的剖面以及该水平平面中的该凹陷结构(18)所构成，而该侧壁是通过该表面轮廓投射入该半导体基板(1)的垂直投影线而预先决定的；以及位在该两个源极/漏极区域(12，13)间的一传导沟道的形成乃是通过在一栅极电极(2)处的一电位而控制，其中，该栅极电极(2)的一第一区段沿着该有源区域(11)的该侧壁而配置，其沿着该x轴延伸于至少该两个源极/漏极区域(12，13)间，且至少自所述源极/漏极区域(12，13)的所述下部边缘至超过该凹陷结构(18)的一下部边缘而配置在相关于该基板表面之垂直方向上。
而达成该目的的一存储单元具有：一存储电容器(6)，以用于存储电荷；以及一选择晶体管(9)，其通过一源极/漏极路径而与该存储电容器(9)进行串联连接，以及具有一弯曲沟道(15)；一第一源极/漏极区域(12)，其连接至该存储电容器(6)的一存储电极(61)；一第二源极/漏极区域(13)，其连接至一数据线(33)，以便供给电荷以及将电荷引导离开；以及该栅极电极(2)连接至一寻址线(22)，以便控制该存储单元(97)，该选择晶体管(9)的一有效沟道长度Leff是通过该凹陷结构(18)的深度而决定。
且达成该目的的存储单元阵列具有多个配置成单元行以及单元列的存储单元(97)，各存储单元具有：一存储电容器(6)，其用于存储电荷；以及一选择晶体管(9)，其通过一源极/漏极路径而与该存储电容器(6)进行串联连接，并且具有一弯曲沟道，其中：该选择晶体管(9)是依照根据权利要求4所述的该晶体管结构(98)而形成；一第一源极/漏极区域(12)，其连接至该存储电容器(6)的一存储电极(61)；一第二源极/漏极区域(13)，其连接至一数据线(33)，以用于传递电荷；以及该栅极电极(2)连接至一寻址线(22)，以用于控制该存储单元(97)，该选择晶体管(9)的一有效沟道长度Leff是通过该凹陷结构(18)的深度而决定；分别被配置于一单元行中的存储单元(97)的选择晶体管(9)的所述栅极电极(2)利用彼此毗邻的方式而形成，以及所述寻址线(22)通过被连接至彼此的所述栅极电极(2)而形成；以及所述寻址线(22)通过被连接至彼此的所述闸极电极(2)而形成。存储单元阵列中：所述有源区域(11)通过一矩形表面轮廓而形成，以及其各自于一单元行范围内通过窄单元绝缘体沟渠(64)而彼此分开；所述单元行通过宽字线沟渠(20)而彼此分开，其中该字线沟渠(20)比该单元绝缘体沟渠(64)宽；所述凹陷结构平行于所述单元绝缘体沟渠(64)、且其各自与两相邻的单元绝缘体沟渠(64)等距；所述寻址线(22)设于所述字线沟渠(20)中；以及所述数据线(33)各自会受到引导而于所述凹陷结构(18)以及所述单元绝缘体沟渠(64)上方覆盖该基板表面(10)，因而造成所述存储单元(97)的一小面积需求。
再者，达成该目的的一第一方法包括下列步骤：提供一保护层于一半导体基板(1)上；将宽字线沟渠(20)以及垂直于所述字线沟渠(20)的窄单元绝缘体沟渠(64)导入该半导体基板(1)中，其中该字线沟渠(20)比该单元绝缘体沟渠(64)宽；在所述字线沟渠(20)以及所述单元绝缘沟渠(64)的侧壁处配置栅极电极(2)，而设在所述字线沟渠(20)的相互相对侧壁处的栅极电极(2)彼此绝缘，以及被配置于所述单元绝缘体沟渠(64)的相互相对侧壁处的栅极电极(2)会彼此连接；利用一字线绝缘体结构(24)填满所述字线沟渠(20)以及所述单元绝缘体沟渠(64)；移除在该存储单元阵列(91)中的该保护层(51)；施加一由传导半导体材质所制成的辅助层(71)；致使该辅助层(71)退回至该字线绝缘体结构(24)的上部边缘；在每两个单元绝缘体沟渠(64)间导入凹陷沟渠(18)；以及通过以一介电材质覆盖、或填满所述凹陷沟渠(18)而产生所述凹陷结构。
且另外之达成该目的的方法包括下列步骤：提供一保护层(51)于一半导体基板(1)上；在该半导体基板(1)中形成孔洞沟渠电容器(8)；将平行的字线沟渠(20)导入该半导体基板(1)之中；在所述字线沟渠(20)的侧壁处配置所述栅极电极(2)，且被配置在所述字线沟渠(20)相互相对侧壁处的栅极电极(2)利用彼此绝缘的方式而设置；利用一字线绝缘体结构(24)填满所述字线沟渠(20)；致使所述孔洞沟渠电容器(8)的所述存储电极(61)退回；致使该保护层(51)等向性地退回，因而使得该保护层已被引导退回的剩余区段(511)能在该逻辑区域(92)之中以及在该存储单元阵列(91)之中，维持达成完全覆盖在被提供用于形成凹陷沟渠(18)的那些区域上方；施加一辅助层(84)；致使该辅助层(84)退回至该保护层的所述剩余区段(511)的上部边缘；移除该保护层的所述剩余区段(511)；利用该辅助氧化层(84)作为一遮幕而导入所述凹陷沟渠(18)；以及通过以一介电材质覆盖、或填满所述凹陷沟渠(18)而产生所述凹陷结构。或者包括下列步骤：提供一保护层(51)于一半导体基板(1)上；形成被配置于单元行中的孔洞沟渠电容器(8)，且各该孔洞沟渠电容器(8)包含利用一传导材质填满一孔洞沟渠而形成的一存储电极(61)；致使所述孔洞沟渠电容器(8)的所述存储电极(61)退回至该保护层(51)的下部边缘的下方；以及致使该保护层(51)等向性地退回，以使得该保护层已被引导退回的剩余区段(511)能利用一自行对准方式而维持在两个于一单元行中相邻的孔洞沟渠电容器(8)间，以及该保护层已被引导退回的该剩余区段(511)形成用于植入待提供于该半导体基板(1)中的源极/漏极区域(12，13)的一屏蔽，及/或用于形成凹陷沟渠(18)的一前驱屏蔽中。
一具有弯曲沟道的晶体管结构会具有两个源极/漏极区域，而所述源极/漏极区域则是形成于一半导体基板之中，加以配置于相关于沿着一x轴之该半导体基板之一基板表面的一水平平面之中，以及通过一凹陷结构而彼此相间隔，再者，一有源区域的一表面轮廓通过所述源极/漏极区域之外部轮廓以及亦通过在该水平平面中的该凹陷结构而加以预先决定，其中，该表面轮廓进入该半导体基板的垂直投影线(projection line)会定义受到所述垂直投影线所限制之该晶体管结构的一有源区域，而该有源区域的一侧壁则是通过该表面轮廓的所述垂直投影线而加以预先定义。
接着，根据本发明，其加以提供为，该栅极电极系沿着该有源区域的该侧壁而加以提供，且该栅极电极会具有延伸在该两个源极/漏极区域间的该x轴中、以及自所述源极/漏极区域之下部边缘至超过该凹陷结构的一下部边缘的垂直方向中，的至少一个区段。
相较于已知具有一弯曲沟道的晶体管结构，在根据本发明之该晶体管结构的例子中，该有效沟道宽度是大部分无关于该已知特征尺寸F地加以决定，并且，是产生自所述栅极电极在该晶体管结构之该有源区域的所述侧壁处所形成的深度。
较具优势地是，该栅极电极具有一第二区段，对称地位在该凹陷结构处的该第一区段的对面，因此，该有源区域受到保护而免于干扰影响(跨栅极效应(cross-gating effects))，并且，该有效沟道宽度会加倍。
在一特别较佳的方法中，该晶体管结构的该有源区域，沿着该侧壁，会完全地被该栅极电极所环绕，因此，该有源区域会大部分地受到遮蔽而免于相邻晶体管结构的影响，并且，也会获得一最大有效沟道宽度。
根据本发明的晶体管结构的一高封装密度可以较具优势地通过提供具有平行于该x轴之两个侧壁区段的有源区域而获得，则多个晶体管结构的所述有源区域系可以利用一简单的方式而彼此紧邻的配置于行之中。
较佳地是，该有源区域系形成于该半导体基板被提供在两个平行栅极电极沟渠之间的一鳍形物(fin)之中，一栅极介电质提供在该有源区域以及该栅极电极之间，以及该栅极电极会利用通过该栅极介电质而与该有源区域相间隔的方式，而加以配置在所述栅极电极沟渠之中。
本发明之具有一弯曲沟道的晶体管结构(弯曲双栅极/环绕栅极(surrounded gate)FET，CFET)会造成根据本发明的一存储单元，且该存储单元是具有，一存储电容器，以用于存储电荷，以及一选择晶体管，通过一源极/漏极路径而与该存储电容器进行串联连接，并具有一弯曲沟道，再者，该选择晶体管系包括被连接至该存储电容器之一存储电极的一第一源极/漏极区域，该选择晶体管的一第二源极/漏极区域被连接一数据线，以用于传输待存储的电荷、或已存储的电荷以及该选择晶体管的一栅极电极被连接至一寻址线，以用于控制该存储单元，其中，该选择晶体管的一有效沟道长度Leff是通过被导入该两个源极/漏极区域间之一凹陷结构的深度而加以决定，
该选择晶体管的该栅极电极是依照前述根据本发明的该晶体管结构而形成，并且，该选择晶体管的一有效沟道宽度Weff乃会借此而被增加，其中，该被增加的有效沟道宽度Weff会改善该存储单元的该切换行为，而在该选择晶体管的开启状态中的较低电阻所造成的结果是，其有可能以一降低的功率耗损而对该存储单元的一较快速存取，并且，来自至少被配置在该有源区域之两侧上、或配置在位于其间之基板上的所述栅极电极的击穿(punchthrough)会获得改善，而抵抗跨栅极效应的该屏蔽效应也被增加。
根据本发明的所述存储单元系可以较具优势地进行排序，而形成一新颖的存储单元阵列，其中，该存储单元阵列会具有多个配置成单元行以及单元列的存储单元，且每一个存储单元包括一存储电容器，以用于存储电荷，以及一具有一弯曲沟道的选择晶体管，其系通过一源极/漏极路径而与该存储电容器进行串联连接，再者，该选择晶体管的一第一源极/漏极区域被连接至该存储电容器的一存储电极，该选择晶体管的一第二源极/漏极区域被连接一数据线，以用于传递待存储的电荷以及已于先前设置的电荷，以及该选择晶体管的一栅极电极被连接一寻址线，以用于控制该存储单元，其中，该选择晶体管的一有效沟道长度Leff是通过被置于该两个源极/漏极区域之间的一凹陷结构的深度而加以决定。
所述选择晶体管之所述栅极电极的每一个会依照根据本发明的该晶体管结构的该栅极结构而形成，因而使得每一个所述选择晶体管的一有效沟道宽度Weff被增加，再者，分别被配置于一单元行中之存储单元的所述选择晶体管的所述栅极电极被连接至彼此，以及形成用于控制所述存储单元的所述寻址线。
相较于包括具有一弯曲沟道之选择晶体管晶体管的已知存储单元阵列，举例而言，于前言中所引述的US 5,945,707中，较具优势地是，一方面，为了所述凹陷结构而导入凹陷沟渠，以及，另一方面，形成所述栅极电极，会彼此去耦，因此，由于，举例而言，用于导入所述凹陷沟渠之一第一屏蔽以及用于图案化所述栅极电极的一第二屏蔽必须相关于彼此而加以对准的事实所造成的困难即可以被消除。
较具优势地是，所述存储电容器以及所述选择晶体管利用一类棋盘的模式而进行配置，而所述选择晶体管则是配置于每一个皆对角彼此相邻的第一阵列，以及所述存储电容器的每一个则是配置于位在其间的第二阵列，在根据本发明之该存储单元阵列的一第一较佳实施例中，所述存储电容器形成为位在该半导体基板之一基板表面上方的堆栈电容器，以及在根据本发明的该存储单元阵列的一第二较佳实施例中，所述存储电容器则是形成为孔洞沟渠电容器，且该孔洞沟渠电容器的每一个是利用定向于被导入该半导体基板的一孔洞沟渠的方式而形成。
若是所述存储电容器提供为堆栈电容器时，则所述有源区域即较佳地通过一矩形表面轮廓而形成，以及其每一个于一单元行范围内通过窄单元绝缘体沟渠而彼此分开，而相邻的单元行的每一个则是通过宽字线沟渠而彼此分开，所述凹陷结构提供为平行于所述单元绝缘体沟渠、且其每一个与两个相邻的单元绝缘体沟渠大约为等距，所述寻址线配置于所述字线沟渠之中，且所述数据线之每一个会受到引导而于该基板表面的上方，实质地覆盖所述凹陷结构以及覆盖所述单元绝缘体沟渠，而此乃较具优势地造成所述存储单元的一小面积需求，相较之下，对于所需屏蔽相关于彼此之对准的需求会较少。
较佳地是，所述单元绝缘体沟渠以及所述字线沟渠产生自相同的蚀刻步骤，并且，具有相同的深度。
较佳地是，所述单元绝缘体沟渠的该宽度会小于所述栅极电极的两倍层厚度，以及所述字线沟渠的该宽度会大于所述栅极电极的两倍层厚度，另外，若是所述栅极电极产生自对于一栅极电极材质之均匀沉积的一间隙壁蚀刻、以及该已沉积栅极电极材质的接续非等向性回蚀时，则在一单元行中相邻之存储单元的选择晶体管的所述栅极电极彼此毗邻，并且会形成所述寻址线，而同时，彼此分开的栅极电极区段会加以产生在所述字线沟渠的所述侧壁处。
所述凹陷结构较佳地由氧化硅所制成。
若是所述存储单元的所述存储电容器形成为孔洞沟渠电容器时，则所述有源区域以及配置于所述有源区域的所述孔洞沟渠电容器，其每一个被配置于一单元行范围内，且两个有源区域的每一个会通过位在其间的一孔洞沟渠电容器而彼此分开，再者，所述单元行是通过字线沟渠而彼此隔离，并且，所述凹陷沟渠形成为垂直于所述字线沟渠、且亦配置为与该两个分别相邻的所述孔洞沟渠电容器大约为等距，另外，所述寻址线提供于所述字线沟渠之中，以及所述数据料线会受到引导位在垂直于所述字线沟渠的该基板表面之上，其中，被提供在所述凹陷沟渠中的所述凹陷结构被配置并列于所述数据线、或者分别等距于两个相邻的数据线，因而造成所述存储单元的一大约8×F2的小面积需求。
对具有孔洞沟渠电容器的存储单元而言，所述凹陷沟渠较佳地由氮化硅所填满，若是所述凹陷沟渠在一氧化硅屏蔽的帮助之下而进行导入时，则在利用氮化硅作为填充材质时，该填充材质有可能被选择性地引导退回至该氧化硅层的上部边缘。
依照本发明的用于制造具有形成自包括堆栈电容器之存储单元的一存储单元阵列、以及具有用于控制、寻址、以及评估存储在该存储单元阵列中的信息的逻辑晶体管结构的一逻辑区域的一DRAM的方法，首先，一保护层会加以提供于一半导体基板之上，其中，该保护层包括一相较而言较厚的氮化硅层(衬垫氮化物)以及在该半导体基板以及该氮化硅层之间的一应力补偿层，而该应力补偿层会降低在该氮化硅层以及该半导体基板之间归因于所述材质之不同热膨胀系数的热机械应力(thermomechanicalstresses)。
之后，在一光微影程序之中，宽字线沟渠以及垂直于所述字线沟渠的单元绝缘体沟渠会透过该保护层而被导入该半导体基板之中，而在此例子中，所述单元绝缘体沟渠会加以提供为它们比所述字线沟渠更窄，此外，一栅极介电质提供于所述字线沟渠以及所述单元绝缘体沟渠两者的侧壁处。
通过均匀的沉积以及非等向性回蚀，侧壁间隙壁型式的栅极电极即被配置在所述字线沟渠以及所述单元绝缘体沟渠的所述侧壁处，在所述字线沟渠之中，所述侧壁间隙壁于所述字线沟渠之分别其中之一中彼此相对的所述区段会维持彼此相互绝缘，而同时，在所述窄单元绝缘沟渠中的所述栅极电极则是会彼此毗邻，并且彼此连接。
所述字线沟渠以及所述单元绝缘体沟渠会利用一介电质而加以填满，其中，一字线绝缘体结构即是产生自该介电质，在该存储单元阵列中的该保护层移除，以及该半导体基板的所述未覆盖区段会进行掺杂，以准备在毗邻该基板表面的一区段中，形成所述选择晶体管的所述源极/漏极区域。
一由传导半导体材质所制成的辅助层施加于该存储单元阵列的区域之中，以及被引导退回至该字线绝缘体结构的上部边缘，而透过该辅助层，凹陷沟渠被导入在所述单元绝缘体沟渠之间的该半导体基板之中，并且，通过所述凹陷沟渠而彼此分开之所述选择晶体管的源极/漏极区域是产生自该半导体基板的所述已掺杂区段。
所述凹陷沟渠系通过一介电材质而加以覆盖、或部分或完全地加以填满，逻辑晶体管结构系通过处理该逻辑区域而会产生于该逻辑区域之中，以及在该存储单元阵列中的所述源极/漏极区域的每一个被连接至一堆栈电容器的一存储电极、或是一数据线。
根据本发明的方法系使得制造具有上述晶体管结构以作为在该存储单元阵列中的选择晶体管的DRAMs成为可能，且其仅需要将一用于形成所述凹陷沟渠的曝光屏蔽相关地对准一用于形成所述单元绝缘沟渠的屏蔽，而由于无论是该有效沟道长度或是该有效沟道宽度Weff系皆不会显著地受到该用于所述凹陷沟渠之屏蔽的一错误对准的影响，因此，根据本发明的该方法系较具优势地不会具有关键屏蔽程序、或是用于微影屏蔽的对准程序。
该程序的一更进一步简化通过所述字线沟渠而产生，而所述单元阵列绝缘体沟渠，还有浅绝缘体沟渠，的每一个乃会同时形成在该逻辑区域之中，并被一介电材质所填满，之后，包括该浅绝缘结构的该逻辑区域被一遮蔽屏蔽(block mask)所覆盖，以及该介电材质会在该存储单元阵列之中被引导退回至其仅会填满所述字线沟渠、还有所述单元绝缘体沟渠的一下部区段，并会形成底部绝缘体结构。
较佳地是，所述凹陷沟渠系通过一由氧化硅所制成的硬屏蔽被施加于该辅助层之上，且系光微影地进行图案化而加以导入，以及所述凹陷沟渠系通过选择性地对氧化硅作用的一蚀刻程序而会在该硬屏蔽之所述开口的区域中，被导入该半导体基板之中。
较佳地是，该逻辑区域的处理系包括下列步骤：首先，该逻辑区域中的该保护层移除，以及一氮化硅保护涂层施加，而在移除位在该逻辑区域中之该氮化硅保护层之后，逻辑晶体管结构会形成在该逻辑区域之中，在此例子中，该存储单元阵列的该区域会维持受到保护而免于在该逻辑区域中通过覆盖氮化硅保护涂层之该处理的影响。
根据本发明的用于制造具有包括以孔洞沟渠电容器作为存储电容器的存储单元的一存储单元阵列的一DRAM的方法，包括提供一保护层于一半导体基板之上，而在该例子中，正如上述，该保护层会具有多个分层，接着，孔洞沟渠电容器会形成在该半导体基板之中，而所述孔洞沟渠的每一个则是会在上部区段中具有一接触窗(埋藏条带窗(buried strapwindow))，然后，在该接触窗的该区域之中，被配置在一孔洞沟渠内部之中之该孔洞沟渠电容器的一存储电极会电导通地毗邻该相邻的半导体基板，而在该接触窗外面，该孔洞沟渠电容器则与周围的半导体基板相互电绝缘。
所述孔洞沟渠电容器配置，以形成在该存储单元阵列中的单元行，透过该保护层，与所述单元行平行走向的字线沟渠被导入所述单元行之间。
一栅极介电质提供在所述字线沟渠的侧壁之上，以与门极电极系利用在该栅极介电质上之侧壁间隙壁的方式而进行配置，而在一单元行中相邻的存储单元的选择晶体管的所述栅极电极会彼此毗邻，并且会形成寻址线，再者，所述字线沟渠系利用会形成位在该保护层的该上部边缘下方的字线绝缘体结构的介电材质而加以填满，所述孔洞沟渠电容器的所述存储电极被引导退回至该半导体基板之一基板表面之该上部边缘的下方，藉此而使得被定向朝向所述孔洞沟渠电容器之该保护层的垂直侧壁为未覆盖。
该保护层、或是作为该保护层之组成部分的该氮化硅层会在具有一高等向分量的一蚀刻程序中被引导退回，由于该保护层被定向朝向所述孔洞沟渠的所述垂直侧壁系为未覆盖，因此，该保护层位在两个孔洞沟渠电容器间的一区段被引导而自被定向朝向所述孔洞沟渠电容器的侧面退回，而在该退回步骤之后，该保护层的剩余区段则仅会维持为覆盖该半导体基板被提供用于形成所述凹陷沟渠的该些区域，此外，由于该保护层在该逻辑区域中没有未覆盖的垂直侧壁，因此，该保护层在该处仅会就层厚度方面被引导退回。
一辅助层施加，以及被引导退回至该保护层之所述剩余区段的该上部边缘，且该保护层的所述剩余区段乃会对于该辅助氧化层具有选择性地进行移除。
一用于形成所述凹陷沟渠的屏蔽会因此而产生自该保护层，以一较具优势且自行对准的方式，且不需要一光微影程序。
在所述凹陷沟渠被导入之前，该逻辑区域被一遮蔽屏蔽所覆盖，而所述凹陷沟渠是通过该辅助层作为在该存储单元阵列区域中之一屏蔽而被导入该半导体基板之中，覆盖该逻辑区域的该遮蔽屏蔽被移除，然后，所述凹陷沟渠被一介电质所覆盖、或至少部分被一介电质所填满。
该逻辑区域会进行处理，逻辑晶体管结构系形成在该逻辑区域之中。
所述选择晶体管未经由一接触窗而被连接至一存储电极的所述源极/漏极区域会在每一个例子中被连接至一数据线。
根据本发明的该方法的一必要优点在于，一用于形成所述凹陷沟渠的一非光微影屏蔽的自行对准形成。
依照根据本发明的该方法的一较佳实施例，所述字线沟渠以及浅绝缘体沟渠被一介电材质所填满，包括所述浅绝缘体结构的该逻辑区域被一暂时的遮蔽屏蔽所覆盖，以及该介电材质会在该存储单元阵列之中被引导退回，而该介电材质被引导退回的结果是，底部绝缘体结构乃被形成在所述字线沟渠的下部区段之中，且较具优势地是，所述绝缘体结构同时地被形成在该逻辑区域之中，以及在该存储单元阵列之中。
依照根据本发明的该方法的一较佳实施例，所述选择晶体管的所述源极/漏极区域会在通过一植入而形成，且该保护层被引导退回的所述剩余区段被使用作为一植入屏蔽。
依照根据本发明的该方法的一较佳实施例，所述凹陷沟渠的填满首先包括所述凹陷沟渠之侧壁的一氧化，一均匀的氮化物衬层会加以沉积，以及实质上非等向性地被引导退回至该辅助氧化层之该下部边缘的下方。
所述方法的部分可以较具优势地亦被用于制造已知用于根据本发明权利要求5的前序的存储单元的凹陷沟道晶体管结构。
为了这个目的，一保护层提供于一半导体基板之上，加以配置以形成单元行的孔洞沟渠电容器系形成在该半导体基板之中，而该孔洞沟渠电容器的一存储电极则是会于每一个例子中通过利用一传导材质填满一孔洞沟渠而形成，再者，所述孔洞沟渠晶体管的所述存储电极被引导退回至该保护层之下部边缘的下方，该保护层会在一具有高等向作用分量的蚀刻程序中进行回蚀，结果是，该保护层的剩余区段被每一个例子中利用一自行对准方式而大约维持在两个于一单元行中相邻的孔洞沟渠电容器的中间，并且，该保护层已被引导退回的该剩余区段会形成用于植入待提供于该半导体基板中之所述选择晶体管之源极/漏极区域的一屏蔽，及/或用于形成凹陷沟渠的一前驱屏蔽。
为了形成所述凹陷沟渠，在该保护层已经被等向性地引导退回之后，一辅助氧化层施加，而其乃会接续地被引导退回至该保护层之所述剩余区段的该上部边缘，以及在移除该保护层的所述剩余区段之后，一用于导入凹陷沟渠的一自行对准屏蔽会通过该辅助氧化层而加以产生。
对比于先前所提及的所述方法，在此例子中，该分别之选择晶体管之一栅极电极的一区段被提供在所述凹陷沟渠之中，对比于习惯上用于制造已知凹陷沟道晶体管的方法，该用于形成所述孔洞沟渠之该微影屏蔽被该用于形成所述凹陷沟渠之屏蔽的关键覆盖排除，所以，根据本发明，该用于形成所述凹陷沟渠的该微影屏蔽系为非必要的，取而代之的是，其相关于所述孔洞沟渠而加以产生在一自行对准方式之中。
附图说明
本发明以及其优点以附图作为参考而于接下来进行更详尽地解释，其中，在每一个附图中相互对应的构件会标示以相同的参考符号，且每一个附图系为简化的示意图例，而并未符合真实比例：
图1：其显示一具有成槽于半导体基板中的栅极晶体管(成槽栅极)的已知存储单元的一示意剖面图；
图2：其显示根据本发明的一第一示范性实施例的一晶体管结构的两个剖面图；
图3：其显示具有根据本发明的一第二示范性实施例的堆栈电容器的一根据本发明的存储单元阵列，其在根据本发明的一第三示范性实施例的方法中的不同阶段时的一个平面图以及剖面图；
图4：其显示具有根据本发明的一第四示范性实施例的孔洞沟渠电容器的一根据本发明的存储单元阵列，其在根据本发明的一另一示范性实施例之方法中之不同阶段时的一个平面图以及剖面图；
具体实施方式
图1已于前言之中进行解释。
图2于左边显示根据本发明的一晶体管结构98的剖面图，以及于右手边的图例中显示与其垂直的一剖面图。
在一半导体基板1之中，一第一源极/漏极区域12以及一第二源极/漏极区域13会沿着顺着一基板表面10的一x轴而形成，而该两个源极/漏极区域12，13则是通过一凹陷沟渠18而彼此相间隔，其中，该凹陷沟渠18是自该基板表面10开始被导入，并到达所述源极/漏极区域12，13之一下部边缘的下方，接着，在所述源极/漏极区域12，13的下方，该晶体管结构98的一体区域14会通过该半导体基板1而形成，该体区域14被一栅极电极2所包围，并且，在此例子中，通过一栅极介电质16而与该栅极电极2相间隔，
至于该栅极电极2则是实质上会自所述源极/漏极区域12，13的该下部边缘起开始延伸，并到达该凹陷沟渠18之一下部边缘的下方，然后，该凹陷沟渠被一介电材质所填满、或是保持未填满，而该已填满、或仅被覆盖的凹陷沟渠18则是会形成一凹陷结构，且该栅极电极2被提供于与该x轴平行走向的两个栅极电极沟渠20a中之两个部分区段之中。
在该晶体管结构98的操作期间，通过在该栅极电极2处的一适当电位，于毗邻该栅极介电质16的该体区域的一区段之中，一传导沟道15被形成于该两个源极/漏极区域12，13之间，一单元电流96会流经该沟道15，而实质上，该沟道15的长度系通过该凹陷结构18的深度而加以决定，且该有效沟道宽度通过该栅极电极2在相关于该基板表面10之垂直方向中的范围而加以决定，另外，所述源极/漏极区域12，13，以及还有该体区域14，会在该半导体基板1的一鳍形物17中形成一有源区域11，且该鳍形物17会于至少二相对侧处受到该栅极电极2的束缚。
图3A显示一存储单元阵列的一详细平面图。在此例子中，所述存储单元的所述存储电容器被形成为堆栈电容器，且所述存储单元配置为相互成直角的单元行以及单元列，以及每一个所述存储电容器会利用与选择晶体管相互交替的方式，类似棋盘之方式，而加以配置所述单元行以及单元列的范围之中。
所述选择晶体管的所述有源区域11举例为矩形，且系通过窄单元绝缘沟渠64而于一行之中彼此分开，字线沟渠20被导入所述主要区域11以及所述单元绝缘沟渠64所形成之所述单元行之间，其中，所述字线沟渠会具有一比所述单元绝缘沟渠64更大的宽度，再者，所述有源区域11的每一个所述源极/漏极12，13会沿着相对应于图2之x轴的行轴(rowaxis)而加以配置，并且，一分别的有源区域11的该两个源极/漏极12，13会通过一凹陷沟渠18而彼此分开，而该凹陷沟渠18则是具有比所述字线沟渠20以及所述单元绝缘体沟渠64更小的深度，另外，被配置在一单元列中之有源区域11中的每一个分别邻接的源极/漏极区域12，13，会交替地配置于一数据线33、或一堆栈电容器，其中，所述堆栈电容器的位置源自于所述分别的存储电极61的位置，且每一个存储电极会倚靠在一节点衬垫36之上，以作为一电容器连接结构的上部终止点。
所述第一源极/漏极区域12会经由所述电容器连接结构而被连接至该分别配置之堆栈电容器的该存储电极61，以及所述第二源极/漏极区域13经由位线接触32而被连接至在所述位线接触32以及所述电容器连接结构、或节点衬垫36的一上部边缘之间的数据线33。
图3C至图3K系举例说明在根据本发明之方法之一示范性实施例的各个阶段中，沿着图3A中之线A-B-C-D的剖面图。
一半导体基板1提供，以及一应力均匀化(stress equalizing)层，举例而言，由二氧化硅(衬垫氧化物)所制成者，施加于该半导体基板1的一基板表面10之上，而在此时间点上，并植入可选择地被嵌入该存储单元阵列之中，再者，一氮化硅层(衬垫氮化物)被施加至该应力均匀化层，以成为保护层51，选择晶体管的有源区域11会于一光微影程序中进行图案化，并且，该不可或缺的曝光会利用一少于F的近距离而执行两次。
该半导体基板1在一存储单元阵列91之中，通过宽字线沟渠20以及与所述字线沟渠20垂直走向的窄单元绝缘体沟渠64而进行图案化，并且，具有所述活性区域11的鳍形物会成型于该半导体基板1之中的所述字线沟渠20以及所述单元绝缘体沟渠62之间，此外，所述有源区域11的所述侧壁会通过一氧化程序而进行氧化，而在一逻辑区域92之中的所述字线沟渠20以及所述单元绝缘体沟渠64补强该存储单元阵列91的同时，浅绝缘体沟渠亦会形成。
所述单元绝缘体沟渠64，所述字线沟渠20，以及尚有所述浅绝缘体沟渠被氧化硅所填满，然后，该氧化硅会进行平面化，且会在该程序之中导致被退回至该保护层51的该上部边缘，接着，该逻辑区域92，包括所述浅绝缘体沟渠，被一遮蔽屏蔽(blocking mask)所覆盖，并且，该氧化硅被回蚀进入在该存储单元阵列91中的所述沟渠20、64。
图3C揭示在该氧化硅已经被造成退回后所叙述之方式中进行处理之一半导体基板1的状态，其中，该保护层51系倚靠在该半导体基板1的一基板表面10之上，且在该逻辑区域92之中，浅沟渠绝缘体结构23’源自于所述浅绝缘体沟渠。
在该存储单元阵列91之中，具有相同深度的字线沟渠20以及单元绝缘体沟渠会穿透该保护层51而被导入该半导体基板1之中64，而每一个通过该氧化硅所形成的底部绝缘体结构23被配置在所述字线沟渠20以及所述单元绝缘体沟渠64的下部区段之中。
一栅极介电质16会通过该半导体基板1之材质的氧化而形成在所述有源区域11的所述侧壁之上，而通过氮化钛、或已掺杂之多晶体的均匀沉积，侧壁间隙壁结构21被形成为在所述字线沟渠20与所述单元绝缘体沟渠64之所述侧壁上之栅极电极的区段。
正如在图3D中所示，在此例子中，所述侧壁间隙壁结构21会在所述宽字线沟渠20之中彼此分开，反之，在所述窄单元绝缘体沟渠64之中，它们则是彼此毗邻，并且会形成邻近并沿着该单元行的传导结构、或寻址线。
在形成所述侧壁间隙壁结构21之后，所述字线沟渠20，以及还有所述单元绝缘体沟渠64被一介电质材质所填满，然后，该介电材质会通过一平面化步骤而被导致退回至该保护层51的该上部边缘，是以，该已被导致退回的该介电材质即会在所述字线沟渠20与所述单元绝缘体沟渠64之中形成字线绝缘体结构24。
在该存储单元阵列91之中，该保护层51被移除，并且，源极/漏极区域12，13的形成是通过对该半导体基板1在该存储单元阵列91之未覆盖区域中的区段进行掺杂而准备完成，且其中，所述区段会毗邻该基板表面10，然后，一由n-掺杂多晶硅所制成的一辅助层71被施加，且会通过利用相对应于在该逻辑区域92中之该保护层51之该上部边缘的方式的一平面化步骤，而被导致退回至所述字线绝缘体结构24的该上部边缘。
依照图3E，在该存储单元阵列91之中，该保护层51被该辅助层71所取代，而该半导体基板1毗邻于该基板表面10的一区段则是被掺杂，以准备形成所述源极/漏极区域12，13。
一硬屏蔽72被施加于该存储单元阵列91区域中的该辅助层71之上，以及施加于剩余在该逻辑区域92之中的该保护层51之上，并且，该硬屏蔽72系通过一用于形成所述凹陷沟渠8的光微影方法而进行图案化。
依照图3F，在被提供用于形成所述凹陷沟渠18的位置处，该硬屏蔽72被打开。
所述凹陷沟渠18则是通过相关于氧化硅而具有选择性的一蚀刻程序、并透过该硬屏蔽72的所述开口、且穿透该辅助层71，而被导入该半导体基板1之中，其中，该用于形成所述凹陷沟渠18的该屏蔽系为类条状的。
所述凹陷沟渠18的所述侧壁接着进行氧化，所述凹陷沟渠18被氧化硅所填满，接续地，该氧化硅通过一平面化步骤而被导致退回至该辅助层71的该上部边缘，而在该逻辑区域92中的该保护层51则是被移除，一氮化硅保护涂层73会加以施加而覆盖整个区域，并且，其系接续地在该逻辑区域92中再次被移除。
图3G显示所述被填满氧化硅之凹陷沟渠181以及覆盖该存储单元阵列91的该氮化硅保护涂层73。
该氮化硅层保护涂层73会保护被形成在该存储单元阵列91区域中之所述结构不受在该逻辑区域92中的处理所影响，而在该逻辑区域92的该处理期间，具有逻辑栅极结构53以及逻辑源极/漏极区域54的逻辑晶体管结构93被形成在该逻辑区域92之中，举例而言，在一双效作用程序(dual work function process)期间进行，接着，一层间介电质41会进行施加，以及进行平面化，在一光微影程序中，然后，被连接至一数据线33之相对应于第二源极/漏极区域13的开口则被导入该层间介电质41之中。
图3H显示具有在该逻辑区域92中之逻辑栅极结构53与逻辑源极/漏极区域54的逻辑晶体管结构93，而在该存储单元阵列91之中，位于所述第二源极/漏极区域13上方的该层间介电质41与该位在下方的氮化硅保护涂层73，会一起被打开。
在该层间介电质41之中的所述开口被一传导材质，举例而言，钨，所填满，接着，在一平面化步骤之后，被导致退回至所述开口的该传导材质即会形成位接触32，而该位接触32则是毗邻于该辅助层71被配置于所述第二源极/漏极区域13的所述区域。
再次地，一传导材质，举例而言，钨，以及尚有氮化硅，会相继地进行沉积，而在一光微影方法中，该氮化硅层以及该位在下方之由该传导材质所制成的层则是会联合地进行图案化，因此，数据线33会源自于该由传导材质所制成的层，以及一覆盖所述数据线33的数据线介电质42会源自于该氮化硅层，再者，所述数据线33的垂直侧壁会通过均匀的沉积以及非等向性回蚀，而为氮化硅间隙壁结构所覆盖，接着，一另一填充介电质43(BL介电质间填充(interdielectric fill))会通过沉积而被提供在所述数据线33之间，并且系接续地退回至该数据线介电质42的该上部边缘。
依照图3I，每一个所述第二源极/漏极区域会经由位接触32而被连接至在该基板表面10上方进行路线配置的数据线，所述数据线33被一数据线介电质42所覆盖，而在所述数据线33之间，一数据线间介电质43则是会补强该层间介电质41，并且，相等于此，一布线平面32’会成型于该逻辑区域92之中。
一另一二氧化硅层会进行沉积，以及电容器连接结构35会进行图案化，而经此，所述第一源极/漏极区域12即被连接至待接续处理之堆栈电容器7的存储电极61，在此例子中，该传导辅助层71的区段会在所述第一源极/漏极区域12的区域之中，通过一透过该另一二氧化硅层、且在两个被皆氮化硅间隙壁结构所包裹的字线33之间的蚀刻，而成为未覆盖，接着，在此方法中所产生的所述接触孔洞乃被一传导材质，举例而言，钨，所填满，且该传导材质会进行平面化，而电容器连接结构35则是被形成在所述接触孔洞之中，此外，面积上延伸的节点衬垫36会倚靠在所述电容器连接结构35之上。
图3J显示被引导至该辅助层71对应于所述第一源极/漏极区域12之所述区段的该上部边缘上的电容器连结结构35。
接续地，堆栈电容器7会形成，而其每一个的所述存储电极61则是会倚靠在所述节点衬垫36之上，并且于它们毗邻。
图3K显示被形成为堆栈电容器7的存储电容器6，所述堆栈电容器7的每一个会包括一存储电极61，一对电极63，以及将该两个电极61，63彼此分开的一电容器介电质62，且每一个该存储电极61会导电地毗邻于该分别配置的节点衬垫36。
至于该存储单元的结构以及运作，则是以在图3B中所举例说明之两个剖面图作为参考而进行解释。
在图3B的左手边图例显示根据本发明之一存储单元，其沿着由该两个源极/漏极区域12，13之配置所决定、且会定义一x轴的一行方向的剖面图，而右手边图例则是显示被配置于两个垂直于该x轴之相邻单元行中的两个存储单元，且每一个该两个相邻选择晶体管的该两个源极/漏极区域12，13会相关于彼此而并列配置。
正如可进一步由图3B之该左手边图例获得的，每一个在一单元行中相邻之选择晶体管的所述有源区域11通过单元绝缘沟渠64而彼此分开，其中，一第一源极/漏极区域12会于每一个例子中被形成在该有源区域11的范围之中，并且，经由一辅助结构71的一个区段以及一电容器连接结构36而被连接至一堆栈电容器的一存储电极61，再者，一第二源极/漏极区域13会经由该辅助结构71的一另一区段以及经由一毗邻位线接触32而被连接至一数据线33，并且，所述单元绝缘沟渠64的该下部区段被一底部绝缘结构23所填满，另外，该半导体基板1在该两个源极/漏极区域12，13之间形成一体区域14，且该体区域14之中被导入一凹陷沟渠18。
图3B的该右手边图例则是揭示，所述有源区域11沿着该x轴而被为侧壁间隙壁21形式之栅极电极所围住，且其中，所述侧壁间隙壁结构21是通过一栅极介电质16而与该半导体基板1以及所述有源区域11分开。
若是一适当的电位被施加于该栅极电极、或该侧壁间隙壁结构21之上时，则一传导沟道15即会形成在该体区域14于该栅极介电质16处之相对于所述侧壁间隙壁结构21的区段之中，且该传导沟道会将该两个源极/漏极区域12，13连接至彼此，其中，该沟道15的该有效沟道长度Leff是产生自该已填满之凹陷沟渠18的深度，以及，该沟道15的该有效沟道宽度Weff是产生自在该凹陷沟渠18中之该凹陷结构的该下部边缘以及所述侧壁间隙壁结构21的该下部边缘之间的距离。
图4的所述图式在于举例说明一种用于形成一具有作为存储电容器之孔洞沟渠电容器之存储单元阵列的方法的一示范性实施例。
图4A显示待处理结构的平面图。在此例子中，所述选择晶体管通过配置于它们上的有源区域11而加以表示，其中，所述有源区域11被配置以在相关于彼此而并列配置的单元行之中之所述分别配置的孔洞沟渠电容器8，因而造成所述有源区域11以及孔洞沟渠电容器8的一类棋盘配置，再者，一存储单元的该有源区域11会于每一个例子中受到在一单元行范围内之两个孔洞沟渠电容器8的限制，而其中，该两个限制该有源区域11之孔洞沟渠电容器8的其中之一乃会在该有源区域11之一第一源极/漏极区域12毗邻于在该孔洞沟渠电容器8内部中之一存储电极61的区域之中具有一接触窗，并且，该有源区域11是通过被提供在该孔洞沟渠电容器8内部中的一颈项绝缘体结构而与该另一个孔洞沟渠电容器8’相绝缘。
字线沟渠20被形成在所述孔洞沟渠电容器8所形成之所述单元行，以及所述有源区域11之间，且所述字线沟渠乃会与所述孔洞沟渠电容器8的一上部区段交叉，再者，数据线33则是会相关于所述字线沟渠20而为直角地进行线路配置，且于每一个例子，会经由位线接触32而被连接所述选择晶体管、或所述有源区域11的一第二源极/漏极区域13，另外，凹陷沟渠18被导入在所述位线33之间的每一个所述有源区域11之中，而所述凹陷沟渠则是会在每一个个例子中将所述第一源极/漏极区域12与所述第二源极/漏极区域分开，且所述凹陷沟渠的深度乃会预先定义所述选择晶体管的一有效沟道长度Leff。
接下来，举例说明根据本发明之用于制造一DRAM，例如，沿着图4A之剖面A-B-C-D之一存储单元阵列，的方法的一示范性实施例。
一由氮化硅所制成的保护层51被施加于一半导体基板1，且在该保护层51下方系设置有一应力均匀化层，接着，孔洞沟渠乃会通过一光微影程序而被导入该半导体基板之中，孔洞沟渠电容器8则是以定向于所述孔洞沟渠之中、或该处的方式而形成，再者，在一上部区域之中，所述孔洞沟渠电容器8的每一个会以一颈项绝缘体体结构81作为内衬，以绝缘一被提供在该孔洞沟渠内部之存储电极61与形成在该毗邻半导体基板1之中的所述有源区域11，另外，该颈项绝缘体结构81会在该单元行中相邻之一分别之有源区域11的对面，具有一形成为一接触窗82的开口，此外，该孔洞电容器8的形成会由于该存储电极61的形成而结束，为此，该孔洞沟渠会在最终被填满接续被引导退回至该保护层51之该上部边缘的已掺杂多晶硅。
通过一光微影程序，字线沟渠20会以平行于所述单元行的调状形式而被导入，且所述单元行会通过所述字线沟渠20而彼此分开，接着，所述有源区域11的未覆盖垂直侧壁会进行氧化，所以，在该存储单元阵列91中的所述字线沟渠20以及在该逻辑区域92中，举例而言，产生自相同之微影程序，的浅绝缘体沟渠，被填满接续被引导退回至该保护层51之该上部边缘的氧化硅，再者，该氧化硅则是会通过仅在该存储单元阵列91中作用的一回蚀步骤而被引导退回至所述字线沟渠20。
图4B系举例说明已经被引导退回、且形成在所述字线沟渠23之下部区域中之底部绝缘结构23的该氧化硅，不过，在该逻辑区域92之中，该氧化硅并没有被引导退回、并且会形成浅沟渠绝缘体结构23’。
在该存储单元阵列91之中，被配置在一孔洞沟渠电容器8’之一选择晶体管的该有源区域11会受到两个孔洞沟渠电容器8，8’的限制，其中，该孔洞沟渠电容器’的该存储电极61会毗邻在一接触窗82区域中的该有源区域11，而该第二孔洞沟渠电容器8之将该有源区域11限制于该单元行之中的该存储电极61则是会通过该颈项绝缘体结构81而与该存储单元的该有源区域11绝缘。
一栅极介电质16会通过一氧化程序而被形成在所述有源区域11之所述未覆盖垂直侧壁之上，其中，通过均匀的沉积以及对于一传导材质，例如，氮化钨、或是已掺杂多晶硅，的非等向性回蚀，栅极电极乃会利用侧壁间隙壁结构21的方式而被形成在所述字线沟渠20的所述侧壁之上，接续地，所述字线沟渠20被填充以一介电材质，而该介电材质则是会通过一平面化步骤而被引导退回至该保护层51的该上部边缘，并且会形成在所述字线沟渠20之中的字线绝缘体结构24，接着，该存储电极61的该上部边缘则是会通过对多晶硅具选择性作用的一蚀刻步骤而被引导退回至该保护层51之该下部边缘的下方。
图4C举例说明在所述字线沟渠20之中的所述侧壁间隙壁结构21，而其每一个则是会在两侧上被一有源区域11所包围。被配置在一字线沟渠20范围之中的所述侧壁间隙壁结构21会通过该字线绝缘体结构24而彼此绝缘，而分别会形成在一单元行中相邻之有源区域11之栅极电极的所述侧壁间隙壁结构21，乃会经由所述介于中间的孔洞沟渠电容器8，8’而彼此毗邻，且会形成寻址线。
该保护层51、或是该保护层的一氮化硅层部分，会通过具有一等向性作用分量的一蚀刻程序而被引导退回，并且，由于该保护层51之所述剩余区段之被定向朝向所述孔洞沟渠电容器8、8’的所述垂直侧壁系为未覆盖，因此，该保护层51系亦会自定向朝向于所述孔洞沟渠电容器8、8’的侧面区域处被引导退回，不过，该退回步骤乃会在该保护层之已经被引导退回的剩余区段511一覆盖到该有源区域11被提供用于形成所述凹陷沟渠18之该区段时，即立刻终止。
图4D举例说明该保护层之已在此方法中被引导退回的所述区段511。该保护层之已被引导退回的所述区段511系具有比该原先保护层51更小的一层厚度，且没有蚀刻攻击会经由该保护层51被所述字线绝缘体结构24所覆盖的该侧面区域而加以举行，相比之下，该保护层51则是会自已定向朝向所述孔洞沟渠电容器8之所述侧面区域而被引导退回，并且系完全地仅覆盖在该两个邻近字线绝缘体结构24之间之该有源区域11的一中心区段，不过，该保护层51并不会自面向所述字线绝缘体结构44的所述侧面区域处被引导退回。
该半导体基板1毗邻该基板表面10的一个区段会通过植入而进行掺杂，因而准备形成源极/漏极区域12，13，然后，一辅助氧化层84会进行施加，并且会通过一平面化步骤而被引导退回至该保护层511之已被引导退回的该上部边缘，接着，该保护层已被引导退回的所述剩余区段511被移除，而为了接续的蚀刻步骤，该逻辑区域93则是被由一光阻材质所制成的一遮蔽屏蔽52所覆盖
在图4E中所举例说明的该结构产生，其中，该保护层51、或511系已经被完全移除，取而代之的是一已图案化辅助层84倚靠在该存储单元阵列91的该区域之中，且该辅助氧化层84的开口乃会对应于该保护层51已被引导退回的所述剩余区段511，此外，该辅助层84乃会形成用于接续蚀刻程序的一屏蔽，以形成所述凹陷沟渠18，且该屏蔽会相关于所述孔洞沟渠电容器8而为自行对准，同时，该逻辑区域92被一遮蔽屏蔽52所覆盖。
凹陷沟渠18会透过该辅助氧化层84之所述开口而被导入该半导体基板1之中。
该用于形成所述凹陷沟渠18的蚀刻程序会选择性地对该辅助氧化层84的该氧化硅造成影响，以及更进一步地，会选择性地对该遮蔽屏蔽52的该光阻材质造成影响。
图4F举例显示被导入该半导体基板1之所述有源区域11的区域之中的所述凹陷沟渠18，在该有源区域11的范围内，被连接至该已配置孔洞沟渠电容器8之该存储电极61的一第一源极/漏极区域12会通过该凹陷沟渠18而与一第二源极/漏极区域13分开。
该遮蔽屏蔽52被移除，并且，所述有源区域11由于所述凹陷沟渠18而被解放的所述区段会进行氧化，其中，一均匀的氮化硅层会进行沉积，以及所述凹陷沟渠18会在该程序之中被填满，接着，该已均匀沉积的氮化硅层乃被引导退回至该辅助氧化层84的该上部边缘。
依照图4G，所述凹陷沟渠18会通过一氮化硅填充结构182而加以填满，其中，该氮化硅层的沉积，以及造成其退回的该程序，是利用该氮化硅层会在该逻辑区域92之中被完全移除的方式而加以控制。
接着，对该逻辑区域92进行处理，其中，具有逻辑栅极结构53以及逻辑源极/漏极区域54的逻辑晶体管结构会形成，而在所述逻辑栅极结构53形成之后，会施加将所述逻辑栅极结构53彼此绝缘的一介电材质，并且，其被提供作为在该存储单元阵列91区域中的一层间介电质41。
而被在该存储单元阵列91中、以及在该逻辑区域92中，之该层间介电质41所覆盖的所述结构系举例说明于图4H之中。
通过一光微影方法，开口即被提供在该层间介电质41之中，一直到达在所述第二源极/漏极区域13之区域中的该基板表面，接着，所述开口被一传导材质，举例而言，钨，所填满，而在该填充材质已经被引导退回至该层间介电质41的该上部边缘之后，该传导材质即会形成于所述第二源极/漏极区域13中与该半导体基板1毗邻的位线接触32，然后，施加一由一传导材质所制成之层，并且，通过一光微影方法而图案化该由该传导材质所制成的层，数据线33即可形成，再者，一数据线间介电质43被提供在所述数据线33之间。
依照图4I，该方法会产生一具有一存储单元阵列91以及一逻辑区域92的DRAM，其中，该存储单元阵列91系包括每一个皆具有一选择晶体管9以及一孔洞沟渠电容器8的存储单元，而该选择晶体管9的该有源区域11则是会形成在该半导体基板1的一鳍形物17之中。
在一单元行范围内，该鳍形物17会于每一个例子中受到两个相邻孔洞沟渠电容器8的限制，而朝向相邻的细胞行，该鳍形物17则是会受到平行走向的字线沟渠20的限制，再者，一栅极介电质16会沿着已定向朝向所述字线沟渠的所述鳍形物17之所述侧壁而形成。
更进一步地，沿着在所述字线沟渠20中之所述鳍形物17而进行配置的栅极电极提供，且所述栅极电极乃会利用侧壁间隙壁结构21的方式而形成，而且，所述侧壁间隙壁结构21被安装于所述字线沟渠20中的底部绝缘体结构23之上，然后，在该上部区段之中，所述孔洞沟渠电容器8会以一颈项绝缘体结构81作为内衬，其中，该颈项绝缘体结构会将被配置于一孔洞沟渠内部的一存储电极61与毗邻于该孔洞沟渠之该上部区段的该半导体基板1、以及形成在该处的所述结构，进行绝缘，并且，该颈项绝缘体结构81被引导退回至面向该已配置选择晶体管的该有源区域11的该侧面之上，而如此的结果是，所述存储电极会电导通地毗邻在一接触窗82区域中的该已配置选择晶体管的该第一源极/漏极区域12。
该选择晶体管的一第二源极/漏极区域13会毗邻该邻接存储单元的该孔洞沟渠电容器8的该颈项绝缘体结构81，另外，一凹陷沟渠18被导入该两个源极/漏极区域12，13之间，并且被一氮化硅填充182所填满，此外，该第二源极/漏极区域13会毗邻倚靠在该基板表面10上的一位线接触21，而且，经此，该第二源极/漏极区域13被连接至被提供在所述位线接触上方的一数据线33。
附图标记列表
1 Semiconductor substrate 半导体基板
10 Subs trate surface 基板表面
11 Active zone 有源区域
12 First source/drain region 第一源极/漏极区域
13 Second source/drain region 第二源极/漏极区域
14 Body region 体区域
15 Channel 沟道
16 Gate dielectric 栅极介电质
17 Fin 鳍形物
18 Recess trench 凹陷沟渠
181 Filling of recess trench 凹陷沟渠的填充
182 Filling of recess trench 凹陷沟渠的填充
2Ga teel ectrode 栅极电极
2a Highly conductive section 高度传导区段
20 Word line trench 字线沟渠
20a Gate electrode trench 栅极电极沟渠
21 Sidewall spacer structure 侧壁间隙壁结构
22 Addressing line 寻址线
23 Bottom insulator structure 底部绝缘体结构
23’Shallow insulator structure 浅绝缘体结构
24 Word line insulator structure 字线绝缘体结构
31 Bit contact 位接触
32 Bit line contact 位线接触
33 Data line 数据线
33’Date line 数据线
35 Capacitor connection structure 电容器连接结构
36 Node pad 节点衬垫
41 Interlayer dielectric 层间介电质
42 Data line dielectric 数据线介电质
43 Intermediate data line dielectric 数据线间介电质
44 Intermediate capacitor dielectric 电容器间介电质
51 Protective layer 保护层
511 Protective layer caused to recede 引导退回之保护层
52 Blocking mask 遮蔽屏蔽
53 Logic gate structure 逻辑栅极结构
54 Logic source/drain region 逻辑源极/漏极区域
6 Storage capacitor 存储电容器
61 Storage electrode 存储电极
62 Capacitor dielectric 电容器介电质
63 Counterelectrode 对电极
64 Cell insulator trench 单元绝缘体沟渠
7 Stacked capacitor 堆栈电容器
71 Auxiliary layer 辅助层
72 Hard mask 硬屏蔽
73 Silicon nitride protective coating 氮化硅保护层
8 Hole trench capacitor 孔洞沟渠电容器
80 Hole trench recess 孔洞沟渠凹陷
81 Collar insulator structure 颈项绝缘体结构
82 Contact window 接触窗
84 Auxiliary oxide layer 辅助氧化层
9 Selection transistor 选择晶体管
91 Cell array 单元阵列
92 Logic region 逻辑区域
93 Logic transistor structure 逻辑晶体管结构
94 Intergate dielectric fill 集成介电质填充
95 Gate stack insulator structure 栅极堆栈绝缘体结构
96 Cell current 单元电流
97 Memory cell 存储单元
98 Transistor structure 晶体管结构
Claims (27)
1.一种晶体管结构，具有：
- 两源极/漏极区域(12，13)，其形成在一半导体基板(1)中，配置在沿着相关于该半导体基板(1)的一基板表面(10)的一x轴的一水平平面中，且通过一凹陷结构(18)而彼此相间隔；
- 一有源区域(11)的一表面轮廓以及该有源区域(11)的一侧壁，该表面轮廓是通过一辅助区域的一轮廓而预先决定的，该辅助区域是由所述源极/漏极区域(12，13)的剖面以及在该水平平面中的该凹陷结构(18)所构成，而该侧壁是通过该表面轮廓投射入该半导体基板(1)的垂直投影线而预先决定的；以及
- 位在该两个源极/漏极区域(12，13)间的一传导沟道的形成是通过在一栅极电极(2)处的一电位而控制，
其中，该栅极电极(2)的一第一区段沿着该有源区域(11)的该侧壁而配置，其沿着该x轴延伸于至少该两个源极/漏极区域(12，13)间，以及至少自所述源极/漏极区域(12，13)的下部边缘至超过该凹陷结构(18)的一下部边缘而配置在相关于该基板表面的垂直方向上。
2.根据权利要求1所述的晶体管结构，其中，
该栅极电极(2)具有一第二区段，其位在该凹陷结构(18)处的该第一区段的对面。
3.根据权利要求2所述的晶体管结构，其中，
该栅极电极(2)完全地包围该有源区域(11)。
4.根据权利要求2和3其中之一所述的晶体管结构，其中，
- 该有源区域(11)具有平行于该X轴的两侧壁区段，以及该有源区域(11)形成于该半导体基板(1)设在两平行栅极电极沟渠(20a)间的该半导体基板(1)的一鳍形物(fin)(17)之中；以及
- 该栅极电极(2)利用通过一栅极介电质(16)而与该有源区域(11)相间隔的方式来设置在所述栅极电极沟渠(20a)中。
5.一种存储单元，具有：
- 一存储电容器(6)，以用于存储电荷；以及
- 一选择晶体管(9)，其通过一源极/漏极路径而与该存储电容器(9)进行串联连接，以及具有一弯曲沟道(15)，其中：
- 该选择晶体管(9)的栅极电极(2)是依照权利要求1中所述的该晶体管结构(98)的栅极结构而形成；
- 一第一源极/漏极区域(12)，其连接至该存储电容器(6)的一存储电极(61)；
- 一第二源极/漏极区域(13)，其连接至一数据线(33)，以便供给电荷以及将电荷引导离开；以及
- 一栅极电极(2)连接至一寻址线(22)，以便控制该存储单元(97)，该选择晶体管(9)的一有效沟道长度Leff是通过该凹陷结构(18)的深度而决定的。
6.一种存储单元阵列，其具有多个配置成单元行以及单元列的存储单元(97)，各存储单元具有：
- 一存储电容器(6)，其用于存储电荷；以及
- 一选择晶体管(9)，其通过一源极/漏极路径而与该存储电容器(6)进行串联连接，并且具有一弯曲沟道，其中：
- 该选择晶体管(9)的栅极电极(2)是依照根据权利要求4所述的该晶体管结构(98)的栅极结构(1)而形成；
- 一第一源极/漏极区域(12)，其连接至该存储电容器(6)的一存储电极(61)；
- 一第二源极/漏极区域(13)，其连接至一数据线(33)，以用于传递电荷；以及
- 该栅极电极(2)连接至一寻址线(22)，以用于控制该存储单元(97)，
该选择晶体管(9)的一有效沟道长度Leff是通过该凹陷结构(18)的深度而决定；
- 分别被配置于一单元行中的存储单元(97)的选择晶体管(9)的所述栅极电极(2)利用彼此毗邻的方式而形成，以及所述寻址线(22)通过被连接至彼此的所述栅极电极(2)而形成；以及
- 所述寻址线(22)通过被连接至彼此的所述栅极电极(2)而形成。
7.根据权利要求6所述的存储单元阵列，其中，
所述存储电容器(6)以及所述选择晶体管(9)利用一棋盘模式而进行配置，且各所述选择晶体管(9)配置于彼此斜向相邻的第一阵列，以及各所述存储电容器(6)配置于位在其间、且斜向相邻的第二阵列。
8.根据权利要求6和7其中之一所述的存储单元阵列，其中，
所述存储电容器(6)形成为位在该半导体基板(1)的一基板表面(10)上方的堆栈电容器(7)。
9.根据权利要求8所述的存储单元阵列，其中，
- 所述有源区域(11)通过一矩形表面轮廓而形成，以及其各自于一单元行范围内通过窄单元绝缘体沟渠(64)而彼此分开；
- 所述单元行通过宽字线沟渠(20)而彼此分开，其中该宽字线沟渠(20)比该窄单元绝缘体沟渠(64)宽；
- 所述凹陷结构平行于所述窄单元绝缘体沟渠(64)、且其各自与两相邻的窄单元绝缘体沟渠(64)等距；
- 所述寻址线(22)设于所述宽字线沟渠(20)中；以及
- 所述数据线(33)各自会受到引导而于所述凹陷结构(18)以及所述窄单元绝缘体沟渠(64)上方覆盖该基板表面(10)，
因而造成所述存储单元(97)的一小面积需求。
10.根据权利要求9所述的存储单元阵列，其中，
所述窄单元绝缘体沟渠(64)与所述宽字线沟渠(20)具有相同深度。
11.根据权利要求9和10其中之一所述的存储单元阵列，其中，
所述窄单元绝缘体沟渠(64)的宽度小于所述寻址线(22)的层厚度的两倍，以及所述宽字线沟渠(20)的该宽度大于所述寻址线(22)的层厚度的两倍。
12.根据权利要求9所述的存储单元阵列，其中，
所述凹陷结构(18)由氧化硅所制成。
13.根据权利要求7所述的存储单元阵列，其中，
所述存储电容器(6)形成为被定向于被导入该半导体基板(1)中的一个别孔洞沟渠处的孔洞沟渠电容器(8)，其中各孔洞沟渠被设置在个别单元行的两毗邻的所述有源区域(11)间。
14.根据权利要求13所述的存储单元阵列，其中，
- 所述有源区域(11)于一单元行范围内通过所述孔洞沟渠电容器(8)而彼此分开，以及所述单元行通过宽字线沟渠(20)而彼此分开；
- 所述凹陷结构(18)设置为垂直于所述宽字线沟渠(20)、且其各自与该两彼此相邻的孔洞沟渠电容器(8)等距；
- 所述寻址线(22)配置于所述宽字线沟渠(20)中；以及
- 所述数据线(33)会受到引导而位在垂直于所述宽字线沟渠(20)的该基板表面(10)上，且所述凹陷结构(18)被配置在所述数据线(33)间，并会造成所述存储单元(97)的一小面积需求。
15.根据权利要求13和14其中之一所述的存储单元阵列，其中，
所述凹陷结构(18)由氮化硅所制成。
16.一种制造一DRAM的方法，该DRAM具有根据权利要求8所述的一存储单元阵列(91)以及毗邻于该存储单元阵列(91)的一逻辑区域(92)，其包括下列步骤：
- 提供一保护层于一半导体基板(1)上；
- 将宽字线沟渠(20)以及垂直于所述宽字线沟渠(20)的窄单元绝缘体沟渠(64)导入该半导体基板(1)中，其中该宽字线沟渠(20)比该窄单元绝缘体沟渠(64)宽；
- 在所述宽字线沟渠(20)以及所述窄单元绝缘体沟渠(64)的侧壁处配置栅极电极(2)，而设在所述宽字线沟渠(20)的相互相对侧壁处的栅极电极(2)彼此绝缘，以及被配置于所述窄单元绝缘体沟渠(64)的相互相对侧壁处的栅极电极(2)会彼此连接；
- 利用一字线绝缘体结构(24)填满所述宽字线沟渠(20)以及所述窄单元绝缘体沟渠(64)；
- 移除在该存储单元阵列(91)中的该保护层(51)；
- 施加一由传导半导体材质所制成的辅助层(71)；
- 致使该辅助层(71)退回至该字线绝缘体结构(24)的上部边缘；
- 在每两个窄单元绝缘体沟渠(64)间导入凹陷沟渠(18)；以及
- 通过以一介电材质覆盖、或填满所述凹陷沟渠(18)而产生所述凹陷结构。
17.根据权利要求16所述的方法，其中，在导入宽字线沟渠以后，
- 在该逻辑区域(92)中的所述宽字线沟渠(20)，所述窄单元绝缘体沟渠(64)，以及多个浅绝缘体沟渠会被一介电材质所填满；
- 包括被填满有所述介电材质的所述多个浅绝缘体沟渠的该逻辑区域(92)被一遮蔽屏蔽(blocking maks)所覆盖；以及
- 该介电材质在该存储单元阵列中被引导退回，由此，底部绝缘体结构(23)形成在所述宽字线沟渠(20)以及所述窄单元绝缘体沟渠(64)的下部区域中。
18.根据权利要求16和17其中之一所述的方法，其中，
所述凹陷沟渠(18)的导入是通过：
- 将一由氧化硅所制成的硬屏蔽(72)施加于该辅助层(71)，且以光微影地进行图案化；以及
- 所述凹陷沟渠(18)是通过一选择性地对氧化硅作用的蚀刻程序而导入。
19.根据权利要求16所述的方法更包含，
该逻辑区域(92)的处理，其包括下列步骤：
- 移除在该逻辑区域(92)中的该保护层(51)；
- 施加一氮化硅保护涂层(73)；
- 移除在该逻辑区域(92)中的该氮化硅保护涂层(73)；以及
- 在该逻辑区域(92)中形成逻辑晶体管结构。
20.一种制造一DRAM的方法，该DRAM具有根据权利要求13所述的一存储单元阵列(91)以及毗邻于该存储单元阵列(91)的一逻辑区域，其包括下列步骤：
- 提供—保护层(51)于一半导体基板(1)上；
- 在该半导体基板(1)中形成孔洞沟渠电容器(8)；
- 将平行的字线沟渠(20)导入该半导体基板(1)之中；
- 在所述字线沟渠(20)的侧壁处配置所述栅极电极(2)，且被配置在所述字线沟渠(20)相互相对侧壁处的栅极电极(2)利用彼此绝缘的方式而设置；
- 利用一字线绝缘体结构(24)填满所述字线沟渠(20)；
- 致使所述孔洞沟渠电容器(8)的所述存储电极(61)退回；
- 致使该保护层(51)等向性地退回，因而使得该保护层已被引导退回的剩余区段(511)能在该逻辑区域(92)之中以及在该存储单元阵列(91)之中，维持达成完全覆盖在被提供用于形成凹陷沟渠(18)的那些区域上方；
- 施加一辅助氧化层(84)；
- 致使该辅助层(84)退回至该保护层的所述剩余区段(511)的上部边缘；
- 移除该保护层的所述剩余区段(511)；
- 利用该辅助氧化层(84)作为一遮幕而导入所述凹陷沟渠(18)；以及
- 通过以一介电材质覆盖、或填满所述凹陷沟渠(18)而产生所述凹陷结构。
21.根据权利要求第20所述的方法，其中，
在导入所述字线沟渠(20)后，
- 所述字线沟渠(20)以及在该逻辑区域(92)中的多个浅绝缘体沟渠被一介电材质所填满；
- 该逻辑区域(92)被一暂时的遮蔽屏蔽所覆盖；以及
- 该介电材质在该存储单元阵列(91)中被引导退回，因而使得底部绝缘体结构(23)形成自位在所述字线沟渠(20)的下部区域的介电材质中。
22.根据权利要求20所述的方法，其中，
所述源极/漏极区域(12，13)在该保护层(51)已经被引导退回之后才形成，且一植入屏蔽通过该保护层的所述剩余区段(511)而形成。
23.根据权利要求20所述的方法，其中，
填满所述凹陷沟渠(18)包括下列步骤：
- 氧化所述凹陷沟渠(18)的侧壁；
- 沉积一均匀的氮化物衬层；以及
- 致使该均匀氮化物衬层退回至该辅助氧化层(84)的该上部边缘的下方，因而使得所述凹陷沟渠(18)的一充填能够产生自该氮化物衬层。
24.根据权利要求20所述的方法，其中，
在导入所述凹陷沟渠(18)之前，该逻辑区域会利用由一光阻材质所制成的遮蔽屏蔽来覆盖。
25.一种制造选择晶体管的方法，所述选择晶体管用于具有包括根据权利要求5的前序所述的存储单元的一存储单元阵列以及具有作为存储电容器的孔洞沟渠电容器的DRAMs，该方法包括下列步骤：
- 提供一保护层(51)于一半导体基板(1)上；
- 形成被配置于单元行中的孔洞沟渠电容器(8)，且该孔洞沟渠电容器(8)包含利用一传导材质填满一孔洞沟渠而形成的一存储电极(61)；
- 致使所述孔洞沟渠电容器(8)的所述存储电极(61)退回至该保护层(51)的下部边缘的下方；以及
- 致使该保护层(51)等向性地退回，以使得该保护层已被引导退回的剩余区段(511)能利用一自行对准方式而维持在两个于一单元行中相邻的孔洞沟渠电容器(8)间，以及该保护层已被引导退回的该剩余区段(511)形成用于植入待提供于该半导体基板(1)中的源极/漏极区域(12，13)的一屏蔽，及/或用于形成凹陷沟渠(18)的一前驱屏蔽中。
26.根据权利要求25所述的方法，其中，
在致使该保护层(51)等向性退回之后，
- 一施加辅助氧化层(84)；
- 该辅助氧化层(84)被引导退回至该保护层(51)的所述剩余区段(511)的该上部边缘；以及
- 用于导入凹陷沟渠的一自行对准屏蔽是通过移除该保护层(51)的所述剩余区段(511)而产生。
27.根据权利要求26所述的方法，其中，
设在各所述凹陷沟渠(18)中的各栅极电极(2)包含一区段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10361695A DE10361695B3 (de) | 2003-12-30 | 2003-12-30 | Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs |
| DE10361695.0 | 2003-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1655364A CN1655364A (zh) | 2005-08-17 |
| CN100470836C true CN100470836C (zh) | 2009-03-18 |
Family
ID=33560399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100105599A Expired - Fee Related CN100470836C (zh) | 2003-12-30 | 2004-12-30 | 晶体管结构、存储单元及其阵列、及存储器制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7279742B2 (zh) |
| CN (1) | CN100470836C (zh) |
| DE (1) | DE10361695B3 (zh) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004006520B4 (de) * | 2004-02-10 | 2010-05-12 | Qimonda Ag | Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung |
| DE102004021052B3 (de) | 2004-04-29 | 2005-12-29 | Infineon Technologies Ag | Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET) |
| US7098105B2 (en) * | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
| DE102004031385B4 (de) * | 2004-06-29 | 2010-12-09 | Qimonda Ag | Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung |
| US7442976B2 (en) * | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| KR100744068B1 (ko) | 2005-04-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| US7473952B2 (en) | 2005-05-02 | 2009-01-06 | Infineon Technologies Ag | Memory cell array and method of manufacturing the same |
| US7816262B2 (en) | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
| US7679125B2 (en) * | 2005-12-14 | 2010-03-16 | Freescale Semiconductor, Inc. | Back-gated semiconductor device with a storage layer and methods for forming thereof |
| US7371645B2 (en) * | 2005-12-30 | 2008-05-13 | Infineon Technologies Ag | Method of manufacturing a field effect transistor device with recessed channel and corner gate device |
| US7842558B2 (en) * | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| TWI300975B (en) * | 2006-06-08 | 2008-09-11 | Nanya Technology Corp | Method for fabricating recessed-gate mos transistor device |
| US20080061363A1 (en) * | 2006-09-08 | 2008-03-13 | Rolf Weis | Integrated transistor device and corresponding manufacturing method |
| US7834395B2 (en) | 2007-02-13 | 2010-11-16 | Qimonda Ag | 3-D channel field-effect transistor, memory cell and integrated circuit |
| DE102007009876A1 (de) | 2007-02-28 | 2008-09-11 | Qimonda Ag | Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben |
| US7732888B2 (en) | 2007-04-16 | 2010-06-08 | Qimonda Ag | Integrated circuit, method for manufacturing an integrated circuit, memory cell array, memory module, and device |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| DE102007035858A1 (de) * | 2007-07-31 | 2009-02-05 | Qimonda Ag | Integrierte Schaltung, Verfahren zum Herstellen einer integrierten Schaltung, Speicherzellenarray, Speichermodul sowie Vorrichtung |
| US7683417B2 (en) * | 2007-10-26 | 2010-03-23 | Texas Instruments Incorporated | Memory device with memory cell including MuGFET and fin capacitor |
| US7742324B2 (en) * | 2008-02-19 | 2010-06-22 | Micron Technology, Inc. | Systems and devices including local data lines and methods of using, making, and operating the same |
| US9190494B2 (en) * | 2008-02-19 | 2015-11-17 | Micron Technology, Inc. | Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin |
| US8866254B2 (en) * | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
| US7915659B2 (en) | 2008-03-06 | 2011-03-29 | Micron Technology, Inc. | Devices with cavity-defined gates and methods of making the same |
| US7808042B2 (en) | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
| US7898857B2 (en) | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US8546876B2 (en) * | 2008-03-20 | 2013-10-01 | Micron Technology, Inc. | Systems and devices including multi-transistor cells and methods of using, making, and operating the same |
| US7969776B2 (en) | 2008-04-03 | 2011-06-28 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| US8076229B2 (en) * | 2008-05-30 | 2011-12-13 | Micron Technology, Inc. | Methods of forming data cells and connections to data cells |
| US7824983B2 (en) * | 2008-06-02 | 2010-11-02 | Micron Technology, Inc. | Methods of providing electrical isolation in semiconductor structures |
| US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
| US8148776B2 (en) | 2008-09-15 | 2012-04-03 | Micron Technology, Inc. | Transistor with a passive gate |
| US8278691B2 (en) * | 2008-12-11 | 2012-10-02 | Micron Technology, Inc. | Low power memory device with JFET device structures |
| KR20100071200A (ko) * | 2008-12-19 | 2010-06-29 | 삼성전자주식회사 | 멀티플렉서 및 이의 제조 방법 |
| US8143121B2 (en) * | 2009-10-01 | 2012-03-27 | Nanya Technology Corp. | DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof |
| US8399931B2 (en) * | 2010-06-30 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout for multiple-fin SRAM cell |
| US9202921B2 (en) | 2010-03-30 | 2015-12-01 | Nanya Technology Corp. | Semiconductor device and method of making the same |
| EP2393118A1 (en) * | 2010-06-02 | 2011-12-07 | Nanya Technology Corporation | Single-gate FinFET and fabrication method thereof |
| US8294511B2 (en) | 2010-11-19 | 2012-10-23 | Micron Technology, Inc. | Vertically stacked fin transistors and methods of fabricating and operating the same |
| US8846472B2 (en) * | 2011-02-28 | 2014-09-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| CN102760735B (zh) * | 2011-06-21 | 2015-06-17 | 钰创科技股份有限公司 | 动态记忆体结构 |
| US9941271B2 (en) | 2013-10-04 | 2018-04-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fin-shaped field effect transistor and capacitor structures |
| CN104752432B (zh) * | 2013-12-27 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 嵌入式动态随机存储器单元及其形成方法 |
| CN104865761B (zh) * | 2014-02-25 | 2018-06-08 | 群创光电股份有限公司 | 显示面板及显示装置 |
| US9773888B2 (en) | 2014-02-26 | 2017-09-26 | Micron Technology, Inc. | Vertical access devices, semiconductor device structures, and related methods |
| KR102316119B1 (ko) * | 2015-04-02 | 2021-10-21 | 삼성전자주식회사 | 반도체 장치 |
| US20160336324A1 (en) * | 2015-05-15 | 2016-11-17 | Qualcomm Incorporated | Tunnel field effect transistor and method of making the same |
| KR102427133B1 (ko) * | 2015-08-31 | 2022-08-01 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| TWI567941B (zh) * | 2015-10-29 | 2017-01-21 | 華邦電子股份有限公司 | 半導體裝置及其製造方法 |
| US10008504B1 (en) * | 2016-12-27 | 2018-06-26 | Micron Technology, Inc. | Memory arrays |
| US10692887B2 (en) * | 2017-08-29 | 2020-06-23 | Micron Technology, Inc. | Methods used in forming an array of memory cells |
| US10283621B2 (en) * | 2017-09-20 | 2019-05-07 | Globalfoundries Inc. | Method of forming vertical field effect transistors with self-aligned gates and gate extensions and the resulting structure |
| US10014390B1 (en) | 2017-10-10 | 2018-07-03 | Globalfoundries Inc. | Inner spacer formation for nanosheet field-effect transistors with tall suspensions |
| US11404460B2 (en) * | 2020-01-07 | 2022-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical gate field effect transistor |
| KR20230124701A (ko) * | 2020-12-25 | 2023-08-25 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 소자를 사용한 메모리 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5145707A (en) * | 1991-12-12 | 1992-09-08 | Kraft General Foods, Inc. | Salt enhancer |
| US5920088A (en) * | 1995-06-16 | 1999-07-06 | Interuniversitair Micro-Electronica Centrum (Imec Vzw) | Vertical MISFET devices |
| US5909618A (en) * | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US6229173B1 (en) * | 1999-06-23 | 2001-05-08 | International Business Machines Corporation | Hybrid 5F2 cell layout for buried surface strap aligned to vertical transistor |
| US6562665B1 (en) * | 2000-10-16 | 2003-05-13 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| DE10203674A1 (de) * | 2002-01-30 | 2003-08-14 | Infineon Technologies Ag | Halbleiterbaustein mit einer Isolationsschicht und Verfahren zur Herstellung eines Halbleiterbausteins mit Isolationsschicht |
| JP2004214379A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法 |
| JP2004281761A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6844238B2 (en) * | 2003-03-26 | 2005-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple-gate transistors with improved gate control |
| JP2005086024A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100691006B1 (ko) * | 2005-04-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법 |
-
2003
- 2003-12-30 DE DE10361695A patent/DE10361695B3/de not_active Expired - Fee Related
-
2004
- 2004-12-30 US US11/024,935 patent/US7279742B2/en active Active
- 2004-12-30 CN CNB2004100105599A patent/CN100470836C/zh not_active Expired - Fee Related
-
2006
- 2006-11-06 US US11/592,955 patent/US20070052040A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US7279742B2 (en) | 2007-10-09 |
| DE10361695B3 (de) | 2005-02-03 |
| CN1655364A (zh) | 2005-08-17 |
| US20050151206A1 (en) | 2005-07-14 |
| US20070052040A1 (en) | 2007-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100470836C (zh) | 晶体管结构、存储单元及其阵列、及存储器制造方法 | |
| CN113611671B (zh) | 半导体结构及其制备方法 | |
| CN100359695C (zh) | 无电容单一晶体管动态随机存取存储器单元及制造方法 | |
| KR100697291B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| US5798544A (en) | Semiconductor memory device having trench isolation regions and bit lines formed thereover | |
| CN100375271C (zh) | 新型动态随机存取存储器存取晶体管 | |
| US7847322B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US20030160272A1 (en) | 6F2 trench EDRAM cell with double-gated vertical MOSFET and self-aligned STI | |
| CN102339829A (zh) | 半导体器件及其制造方法 | |
| CN101996950A (zh) | 半导体器件及其制造方法 | |
| CN101814492A (zh) | 具有金属栅极堆叠的集成电路与其形成方法 | |
| KR980006397A (ko) | 서브 그라운드룰 게이트를 가지는 깊은 트렌치 dram 형성방법 | |
| JPH04233272A (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
| CN100394584C (zh) | 用于制造具有在位线方向延伸的接触体的半导体器件的方法 | |
| KR20010075236A (ko) | 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법 | |
| US6373086B1 (en) | Notched collar isolation for suppression of vertical parasitic MOSFET and the method of preparing the same | |
| CN100361306C (zh) | 位线结构及其制造方法 | |
| JP2001185704A (ja) | Ｄｒａｍセルアレイおよびその製造方法 | |
| KR0140044B1 (ko) | 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 | |
| CN101312196B (zh) | 半导体器件及其制造方法 | |
| US7273790B2 (en) | Method for fabricating trench capacitor with insulation collar electrically connected to substrate through buried contact, in particular, for a semiconductor memory cell | |
| US7074689B2 (en) | Method for fabricating a trench capacitor having an insulation collar, which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell | |
| US6908811B2 (en) | Ram | |
| US20060003536A1 (en) | Method for fabricating a trench capacitor with an insulation collar which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell | |
| TW201501307A (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20120919 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151225 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090318 Termination date: 20151230 |
|
| EXPY | Termination of patent right or utility model |