CN100492526C - 利用字组电压帮助双monos单元写入与抹除的方法及装置 - Google Patents

Abstract

在习知技术中，在位元散布端接上正偏压及在控制闸极接上负偏压，抹除双MONOS记忆体上的资料，另一字组闸极与基质端则接地，由于控制闸极通道长度较短，只有载体逸出长度的数倍，相邻于控制闸极的字组闸极通道之电压，会影响抹除的特性及速度，将字组闸极接上一负电压可增进抹除的速度，而字组闸极接上一正电压时，会降低抹除速度，藉有效的对记忆体阵列作偏压，在无区域损失的情况下，可抹除字组线或甚至是单一记忆体单元，与习知中藉三重井区或物理的区块阻隔来达到抹除区块，而在不需对基质作偏压及对字组线电压程式干扰保护下，抹除接近F-N通道亦包括于本发明中。

Description

利用字组电压帮助双MONOS单元写入与抹除的方法及装置

这篇申请案主张2000年12月5日Provisional patent application第60/251,299号之优先权。

技术领域

本发明系有关於一种半导体记忆体，尤其是一种抹除非挥发性记忆体的方法。

背景技术

金属-氧化物-氮化物-氧化物半导体记忆体(MONOS)可有效缩小装置的尺寸、提升诸如金属氮氧化物半导体记忆装置的资料写入抹除寿命，同时提供低电压消耗的装置。在MONOS装置中用到的非挥发性记忆体单元里，其中位於氮化物薄层之载体阻止区，可用来捕捉并储存载体，以形成电子讯号。

在1983年2月第ED-30卷第2号的IEEE Transactions on Electrondevices，E.Suzuki等人发表的「A low voltage alterable EEPROM with metaloxide nitride oxide semiconductor structures」这篇文章中提到，将直接由隧道将电子注入阻止区，以完成写入的动作，并抹除阻止区的电子；在1992年10月第SC-7卷第5号的IEEE journal of solid state circuits，Y.Tarui等人发表的「Electrically reprogrammable nonvolatile semiconductormemory」这篇文章中提到，在较厚的底层氧化物之单一闸极MONOS记忆体上写入程式，有较好的保留特性；在1987年3月第EDL-8卷第2号的IEEE electrondevice letters，T.Y.Chan等人发表的「A ture single transistor oxidenitride oxide EEPROM device」这篇文章中提到，单一个电晶体装置会在其靠近汲极的小区域中储存电子，在靠近源极的通道上保持原始的启始临界电压，如此一来，即减少选用特殊的电晶体；1999年在东京举行的固态导置与材料的会议中，T.Y.Chan等人发表的「Can NROM，a 2 bit，trapping storage NVMcell，give a real challenge to floating gate cells」这篇文章中提到一种NROM的概念，在ONO电介质之散布端之一侧，可选择性的储存电荷，且可藉由注入电洞抹除资料，其中注入电洞系藉在接合端带至带的穿隧产生；在美国专利第6255166 B1号与美国专利应用第09/595059号中提到，一双MONOS装置结构区隔之ONO储存装置，藉一选择(字组)闸极装置可保持在高密度的情况下；在同一人申请之美国专利应用第09/795186号(2001年3月1日)中提到，注入电洞与喷出F-N电子的两种抹除方式。

在习知技术中，从ONO氮化物阻止区中喷出电子、将电洞注入阻止区或结合上述两种方式皆可完成抹除的动作，在接合端形成电洞时，於高电压散布区与接地的基质间，即开始注入热电洞，电洞接著被注入记忆体的氮化物，并抵消被阻止的电子电荷，电洞的注入所需的电压较传统的Fowler-Nordheim穿隧电子喷出要来得小，但是电洞的注入主要局限在接合端的上面区域，而无法抹除所有阻止电子氮化物层，这就是为什习知技术需要结合电洞注入与电子喷出，才能有效的抹除程式，然而，习知技术中的双MONOS装置拥有非常短的控制闸极记忆体之通道长度。

第1图显示习知之一双MONOS单元结构，其包括有二个N+位元散布41、42，其该N+位元散布41、42上是二个控制闸极61、62，而控制闸极61、62间有一字组闸极63，基质20是p型的，在控制闸极61、62下之氮化物阻止层51t、52t可储存电子。在第1图中显示的双MONOS单元中，藉带至带的产生，形成电洞注入可完成抹除的动作，在ONO阻止区51t、52t的电子可被注入的电洞所中和，其中N+接合端41、42可藉由带至带穿隧产生该电洞。在位元散布41、42之偏压(Vb)通常是+4～+5V、控制闸极61、62的电压(Vcg)是-1～-3，而字组闸极63则是接地(如第2图所示)。ONO薄膜之电洞注入电压需在5～6megaV/，然而，阈值范围的影响刚好相反，因为电洞比电子更易造成氧化物-绝缘层的伤害，经过多次的写入及抹除循环，会产生阻止区。

降低带至带的热电洞产生，可减少电洞注入，在同样的正电压接至P型基质20时，如第2b图所示，Vb＝Vsub＝+4～+5V加至位N+散布41、42上，因带至带穿隧产生的电洞会被抑制。一旦基质与控制闸极的电压变得较高时(大於8～10megaV/)，来自阻止区(51t、52t)的电子会藉Fowler-Nordheim(FN)穿隧喷至矽质31、32，然而这种FN抹除方式，在井的偏压是正时，需要三重井区(在P型基质，P型井在N型井中)去区隔要每一个记忆体单元与支持装置，因此这三重井区一定要够深，而对每一个区块区隔三重井区，会造成严重的密度损失。

在这些方法中，抹除的动作是由控制闸极与位元散布电压决定，一旦记忆体单元中的控制线与位元线间互相平行，就必须利用特殊的电晶体去分隔阵列，或经由不同的线路，去定义抹除的区块大小，而这阵列会影响到密度。

发明内容

本发明的主要目的，藉在记忆控制闸极旁之字组闸极上加入负电压，改变位於记忆控制闸极下的接合端之高能量电洞分布，提升抹除的速度或减少双MONOS单元抹除的所需电压。

本发明之另一目的，藉在记忆控制闸极旁的字组闸极上接上正电压，消耗电洞，以减少双MONOS单元之抹除速度。

本发明之又一目的，在选择的字组闸上接上负电压，以抹除电记忆阵列上的字组线。

本发明之再一目的，在正常抹除情况下，藉将一正电压接至字组闸面、一相反控制闸极和一相反控制闸极散布，提供一正字组通道电压禁止抹除单元上的资料。

本发明之另一目的，藉字组闸极、控制闸极与位元散布电压之选择，达到在记忆阵列之一个或两个单元的抹除。

本发明之另一目的，透过F-N的抹除原理，藉一正字组闸极电压、一正字组通道电压与选择适当的字组闸极、控制闸极与位元散布，减少电洞的注入，以提高使用性。

本发明之另一目的，在未选择的字组线接上负电压，以减少写入程式所遇到的干扰。

具体实施方式

本发明的第一个实施例提供了一种方法，藉由将正与负的电压接至双MONOS记忆体装置的字组闸极，可控制抹除速度达5倍的范围，其中控制闸极通道长度约小於50nm，比电洞的平均自由路径短上数倍，这双MONOS记忆体单元拥有非常短的控制闸极通道长度，比电子与电洞之平均自由路径长度还短上数倍，由侧壁处理技术形成的超短记忆体通道长万，提供了一受相邻之字组闸极通道电压影响的抹除动作。这相邻的字组闸极电压直接影响到高能量的电洞分布，其中该电洞在记忆控制闸极下的接合端所产生的。在写入与抹除程式时，本发明有效的利用字组闸极电压，去影响控制闸极通道旁的字组通道电压，特别需要注意的是，若控制闸极通道的长度是100nm或是更长，即比电子与电洞的平均自由路径长度长上数倍，这字组通道电压将不影响相邻的通道，并且本发明提到的一切原理将不适用。

本发明的第二个实施例中，区块的抹除是由字组线的选择来定义。一个区块的抹除可如单一字组线那小，也可以大至如多个字组线，在一选择的字组线之控制闸极与相关带有负偏压之控制闸极下，氮化物阻止区可如在一选择之字组线上接上负电压一样，进行抹除动作。一未选择字组线之控制闸极下的氮化物阻止区，带有正电压的条件下，该氮化物阻止区不会被抹除。

本发明的第三个实施例，提供了单一个单元的抹除。一个单一MONOS单元包含了两个相邻的氮化物阻止区(储存区)，在两储存区相关之控制闸上接一负电压，在选择之字组线的储存区皆会被抹除。若未选择的字组线上的相关单元接上正电压时，其他共用同一个控制线与位元线的储存区是不会被抹除的。

本发明第四个实施例中，提供了一种较慢例较稳定的抹除方法，该方法增加了记忆体单元的耐用性。这是如与F-N相似的抹除方法，利用字组线电压。对记忆体的基质接上偏压是没有必要的，字组线与位元线皆升至一正电压，而控制闸极则接上一负偏压，在ONO薄膜形成高电场，形成阻止区。选择会产生比实际需要的电洞注入还高之电压。

本发明的第五个实施例中，提升未选择单元的程式干扰。降低末选择字组线的电压，至一小的负电压，可透过增加正确的相邻位元线，将干扰的时间提升至数秒。

附图说明

第1图：习知之双MONOS单元结构的示意图

第2a图：习知之在位元散布端，因带至带穿隧造成电洞注入抹除之偏压情况示意图

第2b图：习知之藉接相同之位元电压至基质，Fowler-Nordeim穿隧示意图

第3a图：本发明之以量测电洞注入之字组闸极电压的抹除，显示之偏压情况图

第3b图：本发明之在不同的字组通道，正确的控制闸极上之MONOS的启始临界电压图

第4a图：本发明之在字组线抹除时，阵列电压的表示图

第4b图：本发明之在单一对单元抹除时，阵列电压的表示图

第5a图：本发明之在未选择的字组线电压情况下，线小程式的干扰表示图

第5b图：在未选择的字组闸极接上负偏压之程式，干扰改善的实验资料图

详细说明

第3a图中的记忆体单元剖面图中，紧邻与一字闸极63之两个控制闸极61、62，分别接上偏号Vcgu(左边，未选择)与Vcgs(右边，选择)，在两控制闸极61、62之下，分别是氮化物阻止区51t、52t，该右侧控制闸极62是目标的记忆体单元，其中该ONO之下的氮化物阻止区藉由CHE充满电子。在抹除的实验中，这目标区右侧控制闸极62接上约Vcgs＝-3V的，而右侧的位元散布则接上偏压Vbs＝4V，其中字组闸极63与基质20接地。在左侧、未选择的一边，该控制闸极与散布分别接上约Vcgu＝4V、Vbu＝4V的偏压。

第3b图显示启始临界电压是时间的函数，图中显示了三条不同字组闸极电压的曲线。控制闸极、散布与基质限定在Vcgu＝4V、Vcgs＝-3V、Vbu＝4V、Vbs＝4V。当Vword＝0时，经过一秒，抹除目标电压是Vt＝0.5V；将字组闸极偏压至稍微负的电压Vword＝-0.5V，可将抹除速度提升近1000倍，这是因为在右侧散布42之接合端，产生的电洞被负电压拉向字组闸极，而累积较多在目标控制闸极62；将接至字组闸极的电压更进一步调整至-1V，可增进抹除速度超过1000倍；另一方面，提升字组闸极至正的电压Vword＝2V，可让左侧散布41的一些电压通过字组闸极通道端，靠近字组闸极装置的阈值。通过的电压将约等於Vword＝2V减掉字组闸极装置的阈值，即约等於1V，因为字组闸极电压限制了字组闸极通道的电压，事实上，未选择位元线的电压并不需要高於1V，根据这个实验数据，在字组闸极上接至2V产生之该正字组闸极通道电压1V，抹除速度减少1000倍，因此，在正常的条件下(选择控制闸极的偏压为-3V、选择散布的偏压为+4V)，当一正闸极可有效的利用时，可抑制抹除的动作。将字组闸极偏压至大约3^-4V的正电压时，该闸极通道可提供一正电压，去选择控制闸极通道排除电洞。

本发明的第二实施例，抹除区块被字组线选择来定义，一双MONOS记忆体单元阵列如第4a图所示，记忆体单元成行成列的排列，其中字组闸极以控制线水平的方式连接，控制闸极与散布则以位元线垂直的方向连接，这种型式的记忆体阵列称做一位元散布阵列，因为在单一行中相邻的记忆体单元的位元线透过散布来连接。在一个记忆体阵列或次阵列中，控制线偏压至约-3V，而位元线提升至大学4V。然而，字元线的选择可进一步的再分割。在控制闸极之下的ONO记忆体薄膜区域51t、52t，与负偏压字组闸极相关之区域，将被抹除，因此可形成一很小的抹除区块，不需要再额外的选择控制线与位元线，因此布局的区域就可以省下来。

本发明的第四个实施例提供一双MONOS记忆体阵列的单一单元抹除，在第4b图中，在位元线BLn、控制线CGn与字元线WLn中选择了一固一记忆体单元100，该选择的字组线WLn偏压至负的电压(0V^--2.5V)、该选择的位元线BLn偏压至一正的电压(约4V)，而选择的控制线CGn偏压至约-3V，其他未选择的记忆体单元用共用相同的选择位元线BLn，而控制线CGn可被保护，以免被抹除，这正的电压其范围在2.5至4V，其他的未选择控制线必须偏压至一正的电压、其他未选择位元线必须偏压至一正的电压。该正的控制闸极偏压之未选择的单元110不会被抹除，因为带至带产生的电洞数目并不多，因此可达到选择的位置抹除。

本发明的第四个实施例，提出一个虽然较慢，但更可靠的利用F-N抹除，来增加记忆单元的耐用性。藉有效率的使用字组线电压，就不需要对记忆体单元基质做偏压，因此三倍的井深就不需要，就可保留区域。第4c图中表示一接近F-N抹除的电压情况，所有字组线的电压提升至4V、位元线也提升至4V，而控制线则偏压至约-5^--6V，虽然本发明中的所有电压是约略值，可能在某一范围内变化，但在接近F-N抹除的电压值则有所不同，因ONO薄膜需要较高的电场，以供喷出电子，约需要8megaV/，为了要让电子从氮化物阻止区51t、52t中喷出，而该字组线亦提高偏压至约4V。当技术的进步让字组闸极长度的尺寸愈来愈小，散布就愈来愈靠近，则字组闸极通道将愈接近正的汲极电压，而不是接地的记忆体基质，在这种情形下，增加字组闸的电压将有较大的F-N抹除效果。

本发明的第五个实施例，可程式化未选择单元的干扰，如第5a图所示，在选择控制线CGn+1、选择位元线BLn+1与选择字元线WLn的左侧装置就是程式目标单元，在左侧相处的位元线BLn是接地的、选择位元线BLn+1偏压至4.5V，与选择的字组闸WLn的电压则升至1.2V，为了要提供及控制程式化的电流，其中该选择的字组闸极的电压略高於字组闸极启始临界电压，对未选择的字组线偏压至稍微的负电压，如-1V，可改善程式的干扰。在第5b图中可以看到，在施予负电压後，该程式干扰可由0.1秒改善至数秒钟，为了保护目标控制线CGn+1的右侧装置，相邻的位元线BLn+2提升至2.2V，而右侧控制闸极CGn+1的闸极至源极的电压变成-1V(1.2-2.2V)，这负的Vgs电压何护相邻的单元，免於程式的干扰，在不对商侧相邻位元线BLn+1施加负电压，小幅增加右侧相邻位元线BLn+1的电压，可得到同样的干扰保护作用，在相同的选择控制闸极CGn+1下的左侧记忆体干域，藉提升BLn-1的模式，亦可受到保护，免於程式干扰左侧。未选择记忆体单元之闸极至源极的电压Vgs小於0是提升程式干扰的基础，藉由降低字组线的电压或增加位元线的电压可将Vgs调成负的，而负的Vgs最佳电压由装置、泄露、电路简化等因素决定。

Claims (24)

1.一种由双MONOS单元构成的非挥发性记忆体的抹除方法，该方法包括下列步骤：

a.将一通道区域的第一侧之第一传导区偏压至与位元线BLn相连的一第一正电压；

b.将一通道区域的第二侧之第二传导区偏压至与位元线BLn+1相连的一第二正电压；

c.将第一传导闸极偏压至与控制闸极线CGn相连的一第一负电压；

d.将第二传导闸极偏压至与控制闸极线CGn+1相连的该第一负电压；

e.将耦合至一未选择字组线WLn+1的一第三传导闸极偏压至一第四正电压；

f.在耦合至选择字组线WLn之记忆体单元的该第一传导闸极下，在一绝缘体中产生一电场；以及

g.将与选择字组线WLn相连的该第三传导闸极偏压至0伏特或一负电压，并抹除与该选择字组线耦合的多个记忆体单元。

2.如权利要求1所述之方法，其中产生的该电场具足够的能力，将阻止电子从该绝缘体喷至该通道区域。

3.如权利要求1所述之方法，其中产生的该电场具足够的能力，将电洞从该通道区域之接合端注入至该绝缘体。

4.如权利要求1所述之方法，其中该第一传导区耦合至该记忆体单元的第一记忆体单元的一位元线。

5.如权利要求1所述之方法，其中该第二传导区耦合至该记忆体单元的第二记忆体单元的一位元线。

6.如权利要求1所述之方法，其中该第一传导闸极及第二传导闸极为控制闸极。

7.如权利要求1所述之方法，其中该第三传导闸极为一字组闸极，被绝缘于并位于该第一传导闸极与第二传导闸极之间。

8.如权利要求1所述之方法，其中将耦合至该选择字组线WLn的该第三传导闸极偏压至该负电压的步骤加速了将电洞由该记忆体单元的该通道区域之接合端注入与控制闸极线CGn+1相连的该第二传导闸极下的绝缘体中。

9.如权利要求1所述之方法，其中将耦合至该未选择字组线WLn+1的所述第三传导闸极偏压至一正电压的步骤可抑止将电洞由该记忆体单元的该通道区域之接合端注入与控制闸极线CGn+1相连的该第二传导闸极下的绝缘体中。

10.如权利要求1所述之方法，其中将与该选择字组线WLn耦合的该第三传导闸极偏压至0伏特或一更大正电压的步骤，藉消耗与控制闸极线CGn相连的该第一传导闸极之电洞来降低抹除的速度。

11.如权利要求1所述之方法，其中将该选择字组线WLn偏压至一负电压及将该未选择字组线WLn+1偏压至一正偏压，可提供一抹除区块大小至该选择字组线。

12.如权利要求1所述之方法，其中，抹除多个记忆体单元为单一记忆体单元，所述方法还包括下列步骤：

a.将一欲抹除的选择单元之位元线BLn偏压至一第一正电压；

b.将该欲抹除的选择单元之控制闸极线CGn偏压至一第一负电压；

c.将一耦合至选择字组线WLn之字组闸极偏压至一第二负电压；

d.将该耦合至未选择字组线WLn+1之字组闸极偏压至一第四正电压；

e.在与控制闸极线CGn相连的该选择单元之该控制闸极下，于一绝缘体中产生一电场并抹除该选择单元。

13.如权利要求12所述之方法，其中抹除该选择单元的步骤要求通过将一第二正电压连接至与不欲抹除的单元耦合的位元线，来将未选择单元的位元线偏压至抑制抹除。

14.如权利要求12所述之方法，其中产生的该电场具足够的能力，将阻止电子从该绝缘体喷至该选择单元的通道区域。

15.如权利要求12所述之方法，其中产生的该电场具足够的能力，将电洞从该选择单元的通道区域注入。

16.如权利要求12所述之方法，其中该字组闸极被绝缘于并位于该选择单元的控制闸极与一相邻未选择单元的控制闸极之间。

17.如权利要求12所述之方法，其中将该未选择字组线偏压至该第四正电压的步骤，阻止了对耦合至该未选择字元线的单元的抹除。

18.如权利要求12所述之方法，其中将耦合至该选择字组线的该未选择单元的控制闸极偏压至该第三正电压，阻止了对耦合至该选择字元线的未选择单元的抹除。

19.一种由双MONOS记忆体单元构成的非挥发性记忆体之字组线抹除装置，包括下列装置：

a.选择待抹除的双MONOS记忆体单元的装置；

b.抹除未选择双MONOS记忆体单元的抑止装置；

c.在与选择的双MONOS记忆体单元的控制闸极线CGn连接的选择控制闸极下，产生足够从绝缘体喷出阻止电子至通道区域之电场的装置；

d.在该选择的双MONOS记忆体单元的控制闸极下，产生足够从该通道区域注入电洞至选择的控制闸极下的绝缘体的装置。

20.如权利要求19所述之装置，其中该电场足够施行Fowler-Nordheim穿隧，从所述绝缘体喷出电子。

21.如权利要求19所述之装置，其中该电场足够把电洞注入该绝缘体。

22.一种由双MONOS记忆体单元构成的非挥发性记忆体的单一单元抹除装置，包括下列装置：

a.选择待抹除的单一双MONOS记忆体单元的装置；

b.抹除未选择双MONOS记忆体单元的抑止装置；

c.在该选择的单一双MONOS记忆体单元的控制闸极下，产生足够从绝缘体喷出阻止电子至通道区域之电场的装置；

d.在该单一双MONOS记忆体单元的控制闸极下，产生足够注入电洞至选择来待抹除的该单一双MONOS记忆体单元的控制闸极下之绝缘体的装置。

23.如权利要求22所述之装置，其中该抹除双MONOS记忆体单元的抑止装置，藉由耦合至一选择字组线的单元上的一正控制闸极电压来实施。

24.如权利要求22所述之装置，其中该单一双MONOS记忆体单元包含二个记忆体储存区域，该记忆体储存区域包括在各控制闸极下的氮化物区域。

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