CN100505317C - 存储器元件 - Google Patents

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Abstract

本发明描述用于在具有多个存储单元的电荷陷入存储器中增大存储器操作裕度的方法和结构，前述多个存储单元中每一存储单元能够储存多个位。在本发明的第一观点，描述在单一存储单元二位的存储器中增大存储器操作裕度的第一方法，其通过施加正栅极电压+Vg将存储单元擦除为负电压准位来进行。或者，将负栅极电压-Vg施加到前述单一存储单元二位的存储器以便将存储单元擦除为负电压准位。增大存储器操作裕度的第二方法是将存储单元擦除为低于初始临界电压准位的电压准位。这两种擦除方法可在程序化步骤之前(即，预程序化擦除操作)或在程序化步骤之后(即，后程序化擦除操作)实施。

Description

存储器元件
技术领域
本发明大体上涉及电可程序化且可擦除存储器，且更明确地说涉及用于在单一存储单元二位的操作中增大存储器操作裕度并减小第二位效应(second bit effect)的方法和元件。
背景技术
基于已知为电可擦除可程序化只读存储器(EEPROM)和快闪存储器的电荷储存结构的电可程序化且可擦除非易失性存储器技术用于多种现代应用中。快闪存储器经设计而具有可独立地被程序化并读取的存储单元阵列。快闪存储器中的感测放大器(sense amplifier)可用来确定储存在非易失性存储器中的数据值(一个或多个)。在典型的感测方案中，电流感测放大器将流经正感测的存储单元的电流与参考电流比较。
许多存储单元结构用于EEPROM和快闪存储器。随着集成电路的尺寸缩减，由于制造过程的可量测性和简易性，所以对基于电荷陷入介电层的存储单元结构正产生较大关注。基于电荷陷入介电层的存储单元结构包含以产业名称，例如氮化物只读存储器(Nitride Read-Only Memory)、半导体-氧化物-氮化物-氧化物-半导体(SONOS)和通过热空穴注入氮化物进行程序化的电子存储器(PHINES)而为人所知的结构。这些存储单元结构通过将电荷陷入在电荷陷入介电层(例如，氮化硅)中来储存数据。当陷入负电荷时，存储单元的临界电压增大。通过从电荷陷入层去除负电荷来减小存储单元的临界电压。
氮化物只读存储器元件使用相对较厚(例如，大于3纳米，且通常约为5到9纳米)的底部氧化物来防止电荷损失。替代于直接隧穿，可使用能带-导带间的隧穿诱导热空穴注入(BTBTHH)来擦除存储单元。然而，热空穴注入促使氧化物损坏，从而导致高临界电压存储单元中电荷损失和低临界电压存储单元中电荷增益。此外，由于电荷陷入结构中电荷的难以擦除的积聚，程序化和擦除循环期间擦除时间一定会逐渐增加。此电荷积聚是因为空穴注入点和电子注入点彼此不一致且在擦除脉冲之后一些电子残留而发生的。另外，在氮化物只读存储器快闪存储器元件的区段擦除期间，每一存储单元的擦除速度由于过程变化(例如，通道长度变化)而不同。此擦除速度差异导致擦除状态的较大Vt分布，其中一些存储单元变得难以擦除而一些存储单元被过度擦除。因此，多次程序化和擦除循环之后，目标临界电压Vt裕度关闭，且观察到较差耐久性。此现象当所述技术保持按比例缩减时将变得更为严重。
传统的浮动栅极元件在导电浮动栅极中储存一位电荷。出现了氮化物只读存储器存储单元，其中每一氮化物只读存储器存储单元提供将电荷储存在氧化物-氮化物-氧化物(ONO)电介质中的二位的快闪存储单元。在氮化物只读存储器存储单元的典型结构中，氮化物层用作定位在顶部氧化物层与底部氧化物层之间的陷入材料。具有氮化物层的ONO电介质中的电荷可被陷入在氮化物只读存储器存储单元的左侧(即，左位)或右侧(即，右位)。对左位应用的操作影响右位，或反之亦然，此已知为第二位效应。第二位效应影响氮化物只读存储器存储单元的操作裕度。
一种程序化氮化物只读存储器阵列中的氮化物只读存储器存储单元的常用技术为热电子注入方法。在擦除操作期间，一种用来擦除存储单元的常见技术称作能带-导带间的隧穿热空穴注入。第二位效应的固有问题影响操作裕度。第二位效应是由氮化物只读存储器存储单元中左位与右位的相互作用而导致的。希望具有在电荷陷入存储器中增大存储器操作裕度从而显著减小第二位效应的方法和元件。
本申请案与同时申请且同时在审查阶段的美国专利第940222(11/425482)号申请案相关，其发明名称为“Methods and Structures forExpanding a Memory Operation Window and Reducing a Second Bit Effect”，由吴昭谊所发明，由本申请案的申请人所拥有。
本申请案与同时申请且同时在审查阶段的美国专利第940233(11/425523)号申请案相关，其发明名称为”Memory Structure for Expanding aSecond Bit Operation Window”，由吴昭谊所发明，由本申请案的申请人所拥有。
本申请案与同时申请且同时在审查阶段的美国专利第940259(11/425541)号申请案相关，其发明名称为”Top Dielectric Structures inMemory Devices and Methods for Expanding a Second Bit OperationWindow”，由吴昭谊所发明，由本申请案的申请人所拥有。
发明内容
本发明描述用于在具有多个存储单元的电荷陷入存储器中增大存储器操作裕度的方法，所述多个存储单元中每一存储单元能够每一存储单元储存多个位。在本发明的第一观点，描述在单一存储单元二位的存储器中增大存储器操作裕度的第一方法，其通过施加正栅极电压+Vg将存储单元擦除为负电压准位来进行。或者，将负栅极电压-Vg施加到所述单一存储单元二位的存储器以便将所述电荷陷入存储器擦除为负电压准位。增大存储器操作裕度的第二方法通过将所述电荷陷入存储器擦除为低于初始临界电压准位Vt(i)的电压准位来实现。将电荷陷入存储器擦除为负电压准位或擦除为低于初始临界电压准位的电压准位的这两种方法也称作接通模式(turn-onmode)(TOM)方法。这两种擦除方法可在程序化步骤之前(即，预程序化擦除操作)或在程序化步骤之后(即，后程序化擦除操作)实施。
以下实施本发明的三个实施例中说明两个示范性擦除操作。这两个擦除操作包含空穴注入擦除操作和能带-导带间的热空穴擦除操作。在第一实施例中，使用空穴注入通过以正电压进行的空穴隧穿擦除来擦除电荷陷入存储器。在第二实施例中，使用空穴注入通过以负电压进行的空穴隧穿擦除来擦除电荷陷入存储器。在第三实施例中，使用能带-导带间的热空穴操作来擦除电荷陷入存储器。适合与电荷陷入存储器的这些擦除操作结合的操作的程序化技术包含通道热电子(CHE)。
本发明的方法适用于具有电荷陷入结构的广泛种类的存储器元件，包含(但不限于)具有氮化物-氧化物结构、氧化物-氮化物-氧化物结构、氮化物-氧化物-氮化物-氧化物结构和氧化物-氮化物-氧化物-氮化物-氧化物结构的存储器元件。例如，在MNOS存储器元件中，电荷陷入层在介电层上，而不存在配置在电荷陷入层上方的介电层。实际上，多晶硅层形成于电荷陷入层上方。不具有介电层的氮化物-氧化物结构使得能够容易地从多晶硅层向电荷陷入层对空穴进行注入。
在本发明的第二观点，描述一种金属-氮化物-氧化物-半导体-绝缘体上有硅之(MNOS-SOI)结构的存储器元件，其在减小第二位效应的同时增大存储器操作裕度。在不需要施加栅极偏压Vg的情况下，在源极区与漏极区之间形成通道。MNOS-SOI存储器包括在通道上的电荷陷入结构，其中电荷陷入结构包含配置在介电层上方的氮化硅。或者，所述存储器元件实施在包括具有氧化物-氮化物-氧化物堆叠的电荷陷入结构的金属-氧化物-氮化物-氧化物-半导体-绝缘体上有硅之(MONOS-SOI)存储器中。制造通道的合适的材料包含磊晶硅(epitaxy silicon)或多晶硅。空穴隧穿擦除或能带-导带间的热空穴擦除的擦除操作可与通道热电子技术结合而应用。
在本发明的第三观点，描述一种金属-氮化物-氧化物-氮化物-氧化物-半导体(MNONOS)结构的存储器元件，其应用接通模式方法在减小第二位效应的同时增大操作裕度。MNONOS存储器结构包括具有在介电层上的氮化硅层的顶部氧化物结构。或者，所述存储器元件实施在具有氧化物-氮化物-氧化物堆叠的顶部氧化物结构的金属-氧化物-氮化物-氧化物-氮化物-氧化物-半导体(MONONOS)结构中。也可通过将存储器元件制造在多晶硅衬底上而不是制造在硅衬底上，将具有顶部氧化物结构的存储器元件实施在薄膜晶体管(TFT)结构上。因此，存储器元件的其它实施例包含MNONOSTFT存储器结构和MONONOS TFT存储器结构。空穴隧穿擦除或能带-导带间的热空穴擦除的擦除操作可与通道热电子技术结合而应用。接通模式操作可利用高电压存储器操作和低电压存储器操作两者。在低电压存储器操作中，可选择低于约加或减+/-8伏特的电压来实施擦除操作。
在本发明的第四观点，描述一种金属-氧化物-氮化物-氧化物-氮化物-半导体(MONONS)结构的电荷陷入存储器，其应用接通模式方法来增大操作裕度并减小第二位效应。MONONS存储器结构包括具有在氮化硅层上的介电层的底部氧化物结构。或者，所述存储器元件实施在包括具有氧化物-氮化物-氧化物堆叠的底部氧化物结构的MONONOS结构中。也可通过将存储器元件制造在多晶硅衬底上而不是制造在硅衬底上，将具有底部氧化物结构的存储器元件实施在薄膜晶体管(TFT)结构上。因此，存储器元件的其它实施例包含MONONS TFT存储器结构和MONONOS TFT存储器结构。在进一步的实施例中，所述电荷陷入存储器包括在硅衬底上的电荷陷入层上的高介电材料(M(HK)NOS结构)或在多晶硅衬底上的电荷陷入层上的高介电材料(M(HK)NOS TFT结构)。空穴隧穿擦除或能带-导带间的热空穴擦除的擦除操作可与通道热电子技术结合而应用。接通模式操作可利用高电压存储器操作和低电压存储器操作两者。在低电压存储器操作中，可选择低于约加或减+/-8伏特的电压来实施擦除操作。
有利地，本发明提供用于在电荷陷入存储器中增大存储器操作裕度并减小第二位效应的方法和结构。本发明也适用于低电压存储器应用。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A说明根据本发明MNOS结构的示范性电荷陷入存储单元的简化结构图。
图1B是说明根据本发明通过右位的通道热电子程序化来程序化电荷陷入存储单元的结构图。
图1C是说明根据本发明通过左位的通道热电子程序化来程序化电荷陷入存储器的结构图。
图1D是说明根据本发明电荷陷入存储器的通道区处的空穴注入擦除的结构图。
图2是说明根据本发明擦除方法的第一实施例的结构图，所述擦除方法通过以来自SONOS存储器中的栅极端子的正栅极电压使用空穴隧穿擦除而将其擦除为负临界电压。
图3是说明根据本发明擦除方法的第二实施例的结构图，所述擦除方法通过以来自SONOS存储器中的衬底的负栅极电压使用空穴隧穿擦除而将其擦除为负临界电压。
图4A到图4B是说明根据本发明擦除方法的第三实施例的结构图，所述擦除方法通过使用对SONOS存储器的能带-导带间的热空穴擦除而将其擦除为负临界电压。
图5是说明根据本发明通过以正栅极电压进行空穴隧穿的擦除方法的第一实施例的过程的流程图。
图6是说明根据本发明通过以负栅极电压进行空穴隧穿的擦除方法的第二实施例的过程的流程图。
图7是说明根据本发明通过能带-导带间的热空穴擦除的擦除方法的第三实施例的过程的流程图。
图8A是说明根据本发明MNOS结构中的左位的程序化的结构图。
图8B是说明根据本发明第二位效应(此实例中指代右位)的相应图表。
图9A到图9B是说明根据本发明具有约零伏特临界电压的MNOS存储单元的第二位裕度的图表，所述临界电压在图9A中用符号Vt表示，且在图9B中用符号Vt偏移表示。
图10A和图10B是说明根据本发明具有负临界电压准位的临界电压的MNOS存储单元的第二位裕度的图表，所述临界电压在图10A中用符号Vt表示，且在图10B中用符号Vt偏移表示。
图11是说明根据本发明实施在MNOS-SOI存储器中的第一实施例的示意图。
图12是说明根据本发明实施在MONOS-SOI存储器中的第二实施例的示意图。
图13A到图13C是说明根据本发明通过在MNOS-SOI存储器中进行空穴隧穿擦除的擦除操作的第一实施例的结构图。
图14A到图14D是说明根据本发明通过在MNOS-SOI存储器中进行能带-导带间的热空穴擦除的擦除操作的第二实施例的结构图。
图15A是说明根据本发明MNOS-SOI结构中的左位的程序化的结构图。
图15B是说明根据本发明右位的第二位效应的相应图表。
图16说明根据本发明与接通模式操作一起使用的具有实施在MNONOS薄膜晶体管存储器中的多层介电结构的顶部氧化物的第一实施例。
图17说明根据本发明在接通模式操作中使用的具有实施在MONONOS存储器中的多层堆叠结构的顶部氧化物的第二实施例。
图18A到图18C是说明根据本发明用于增大在接通模式操作中使用的顶部多层介电结构中的第二位裕度的第一方法的结构图，其适用于MNONOS存储器和MNONONOS存储器的第一和第二实施例两者。
图19A到图19C是说明根据本发明用于增大在接通模式操作中使用的顶部多层介电结构中的第二位裕度的第二方法的结构图，其适用于MNONOS存储器和MNONONOS存储器的第一和第二实施例两者。
图20A是说明根据本发明MNONOS存储器或MNONONOS存储器中的左位的程序化的结构图。
图20B是说明根据本发明右位的第二位效应的相应图表。
图21说明根据本发明在接通模式操作中使用的具有实施在MONONS存储器中的多层介电结构的底部氧化物的第一实施例。
图22说明根据本发明在接通模式操作中使用的具有实施在MONONOS存储器中的多层介电结构的底部氧化物的第二实施例。
图23说明根据本发明在接通模式操作中使用的具有实施在MONONSTFT存储器中在多晶硅衬底上的多层介电结构的底部氧化物的第三实施例。
图24说明根据本发明在接通模式操作中使用的具有实施在MONONOS TFT存储器中在多晶硅衬底上的多层介电结构的底部氧化物的第四实施例。
图25说明根据本发明在接通模式操作中使用的M(HK)NOS存储器结构的第一实施例，所述M(HK)NOS存储器结构每一存储单元具有两个位且高介电材料堆叠层在硅衬底上。
图26说明根据本发明在接通模式操作中使用的M(HK)NOS存储器结构的第二实施例，在所述M(HK)NOS存储器结构中高介电材料堆叠层在多晶硅衬底上。
图27A到图27C是说明根据本发明用于增大在接通模式操作中使用的M(HK)NOS存储器结构的第二位裕度的第一方法的结构图，在所述M(HK)NOS存储器结构中高介电材料堆叠层在硅衬底或多晶硅衬底上。
图28A到图28C是说明根据本发明用于增大在接通模式操作中使用的M(HK)NOS存储器结构的第二位裕度的第二方法的结构图，在所述M(HK)NOS存储器结构中高介电材料堆叠层在硅衬底或多晶硅衬底上。
图29A是说明根据本发明M(HK)NOS存储器或M(HK)NOS TFT存储器中的左位的程序化的结构图。
图29B是说明根据本发明右位的第二位效应的相应图表。
图30是说明根据本发明通过施加正栅极电压预程序化擦除SONOS型或TFT-SONOS存储器的过程的流程图。
图31是说明根据本发明通过施加负栅极电压预程序化擦除SONOS型或TFT-SONOS存储器的过程的流程图。
图32是说明根据本发明预程序化擦除具有顶部氧化物结构的SONOS型或TFT-SONOS存储器的过程的流程图。
图33是说明根据本发明预程序化擦除具有底部氧化物结构的SONOS型或TFT-SONOS存储器的过程的流程图。
图34是说明根据本发明预程序化擦除包括高介电材料的SONOS型或TFT-SONOS存储器的过程的流程图。
100：电荷陷入存储单元
110：p型衬底
112、114、1620、1622、1720、1722、2120、2122、2220、2222、2320、2322、2420、2422、2520、2522、2620、2622：n+掺杂区
120、1630、1730、2130、2230、2330、2430、2530、2630：底部介电结构
130、212、312、410：电荷陷入结构
140、1660、1760、2160、2260、2360、2460、2560、2660：p型多晶硅层
150、230、330、430、1670、1770、2170、2270、2370、2470、2570、2670：栅极电压Vg
152、232、332、432、1672、1772、2176、2276、2376、2476、2576、2676：衬底电压Vsub
156、234、334、434、1674、1774、2172、2272、2372、2472、2572、2672：漏极电压Vd
158、236、336、436、1676、1776、2174、2274、2374、2474、2574、2674：源极电压Vs
160、170、240a、240b、340a、340b、420、422、1310、1330、1360、1410、1430、1460、1480、1810、1830、1850、1910、1930、1950、2710、2730、2750、2810、2830、2850：箭头
162、814、1514、2014、2914：右位
172、1320、1340、1420、1440、1820、1840、1920、1940、2720、2740、2820、2840：电子
180、1350、1450、1470：空穴
200、300：SONOS存储器
210、310：第一介电层
214、314：第二介电层
220、320：n型多晶硅层
500、600、700、3000、3100、3200、3300、3400：流程
510、520、610、620、710、720、3010、3020、3030、3110、3120、3130、3210、3220、3230、3310、3320、3330、3410、3420、3430：步骤标号
810、1510、2010、2910：电荷
812、1512、2012、2912：左位
820、1520、2020、2920：曲线
1100：MNOS-SOI存储器
1110、1210：硅衬底
1120、1140、1220、1652、1752、1756、2134、2150、2232、2236、2250、2334、2350、2432、2436、2450：氧化物层
1130、1230：通道
1132、1232：n+源极区
1134、1234：n+漏极区
1150、1250、1640、2540：电荷陷入层
1160、1270：多晶硅栅极
1170、1280：栅极偏压
1172、1282：源极电压
1174、1284：漏极电压
1176、1286：衬底电压
1190、1290：厚度t
1200：MONOS-SOI存储器
1240：底部氧化物层
1260：顶部氧化物层
1600：MNONOS存储器
1610、1710、2110、2210、2310、2410、2510、2610：p型硅衬底
1650、1750：顶部介电结构
1654、1740、1754、2132、2140、2234、2240、2332、2340、2434、2440、2640：氮化硅层
1700、2200：MONONOS存储器
1860a、1860b、1960a、1960b、2760a、2760b、2860a、2860b：空穴电荷
2100：MONONS存储器
2300：MONONS TFT存储器
2400：MONONOS TFT存储器
2500、2600：M(HK)NOS存储器
2550、2650：高介电材料堆叠层
具体实施方式
参看图1到图34，提供对本发明的结构实施例和方法的描述。应了解，并不意图将本发明限于特定揭示的实施例，而实际上本发明可使用其它特征、元件、方法和实施例而得以实践。各种实施例中相似元件一般用相似参考标号表示。
在本发明的第一观点，请参看图1A，绘示说明MNOS结构的示范性电荷陷入存储单元100的简化结构图。电荷陷入存储单元100具有带有n+掺杂区112和114的p型衬底110。底部介电结构120(底部氧化物)覆盖p型衬底110，电荷陷入结构130(例如，氮化硅层)覆盖底部介电结构120，且p型多晶硅层140覆盖电荷陷入结构130。将栅极电压Vg 150施加到p型多晶硅层140，且将衬底电压Vsub 152施加到p型衬底110。将漏极电压Vd 156施加到n+掺杂区114，且将源极电压Vs 158施加到n+掺杂区112。
希望将电荷陷入存储单元100中的MNOS结构作为对实施本方法发明的说明。MNOS结构具有没有顶部氧化物的氧化物-氮化物堆叠，其在不存在顶部氧化物的情况下有利地允许空穴直接进入电荷陷入结构130中。在不脱离本发明的精神的情况下，可实施电荷陷入结构的其它组合，例如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)堆叠。可用包含多晶硅或金属的广泛种类的材料来实施p型多晶硅层140。
图1B说明通过右位162处的通道热电子来程序化电荷陷入存储单元100的结构图。方向箭头160指示将通道热电子施加到右位162，如以电荷陷入结构130中的电子绘示。施加8伏特栅极电压Vg 150，施加5伏特漏极电压Vd 156，施加0伏特源极电压Vs 158，且施加0伏特衬底电压Vsub152。这些施加的电压的组合导致电荷陷入存储器100中的右位的通道热电子变为高正临界电压+Vt。
切换漏极和源极区112、114的偏压状态以实施电荷陷入存储器100中的另一位的程序化。图1C是说明通过左位的通道热电子来程序化电荷陷入存储器100的结构图。方向箭头170指示将通道热电子施加到左位，如以电荷陷入结构130中的电子172绘示。施加8伏特栅极电压Vg 150，施加0伏特漏极电压Vd 156，施加5伏特源极电压Vs 158，且施加0伏特衬底电压Vsub 152。这些施加的电压的组合导致电荷陷入存储单元100的左位的通道热电子变为高正临界电压+Vt。
图1D是说明电荷陷入存储单元100的通道区处的空穴注入(HI)擦除的结构图。术语“空穴注入”也称作“空穴隧穿”。空穴注入擦除通常不是常规的擦除方法。当在空穴注入中施加正栅极电压时，可从栅极向电荷陷入结构130对空穴180进行注入。施加16伏特栅极电压Vg 150，施加0伏特漏极电压Vd 156，施加0伏特源极电压Vs 158，且施加0伏特衬底电压Vsub 152。这些施加的电压的组合导致电荷陷入存储单元100的左位和右位变为负临界电压-Vt。
如本文中一般所使用，程序化涉及升高存储单元的临界电压，且擦除涉及降低存储单元的临界电压。然而，本发明涵盖程序化涉及升高存储单元的临界电压且擦除涉及降低存储单元的临界电压的产品和方法，以及程序化涉及降低存储单元的临界电压且擦除涉及升高存储单元的临界电压的产品和方法。
具有代表性的顶部电介质包含厚度约为5到10纳米的二氧化硅和氧氮化硅，或包括(例如)Al2O3的其它类似高介电常数材料。具有代表性的底部电介质包含厚度约为3到10纳米的二氧化硅和氧氮化硅，或其它类似高介电常数材料。具有代表性的电荷陷入结构包含厚度约为3到9纳米的氮化硅，或包括例如Al2O3、HfO2、CeO2和其它的金属氧化物的其它类似高介电常数材料。电荷陷入结构可为团状或粒状电荷陷入材料的不连续的集合，或如附图中所绘示的连续层。电荷陷入结构130具有例如由电子表示的被陷入的电荷。
请参看图2，绘示说明擦除方法的第一实施例的结构图，所述擦除方法通过从SONOS存储器200的栅极端子施加正栅极电压使用SONOS存储器200的空穴隧穿擦除而将其擦除为负临界电压。SONOS存储器200包括覆盖第一介电层210的电荷陷入结构212，和覆盖电荷陷入结构212的第二介电层214。n型多晶硅层220在第二介电层214上。施加于栅极端子处的高偏压导致能带畸变，从而第二介电层214在某些区可能较薄以允许空穴穿透第二介电层214。当向n型多晶硅层220中的栅极端子施加高偏压时，从栅极端子(由箭头240a、240b指示)经过第二介电层214且向电荷陷入结构212对空穴进行注入。第二介电层214可选择为足够薄的，以便经过第二介电层214进行空穴隧穿。施加16伏特正电压的栅极电压Vg 230，施加0伏特漏极电压Vd 234，施加0伏特源极电压Vs 236，且施加0伏特衬底电压Vsub 232。这些施加的电压的组合导致对SONOS存储器200进行空穴隧穿擦除使其变为负临界电压-Vt，借此增大存储器操作裕度并减小第二位效应。
图3中，绘示说明擦除方法的第二实施例的结构图，所述擦除方法通过从SONOS存储单元300的衬底施加负栅极电压对SONOS存储单元300应用空穴隧穿擦除使存储单元变为负临界电压。SONOS存储单元300包括覆盖第一介电层310的电荷陷入结构312，和覆盖电荷陷入结构312的第二介电层314。n型多晶硅层320在第二介电层314上。施加于衬底302处的高负偏压导致能带畸变，从而第一介电层310在某些区可能较薄以允许空穴穿透第一介电层310。当向衬底302施加高负偏压时，从衬底302(由箭头340a、340b指示)经过第一介电层310且向电荷陷入结构312对空穴进行注入。第一介电层310可选择为足够薄的，以便经过第一介电层310进行空穴隧穿。施加-16伏特负电压的栅极电压Vg 330，施加0伏特漏极电压Vd 334，施加0伏特源极电压Vs 336，且施加0伏特衬底电压Vsub 332。这些施加的电压的组合导致对SONOS存储单元300进行空穴隧穿擦除使其变为负临界电压-Vt，借此增大存储器操作裕度并减小第二位效应。
图4A到图4B是说明擦除方法的第三实施例的结构图，所述擦除方法通过在SONOS存储单元300中使用能带-导带间的热空穴擦除而将其擦除为负临界电压。图4A中说明SONOS存储单元300中的右位的擦除操作，且图4B中说明SONOS存储单元300中的左位的擦除操作。当使用能带-导带间的热空穴擦除来擦除右位时，施加5伏特漏极电压Vd 434且施加0伏特源极电压Vs 436以便使空穴朝着电荷陷入结构410的右侧移动，如箭头420所指示。在擦除左位时，偏压状态相反。当使用能带-导带间的热空穴擦除来擦除左位时，施加5伏特源极电压Vs 436且施加0伏特漏极电压Vd 434，如箭头422所指示。在右位和左位的擦除操作中，均施加8伏特栅极电压Vg 430且施加0伏特衬底电压Vsub 432。
或者，实施第一、第二和第三实施例中的擦除方法将SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位，而不是擦除为负临界电压Vt。尽管上文参照第一、第二和第三实施例来说明SONOS存储单元，但其它类型的电荷陷入存储器也适用于本发明，所述其它类型的电荷陷入存储器包含SONOS型或TFT-SONOS存储器。
如图5中所绘示，其为说明通过以正栅极电压进行空穴隧穿的擦除方法的第一实施例中流程500的流程图。在步骤510处，通过使用通道热电子技术来程序化SONOS存储单元300。在步骤520处，通过从栅极端子施加引起空穴隧穿擦除的正栅极电压，将SONOS存储单元300擦除为负临界电压。将SONOS存储单元300擦除为负临界电压增大存储器操作裕度并减小第二位效应。或者，通过从栅极端子施加正栅极电压，而将SONOS存储单元300擦除为低于初始临界电压的电压准位。
图6中，绘示说明通过以负栅极电压进行空穴隧穿的擦除方法的第二实施例中流程600的流程图。在步骤610处，通过使用通道热电子技术来程序化SONOS存储单元300。在步骤620处，通过施加促使从衬底处进行空穴隧穿擦除的负栅极电压，将SONOS存储单元300擦除为负临界电压。将SONOS存储单元300擦除为负临界电压在减小第二位效应的同时增大存储器操作裕度。或者，通过从SONOS存储单元300的衬底处施加负栅极电压，将SONOS存储单元300擦除为低于初始临界电压的电压准位。
图7是说明通过能带-导带间的热空穴擦除的擦除方法的第三实施例中流程700的流程图。在步骤710处，通过使用通道热电子技术来程序化SONOS存储单元300。在步骤720处，通过使用能带-导带间的热空穴擦除将SONOS存储单元300擦除为负临界电压。将SONOS存储单元300擦除为负临界电压的擦除操作增大存储器操作裕度并减小第二位效应。或者，通过使用能带-导带间的热空穴擦除技术将SONOS存储单元300擦除为低于初始临界电压的电压准位。
图8A是说明MNOS结构中的左位的程序化的结构图，且图8B是说明第二位效应(此实例中指代右位)的单一存储单元二位的操作裕度的相应图表。第二位效应发生在使用单一存储单元二位的操作(即，左位和右位)的电荷陷入存储器中。当程序化两个位中的一个位时，即使只有一个位正被程序化，另一位的临界电压也可能增大。图8A中说明左位的程序化，指示电荷810在左位812。尽管只有左位812被程序化，但左位812的程序化也促使右位814的临界电压增大，如图8B中所绘示。曲线820说明随着左位812正被程序化，右位814的临界电压升高。此现象称作第二位效应。没有第二位效应的理想曲线将绘示左位的持续程序化会促使左位的临界电压增大，但不会影响右位的临界电压，从而右位的临界电压将保持大体上恒定。
图9A到图9B是说明具有约零伏特临界电压的MNOS存储单元的第二位裕度的图表，所述临界电压在图9A中用符号Vt表示，且在图9B中用符号Vt偏移表示。第二位裕度定义为右位的临界电压Vt(r)的偏移与左位的临界电压Vt(1)的偏移之间的差值。如图9B中所描绘，左位的临界电压已偏移为约3.5伏特，且右位的临界电压已偏移为约1.1伏特。因此，此实例中第二位裕度计算为Vt(1)的偏移与Vt(r)的偏移之间的差值，其计算如下：3.5伏特-1.1伏特＝2.4伏特。
图10A和图10B是说明具有负临界电压准位的MNOS存储单元的第二位裕度的图表，所述负临界电压准位在图10A中用符号Vt表示，且在图10B中用符号Vt偏移表示。如图10B中所描绘，左位的临界电压已偏移为约6.0伏特，且右位的临界电压已偏移为约1.5伏特。因此，此实例中第二位裕度计算为Vt(1)的偏移与Vt(r)的偏移之间的差值，其计算如下：6.0伏特-1.5伏特＝4.5伏特。在如图9A中所绘示的擦除为约零伏特准位与如图10A中所绘示的擦除为负临界电压准位之间进行比较，擦除为负临界电压准位的擦除操作时的第二位裕度显著大于擦除为约零伏特的擦除操作时的第二位裕度。
在本发明的第二观点，图11是说明实施在MNOS-SOI(silicon oninsulator)存储器1100中的第一实施例的示意图。MNOS-SOI存储器包括在硅衬底1110上的氧化物层1120以充当绝缘材料。在SOI结构中，在不施加栅极偏压Vg的情况下，通道1130形成于n+源极区1132与n+漏极区1134之间。n+源极区1132、通道1130和n+漏极区1134在氧化物层1120上。通道1130在氧化物1120上沉积为单晶。通道1130可用磊晶硅或多晶硅来实施。通道1130的合适的厚度t1190的实例在约500
Figure C200710105217D0017101954QIETU
到约1000
Figure C200710105217D0017101954QIETU
的范围内。电荷陷入层1150在氧化物层1140上，此也称作氮化物-氧化物(NO)堆叠。多晶硅栅极1160在电荷陷入层1150上。用来实施多晶硅栅极1160的一些合适的材料包含n型多晶硅、p型多晶硅或金属栅极。在不存在电荷陷入层1150上的顶部氧化物的情况下，使用空穴隧穿注入的擦除操作能够更加容易地使空穴移动经过多晶硅栅极并进入电荷陷入层1150中。栅极偏压1170连接到多晶硅栅极1160，源极电压1172连接到n+源极区1132，漏极电压1174连接到n+漏极区1134，且衬底电压1176连接到硅衬底1110。
图12是说明实施在MONOS-SOI存储器1200中的第二实施例的示意图。MONOS-SOI存储器包括在硅衬底1210上的氧化物层1220以充当绝缘材料。在SOI结构中，在不施加栅极偏压Vg的情况下，通道1230形成于n+源极区1232与n+漏极区1234之间。n+源极区1232、通道1230和n+漏极区1234在氧化物层1220上。通道1230在氧化物层1220上沉积为单晶。通道1230可用磊晶硅或多晶硅来实施。通道1230的合适的厚度t1290的实例在约500
Figure C200710105217D0017101954QIETU
到约1000
Figure C200710105217D0017101954QIETU
的范围内。电荷陷入层1250在底部氧化物层1240上且顶部氧化物层1260在电荷陷入层1250上，此也称作氧化物-氮化物-氧化物堆叠。多晶硅栅极1270在顶部氧化物层1260上。用来实施多晶硅栅极1270的一些合适的材料包含n型多晶硅、p型多晶硅或金属栅极。在一个实施例中，顶部氧化物层1260选择为足够薄的，从而通过空穴隧穿注入，空穴能够移动经过多晶硅栅极1270和顶部氧化物层1260而到达电荷陷入层1250。栅极偏压1280连接到多晶硅栅极1270，源极电压1282连接到n+源极区1232，漏极电压1284连接到n+漏极区1234，且衬底电压1286连接到硅衬底1210。
图13A到图13C是说明通过在MNOS-SOI存储器1100或MONOS-SOI存储器1200中进行空穴隧穿擦除的擦除操作的第一实施例的结构图。图13A中，通道热电子施加在MNOS-SOI存储器1100的右位上，如箭头1310所示在朝右的方向上移动，且电子1320注入在电荷陷入层1150的右侧。施加10伏特栅极电压Vg，施加0伏特衬底电压Vsub，施加零伏特源极电压Vs，且施加5伏特漏极电压Vd。使源极电压Vs 1172和漏极电压Vd 1174中的电压偏置反向以将通道热电子引导于左位上，如图13B中箭头1330所示朝左移动，且电子1340注入在电荷陷入层1150的左侧。施加5伏特源极电压Vs，且施加0伏特漏极电压。在擦除操作期间，如图13C中所绘示，施加+16伏特正电压的栅极电压Vg 1170，施加0伏特衬底电压Vsub 1176，施加0伏特源极电压Vs 1172，且施加0伏特漏极电压Vd 1174。空穴隧穿擦除操作促使空穴1350如箭头1360所示穿透多晶硅栅极1160并进入电荷陷入层1150中。
图14A到图14D是说明通过在MNOS-SOI存储器1100或MONOS-SOI存储器1200中进行能带-导带间的热空穴擦除的擦除操作的第二实施例的结构图。图14A中，通道热电子施加在MNOS-SOI存储器1100的右位位R上，如箭头1410所示在朝右的方向上移动，且电子1420注入在电荷陷入层1150的右侧。施加10伏特栅极电压Vg，施加0伏特衬底电压Vsub，施加0伏特源极电压Vs，且施加5伏特漏极电压Vd。使源极电压Vs 1172和漏极电压Vd 1174中的电压偏置反向以将通道热电子引导于左位上，如图14B中箭头1430所示朝左移动，且电子1440注入在电荷陷入层1140的左侧。施加5伏特源极电压Vs，且施加0伏特漏极电压。在图14C中所绘示的右位上和图14D中所绘示的左位上使用能带-导带间的热空穴擦除来实施擦除操作。施加+10伏特正电压的栅极电压Vg 1170，施加0伏特衬底电压Vsub1176，施加0伏特源极电压Vs 1172，且施加5伏特漏极电压Vd 1174。右位上的能带-导带间的热空穴擦除促使空穴1450从n+漏极区1134移动进入通道1130，经过氧化物层1140并进入电荷陷入层1150中，如箭头1460所示。施加-10伏特负电压的栅极电压Vg 1170，施加5伏特衬底电压Vsub 1176，施加0伏特源极电压Vs 1172，且施加0伏特漏极电压Vd 1174。左位上的能带-导带间的热空穴擦除促使空穴1470从n+源极区1132移动进入通道1130，经过氧化物层1140并进入电荷陷入层1150中，如箭头1480所示。
图15A是说明MNOS-SOI存储器1100或MONOS-SOI存储器1200中的左位的程序化的结构图，且图15B是说明第二位效应(此实例中指代右位)的单一存储单元二位的操作裕度的相应图表。第二位效应发生在使用两个位操作(即，左位和右位)的存储单元中。当程序化两个位中的一个位时，即使只有一个位被程序化，另一位的临界电压也可能增大。图15A中说明左位的程序化，指示电荷1510在左位1512上。尽管只有左位1512被程序化，但左位1512的程序化也促使右位1514的临界电压增大，如图15B中所绘示。曲线1520说明随着左位1512被程序化，右位1514的临界电压增大。此现象称作第二位效应。没有第二位效应的理想曲线将反映出左位的持续程序化会促使左位的临界电压增大，但不会影响右位的临界电压，从而右位的临界电压保持大体上恒定。
在本发明的第三观点，图16说明包括接通模式操作的具有实施在MNONOS存储器1600中的多层介电结构的顶部氧化物的第一实施例。MNONOS存储器1600制造在p型硅衬底1610上。漏极n+掺杂区1620和源极n+掺杂区1622形成在p型硅衬底1610的右上侧和左上侧。底部介电结构1630(例如，氧化物)覆盖p型硅衬底1610，且包括氮化硅层的电荷陷入层1640覆盖底部介电结构1630。顶部介电结构1650覆盖电荷陷入层1640。顶部介电结构1650具有多个层，包括覆盖氧化物层1652的氮化硅层1654，此也称作N-O堆叠。p型多晶硅层1660覆盖顶部介电结构1650。其它合适的材料可代替p型多晶硅层1660而实施，例如n型多晶硅或金属栅极。向p型多晶硅层1660施加栅极电压Vg 1670，且向p型硅衬底1610施加衬底电压Vsub 1672。向漏极n+掺杂区1620施加漏极电压Vd 1674，且向源极n+掺杂区1622施加源极电压Vs 1676。
图17说明在接通模式操作中的具有实施在MONONOS存储器1700中的多层堆叠结构的顶部氧化物的第二实施例。MONONOS存储器1700制造在p型硅衬底1710上，而不是常规的硅衬底上。漏极n+掺杂区1720和源极n+掺杂区1722形成在p型硅衬底1710的右上侧和左上侧。介电结构1730(例如，氧化物)覆盖衬底1710，且氮化硅层1740覆盖底部介电结构1730。顶部介电结构1750覆盖氮化硅层1740。顶部介电结构1750具有多个层，包括氧化物层1756覆盖氮化硅层1754且氮化硅层1754覆盖氧化物层1752，此也称作O-N-O堆叠。p型多晶硅层1760覆盖顶部介电结构1750。其它合适的材料可代替p型多晶硅层1760而实施，例如n型多晶硅或金属栅极。向p型多晶硅层1760施加栅极电压Vg 1770，且向p型多晶硅衬底1710施加衬底电压1772Vsub。向漏极n+掺杂区1720施加漏极电压Vd 1774，且向源极n+掺杂区1722施加源极电压Vs 1776。图18A到图18C是说明用于增大在接通模式操作中使用的顶部多层介电结构中的第二位裕度的第一方法的结构图，其适用于MNONOS存储器1600和MONONOS存储器1700的第一和第二实施例两者。图18A是说明通过右位位置处的通道热电子来程序化MNONOS存储器1600的结构图。方向箭头1810指示将通道热电子施加到右位，如以电荷陷入层1640中的电子1820绘示。施加8伏特栅极电压Vg 1670，施加5伏特漏极电压Vd 1674，施加0伏特源极电压Vs 1676，且施加0伏特衬底电压Vsub 1672。这些施加的电压的组合导致MNONOS存储器1600中的右位变为正临界电压+Vt。
图18B是说明通过左位位置处的通道热电子来程序化MNONOS存储器1600的结构图。方向箭头1830指示将通道热电子施加到左位，如以电荷陷入层1640中的电子1840绘示。施加8伏特栅极电压Vg 1670，施加0伏特漏极电压Vd 1674，施加5伏特源极电压Vs 1676，且施加0伏特衬底电压Vsub 1672。这些施加的电压的组合导致MNONOS存储器1600中的左位的通道热电子变为正临界电压+Vt。
图18C是说明通过空穴隧穿对MNONOS存储器1600进行空穴注入擦除的结构图。在擦除操作期间，通过使空穴电荷1860a移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640，在箭头1850所示的方向上在左位上实施空穴隧穿擦除。也通过使空穴电荷1860b移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640，在右位上实施空穴隧穿擦除。施加16伏特栅极电压Vg 1670，施加0伏特漏极电压Vd 1674，施加0伏特源极电压Vs 1676，且施加0伏特衬底电压Vsub 1672。这些施加的电压的组合导致通过空穴隧穿使空穴电荷移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640而进行空穴注入擦除。
可修改栅极偏压Vg使得其适于低电压操作。图19A到图19C是说明用于增大在接通模式操作中使用的顶部多层介电结构中的第二位裕度的第二方法的结构图，其适用于MNONOS存储器1600和MONONOS存储器1700的第一和第二实施例两者。图19A到图19B分别是说明通过右位位置和左位位置处的通道热电子来程序化MNONOS存储器1600的结构图，其类似于图18A到图18B中的描述。方向箭头1910指示将通道热电子施加到右位位置，如以电荷陷入层1640中的电子1920绘示。施加8伏特栅极电压Vg 1670，施加5伏特漏极电压Vd 1674，施加0伏特源极电压Vs 1676，且施加0伏特衬底电压Vsub 1672。这些施加的电压的组合导致MNONOS存储器1600中的右位的通道热电子变为正临界电压+Vt。
图19B是说明通过左位位置处的通道热电子来程序化MNONOS存储器1600的结构图。方向箭头1930指示将通道热电子施加到左位，如以电荷陷入层1640中的电子1940绘示。施加8伏特栅极电压Vg 1670，施加0伏特漏极电压Vd 1674，施加5伏特源极电压Vs 1676，且施加0伏特衬底电压Vsub 1672。这些施加的电压的组合导致MNONOS存储器1600中的左位的通道热电子变为正临界电压+Vt。
图19C是说明通过空穴隧穿对MNONOS存储器1600进行空穴注入擦除的结构图。在擦除操作期间，通过使空穴电荷1960a移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640，在左位上实施空穴隧穿擦除。通过使空穴电荷1960b移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640，在箭头1950所示的方向上对右位应用空穴隧穿擦除。施加8伏特栅极电压Vg 1670，施加0伏特漏极电压Vd 1674，施加0伏特源极电压Vs 1676，且施加-8伏特衬底电压Vsub 1672。这些施加的电压的组合导致通过空穴隧穿使空穴电荷移动经过p型多晶硅层1660、氮化硅层1654和氧化物1652并进入电荷陷入层1640而进行空穴注入擦除。第二操作方法通过将栅极偏压从+16伏特减小为+8伏特，并通过向p型硅衬底1610施加-8伏特而适于低电压操作。
图20A是说明MNONOS存储器1600或MONONOS存储器1700中的左位的程序化的结构图，且图20B是说明第二位效应(此实例中指代右位)的单一存储单元二位的操作裕度的相应图表。第二位效应发生在使用两个位操作(即 ，左位和右位)的存储单元中。当程序化两个位中的一个位时，即使只有一个位被程序化，另一位的临界电压也可能增大。图20A中说明左位的程序化，其指示电荷2010在左位2012上。尽管只有左位2012被程序化，但左位2012的程序化也促使右位2014的临界电压增大，如图20B中所绘示。曲线2020说明随着左位2012被程序化，右位2014的临界电压增大。此现象称作第二位效应。没有第二位效应的理想曲线将涉及会促使左位的临界电压增大的左位的持续程序化，但不会影响右位的临界电压，从而右位的临界电压将保持大体上恒定。
具有p型硅衬底的MNONOS存储器1600和具有p型硅衬底的MONONOS存储器1700希望作为对参看图16到图20实施本发明的第三观点的接通模式操作的说明。在本发明的精神内也可实践其它存储器结构，包含MNONOS TFT存储器和MONONOS TFT存储器。
在本发明的第四观点，图21说明在接通模式操作中使用的具有实施在MONONS存储器2100中的多层介电结构的底部氧化物的第一实施例。MONONS存储器2100制造在p型硅衬底2110上，p型硅衬底2110具有分别形成在p型硅衬底2110的右上侧和左上侧的漏极n+掺杂区2120和源极n+掺杂区2122。底部介电结构2130覆盖p型硅衬底2110。底部介电结构2130具有多个层，包括氧化物层2134覆盖氮化硅层2132，此也称作O-N层。氮化硅层2140覆盖底部介电结构2130，氧化物层2150覆盖氮化硅层2140，且p型多晶硅层2160覆盖氧化物层2150。其它合适的材料可代替p型多晶硅层2160而实施，例如n型多晶硅或金属栅极。向p型多晶硅层2160施加栅极电压Vg 2170，且向p型硅衬底2110施加衬底电压Vsub 2176。向漏极n+掺杂区2120施加漏极电压Vd 2172，且向源极n+掺杂区2122施加源极电压Vs 2174。
请参看图22，其绘示在接通模式操作中使用的具有实施在MONONOS存储器2200中的多层介电结构的底部氧化物的第二实施例。MONONOS存储器2200制造在p型硅衬底2210上，p型硅衬底2210具有形成在p型硅衬底2210的右上侧和左上侧的漏极n+掺杂区2220和源极n+掺杂区2222。底部介电结构2230覆盖p型硅衬底2210。底部介电结构2230具有多个层，包括氧化物层2236覆盖氮化硅层2234且氮化硅层2234覆盖氧化物层2232，此也称作O-N-O层。氮化硅层2240覆盖底部介电结构2230，氧化物层2250覆盖氮化硅层2240，且p型多晶硅层2260覆盖氧化物层2250。其它合适的材料可代替p型多晶硅层2260而实施，例如n型多晶硅或金属栅极。向p型多晶硅层2260施加栅极电压2270Vg，且向p型硅衬底2210施加衬底电压2276 Vsub。向漏极n+掺杂区2220施加漏极电压Vd 2272，且向源极n+掺杂区2222施加源极电压Vs 2274。
图23中，绘示在接通模式操作中使用的具有实施在MONONS TFT存储器2300中在多晶硅衬底上的多层介电结构的底部氧化物的第三实施例。MONONS TFT存储器2300制造在p型多晶硅衬底2310上，p型多晶硅衬底2310具有分别形成在p型多晶硅衬底2310的右上侧和左上侧的漏极n+掺杂区2320和源极n+掺杂区2322。底部介电结构2330覆盖p型多晶硅衬底2310。底部介电结构2330具有多个层，其包括氧化物层2334覆盖氮化硅层2332，此也称作O-N层。氮化硅层2340覆盖底部介电结构2330，氧化物层2350覆盖氮化硅层2340，且p型多晶硅层2360覆盖氧化物层2350。其它合适的材料可代替p型多晶硅层2360而实施，例如n型多晶硅或金属栅极。向p型多晶硅层2360施加栅极电压2370 Vg，且向p型多晶硅衬底2310施加衬底电压2376 Vsub。向漏极n+掺杂区2320施加漏极电压Vd 2372，且向源极n+掺杂区2322施加源极电压Vs2374。
图24说明在接通模式操作中使用的具有实施在MONONOS TFT存储器2400中在多晶硅衬底上的多层介电结构的底部氧化物的第四实施例。MONONOS TFT存储器2400制造在p型多晶硅衬底2410上，p型多晶硅衬底2410具有分别形成在p型多晶硅衬底2410的右上侧和左上侧的漏极n+掺杂区2420和源极n+掺杂区2422。底部介电结构2430覆盖p型多晶硅衬底2410。底部介电结构2430具有多个层，包括氧化物层2436覆盖氮化硅层2434且氮化硅层2434覆盖氧化物层2432，此也称作O-N-O层。氮化硅层2440覆盖底部介电结构2430，氧化物层2450覆盖氮化硅层2440，且p型多晶硅层2460覆盖氧化物层2450。其它合适的材料可代替p型多晶硅层2460而实施，例如n型多晶硅或金属栅极。向p型多晶硅层2460施加栅极电压2470 Vg，且向p型多晶硅衬底2410施加衬底电压2476 Vsub。向漏极n+掺杂区2420施加漏极电压Vd 2472，且向源极n+掺杂区2422施加源极电压Vs 2474。
请参看图25，其绘示在接通模式操作中使用的M(HK)NOS存储器2500的第一实施例，所述M(HK)NOS存储器2500每一存储单元具有两个位且高介电(High-K)_材料堆叠在硅衬底上。M(HK)NOS存储器2500制造在p型硅衬底2510上，p型硅衬底2510具有分别形成在p型硅衬底2510的右上侧和左上侧的漏极n+掺杂区2520和源极n+掺杂区2522。包括氧化物层的底部介电层2530在p型硅衬底2510上，且包括氮化硅层的电荷陷入层2540在底部介电层2530上。高介电材料堆叠层2550配置在电荷陷入层2540上方，且p型多晶硅层2560配置在高介电材料堆叠层2550上方。向p型多晶硅层2560施加栅极电压2570 Vg，且向p型硅衬底2510施加衬底电压2576 Vsub。向漏极n+掺杂区2520施加漏极电压Vd 2572，且向源极n+掺杂区2522施加源极电压Vs2574。
在一个实施例中，高介电材料堆叠层2550是选自拥有比底部介电层2530更高的介电常数的介电材料。底部介电层2530可用介电常数k值约为3.9的二氧化硅SiO2来实施。高介电材料增大电容，或在MOS栅极和栅极电介质中的减小的区域中保持不变从而其足够厚以防止过大的隧穿电流。在另一实施例中，高介电材料堆叠层2550是选自拥有比电荷陷入层2540更高的介电常数的介电材料。合适的高介电介电材料2550的一些实例包括氧化铝Al2O3和氧化铪HfO2。高介电材料堆叠层的描述也适用于参看图26所描述的实施例。
图26说明在接通模式操作中使用的M(HK)NOS存储器结构2600的第二实施例，在所述M(HK)NOS存储器2600中高介电材料堆叠层在多晶硅衬底上。M(HK)NOS存储器2600制造在p型多晶硅衬底2610上，p型多晶硅衬底2610具有形成在p型硅衬底2610的右上侧和左上侧的漏极n+掺杂区2620和源极n+掺杂区2622。底部介电层2630在p型多晶硅衬底2610上，且氮化硅层2640在底部介电层2630上。高介电材料堆叠层2650配置在氮化硅层2640上方，且p型多晶硅层2660配置在高介电材料堆叠层2650上方。向p型多晶硅层2660施加栅极电压2670 Vg，且向p型多晶硅衬底2610施加衬底电压2676 Vsub。向漏极n+掺杂区2620施加漏极电压Vd 2672，且向源极n+掺杂区2622施加源极电压Vs 2674。
图27A到图27C是说明用于增大在接通模式操作中使用的M(HK)NOS存储器2500或2600的第二位裕度的第一方法的结构图，在所述M(HK)NOS存储器2500或2600中高介电材料堆叠层在硅衬底或多晶硅衬底上。图27A是说明通过右位位置处的通道热电子来程序化M(HK)NOS存储器2500或2600的结构图。方向箭头2710指示将通道热电子施加到右位，如以电荷陷入层2540中的电子2720绘示。施加8伏特栅极电压Vg 2570，施加5伏特漏极电压Vd 2574，施加0伏特源极电压Vs 2576，且施加0伏特衬底电压Vsub 2572。这些施加的电压的组合导致M(HK)NOS存储器2500或2600中的右位的通道热电子变为正临界电压+Vt。
图27B是说明通过左位位置处的通道热电子来程序化M(HK)NOS存储器2500或2600的结构图。方向箭头2730指示将通道热电子施加到左位，如以电荷陷入层2540中的电子2740绘示。施加8伏特栅极电压Vg2570，施加0伏特漏极电压Vd 2574，施加5伏特源极电压Vs 2576，且施加0伏特衬底电压Vsub 2572。这些施加的电压的组合导致M(HK)NOS存储器2500或2600中的左位的通道热电子变为正临界电压+Vt。图27C是说明通过空穴隧穿对M(HK)NOS存储器2500或2600进行空穴注入擦除的结构图。在擦除操作期间，通过使空穴电荷2760a移动经过p型衬底2510(p型硅衬底或p型多晶硅衬底)，并经过底部介电层2530而进入电荷陷入层2540，在左位上实施空穴隧穿擦除。也通过使空穴电荷2760b移动经过p型衬底2510(p型硅衬底或p型多晶硅衬底)、底部介电层2530并进入电荷陷入层2540，在箭头2750所示的方向上在右位上实施空穴隧穿擦除。施加-16伏特负电压的栅极电压Vg 2570，施加0伏特漏极电压Vd 2574，施加0伏特源极电压Vs 2576，且施加0伏特衬底电压Vsub 2572。这些施加的电压的组合导致通过空穴隧穿使空穴电荷移动经过p型衬底2510、底部介电层2530并进入电荷陷入层2540而进行空穴注入擦除。
图28A到图28C是说明用于增大在接通模式操作中使用的M(HK)NOS存储器2500或2600的第二位裕度的第二方法的结构图，在所述M(HK)NOS存储器2500或2600中高介电材料堆叠层在硅衬底或多晶硅衬底上。图28A是说明通过右位位置处的通道热电子来程序化M(HK)NOS存储器2500或2600的结构图。方向箭头2810指示将通道热电子施加到右位，如以电荷陷入层2540中的电子2820绘示。施加8伏特栅极电压Vg 2570，施加5伏特漏极电压Vd 2574，施加0伏特源极电压Vs 2576，且施加0伏特衬底电压Vsub 2572。这些施加的电压的组合导致M(HK)NOS存储器2500或2600中的右位的通道热电子变为正临界电压+Vt。
图28B是说明通过左位位置处的通道热电子来程序化M(HK)NOS存储器2500或2600的结构图。方向箭头2830指示将通道热电子施加到左位，如以电荷陷入层2540中的电子2840绘示。施加8伏特栅极电压Vg 2570，施加0伏特漏极电压Vd 2574，施加5伏特源极电压Vs2576，且施加0伏特衬底电压Vsub 2572。这些施加的电压的组合导致M(HK)NOS存储器2500或2600中的左位的通道热电子变为正临界电压+Vt。
图28C是说明通过空穴隧穿对M(HK)NOS存储器2500或2600进行空穴注入擦除的结构图。在擦除操作期间，通过使空穴电荷2860a移动经过p型多晶硅层2560、高介电材料2550并进入电荷陷入层2540，在箭头2850所示的方向上在左位上实施空穴隧穿擦除。也通过使空穴电荷2860b移动经过p型多晶硅层2560、高介电材料2550并进入电荷陷入层2540，在右位上实施空穴隧穿擦除。施加-8伏特负电压的栅极电压Vg 2570，施加8伏特漏极电压Vd 2574，施加8伏特源极电压Vs 2576，且施加8伏特衬底电压Vsub 2572。这些施加的电压的组合导致通过空穴隧穿使空穴电荷移动经过p型衬底2510、底部介电层2530并进入电荷陷入层2540而进行空穴注入擦除。
图29A是说明M(HK)NOS存储器2500或M(HK)NOS TFT存储器2600中的左位的程序化的结构图，且图29B是说明第二位效应(此实例中关于右位)的单一存储单元二位的操作裕度的相应图表。第二位效应发生在使用两个位操作(即，左位和右位)的存储单元中。当程序化两个位中的一个位时，即使只有一个位被程序化，另一位的临界电压也可能增大。图29A中说明左位的程序化，其指示电荷2910在左位2912上。尽管只有左位2912被程序化，但左位2912的程序化也促使右位2914的临界电压增大，如图29B中所绘示。曲线2920说明随着左位2912被程序化，右位2914的临界电压增大。此现象称作第二位效应。没有第二位效应的理想曲线将包括会促使左位的临界电压增大的左位的持续程序化，但不会影响右位的临界电压，从而右位的临界电压将保持大体上恒定。
除了上文参照各种实施例而描述的擦除操作，本发明还可应用为如以下流程图中所描述的预程序化擦除步骤。图30是说明预程序化擦除SONOS型或TFT-SONOS存储器的流程3000的流程图。在步骤3010处，从SONOS型或TFT-SONOS存储器使用空穴隧穿擦除，通过栅极端子施加正栅极电压+Vg而将包括每一存储单元具有两个位的SONOS型或TFT-SONOS存储器的存储器结构预程序化擦除为负临界电压-Vt。在步骤3020处，通过到电荷陷入存储器的左位和右位的通道热电子来程序化SONOS型或TFT-SONOS存储器。在步骤3030处，通过空穴注入技术或能带-导带间的热空穴技术来擦除SONOS型或TFT-SONOS存储器。或者，在步骤3010处，在一些实施例中，使用能带-导带间的热空穴擦除而不使用空穴隧穿技术来实施预程序化擦除。在其它实施例中，在步骤3010处，预程序化擦除操作中的空穴隧穿技术将SONOS型或TFT-SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位。
图31是说明预程序化擦除SONOS型或TFT-SONOS存储器的流程3100的流程图。在步骤3110处，从SONOS型或TFT-SONOS存储器的衬底使用空穴隧穿擦除，通过施加负栅极电压-Vg而将包括每一存储单元具有两个位的SONOS型或TFT-SONOS存储器的存储器结构预程序化擦除为负临界电压-Vt。在步骤3120处，通过到存储单元的左位和右位的通道热电子来程序化SONOS型或TFT-SONOS存储器。在步骤3130处，通过空穴注入技术或能带-导带间的热空穴技术来擦除SONOS型或TFT-SONOS存储器。或者，在步骤3110处，在一些实施例中，使用能带-导带间的热空穴擦除而不使用空穴隧穿技术来实施预程序化擦除。在其它实施例中，在步骤3110处，预程序化擦除中的空穴隧穿技术将SONOS型或TFT-SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位。
图32是说明预程序化擦除SONOS型或TFT-SONOS存储器的流程3200的流程图，SONOS型或TFT-SONOS存储器包括具有多层堆叠的顶部栅极氧化物，其中每一存储单元每一存储单元具有两个位。在步骤3210处，从SONOS型或TFT-SONOS存储器的栅极端子使用空穴隧穿擦除，通过施加正栅极电压+Vg而将具有多层堆叠的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。在步骤3220处，通过到存储单元的左位和右位的通道热电子来程序化SONOS型或TFT-SONOS存储器。在步骤3230处，通过空穴注入技术或能带-导带间的热空穴技术来擦除SONOS型或TFT-SONOS存储器。或者，在步骤3210处，在一些实施例中，使用能带-导带间的热空穴擦除而不使用空穴隧穿技术来实施预程序化擦除。在其它实施例中，在步骤3210处，预程序化擦除中的空穴隧穿技术将SONOS型或TFT-SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位。在进一步实施例中，在步骤3210处，通过施加负栅极电压-Vg，从SONOS型或TFT-SONOS存储器的衬底处使用空穴隧穿擦除，将具有多层堆叠的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。
图33是说明预程序化擦除SONOS型或TFT-SONOS存储器的流程3300的流程图，SONOS型或TFT-SONOS存储器包括具有多层堆叠的底部栅极氧化物，其中每一存储单元每一存储单元具有两个位。在步骤3310处，从SONOS型或TFT-SONOS存储器的栅极端子使用空穴隧穿擦除，通过施加正栅极电压+Vg而将具有多层堆叠的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。在步骤3320处，通过到存储单元的左位和右位的通道热电子来程序化SONOS型或TFT-SONOS存储器。在步骤3330处，通过空穴注入技术或能带-导带间的热空穴技术来擦除SONOS型或TFT-SONOS存储器。或者，在步骤3310处，在一些实施例中，使用能带-导带间的热空穴擦除而不使用空穴隧穿技术来实施预程序化擦除。在其它实施例中，在步骤3310处，预程序化擦除中的空穴隧穿技术将SONOS型或TFT-SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位。在进一步实施例中，在步骤3310处，通过施加负栅极电压-Vg，从SONOS型或TFT-SONOS存储器的衬底处使用空穴隧穿擦除，将具有多层堆叠的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。
图34是说明预程序化擦除SONOS型或TFT-SONOS存储器的流程3400的流程图，SONOS型或TFT-SONOS存储器包括高介电材料，其中每一存储单元每一存储单元具有两个位。在步骤3410处，从SONOS型或TFT-SONOS存储器的栅极端子使用空穴隧穿擦除，通过施加正栅极电压+Vg而将具有高介电材料的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。在步骤3420处，通过到存储单元的左位和右位的通道热电子来程序化SONOS型或TFT-SONOS存储器。在步骤3430处，通过空穴注入技术或能带-导带间的热空穴技术来擦除SONOS型或TFT-SONOS存储器。或者，在一些实施例中的步骤3410处，使用能带-导带间的热空穴擦除而不使用空穴隧穿技术来实施预程序化擦除。在其它实施例中，在步骤3410处，预程序化擦除中的空穴隧穿技术将SONOS型或TFT-SONOS存储器擦除为低于初始临界电压Vt(i)的电压准位。在另外的实施例中，在步骤3410处，通过施加负栅极电压-Vg，从SONOS型或TFT-SONOS存储器的衬底处使用空穴隧穿擦除，将具有多层堆叠的SONOS型或TFT-SONOS存储器结构擦除为负临界电压-Vt。
已参照特定示范性实施例描述了本发明。例如，本发明的方法适用于任何类型或变化形式的包括N通道和P通道SONOS类型的元件的氮化物陷入存储器和浮动栅极存储器。在不脱离本发明的精神和范围的情况下可进行各种修改、改变和变化。因此，说明书和附图将被视作对本发明的原理的说明而不是限定，本发明的保护范围当视所附的权利要求所界定者为准。

Claims (19)

1.一种具有多个位的存储器元件，前述存储器元件具有左位及右位，其特征在于包括：
衬底；
配置于前述衬底上的底部介电结构，前述底部介电结构具有一个或一个以上的介电层；
覆盖前述底部介电结构的第一电荷陷入层；
配置于前述第一电荷陷入层上的顶部介电结构；以及
覆盖前述顶部介电结构的导电层，
其中前述存储器元件通过擦除操作擦除整个前述第一电荷陷入层而被擦除到负的临界电压准位。
2.根据权利要求1所述的具有多个位的存储器元件，其特征在于其中前述底部介电结构包括覆盖氮化硅层的介电层。
3.根据权利要求1所述的具有多个位的存储器元件，其特征在于其中前述右位通过通道高程序化操作而被程序化。
4.根据权利要求3所述的具有多个位的存储器元件，其特征在于其中前述左位通过前述通道高程序化操作而被程序化。
5.根据权利要求4所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述导电层移动到前述第一电荷陷入层而将前述存储器元件擦除到前述负的临界电压准位。
6.根据权利要求4所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述衬底移动到前述第一电荷陷入层而将前述存储器元件擦除到前述负的临界电压准位。
7.一种具有多个位的存储器元件，前述存储器元件具有左位及右位，其特征在于包括：
衬底；
配置于前述衬底上的底部介电结构，前述底部介电结构具有一个或一个以上的层；
覆盖前述底部介电结构的第一电荷陷入层；
配置于前述第一电荷陷入层上的顶部介电结构；以及
覆盖前述顶部介电结构的导电层，
其中前述存储器元件通过擦除操作擦除整个前述第一电荷陷入层而被擦除到低于初始临界电压准位的电压准位。
8.根据权利要求7所述的具有多个位的存储器元件，其特征在于其中前述底部介电结构包括覆盖氮化硅层的介电层。
9.根据权利要求7所述的具有多个位的存储器元件，其特征在于其中前述右位通过通道高程序化操作而被程序化。
10.根据权利要求9所述的具有多个位的存储器元件，其特征在于其中前述左位通过前述通道高程序化操作而被程序化。
11.根据权利要求10所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述导电层移动到前述第一电荷陷入层而将前述存储器元件擦除到低于前述初始临界电压准位的前述电压准位。
12.根据权利要求10所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述衬底移动到前述第一电荷陷入层而将前述存储器元件擦除到低于前述初始临界电压准位的前述电压准位。
13.一种具有多个位的存储器元件，前述存储器元件具有左位及右位，其特征在于包括：
衬底；
配置于前述衬底上的底部介电层；
覆盖前述底部介电层的电荷陷入层；
配置于前述电荷陷入层上的高介电材料层；以及
覆盖前述高介电材料层的导电层；
其中前述存储器元件通过擦除操作擦除整个前述电荷陷入层而被擦除到低于初始临界电压准位的电压准位。
14.根据权利要求13所述的具有多个位的存储器元件，其特征在于其中前述右位通过通道高程序化操作而被程序化。
15.根据权利要求14所述的具有多个位的存储器元件，其特征在于其中前述左位通过前述通道高程序化操作而被程序化。
16.根据权利要求15所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述导电层移动到前述电荷陷入层而将前述存储器元件擦除到低于前述初始临界电压准位的前述电压准位。
17.根据权利要求15所述的具有多个位的存储器元件，其特征在于其中前述存储器元件通过空穴隧穿擦除操作而被擦除，前述空穴隧穿擦除操作是通过使空穴从前述衬底移动到前述电荷陷入层而将前述存储器元件擦除到低于前述初始临界电压准位的前述电压准位。
18.根据权利要求13所述的具有多个位的存储器元件，其特征在于其中前述高介电材料包括氧化铝Al2O3。
19.根据权利要求13所述的具有多个位的存储器元件，其特征在于其中前述高介电材料包括氧化铪HfO2。
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