CN100536338C - 可编程装置 - Google Patents

Abstract

在第一区域所包括的可编程单元中，配置信息被存储在非永久性存储器中，而在第二区域所包括的可编程单元中，配置信息被存储在永久性存储器中。用于多个进程的共同子进程的配置信息被存储在永久性存储器中。

Description

可编程装置

技术领域

本发明涉及可编程装置，更具体地说，涉及一种用于存储信息的结构，该信息用于控制包括多个可编程单元的装置的操作。

背景技术

以FPGA(现场可编程门阵列)为典型的可编程装置包括许多执行各种操作的可编程单元，且每个可编程单元执行对应于由该装置所要实现的处理的特定操作。在这种可编程装置中，同时操作大量可编程单元，以执行大量以多媒体处理为典型的操作。近来，这种可编程装置已经吸引了人们的诸多关注。配置信息表明要由每个可编程单元执行的操作，而且此种配置信息被存储在每个可编程单元的内存中。

在一种已知的可编程装置技术中，所有可编程单元具有相同的结构，且包括具有相同结构的内存(参见美国专利No.6,281,703)。

然而，在这种已知的结构中，每次启动可编程装置，都必须在该可编程装置包含的所有可编程单元中存储配置信息。因此该已知技术存在配置所需的时间(下面将称为“配置时间”)量增加的问题。

而且，在上述的可编程装置中，所有可编程单元具有相同的结构，且包括具有相同结构的内存，因此该可编程装置还具有另一个问题，即：在该装置中，内存占据较大的电路面积。

发明内容

有鉴于此，因此本发明的目的在于提供可编程装置，在该可编程装置具有的结构中，配置时间被缩短，另外电路尺寸也被减小，从而减小电能消耗。

为了实现上述目的，本发明的第一种可编程装置包括多个可编程单元，它们中的每一个均包含用于存储由外部输入的配置信息的内存，以及用于基于被存储在该内存中的配置信息而执行操作的运算电路。本发明的第一种可编程装置包括：包括作为内存的永久性存储器的至少一个第一类可编程单元；以及用于将配置信息和表示该配置信息的写操作的控制信号输出到该第一类可编程单元中的控制电路。当该可编程装置进一步包括至少一个包括作为内存的非永久性存储器的第二类可编程单元时，该控制电路进一步具有将该配置信息和表示该配置信息的写操作的控制信号输出到该第二类可编程单元的功能。

本发明的第二种可编程装置包括多个可编程单元，它们中的每一个均包括用于存储由外部输入的配置信息的内存，以及用于基于被存储在该内存中的配置信息而执行操作的运算电路。该第二种可编程装置包括：包括作为内存的永久性存储器的至少一个第一类可编程单元；包括作为内存的非永久性存储器的至少一个第二类可编程单元；以及用于将该配置信息和表示该配置信息的写操作的第一控制信号输出到该第二类可编程单元的控制电路。该控制电路进一步具有将第二控制信号输出到第一类可编程单元的功能，该第二控制信号表示从该第二类可编程单元被接收的配置信息的写操作，从而使得由该第一类可编程单元从该第二类可编程单元接收的配置信息被写入该第一类可编程单元中。

根据本发明，通过在非永久性存储器和永久性存储器中分开存储配置信息，使得关机之后的配置时间量减少，而且还可减小电路尺寸，从而实现电能消耗的减少。

附图说明

图1为说明根据本发明第一实施例的可编程装置的结构的框图。

图2为说明图1所示的第一至第六可编程单元的内部结构的框图。

图3为说明图1所示的第七至第九可编程单元的内部结构的框图。

图4A和图4B为说明由图1所示的可编程装置执行的进程A和进程B的各自内容的示意图。

图5为说明根据本发明第二实施例的可编程装置的结构的框图。

图6为说明图5所示的第一至第六可编程单元的内部结构的框图。

图7为说明图5所示的第七至第九可编程单元的内部结构的框图。

图8为说明根据本发明第三实施例的可编程装置的结构的框图。

图9为说明图8所示的第十至第十二可编程单元的内部结构的框图。

图10为半导体芯片的透视图，说明在图1的可编程装置中安装的示例。

具体实施方式

下面，将参照附图详细描述根据本发明第一至第三实施例的可编程装置。

(第一实施例)

图1说明根据第一实施例的可编程装置100的结构。图2和3说明在该可编程装置100中包含的多个可编程单元的内部结构。

图1所示的可编程装置100包括第一区域119、第二区域129、控制电路134和数据总线140。第一区域119包括图2所示的第一至第六可编程单元110至115。第二区域129包括图3所示的第七至第九可编程单元120至122。控制电路134接收由块(未示出)提供的配置信息130，并输出配置信息130和表示要存储配置信息130的可编程单元中的控制信号132。数据总线140向第一至第九可编程单元110至150以及120至122提供关于要执行的操作的数据。

图2所示的第一至第六可编程单元110至115中的每一个均包括根据控制信号132给出的指示而在其中存储配置信息130的非永久性存储器210。更具体地说，控制信号132包含表示在第一至第九可编程单元110至115和120至122中的哪一个中写入配置信息的信息，而且该信息被输入到内部控制电路215中。内部控制电路215对该信息进行解码，并且当它发现该配置信息是用于其自身时，内部控制电路215将写信号输出至非永久性存储器210。在接到写信号后，非永久性存储器210保留配置信息130的内容。非永久性存储器210发出关于操作两个寄存器220和222、操作运算电路230以及操作寄存器240的指示，其中，寄存器220和222用于存储由数据总线140输入的数据；运算电路230用于对从寄存器220和222输出的数据执行运算操作；寄存器240用于保留从运算电路230输出的运算操作结果，并将保留的内容输出到数据总线140。例如，SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)适于用作非永久性存储器210。

图3所示的第七至第九可编程单元120至122与图2所示的结构的不同之处在于，提供永久性存储器310，而不是非永久性存储器210。例如，FeRAM(铁电RAM)适于该永久性存储器310的结构。在最近几年中，已经开发出包括单晶体管、单电容(1T1C)电池的FeRAM。在FeRAM中，包含的晶体管的数量小于SRAM的晶体管数量，而且甚至在断电后存储的内容也不会被去除。

如此构造的可编程装置100执行图4A和4B所示的进程。图4A所示的进程A包括子进程X、子进程Y和子进程Z，而图4B所示的进程B包括子进程V、子进程Y和子进程W。这样进程A和B就包括共同的子进程Y。

可编程装置100以下列方式执行进程A或进程B。首先，开启用于操作可编程装置100的电源(未示出与开启步骤相关的结构)。然后，在执行进程A的情况下，由未示出的块提供的配置信息130输入到控制电路134中。控制电路134将配置信息130和表示要存储该配置信息130的可编程单元的控制信号132，输出到第一至第九可编程单元110至115以及120至122(未示出产生控制信号132的详细电路)。在该进程中，构成子进程X的配置信息130的部分被写入到第一至第三可编程单元110至112中，构成子进程Y的配置信息130的部分被写入到第七至第九可编程单元120至122中，并且构成子进程Z的配置信息130的部分被写入到第四至第六可编程单元113至115中。

接着，数据通过数据总线140从外部输入。输入的数据受控于由第一至第三可编程单元110至112执行的子进程X，并且执行结果通过数据总线140输入到第七至第九可编程单元120至122中。接下来，第七至第九可编程单元120至122执行子进程Y，并将执行结果通过数据总线140输入到第四至第六可编程单元113至115中。第四至第六可编程单元113至115而后执行子进程Z，并将执行结果通过数据总线140输出到外部。在以此种方式执行进程A之后，关闭可编程装置100的电源。此时，由于第七至第九可编程单元120至122已将配置信息存储在它们的永久性存储器310中，因此存储的内容不会丢失。

接着，为了使可编程装置100执行进程B，开启用于操作可编程装置100的电源(未示出与开启步骤相关的结构)。由未示出的块提供的配置信息130按照与上述相同的方式输入到控制电路134中。控制电路134将配置信息130和表示要存储该配置信息的可编程单元的控制信号132(未示出产生控制信号132的详细电路)，输出到第一至第六可编程单元110至115中。在该进程中，构成子进程V的配置信息130的部分被写入到第一至第三可编程单元110至112中，而构成子进程W的配置信息130的部分被写入到第四至第六可编程单元113至115中。

如上所述，当通过第二配置执行进程B时，用于实现子进程Y的配置信息部分仍保留在第七至第九可编程单元120至122中，因此免去了执行重新存储那部分配置信息130的必要。这使得配置所需的时间量较少。另外，如本实施例中所述，每次完成进程时，可频繁关闭电源，以减少该可编程装置100消耗的电能。此外，在第七至第九可编程单元120至122中包括的永久性存储器中的晶体管数量少于在第一至第六可编程单元110至115中包括的非永久性存储器中的晶体管数量。因此可减小该可编程装置100的电路尺寸。

在该实施例所描述的情况中，用于实现两种类型的进程所共有的进程的配置，如子进程Y，在第七至第九可编程单元120至122中执行。然而，如果将经常参与执行各种应用程序的进程，如OS(操作系统)，分配到第七至第九可编程单元120至122，则可获得相似的效果。

(第二实施例)

图5说明根据第二实施例的可编程装置500的结构。图6和7说明可编程装置500包含的多个可编程单元的内部结构。

图5所示的可编程装置500包括第一区域519、第二区域529、控制电路534和数据总线540。第一区域519包括图6所示的第一至第六可编程单元510至515。第二区域529包括图7所示的第七至第九可编程单元520至522。控制电路534接收由块(未示出)提供的配置信息530，并输出第一写信号532、第二写信号533和配置信息530。第一写信号532表示该配置信息530要存储在第一至第六可编程单元510至515中。第二写信号533表示该配置信息530要存储在第七至第九可编程单元520至522中。数据总线540向第一至第九可编程单元510至515以及520至522提供关于要执行的操作的数据。

图6所示的第一至第六可编程单元510至515中的每一个均包括当第一写信号532有效时，用于存储配置信息530的非永久性存储器610。图7所示的第七至第九可编程单元520至522中的每一个均包括在第二写信号533有效时，用于存储配置信息530的永久性存储器710。用于存储配置信息530的操作与第一实施例的不同之处在于，该配置信息530被依次存入第一至第九可编程单元510至515以及520至522中。更具体地说，当第一写信号532有效时，输入到第一可编程单元510中的配置信息530存储在第一可编程单元510包含的非永久性存储器610中。保留在非永久性存储器610中的内容输出到图5所示的位于第一可编程单元510右方的第四可编程单元513中。第四可编程单元513在其所包含的非永久性存储器610中存储输入的配置信息530(即，第一可编程单元510的输出)。同样，从第四可编程单元513输出的配置信息530保留在第五可编程单元514所包含的非永久性存储器610中。然后，如同在转换寄存器中，该配置信息530被依次写入第二、第三和第六可编程单元511、512和515中。此外，当第二写信号533也有效时，从第六可编程单元515输出的配置信息530保留在第七可编程单元520所包含的永久性存储器710中，而且如同在转换寄存器中，配置信息530按照与上述相同的方式被依次写入到第八和第九可编程单元521和522中。

可编程装置500以如下方式执行图4A所示的进程A或图4B所示的进程B。首先，开启操作该可编程装置500的电源(未示出与开启步骤相关的结构)。然后，在执行进程A的情况下，由未示出的块提供的配置信息530输入到控制电路534中。控制电路534输出配置信息530，并同时指明第一和第二写信号532和533。作为由控制电路534输出的配置信息530，用于实现进程A和B中所共同包含的子进程Y的信息被首先输出，然后用于实现子进程X的信息和用于实现子进程Z的信息被依次输出。在该进程中，用于实现子进程Y的配置信息部分依次经由第一、第四和第五存储单元510、513和514，存储在第七至第九可编程单元520至522中。用于实现子进程X的配置信息部分也被相继输入，并依次经由第一、第四和第五存储单元510、513和514而存储在第二、第三和第六可编程单元511、512和515中。用于实现子进程Z的配置信息部分也被相继输入，并且此信息被存储在第一、第四和第五存储单元510、513和514中。也就是说，通过上述操作，构成子进程X的配置信息530的部分被写入到第二、第三和第六可编程单元511、512和515中，构成子进程Y的配置信息530的部分被写入到第七至第九可编程单元520至522中，并且构成子进程Z的配置信息530的部分被写入到第一、第四和第五存储单元510、513和514中。

接着，数据通过数据总线540由外部输入。输入的数据受控于由第二、第三和第六可编程单元511、512和515执行的子进程X，且执行结果通过数据总线540输入到第七至第九可编程单元520至522中。然后，第七至第九可编程单元520至522执行子进程Y，并将执行结果通过数据总线540输入到第一、第四和第五可编程单元510、513和514中。随后，第一、第四和第五可编程单元510、513和514执行子进程Z，并将执行结果通过数据总线540输出到外部。在以这种方式执行完进程A之后，关闭可编程装置500的电源。此时，由于可编程单元520至522将配置信息存储在它们的永久性存储器710中，因此存储的内容不会丢失。

接着，为了使可编程装置500执行进程B，开启用于操作可编程装置500的电源(未示出与开启步骤相关的结构)。由未示出的块提供的配置信息530按照与上述相同的方式输入到控制电路534中。控制电路534输出配置信息530，并且同时指明第一写信号532，但不指明第二写信号533。作为由控制电路534输出的配置信息530，用于实现子进程V的信息和而后用于实现子进程W的信息被依次输出，子进程V和子进程W仅被包含于进程B中。此时，用于实现子进程V的配置信息部分经由第一、第四和第五可编程单元510、513和514，依次存储在第二、第三和第六可编程单元511、512和515中。用于实现子进程W的配置信息部分也相继输入，并且此信息被存储在第一、第四和第五可编程单元510、513和514中。就是说，通过上述操作，构成子进程V的配置信息530的部分被写入到第二、第三和第六可编程单元511、512和515中，并且构成子进程W的配置信息530的部分被写入到第一、第四和第五可编程单元510、513和514中。构成子进程Y的配置信息部分仍然存储在第七至第九可编程单元520至522中。

如上所述，当通过第二配置执行进程B时，用于实现子进程Y的配置信息部分仍被存储在第七至第九可编程单元520至522中。因此，不需要重新存储配置信息530的那部分的操作，而可以获得与第一实施例相同的效果。第二实施例与第一实施例的不同之处在于，在第二实施例中，配置信息被连续传递至临近的可编程单元，这使得用于传输配置信息530的电线能够缩短，进而减小电路尺寸。

在该实施例所描述的情况中，用于实现对于两种类型的进程所共同的进程的配置，例如子进程Y，在第七至第九可编程单元520至522中执行。然而，如果将经常参与执行各种应用程序的进程，如OS(操作系统)，分配至第七至第九可编程单元520至522中，则也可获得相似的效果。

考虑晶体管的重写频率，可以设置构成非永久性存储器610的晶体管的临界电压，以便在配置信息530的连续传输中，位次较早的晶体管具有较低的临界电压。更具体地说，在第一区域519包含的第一至第六可编程单元510至515中，接收从控制电路534输出的配置信息530的第一可编程单元510中所构造的非永久性存储器610，由具有最低临界电压的晶体管构成，然后，在第四可编程单元513中构造的非永久性存储器610以及在第五可编程单元514中构造的非永久性存储器610由临界电压依次较高的晶体管构成。如上所述，配置信息530依次以链状方式从第一可编程单元510传送到第四可编程单元513，然后从第四可编程单元514传送到第六可编程单元515。如果要被重写的配置信息存储在第一区域519的部分中，则该配置信息被重新写入位于接近该链中的第一可编程单元510的可编程单元中。

在这些情况中，配置信息被频繁重新写入的可编程单元是那些接近第一可编程单元510的可编程单元，并且构成包含在这些可编程单元中的非永久性存储器610的晶体管具有较低的临界电压。换言之，构成可编程单元中所包含的非永久性存储器610的晶体管的临界电压随着该晶体管重写频率的减小而增加，从而实现电流泄漏量较小的可编程装置。

(第三实施例)

图8说明根据第三实施例的可编程装置800的结构。图9说明可编程装置800中所包含的第十至第十二可编程单元820至822的内部结构。

图8所示的可编程装置与图1所示的可编程装置100的不同之处在于，可编程装置800除了具有上述第一区域119和第二区域129之外，还具有包含第十至第十二可编程单元820至822的第三区域829，而且图9所示的第十至第十二可编程单元820至822具有事先存储等同于配置信息130的信息的ROM 910。因此，如果事先将进程存储在包含于第十至十二可编程单元820至822中的各ROM910中，就无需写配置信息。其中，该进程的操作内容在具有安装于其上的可编程装置800的LSI传送之后，无需任何改变。这使得配置所需的时间量能够减少。另外，如同在第一实施例中，每次完成进程时，可频繁关闭电源，以减少该可编程装置800所消耗的电能。

应该注意，具有ROM910的第十至第十二可编程单元820至822可被添加至图5所示的可编程装置500中。

迄今为止，已经描述了第一至第三实施例，最后将讨论一种特定的单元组装方法。

图10为说明用于集成在第一实施例中所使用的第一、第四和第七可编程单元110、113和120等结构的视图。在第一半导体芯片1010上，集成嵌入第七可编程单元120中的永久性存储器310。在第二半导体芯片1020上，除了包含于该第七可编程单元120中的除永久性存储器310之外的组件，集成第一和第四可编程单元110和113、控制电路134、用于配置信息130的配线以及用于控制信号132的配线等。

下面将描述第七可编程单元120的结构。在第二半导体芯片1020上，所有的可编程单元被首先集成为图2所示的结构，即，包括非永久性存储器210的结构。为了获得第七可编程单元120的结构，即其中安装有永久性存储器310的可编程单元的结构，在第一半导体芯片1010上集成的永久性存储器310通过配线1030与在第二半导体芯片1020上集成的非永久性存储器210之一电连接，以便不使用非永久性存储器210。通过这种方式，原本包括非永久性存储器210的可编程单元之一转变为包括永久性存储器310的可编程单元，从而得到第七可编程单元120。

以FeRAM为典型的永久性存储器通常需要特定的电路，即多条电源线和加工尺寸。上述结构允许集成在第一半导体芯片1010上的永久性存储器310处于合适的加工条件，借此整个可编程装置的电路尺寸被进一步减小。

应该注意的是，第二和第三实施例中的永久性存储器310和710可按照如图10所示的相同方式进行构造。

在上面的实施例中，可编程装置中包括的可编程单元的个数为九或十二，但可包括任意数量的可编程单元。而且，在上面的实施例中，第一区域119(519)、第二区域129(529)和第三区域829中包括的可编程单元的个数分别为六、三和三，但在那些区域中可以包括任意个数的可编程单元。虽然第一至第六可编程单元110至115(510至515)以及第七至第九可编程单元120至122(520至522)具有除内存之外的基本相同的结构，然而单个可编程单元可具有不同的结构，这是因为只要可编程装置包括如上所述配置信息存储在非永久性存储器210(610)中的区域以及配置信息存储在永久性存储器310(710)中的区域，就足够了。

如上所述，本发明的可编程装置产生减少关机之后的配置时间、电路尺寸以及由此带来的电能消耗的效果，且因此可有效用作FPGA等。

Claims (8)

1、一种可编程装置，包括：

多个可编程单元，包括第一类可编程单元和第二类可编程单元，所述多个可编程单元的每一个包括用于存储从外部输入的配置信息的内存，以及用于基于存储在该内存中的配置信息执行操作的运算电路，和

控制电路，用于将该配置信息和表示要存储该配置信息的可编程单元的控制信号输出到该第一类可编程单元和该第二类可编程单元，

其中，该第一类可编程单元包括作为所述内存的永久性存储器；并且

该第二类可编程单元包括作为所述内存的非永久性存储器；并且

当该可编程装置执行第一或第二进程，该第一和第二进程均包括共同子进程时，该共同子进程在该第一类可编程单元中被执行。

2、如权利要求1所述的可编程装置，其中所述多个可编程单元进一步包括第三类可编程单元，该第三类可编程单元包括具有预先存储于其中的配置信息的只读存储器ROM，以及用于基于该ROM中存储的该配置信息执行操作的运算电路。

3、如权利要求1所述的可编程装置，进一步包括：

第一半导体芯片，在该第一半导体芯片上安装有该第一类可编程单元的永久性存储器；和

第二半导体芯片，在该第二半导体芯片上安装有该第二类可编程单元、该控制电路和该第一类可编程单元的运算电路，

其中该第一半导体芯片被与该第二半导体芯片电连接。

4、一种可编程装置，包括：

多个可编程单元，包括第一类可编程单元和第二类可编程单元，所述多个可编程单元的每一个均包括用于存储由外部输入的配置信息的内存，以及用于基于存储在该内存中的配置信息执行操作的运算电路，和

控制电路，用于将该配置信息和表示要存储该配置信息的可编程单元的第一控制信号输出到该第二类可编程单元；该控制电路进一步将第二控制信号输出到该第一类可编程单元，

其中，该第一类可编程单元包括作为内存的永久性存储器；并且

该第二类可编程单元包括作为内存的非永久性存储器；

该第一类可编程单元被配置为从该第二类可编程单元接收该配置信息，并且该第二控制信号指示由该第一类可编程单元从该第二类可编程单元接收的该配置信息被写入到该第一类可编程单元中，并且

当该可编程装置执行第一或第二进程，该第一和第二进程均包括共同子进程时，该共同子进程在该第一类可编程单元中被执行。

5、如权利要求4所述的可编程装置，其中所述多个可编程单元包括多个所述第二类可编程单元，并且

其中该配置信息的顺序传输在所述第二类可编程单元之间被执行。

6、如权利要求5所述的可编程装置，其中形成所述第二类可编程单元中的非永久性存储器的晶体管的临界电压被设置为，在该配置信息的顺序传输中位次较早的晶体管具有较低的临界电压。

7、如权利要求4所述的可编程装置，其中所述多个可编程单元进一步包括第三类可编程单元，该第三类可编程单元包括具有预先存储于其中的配置信息的只读存储器ROM，以及用于基于存储在该ROM中的配置信息执行操作的运算电路。

8、如权利要求4所述的可编程装置，进一步包括：

第一半导体芯片，在该第一半导体芯片上安装有该第一类可编程单元的永久性存储器；和

第二半导体芯片，在该第二半导体芯片上安装有该第二类可编程单元、该控制电路和该第一类可编程单元的运算电路，

其中该第一半导体芯片与该第二半导体芯片被电连接。

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