CN100576355C - 具有可编程逻辑单元阵列的电子电路 - Google Patents

具有可编程逻辑单元阵列的电子电路 Download PDF

Info

Publication number
CN100576355C
CN100576355C CN200480004650A CN200480004650A CN100576355C CN 100576355 C CN100576355 C CN 100576355C CN 200480004650 A CN200480004650 A CN 200480004650A CN 200480004650 A CN200480004650 A CN 200480004650A CN 100576355 C CN100576355 C CN 100576355C
Authority
CN
China
Prior art keywords
programmable logic
carry
output
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN200480004650A
Other languages
English (en)
Other versions
CN1751361A (zh
Inventor
K·莱滕-诺瓦克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Network System Technology Co ltd
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1751361A publication Critical patent/CN1751361A/zh
Application granted granted Critical
Publication of CN100576355C publication Critical patent/CN100576355C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
    • G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products

Abstract

一种具有可编程逻辑单元的电子电路，该逻辑单元具有多个可编程逻辑单元，其能够被设置用于在多位操作数模式和多路选择模式下运行。该可编程逻辑单元并联耦合在输入电路和输出电路之间。在多位操作数处理模式下，输入电路被设置用于将来自不同逻辑输入端的逻辑输入信号提供给可编程逻辑单元。可编程逻辑单元至少在多操作数模式下耦合到沿进位链的连续位置，以便于处理来自进位链的进位信号。输出电路在多位操作数模式下并行地传递来自可编程逻辑单元的输出。可编程逻辑单元具有查找表，其共享相同的配置位。可编程逻辑单元还具有多路选择器，用于在被设置用于在多路选择操作模式下运行时传递接收的输入信号中的一个。

Description

具有可编程逻辑单元阵列的电子电路
技术领域
本发明涉及一种具有可编程逻辑单元阵列的电子电路。
背景技术
可编程逻辑单元使得电路设计者能够适应已大规模生产的电子电路的独立事例的逻辑功能，诸如集成电路。这减小了工作电路从设计到生产的时间间隔，并且其减小了用于小批量产品生产和用于原型的制造成本。
在一个实现方案的示例中，可编程单元包含存储器，其通过该单元的输入信号被寻址，该存储器存储预编程的关于各自地址处的输入信号值的每个组合的输出信号，这些地址是利用这些值寻址的。该存储器据说具有LUT(查找表)功能，用于查找为响应不同的输入信号而产生的输出信号。
如果包含足够的存储空间，则通过LUT可以实现任何逻辑功能。然而，实际上，在具有可编程逻辑单元的电路中通过LUT仅实现了需要有限数目输入的逻辑功能，该输入数目典型地不超过4个。这样的LUT需要16个存储位置(单元)。这允许4输入位的随机逻辑功能的编程。在许多情况中，这样的具有4输入位的单元的电路足够发挥作用。具有这样的单元阵列的电路允许设计者实现更加复杂的逻辑功能，其中这些单元的输出端被耦合到其他单元的输入端，。
设计者日益地实现这样的逻辑功能，即一部分可编程逻辑单元阵列用于该逻辑功能以实现信号处理运算，诸如加法。许多信号处理运算具有这样的属性，即较宽的输入操作数的多个位通过进位效应均可以影响输出结果中的多个位。然而，在使用4位输入LUT实现该广阔的依赖性时，获得了非常低效的实现方案。
XilinxTM在其VirtexTM系列的可编程逻辑器件中解决于该问题，其方法为在4位输入LUT单元阵列中加入进位链。图1示出了该器件的可编程逻辑单元。该单元包含执行LUT功能的4输入查找表10和具有进位输入和进位输出的进位电路12。存储器10的输出端耦合到进位电路12，其将进位输入信号同LUT的输出信号组合以形成进位输出信号。异或门14被用于由进位输入信号和LUT的输出信号形成该单元的输出信号。该单元的进位输入端和进位输出端耦合到阵列(未示出)中相邻单元的进位输出端和进位输入端，以形成进位链。该进位链执行从一个4位输入LUT的输出到另一个的进位功能。结果，不需要分配LUT用于实现进位功能。这在电路用于实现包括某些信号处理运算的逻辑功能时节约了可观的LUT数目。
然而，相比于专用的信号处理电路，在还能够实现随机逻辑功能的这样的更为通用(目的)的电路中信号处理功能的实现方案仍然是远非有效的。如果能够提高该效率，则将是理想的。
发明内容
其中，本发明的目的在于提供一种具有可编程逻辑单元阵列的电子电路，其允许实现信号处理运算，其中减小了配置位的数目。
特别地，根据本发明，提供一种具有可编程逻辑单元的阵列的电子电路，每个单元包括：
-并行耦合的多个可编程逻辑部件，并且被连接以接收来自输入电路的输入信号，所述多个可编程逻辑部件可配置为在多位操作数处理模式中运行，每个可编程逻辑部件包括：
-可配置的查找表电路，具有被耦合以接收来自输入电路的逻辑输入信号的输入端并且具有输出端，该可配置的查找表根据预定数目的配置位来提供输入输出功能；和
-可控的反相器/非反相器电路，具有连接到查找表电路的输出端的输入端并且具有输出端，该可控的反相器/非反相器电路利用输入进位信号来控制；
-其中该预定数目的配置位控制该可编程逻辑单元中的两个或更多个可编程逻辑部件的查找表，
其中该电子电路进一步包括进位输入端和进位输出端以及耦合在进位输入端、输入电路和进位输出端之间的进位链。
该电子电路包含具有并联耦合的多个可编程逻辑部件的可编程逻辑单元。这些可编程逻辑部件包括可配置的查找表电路，具有被耦合以接收来自输入电路的逻辑输入信号的输入端并且具有输出端，该可配置的查找表根据预定数目的配置位提供输入输出功能。这些可编程逻辑部件还包括可控的反相器/非反相器电路，其具有连接到查找表电路的输出端的输入端并且具有输出端，该反相器/非反相器可由输入进位信号进行控制。预定数目的配置位控制可编程逻辑单元中的两个或更多的可编程逻辑部件的查找表。这具有减少该逻辑单元所需的配置位数目的优点，并且因此具有减少所需存储器大小的优点。
在一个实施例中，这些可编程逻辑部件进一步包括辅助多路转换(复用)器(multiplexer)，其具有被耦合以接收查找表电路的输出和反相器/非反相器电路的输出的输入端，并且提供来自这些可编程逻辑部件的输出信号。
在另一实施例中，这些可编程逻辑部件进一步包括多路转换器，其具有被耦合以接收来自输入电路的逻辑输入信号的输入端，并且当被配置为在多路转换器模式下运行时，在第一控制信号的控制下提供多路转换器输出信号。该实施例中描述的配置具有提供除了数据通路功能以外的多路转换(复用)功能的优点。
附图说明
本发明的这些和其他目的以及有利方面将使用下列附图进行描述。
图1示出了现有技术的可编程逻辑单元；
图2示出了根据本发明的可编程逻辑部件的阵列；
图3示出了适于提供多路转换器功能的图2的可编程逻辑部件的进一步的细节；
图4示出了适于提供多路转换器功能的图2的可编程逻辑部件的可替换的实施例；
图5示出了实现根据图3的可编程逻辑部件阵列的逻辑单元；
图6示出了实现根据图4的可编程逻辑部件阵列的逻辑单元；和
图7示出了在利用如图3所示的可编程逻辑部件进行配置时的本发明的逻辑单元。
具体实施方式
图2示出了具有并行配置的可编程逻辑部件24a-d以及进位链28的可编程逻辑单元。该逻辑单元接收输入信号A0-3和B0-3。进位链28具有进位输入Cin和进位输出Cout，并且被耦合到在沿该链的一系列位置上的可编程逻辑部件。
每个可编程逻辑部件24a-d包括选择逻辑403，例如4:1多路转换器，其形成了查找表400的一部分，其被配置为响应于给出的输入信号AnBn集合而提供输出信号O。每个可编程逻辑部件的输出由存储在配置存储器404中的配置位确定。根据本发明，配置存储器404由多个可编程逻辑部件24a-d共享，由此允许该逻辑单元对于数据通路功能的映射进行优化。通过对配置位的编程，可以设置该逻辑单元的功能。配置位确定了可编程逻辑部件24a-d响应于不同的输入信号值将产生哪些输出信号值。
在多位操作数处理模式中，每个可编程逻辑部件24a-d与不同的有效级(significance level)相关联。输入电路被配置用于将信号传递到代表来自不同操作数的位的每个可编程逻辑部件24a-d，每个位对应于同可编程逻辑部件24a-d相关联的有效级。每个可编程逻辑部件24a-d通过计算同该可编程逻辑部件24a-d相关联的有效级处的结果的位，从较低有效级开始考虑从进位链28接收的进位输入信号Cin，并且向进位链提供进位输出信号Cout，以便在较高的有效级处使用，来响应这些信号。在多位操作数模式中，由于共享配置存储器404中的配置位，所有的可编程逻辑部件24a-d被配置为提供它们的输入信号和输出信号之间的相同关系。来自每个可编程逻辑部件24a-d的所计算的位“O”作为输出信号并行传递到输出电路(未示出)。
进位链28计算进位信号，并且将这些进位信号从一个可编程逻辑部件24a-d传递到另一个。进位链28的配置控制了进位链28是否使用来自进位输入Cin的进位输入信号来确定进位信号。如果该逻辑单元处理作为较大操作数的较高有效位的输入信号，则该单元被配置为使得这种进位输入信号被用于接收处理较低有效操作数的另一单元的进位输出信号。
通过使用可编程逻辑部件来实现两个多位操作数信号处理运算的不同有效级的计算，其中每一个有效级基于共享的配置位，使得用于支持实现多位操作数信号处理所需的配置位的数目最小化。在图2的示例中，采用四个2输入可编程逻辑部件24a-d，仅需要4个配置位用于定义任何2个操作数信号处理运算的任何4个有效级。相反地，考虑其中每个可编程逻辑部件采用4个配置位的情况，则对于具有四个2输入可编程逻辑部件的逻辑单元，将需要16个配置位，或者对于根据图1所示的现有技术的逻辑部件，将需要64个配置位。
图2还示出了附加的门50和52，其使得可编程逻辑部件24能够执行算术减法而不需要外部补充构成，并且能够执行1位的乘法加上累加(例如，作为多位乘法中的步骤)。通过在LUT单元400和接收必须被减去的一位操作数的信号输入端An、Bn其中之一这两者之间加入异或门50，有助于实现减法。减法控制信号SUB提供给异或门50的其中一个输入端，由此使输入信号逻辑上被反相。当需要加法时，该减法控制信号被设置为0。用于逻辑单元中的所有可编程逻辑部件的公共减法控制信号可用于该目的。减法信号可由逻辑单元的配置位来控制，或者由来自该逻辑单元外部的信号来控制。在减法的情况中，逻辑高的进位输入信号被施加到与最低有效级相关联的可编程逻辑部件。
通过在LUT单元400和接收必须被乘以的一位操作数的信号输入端A、B其中之一这两者之间加入与门52，并且向该与门的其中一个输入端提供因数信号MUL，来支持乘法加上累加的实现。用于逻辑单元中的所有可编程逻辑部件的公共因数信号MUL可用于该目的。当需要加法时，该因数信号被设置为1。
尽管图2示出了组合提供的与门52和异或门50，但是对于本领域的技术人员而言，显而易见的是：在不需要减法或乘法时，可以将其中任一省去。而且，应当理解，利用电路中不同位置处的异或门50和/或LUT单元400的不同配置的等效方案，可以以可替换的方式实现乘法和减法。
图3示出了可编程逻辑部件24和进位链28的一部分42的进一步细节。可编程逻辑部件24包括LUT单元400，其如前面图2中所描述的发挥作用。可编程逻辑部件24还包括异或门402。可编程逻辑部件24的信号输入端A、B耦合到LUT单元400的输入端。LUT单元400的输出端耦合到异或门402的输入端。第一异或门402的第二输入端被耦合以接收来自进位链28的进位输入信号Cin，并且异或门402的输出形成了输出信号O1。多路转换器405接收来自XOR(异或)门402的输出O1和来自LUT 400的输出O2。多路转换器405在来自配置存储器(未示出)的配置位407的控制下产生输出信号O。
在多位操作数处理模式下的运算中，LUT单元400使用共享的配置位来实现可配置的输入输出功能，如前面图2中所描述的。在该多位操作数处理模式下，在可编程逻辑部件24的输出端O处可获得数据通路输出信号O1。可替换地，如果实现广义布尔函数，则多路转换器405选择LUT 400的直接输出O2。
应当注意，异或门402可以以其他的方式实现。例如，异或门402可由2:1多路转换器来替换，该多路转换器在第一输入端接收查找表的输出，并且在第二输入端接收查找表输出的反相形式，该多路转换器由进位输入信号Cin来控制。
图4示出了可替换的实施例，除了多位操作数处理功能以外，其还能够处理多路转换器功能。该可编程逻辑部件包括LUT 400、异或门402和由配置位407控制的多路转换器405，其具有与图3所示的本发明的相应特征相同的功能。此外，该可编程逻辑部件包括另外的多路转换器406，用于多路转换(复用)操作模式。可编程逻辑部件24的信号输入端A、B耦合到多路转换器406的输入端，(例如用于2位LUT的2:1多路转换器)，其与LUT单元400并行安置。多路转换器406由控制信号X控制，其是逻辑单元的辅助信号。优选地，每个可编程逻辑部件24接收相同的控制信号X。这样，可编程逻辑部件24在被配置为在多位操作数处理模式下运行时产生第一输出信号OD(即，多路转换器405输出来自LUT单元400的信号O1或者在被配置为处理广义布尔函数时输出信号O2)，并且在被配置为用作多路转换器时产生第二输出信号OR。这样，当被配置为作为多路转换器运行时，输出信号OR旁路LUT单元400和异或门402。在可编程逻辑部件24中提供多路转换器406使得该逻辑单元能够被配置用于除了数据通路或者算术功能以外，还用于多路转换(复用)操作。
图5示出了具有如图3所示的可编程逻辑部件24a-d的逻辑单元20的实现方案。每个可编程逻辑部件24a-d接收输入信号21，并且根据配置位(未示出)产生输出信号O，这些配置位在所有的可编程逻辑部件24a-d之间进行共享。输出信号O被传递到输出电路26的开关(转换)电路268，其产生输出信号27。
图6示出了具有如图4所示的可编程逻辑部件24a-d的逻辑单元20的实现方案。当被配置在多位操作数处理模式中时，每个可编程逻辑部件24a-d接收输入信号21，并且根据配置位(未示出)产生输出信号OD，这些配置位在所有的可编程逻辑部件24a-d之间进行共享。输出信号OD被传递到输出电路26的开关电路268，其产生输出信号27。当被配置为工作在多路转换器模式中时，多个可编程逻辑部件24a-d产生并输出信号OR。输出信号OR是由控制信号X选择的输入信号21中的一个。在多路转换器模式下，输出信号OR被传递到输出电路26中的第一级多路转换器264a、b的输入端。第一级多路转换器由控制信号Y控制。连接另外的多路转换器266，用于接收来自多路转换器264a、264b的输出信号，并且在控制信号Z的控制下向开关电路268提供多路转换器输出信号。
实际上，在应用中可能遇到两种类型的多路转换器：随机逻辑多路转换器，其接受多个单个位输入并产生单个位输出(例如8:1多路转换器)；和数据通路多路转换器，其接受多个位输入并产生多个位输出(例如，4位2:1多路转换器)。
除了8个主要输入信号外，该逻辑单元可配置为使用多至3个辅助信号X、Y和Z来提供两种类型的多路转换器。这3个辅助信号X、Y和Z对于被映射到逻辑单元上的逻辑多路转换器被用作选择信号。需要这3个信号，以便处理1位8:1多路转换器的最大情况。利用其他的多路转换器配置，需要较少的辅助信号。
应当注意，控制信号X可以在数据通路和多路转换器模式之间共享。在数据通路模式下，控制信号X向进位链28提供进位输入信号Cin，而在多路转换器模式下，控制信号X用于控制图4的多路转换器406。通过相似的方式，多路转换器模式的控制信号Y和Z可以同多位操作数处理模式的控制信号MUL和SUB共享。还应当注意，这些控制信号可以源自专用的辅助控制信号，或者取自多个主要输入信号。
在图5和6中示出的逻辑单元包括4个处理元件，由此允许实现4位数据通路功能。但是，应当注意，逻辑单元中处理元素的数目(位片(bit-slices))可以是任意的。例如，可以使每个单元处理例如完整的32位的字。
图7示出了以图3的可编程逻辑部件配置的逻辑单元的实现方案的示例，并且在这些逻辑部件的输入端处具有异或门50a-d，以允许减法。可编程逻辑部件24a-d由配置位404控制，这些配置位在可编程逻辑部件24a-d之间共享。多路转换器405a-d由另外的配置位407来控制。减法信号SUB连接到配置位或者连接到外部动态信号。这样，可以看到，在最坏情况下，仅需要6个配置位来控制逻辑单元20，其少于用于控制典型的算术逻辑部件所需的配置位的数目。如果结合了图4的可编程逻辑部件以给出附加的多路转换器映射能力，或者如果图2的与门52a-d被用于提供多路转换器映射能力，则图7的功能可得到进一步的改善。
上面描述的本发明提供了一种逻辑单元，其对于映射数据通路功能进行了优化，由此减少了配置存储器的大小，使其适用于可重新配置的片上系统(SoC)应用。因此，逻辑单元可用作数据通路优化的嵌入式FPGA的基本逻辑模块，或者用作处理器内核中的可重新配置功能单元。它还可用于实现传统的独立FPGA。而且，它还可用于实现参数化的ALU，并且具有需要较小的配置存储器以及可配置为提供较大灵活性的优点，即，映射多路转换器以及减法和/或乘法器功能的额外的可能性。

Claims (15)

1.一种具有可编程逻辑单元的阵列的电子电路，每个单元包括：
-并行耦合的多个可编程逻辑部件，并且被连接以接收来自输入电路的输入信号，所述多个可编程逻辑部件可配置为在多位操作数处理模式中运行，每个可编程逻辑部件包括：
-可配置的查找表电路，具有被耦合以接收来自输入电路的逻辑输入信号的输入端并且具有输出端，该可配置的查找表根据预定数目的配置位来提供输入输出功能；和
-可控的反相器/非反相器电路，具有连接到查找表电路的输出端的输入端并且具有输出端，该可控的反相器/非反相器电路利用输入进位信号来控制；
-其中该预定数目的配置位控制该可编程逻辑单元中的两个或更多个可编程逻辑部件的查找表，
其中该电子电路进一步包括进位输入端和进位输出端以及耦合在进位输入端、输入电路和进位输出端之间的进位链。
2.权利要求1的电子电路，所述可编程逻辑部件进一步包括辅助多路转换器，其具有被耦合以接收查找表电路的输出和反相器/非反相器电路的输出的输入端，并且提供来自所述可编程逻辑部件的输出信号。
3.权利要求2的电子电路，其中所述辅助多路转换器利用来自配置存储器的配置信息进行控制。
4.权利要求1的电子电路，所述可编程逻辑部件进一步包括多路转换器，其具有被耦合以接收来自输入电路的逻辑输入信号的输入端，并且当被配置为在多路转换器模式中运行时，在第一控制信号X的控制下提供多路转换器输出信号。
5.权利要求4的电子电路，进一步包括输出电路，该输出电路包括第一级多路转换器，用于接收来自多个可编程逻辑部件的多路转换器输出信号，第一级多路转换器由第二控制信号Y来控制。
6.权利要求5的电子电路，其中输出电路包括另一级多路转换，该另一级多路转换包括另外的多路转换器，其可配置为接收第一级多路转换器中的多路转换器的输出，并且在第三控制信号Z的控制下提供输出信号。
7.权利要求6的电子电路，其中多路转换器模式的第一、第二或第三控制信号X、Y、Z中的至少一个与在多位操作数处理模式中使用的控制信号进行共享。
8.权利要求1的电子电路，其中所述可编程逻辑部件至少在多位操作数模式中被耦合到沿该进位链的连续的位置，以便处理来自该进位链的进位信号，并且在多位操作数模式下并行传递来自所述可编程逻辑部件的输出。
9.权利要求8的电子电路，其中该单元包括减法控制电路，其被设置用于至少控制该进位链的进位输出确定运算，该进位链根据沿该进位链的每个位置上的输入信号和进位输入信号来确定进位输出信号，在减法控制信号的控制下，由减法控制电路进行的控制至少在适于加法的确定和适于减法的确定之间切换进位输出确定。
10.权利要求1的电子电路，其中该单元对于每个可编程逻辑部件包括各自的乘法电路，其被耦合用于在向该可编程逻辑部件的输入端提供至少一个输入信号之前，将该可编程逻辑部件的所述至少一个输入信号与被乘数相乘。
11.权利要求8的电子电路，其中该进位链具有在所述位置与该单元的进位输入端之间的可配置耦合，用于可配置地提供进位输入信号给该进位链。
12.权利要求8的电子电路，其中该进位链具有多个可配置的耦合，每一个耦合在各自的一个所述位置和各自的一个可编程逻辑部件之间，用于可配置地从所述位置向可编程逻辑电路提供进位信号。
13.权利要求1的电子电路，其中该反相器/非反相器电路包括异或电路。
14.权利要求1的电子电路，其中该反相器/非反相器电路包括多路转换器，所述多路转换器在第一输入端接收查找表的输出，并且在第二输入端接收查找表的输出的反相形式，该多路转换器由进位信号来控制。
15.权利要求5的电子电路，被配置为执行多位操作数信号处理功能，其中每个可编程逻辑部件被配置为提供受到来自进位链的进位输入信号影响的相同的输入输出关系，并且输出电路并行输出来自所述可编程逻辑部件的输出信号。
CN200480004650A 2003-02-19 2004-02-12 具有可编程逻辑单元阵列的电子电路 Expired - Lifetime CN100576355C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03100383.3 2003-02-19
EP03100383 2003-02-19

Publications (2)

Publication Number Publication Date
CN1751361A CN1751361A (zh) 2006-03-22
CN100576355C true CN100576355C (zh) 2009-12-30

Family

ID=32892951

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200480004650A Expired - Lifetime CN100576355C (zh) 2003-02-19 2004-02-12 具有可编程逻辑单元阵列的电子电路

Country Status (9)

Country Link
US (1) US7271617B2 (zh)
EP (1) EP1597825B1 (zh)
JP (1) JP2006518143A (zh)
KR (1) KR101067727B1 (zh)
CN (1) CN100576355C (zh)
AT (1) ATE364260T1 (zh)
DE (1) DE602004006841T2 (zh)
TW (1) TW200505163A (zh)
WO (1) WO2004075403A2 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7461234B2 (en) 2002-07-01 2008-12-02 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
US7471643B2 (en) 2002-07-01 2008-12-30 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
EP1854035A1 (en) * 2006-02-28 2007-11-14 Mentor Graphics Corporation Memory-based trigger generation scheme in an emulation environment
US9450585B2 (en) 2011-04-20 2016-09-20 Microchip Technology Incorporated Selecting four signals from sixteen inputs
US20120268162A1 (en) * 2011-04-21 2012-10-25 Microchip Technology Incorporated Configurable logic cells
CN103257842B (zh) * 2012-02-17 2016-05-04 京微雅格（北京）科技有限公司 一种加法进位信息输出的方法和一种加法器
JP6483402B2 (ja) * 2013-11-01 2019-03-13 株式会社半導体エネルギー研究所 記憶装置、及び記憶装置を有する電子機器
CN103580678B (zh) * 2013-11-04 2016-08-17 复旦大学 一种基于fgpa的高性能查找表电路
JP2015231205A (ja) * 2014-06-06 2015-12-21 国立大学法人静岡大学 フィールドプログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ開発ツール、及び、フィールドプログラマブルゲートアレイ開発方法
CN105589981B (zh) * 2014-10-22 2019-04-09 京微雅格（北京）科技有限公司 基于fpga的优化布局结构的加法器的工艺映射方法
US9954533B2 (en) * 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
CN106528920B (zh) * 2016-09-27 2019-07-26 京微齐力(北京)科技有限公司 一种级联查找表的工艺映射方法
CN107885485B (zh) * 2017-11-08 2021-07-06 无锡中微亿芯有限公司 一种基于超前进位实现快速加法的可编程逻辑单元结构
CN108182303B (zh) * 2017-12-13 2020-08-28 京微齐力(北京)科技有限公司 基于混合功能存储单元的可编程器件结构
KR101986206B1 (ko) * 2018-01-03 2019-06-05 연세대학교 산학협력단 비휘발성 메모리 소자를 이용한 가변 입출력 구조의 룩업 테이블 회로
US10482209B1 (en) 2018-08-06 2019-11-19 HLS Logix LLC Field programmable operation block array
CN109992255B (zh) * 2019-03-07 2022-06-24 中科亿海微电子科技（苏州）有限公司 具有进位链结构的双输出查找表及可编程逻辑单元
CN114489563B (zh) * 2021-12-13 2023-08-29 深圳市紫光同创电子有限公司 一种电路结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546018A (en) * 1993-09-02 1996-08-13 Xilinx, Inc. Fast carry structure with synchronous input
US6288570B1 (en) * 1993-09-02 2001-09-11 Xilinx, Inc. Logic structure and circuit for fast carry
US6427156B1 (en) * 1997-01-21 2002-07-30 Xilinx, Inc. Configurable logic block with AND gate for efficient multiplication in FPGAS
US5889411A (en) * 1997-02-26 1999-03-30 Xilinx, Inc. FPGA having logic element carry chains capable of generating wide XOR functions
US5963050A (en) * 1997-02-26 1999-10-05 Xilinx, Inc. Configurable logic element with fast feedback paths
US5920202A (en) * 1997-02-26 1999-07-06 Xilinx, Inc. Configurable logic element with ability to evaluate five and six input functions
US6157209A (en) * 1998-12-18 2000-12-05 Xilinx, Inc. Loadable up-down counter with asynchronous reset
US6278290B1 (en) * 1999-08-13 2001-08-21 Xilinx, Inc. Method and circuit for operating programmable logic devices during power-up and stand-by modes
US6466052B1 (en) * 2001-05-15 2002-10-15 Xilinx, Inc. Implementing wide multiplexers in an FPGA using a horizontal chain structure
US6617876B1 (en) * 2002-02-01 2003-09-09 Xilinx, Inc. Structures and methods for distributing high-fanout signals in FPGAs using carry multiplexers
US6937064B1 (en) * 2002-10-24 2005-08-30 Altera Corporation Versatile logic element and logic array block
CN1751439A (zh) * 2003-02-19 2006-03-22 皇家飞利浦电子股份有限公司 具有可编程逻辑单元阵列的电子电路
US7193433B1 (en) * 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer

Also Published As

Publication number Publication date
DE602004006841D1 (de) 2007-07-19
EP1597825B1 (en) 2007-06-06
WO2004075403A2 (en) 2004-09-02
JP2006518143A (ja) 2006-08-03
WO2004075403A3 (en) 2004-11-04
TW200505163A (en) 2005-02-01
KR20050106014A (ko) 2005-11-08
CN1751361A (zh) 2006-03-22
US20060158218A1 (en) 2006-07-20
DE602004006841T2 (de) 2008-02-07
US7271617B2 (en) 2007-09-18
KR101067727B1 (ko) 2011-09-28
EP1597825A2 (en) 2005-11-23
ATE364260T1 (de) 2007-06-15

Similar Documents

Publication Publication Date Title
CN100576355C (zh) 具有可编程逻辑单元阵列的电子电路
US7346644B1 (en) Devices and methods with programmable logic and digital signal processing regions
US6538470B1 (en) Devices and methods with programmable logic and digital signal processing regions
CN1751439A (zh) 具有可编程逻辑单元阵列的电子电路
WO2000068775A1 (en) Apparatus and method for programmable datapath arithmetic arrays
US6294928B1 (en) Programmable logic device with highly routable interconnect
US10560102B1 (en) Field programmable gate array including coupled lookup tables
US7119576B1 (en) Devices and methods with programmable logic and digital signal processing regions
CN105187050B (zh) 一种可配置的五输入查找表电路
EP1597826B1 (en) Electronic circuit with array of programmable logic cells
TW200406987A (en) Electronic circuit with array of programmable logic cells
CN111752529B (zh) 支持高效乘累加运算的可编程逻辑单元结构
CN100419734C (zh) 一种面向计算的通用型可重构计算阵列装置
CN207503223U (zh) 一种运算芯片及相应的电路板
CN102096385A (zh) 一种码分多址法扩展模拟量输入通道的电路
EP1488523B1 (en) Implementation of wide multiplexers in reconfigurable logic
US7288960B2 (en) Sharing a static random-access memory (SRAM) table between two or more lookup tables (LUTs) that are equivalent to each other
RU2291477C2 (ru) Конфигурируемое вычислительное устройство
KR20010002996A (ko) 실시간 재구성 가능한 데이터 패스 로직을 가지는 필드 프로그래머블 게이트어레이

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 52 high-tech park, 5656AG, Edelhofen, Netherlands

Patentee after: KONINKLIJKE PHILIPS N.V.

Address before: Holland Ian Deho Finn

Patentee before: KONINKLIJKE PHILIPS ELECTRONICS N.V.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230613

Address after: Maine

Patentee after: Network System Technology Co.,Ltd.

Address before: 52 high-tech park, 5656AG, Edelhofen, Netherlands

Patentee before: KONINKLIJKE PHILIPS N.V.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20091230