CN100576536C - 自修复半导体及其系统 - Google Patents

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Abstract

一种自修复半导体,其包括多个功能单元,这些功能单元执行同一功能,并且包括子功能单元。该半导体包括一个或多个完全或部分备用功能单元,这些备用功能单元集成到半导体上。如果在子功能单元中发现缺陷,那么子功能单元被切断,并且用完全或部分备用功能单元中的子功能单元取代。通过开关器件实现再配置,该开关器件和子功能单元相关联。有缺陷的功能或子功能单元可于组装后的操作过程中周期性地上电时被测试出,和/或手动测试出。

Description

自修复半导体及其系统
相关申请的交叉参考
本申请是2003年2月5日申请的美国专利No.10/358709的后续部分,该申请要求2002年12月2日申请的美国临时申请No.60/430199的权益。本申请也要求2003年12月18日申请的美国临时申请No.10/531023的权益。上述申请公开的内容都以参考的方式并入此处。
技术领域
本发明关于半导体,更具体地说,本发明关于具有执行相同功能的多个功能单元的自修复半导体。
背景技术
在半导体工业,有一种增加的趋势,这就是加倍地更高度地集成集成电路。例如,半导体可包括多个通常是独立的功能单元,它们执行相同的功能。每个功能单元具有子功能单元。
现参考图1,半导体8包括M个一般独立的功能单元10-1、10-2......和10-M(总称为功能单元10),它们执行相同高度水平的功能。每个功能单元10包括相同的N个子功能单元。例如,功能单元10-1包括子功能单元11、21、31、......和N1。功能单元10-2包括子功能单元12、22、32、......和N2。功能单元10-M包括子功能单元1M、2M、3M、......和NM。在一行中的子功能单元执行相同的低水平的功能。典型地,除了接地和电源,在功能单元之间没有连接。然而,在功能单元中的子功能单元之间有连接。这些连接可以是单向的也可以是双向的,并且可以包括一个或多个连接线。
现参考图2,示例的功能单元可以是吉比特(Gigabit)的物理层器件70。例如,四个或八个吉比特物理层器件可制造于半导体上。该物理层器件70包括第一个子功能单元74,其执行物理编码子层(PCS),FCT,并执行决定反馈序列估算(DFSE)功能。第二个子功能单元76执行有限脉冲响应(FIR)滤波功能。第三个子功能单元78执行回波(echo)和近端串话(near end crosstalk)(NEXT)功能。第四和第五个子功能单元80和84分别执行数字和模拟前端(AFE)功能。
如果每个单个的功能单元的成品率是90%,那么具有x个相同的功能单元的半导体的成品率是(0.9)x。例如,如果一个半导体包括8个功能单元,每个成品率为90%,那么该半导体的成品率是43%,这是不可接受的成品率。
发明内容
根据本发明的某些实施例,提供了一种自修复半导体,其包括:
第一功能单元,其包括第一、第二和第三子功能单元,这些子功能单元合作执行第一功能,其中所述第一子功能单元与所述第二和/或第三子功能单元中的至少一个通信,并且所述第二子功能单元与所述第一和/或第三子功能单元中的至少一个通信;
第一备用功能单元,其包括第一、第二和第三子功能单元,其中所述第一功能单元的所述第一、第二和第三子功能单元,以及所述第一备用功能单元分别是功能上可交换的;以及
开关器件,其与所述第一功能单元的所述第一、第二和第三子功能单元及所述第一备用功能单元通信,并且当所述第一功能单元的所述第一、第二和第三子功能单元中的至少一个不可操作时,所述开关器件用所述第一备用功能单元的所述第一、第二和第三子功能单元中的至少一个,取代所述第一功能单元的第一、第二和第三子功能单元中的至少一个。
根据本发明的某些实施例,还提供了一种系统,其包括:
自修复半导体,该自修复半导体包括:
M个功能单元,其执行一个功能,其中M≥1;
N个备用功能单元,其执行所述功能,并且可与所述M个功能单元交换,其中N≥1;以及
开关器件,其与所述M个功能单元和所述N个备用功能单元通信,并且当所述M个功能单元中的所述一个不可操作时,其选择性地用所述N个备用功能单元中的一个取代所述M个功能单元中的一个;
自动测试装置(ATE);
保险电路,其与所述自修复半导体相关联,该保险电路包括多个保险丝,其选择性地存储至少一个不可操作功能单元的位置;以及
整流电路,其与所述自修复半导体相关联,所述整流电路与所述ATE和所述保险电路连接(interface)。
根据本发明的某些实施例,进一步提供一种自修复半导体,其包括:
M个功能单元,每一个所述功能单元都包括第一、第二和第三子功能单元,其中所述M个功能单元中的每一个执行相同的功能,其中M大于或等于1,其中所述第一、第二和第三子功能单元中每一个相应的子功能单元执行相同的功能,并且其中所述第一子功能单元相应的子功能单元与所述第二和/或第三子功能单元相应的子功能单元中的至少一个通信,并且所述第二子功能单元相应的子功能单元与所述第一和/或第三子功能单元相应的子功能单元中的至少一个通信;
第一备用功能单元,其包括X个子功能单元,其中X大于或等于1,并且其中所述第一备用功能单元的所述X个子功能单元与所述M个功能单元的相应子功能单元功能上可交换;以及
多个开关器件,当所述M个功能单元中的所述第一、第二和第三子功能单元不可操作时,其用所述X个子功能单元中的至少一个取代所述M个功能单元中的所述第一、第二和第三子功能单元中的至少一个。
本发明的进一步的可应用领域将通过此处所提供的详细的说明书而显而易见。应该理解,详细的说明书和特定的例子,在揭示出本发明的优选实施例的同时,仅是用于达到说明的目的,而非用于限制本发明的保护范围。
附图说明
本发明将通过详细的说明书和附图而易于被全面地理解,其中:
图1是一个根据现有技术的半导体功能性方框图,该半导体包括多个功能单元,每个功能单元都有子功能单元;
图2是根据现有技术,示例性功能单元的功能性方框图,其中功能单元用于吉比特的物理层器件;
图3A是芯片上(on-chip)控制器的功能性方框图,该控制器命令开关器件且可选地包括测试/错误探测电路;
图3B是芯片外(off-chip)控制器的功能性方框图,其命令开关器件并可选地包括测试/错误探测电路;
图4是根据本发明的第一个示例的自修复半导体的功能性方框图,该自修复半导体包括备用的功能单元,该备用的功能单元取代不可操作(non-operable)的功能单元;
图5是根据本发明的第二个示例的自修复半导体的功能性方框图,该自修复性半导体具有备用功能单元,该备用功能单元取代一个或多个不可操作的子功能单元;
图6是根据本发明的第三个示例的自修复半导体的功能性方框图,该自修复半导体包括备用功能单元,该备用功能单元位于一端;
图7是根据本发明的第四个示例的自修复半导体的功能性方框图,该自修复半导体包括一个部分备用功能单元;
图8是根据本发明的第五个示例的自修复半导体的功能性方框图,该自修复半导体包括位于中间的两个部分备用功能单元;
图9是根据本发明的第六个示例的自修复半导体的功能性方框图,该自修复半导体包括位于一端的两个部分备用的功能单元;
图10是根据本发明的第七个示例的自修复半导体的功能性方框图,该自修复半导体包括部分备用功能单元和多路转换(multiplexed)开关器件;
图11是根据本发明的第八个示例的自修复半导体的功能性方框图,该自修复半导体包括多个功能单元,每个功能单元都有子功能单元,两个部分备用功能单元和多路转换开关器件;
图12是说明用单个备用功能单元中的子功能单元取代不可操作的子功能单元的步骤的流程图;
图13是求和节点开关(summing node switch)的例子;
图14是现有技术的半导体的功能性方框图,该半导体包括具有与其通信的第一和第二子功能单元的功能单元,和与其通信的第一和第三子功能单元;
图15是根据本发明的第一个示例性八端口(eight-port)自修复半导体功能性方框图,该自修复半导体包括备用功能单元,该备用功能单元取代一个或多个不可操作(inoperable)子功能单元;
图16是第二个示例的八端口自修复半导体的功能性方框图,该自修复半导体包括备用功能单元,该备用功能单元取代一个或多个不可操作子功能单元;
图17说明一个根据本发明的半导体,其包括具有第一,第二和第三个子功能单元的功能单元,开关器件,输入和输出衰减器(pads),和在子功能单元之间建立的信号通路;
图18是示例的三端口自修复半导体的功能性方框图,该半导体包括备用功能单元和开关器件,它们在子功能单元,输入衰减器,和输出衰减器之间;
图19是自修复半导体的三个功能单元的功能性方框图,该自修复半导体包括在各个第一和第二子功能单元之间的多路转换器(multiplexer)开关器件;
图20是自修复半导体的三个功能单元的功能性方框图,该自修复半导体包括在各个第一子功能单元和输入衰减器之间的多路转换器和双开关的开关器件;
图21是一个表,其说明用于开关器件的控制信号组合,这些开关器件在各个第一子功能单元和输入衰减器之间,且在各个第三子功能单元和输出衰减器之间;
图22是自修复半导体的三个功能单元的功能性方框图,该自修复半导体包括在各个第三子功能单元和输出衰减器之间的双开关的开关器件;
图23A和23B是一个系统的功能性方框图,该系统用于分别定位不可操作的子功能单元和整流电路;
图24是一个表,该表根据本发明说明用于自修复半导体的半导体效验工艺(verification process)中的保险丝变换(fuse mapping);
图25是一个表,该表说明用于识别在功能单元中的不可操作的子功能单元的整流信号;
图26是一个表,该表说明用于为自修复半导体中的开关器件确定控制信号值的功能;
图27是一个表,该表说明基于SKIP_*和PORT_SLICE信号,在子功能单元和输入和/或输出衰减器之间的信号流,及开关器件控制信号的值;
图28是一个表,其说明基于SKIP_TOP、SKIP_BOT和PORT_SLICE信号,在第一和第二子功能单元之间与第一和第三子功能单元之间向下的信号流,和开关器件控制信号的值;
图29是一个表,其说明基于SKIP_TOP、SKIP_BOT和PORT_SLICE信号,在第三和第一子功能单元之间,与第二和第一子功能单元之间向上的信号流,和开关器件控制信号的值;
图30是用于功能单元的移位寄存器的功能性方框图,该功能单元用于校验子功能单元之间和子功能单元与输入和/或输出衰减器之间的信号通路。
具体实施方式
本发明优选实施例的下面的描述本质上只是示例性的,且绝无限制本发明及其应用和用途的意图。为了清楚起见,附图中相同的标识数字标识相同的要素。
根据本发明的自修复半导体包括一个或多个完全或部分备用功能单元。如果一个功能单元或子功能单元中的缺陷被探测到,那么功能单元或子功能单元被断开,且由完全或部分备用功能单元中的功能单元或子功能单元取代。通过开关器件而实现再配置,该开关器件可以与功能单元或子功能单元集成在一起或独立于功能单元或子功能单元。
有缺陷的功能或子功能单元可在组装后,操作过程中周期性的上电(power up)过程中被探测,和/或手动地探测。虽然本发明将结合具体例子说明,本领域的技术人员应理解,每个半导体可包括任何数目的功能单元,其执行相同高度水平的功能。功能单元可包括任何数目的公共子功能单元。
而且,虽然示出特定的开关器件和布局,要使用的特定的开关器件和布局将决定于具体的实施例,具体的功能和/或子功能单元和其它正规设计标准。相似或不同类型的开关器件可用于相同的半导体以取代不可操作的功能和/或子功能单元。当子功能单元之间的连线携带模拟信号时,执行模拟开关,这优选采用电流开关器件,一般用于模拟输出信号和用于模拟输入信号的求和节点开关(summing nodeswitching)。这样的开关器件和基于电压的开关器件相比具有几个优点,如减少的衰减,较低的阻抗和较低的失真。图13显示求和节点开关的例子。求和节点开关提供输入模拟信号,其可比Vdd大或是负的。和电压模式开关相比,比Vdd大或是负的电压信号可引起开关晶体管变为正向偏置。有关求和器件的进一步的解释可在2000年7月31日申请的一般受让的申请No.09629092中发现,其名称为“Active ResistanceSummer For A Transformer Hybrid”,该申请的内容以参考的方式并入此处。
数字开关器件可用于携带数字信号的连线。这类开关包括,例如,标准逻辑器件,门电路,多路转换器(muxes),晶体管等等。
现参考图3A,每个实施例的半导体86可包括控制器88,该控制器位于芯片上且与开关器件90和子功能单元92通信。测试或错误识别电路94识别不可操作子功能单元92并生成配置数据。如前所述,控制器88命令开关器件90取代不可操作子功能单元92。控制器88可在组装之后,在操作过程中,周期性地在上电时执行内置自测试模式,和/或手动测试。
现参考图3B,每个实施例的半导体86可包括控制器96,其位于芯片外且可移去地连到单片存储器(on-chip memory)98,如非易失性存储器。存储器98存储配置数据,该配置数据为开关器件90限定开关位置。控制器96连到子功能单元92并探测和/或测试故障。控制器96使用测试结果以限定配置数据,该配置数据然后存储在存储器98中。当上电时,配置数据用于配置子功能单元92。如可理解的那样,有多种其它方式执行开关器件。例如,保险丝,如激光保险丝或反保险丝(anti-fuse),可以用于形成和/或断开连接以取代功能单元和/或子功能单元。也可使用外部插针(pins)或双列插入式开关(dip switches)。
现参考图4,除了功能单元10-1、10-2、......10-6,备用功能单元10-S在半导体90上制造。在图3所示的示例性实施例中,备用功能单元10-S位于功能单元10之间。然而,如可理解的那样,备用功能单元10-S可位于半导体10上任何位置。例如,备用功能单元10-S可位于任何功能单元10的左边或右边。
开关器件94和备用功能单元10-S允许半导体90取代不可操作功能单元10-1、10-2、10-3、10-4、10-5和/或10-6。在图4中的例子中,备用功能单元10-S允许一个功能单元中任何数目的子功能单元失效。通过允许取代不可操作功能单元,半导体90的成品率得到显著改进。如果功能单元10-1中一个或子功能单元11,21,31和/或41的任何组合失效(如交叉线阴影所示),开关94被再配置以备用功能单元10-S中的子功能单元取代不可操作子功能单元11,21,31和41。
例如,如果子功能单元11是不可操作的,到子功能单元11、12和13的输入92-1、92-2和92-3是被开关94-1、94-2、94-3和94-4被右移(shifted)一个功能单元。子功能单元42、43和4S的输出92-4、92-5和92-6是被开关94-5、94-6、94-7和94-8被左移一个功能单元。
再配置之后,第一功能单元10-1包括子功能单元12、22、32和42。第二功能单元10-2包括子功能单元13、23、33和43。第三功能单元10-3包括子功能单元1S、2S、3S和4S。第四功能单元10-4包括子功能单元14、24、34和44。第五功能单元10-5包括子功能单元15、25、35和45。第六功能单元10-6包括子功能单元16、26、36和46。这个示例性实施例允许对功能单元的替代。
现参考图5,除了功能单元10-1、10-2......和10-6,备用单元10-S制造于半导体100上。而且,开关器件104位于功能单元的输入和输出。在图5中所述的示例性实施例中,备用功能单元10-S位于功能单元10之间。开关器件104和备用功能单元10-S允许半导体100取代在功能单元10-1、10-2、10-3、10-4、10-5和/或10-6中的不可操作的子功能单元。图5的例子中,备用功能单元10-S允许每一行中的一个子功能单元失效。通过允许对不可操作的子功能单元的取代,半导体100的成品率得到显著改进。示例性实施例允许对功能单元或子功能单元的取代,和/或对不同功能单元中的多个子功能单元的取代。如果子功能单元11、31和26失效(如图中阴影所示),开关104经再配置以分别用备用功能单元10-S中的子功能单元15、35和25取代不可操作的子功能单元11、31和26。
不可操作的子功能单元11以如下方式被取代:到子功能单元11、12和13的输入106-1、106-2和106-3是被开关104-1、104-2、104-3和104-4右移一个功能单元。子功能单元12、13和1S的输出106-4、106-5和106-6是被开关104-5、104-6、104-7和104-8左移一个功能单元。不可操作的子功能单元13以相似的方式取代。
不可操作的子功能单元26以如下方式取代:子功能单元14、15和16的输出106-7、106-8和106-9是被开关104-8、104-9、104-10和104-11左移一个功能单元。子功能单元2S,24和25的输出106-10、106-11和106-12是被开关104-12、104-13、104-14和104-15右移位一个功能单元。
再配置之后,第一功能单元10-1包括子功能单元12、21、32和41。第二功能单元10-2包括子功能单元13、22、33和42。第三功能单元10-3包括子功能单元1S、23、3S和43。第四功能单元10-4包括子功能单元14、2S、34和44。第五功能单元10-5包括子功能单元15、24、35和45。第六功能单元10-6包括子功能单元16、25、36和46。
现参考图6,半导体150包括备用子功能单元10-S位于一端。如果子功能单元21(如图中阴影所示)失效,到子功能单元21、22......和26的输入120-1、120-2......120-6是被开关124-1、124-2......和124-7右移一个功能单元。子功能单元22、23......和2S的输出120-7、120-8......和120-12是被开关124-8、124-9......和124-14左移一个功能单元。
再分配之后,第一功能单元10-1包括子功能单元11、22、31和41。第二功能单元12-2包括子功能单元12、23、32和42。第三功能单元10-3包括子功能单元13、24、33和43。第四功能单元10-4包括子功能单元14、25、34和44。第五功能单元10-5包括子功能单元15、26、35和45。第六功能单元10-6包括子功能单元16、2S、36和46。
再参考图7,半导体160包括部分备用子功能单元10-PS,其位于一端,部分备用子功能单元10-PS包括一个或多个子功能单元(用于某些子功能单元但不是所有的子功能单元)。例如,部分子功能单元10-PS包括子功能单元2S和3S,而不包括1S或4S。所提供的部分子功能单元可能与那些更有可能具有更低的成品率的子功能单元关联。通过不制造其它子功能单元和开关,可以降低半导体160的成本。
如果子功能单元21失效(如阴影所示),到子功能单元21、22......和26的输入120-1、120-2......和120-6被开关124-1、124-2......和124-6右移一个功能单元。子功能单元22、23......和2S的输出120-7、120-8......和120-12被开关124-8、124-9......124-13左移一个子功能单元。
再配置之后,第一功能单元10-1包括子功能单元11、22、31和41。第二功能单元10-2包括子功能单元12、23、32和42。第三功能单元10-3包括子功能单元13、24、33和43。第四功能单元10-4包括子功能单元14、25、34和44。第五功能单元10-5包括子功能单元15、26、35和45。第六功能单元10-6包括子功能单元16、2S、36和46。
现参考图8,可提供额外的完全和/或部分备用功能单元。例如,图8中的半导体170包括两个部分备用子功能单元10-PS1和10-PS2。完全和/或部分备用子功能单元10-PS1和10-PS2可定位于彼此临近的位置(如图示)或非临近的位置。如果完全或部分子功能单元位于彼此临近的位置,开关172在两个临近的开关之间开关输入和/或输出。例如,开关174-1可从子功能单元11开关输入和/或输出到子功能单元22或23中的一个。
如果子功能单元21和22失效(如阴影所示),到子功能单元21、22、23和24的输入172-1、172-2、172-3和172-4被开关174-1、174-2......和174-6右移两个功能单元。到子功能单元23、24、2S1和2S2的输出172-5、172-6......和172-8被开关174-7、174-8......和174-12左移两个功能单元。
如果子功能单元37失效,到子功能单元35、36和37的输入172-9、172-10和172-11被开关174-12、174-13和174-14和174-15左移一个功能单元。到子功能单元3S2、35和36的输出172-12、172-13和172-14被开关174-16、174-17、174-18和174-19右移一个功能单元。
再配置之后,第一功能单元10-1包括子功能单元11、23、31和41。第二功能单元10-2包括子功能单元12、24、32和42。第三功能单元10-3包括子功能单元13、2S1、33和43。第四功能单元10-4包括子功能单元14、2S2、34和44。第五功能单元10-5包括子功能单元15、25、3S2和45。第六功能单元10-6包括子功能单元16、26、35和46。第七功能单元10-7包括子功能单元17、27、36和47。
半导体也可以包括两个或更多完全和/或部分功能单元,其位于一端或任何其它位置。在图9中,两个部分备用功能单元10-PS1和10-PS2位于半导体180的一端。如果子功能单元21和24失效(如阴影所示),开关器件182用备用功能单元10-PS1和10-PS2中的子功能单元2S1和2S2取代它们。
再配置之后,第一功能单元10-1包括子功能单元11、22、31和41。第二功能单元10-2包括子功能单元12、23、32和42。第三功能单元10-3包括子功能单元13、25、33和43。第四功能单元10-4包括子功能单元14、26、34和44。第五功能单元10-5包括子功能单元15、27、35和45。第六功能单元10-6包括子功能单元16、2S1、36和46。第七功能单元10-7包括子功能单元17、2S2、37和47。
现参考图10,为了减少开关器件的复杂性,半导体190包括多路转换开关器件,其包括多路转换器(M)192,该多路转换器接收p个输入信号且输出1到q个输出信号,其中q小于p。例如,p个输入信号可以被转换成一个输出信号。
可替换地,这p个输入信号可以被转换成两个或更多个输出信号。例如,八个输入信号可被转换成三个输出信号。在该例中,一个输入信号不被转换,例如,在吉比特物理层器件中的高速信号诸如数据信号。两个中速信号可以被转换成一个输出信号。余下的五个输入信号,它们优选为“慢”信号,如吉比特物理层中的控制信号,可以被转换成一个输出信号。
多路分配器(D,demultiplexer)194接收1到q个输入信号,且发生p个输出信号。被多路转换或分路的输入和输出的数目决定于具体的子功能单元,这些子功能单元和多路转换器192和多路分配器194通信。通过减少需要被开关的连线的数目,开关器件可以被简化。示于图10和11的示例性的实施例显示多个输入,这些输入被转换成一个信号输出。基于前述的讨论,然而,本领域的技术人员应明白多路转换器的输出可以包括一个或多个输出,它们被多路转换或没被转换。
例如,如果子功能单元21失效,开关器件196-1和196-2连接多路转换器192-1和多路分配器192-3。这为从子功能单元11送往子功能单元22(其取代不可操作的子功能单元21)的信号建立正向通路。多路分配器192-3与子功能单元22通信。相似地,如果需要也可建立逆向通路。开关器件196-1和196-2连接多路转换器192-4和多路分配器194-1,其与子功能单元11通信。如可理解的那样,虽然示出了正向和逆向信号通路,正向和/或逆向通路可按需要在子功能单元之间使用。如果在子功能单元之间没有使用正向和逆向通路,某些多路转换器和多路分配器可省略。
在失效和再配置之后,第一功能单元10-1包括子功能单元11、22、31和41。第二功能单元10-2包括子功能单元12、23、32和42。第三功能单元10-3包括子功能单元13、2S、33和43。第四功能单元10-4包括子功能单元14、24、3S和44。第五功能单元10-5包括子功能单元15、25、34和45。第六功能单元10-6包括子功能单元16、26、35和46。
具有多路转换开关器件的半导体可包括多个完全或部分备用子功能单元。现参考图11,半导体200包括两个部分备用子功能单元10-PS1和10-PS2。多个完全或部分备用子功能单元不必彼此邻近安置。开关器件204至少连接到两个相邻的开关。例如,开关器件204-1与开关器件204-2和204-3通信。相似地,开关器件204-2与开关器件204-3和204-4通信。半导体200能够取代同一行中的两个失效。
例如,如果子功能单元31和33失效(如阴影所示),开关器件204被再配置。第一功能单元10-1包括子功能单元11、21、32和41。第二功能单元10-2包括子功能单元12、22、34和42。第三功能单元10-3包括子功能单元13、23、35和43。第四功能单元10-4包括子功能单元14、24、3S1和44。第五功能单元10-5包括子功能单元15、25、3S2和45。
假定失效是一致的且独立地分布于半导体上(这也许是真实的或不是真实的),如果单个功能单元的成品率(yield)是Ps,那么第一子功能单元的成品率是Psub1=Ps((子功能单元的面积)/(功能单元的面积))。功能单元的成品率Ps等于每个子功能单元成品率的积。
如果p是功能单元的成品率,m是工作的功能单元的最小数目,且n等于m加上备用功能单元的数目,则成品率定义如下:
yield = f ( p , m , n ) = Σ x = m n p x ( 1 - p ) n - x n ! x ! ( n - x ) !
例如,具有8个功能单元(和备用功能单元)的半导体的成品率为43%,其中每个功能单元具有相同的成品率90%。假定功能单元具有4个子功能单元A、B、C和D。如果A、B、C和/或D经历一次失效,则所有子功能单元作为一个组被换出(swapped out)。借助一个备用功能单元,成品率提高至77.5%。
如果功能性模块可以两组(A和B)和/或(C和D)被换出,则成品率等于:
yield=f(pA×pB,m,n)×f(pC×pD,m,n)
在这个例子中,当失效密度A+B=C+D的密度,则成品率提高至85.6%。
如果功能性模块可以三组被换出(A和B),C和/或D,则成品率等于:
yield=f(pA×pB,m,n)×f(pC,m,n)×f(pD,m,n)
在这个例子中,当A、B、C和D的失效密度相等时,成品率提高至88.6%。
如果功能性模块可以四组被换出A、B、C和/或D,则成品率等于:
yield=f(pA,m,n)×f(pB,m,n)×f(pC,m,n)×f(pD,m,n)
在这个例子中,当A、B、C和D的失效密度相等时,成品率提高至91.7%。
如可理解的那样,提供一个备用功能单元显著地提高成品率。将功能单元分成两个或更多子功能单元进一步提高成品率,这些子功能单元可单个换出。在某些点,在提高成品率和增加设计复杂性之间求得平衡。
现参考图12,其显示了一种用于取代不可操作的子功能单元的步骤,该不可操作的子功能单元使用单个完全或部分功能单元。控制开始于步骤240。在步骤242,控制识别出不可操作的子功能单元的行和列。在步骤244,控制设定N等于功能单元中行的数目,且设定R等于1。在步骤246,控制确定R是否等于N+1。如果是真,则控制于步骤248结束。如果是假,控制继续步骤250,其中控制确定是否行R大于或等于一个不可操作(N.O.)子功能单元(SFU)。如果是假,在步骤252控制增大R,且控制返回到步骤246。如果是真,控制继续步骤254,其中控制确定是否行R包括大于或等于两个不可操作(N.O.)子功能单元(SFU)。因为只提供一个备用完全或部分子功能单元,如果两个或更多不可操作子功能单元在相同的行,在步骤256发出一个错误信号。
在步骤258,控制设定m等于完全或部分备用功能单元的列数,且z等于不可操作的子功能单元的列数。在步骤262,控制设定i=z。在步骤270,控制确定是否z>m。如果失效,控制继续步骤274,且使用开关器件移位第i个子功能单元到(i+1)列。在步骤276,控制确定是否(i+1)=m。如果不是,在步骤278控制增大i,且继续步骤274。否则,在步骤280控制增大R,且控制继续步骤254。
如果在步骤270,z大于m,控制继续步骤284,且用开关器件移位第i个子功能单元到(i-1)列。在步骤286,控制确定(i-1)是否等于m。如果不是,在步骤288控制减小i,且继续步骤284。否则,控制继续步骤280。
如本领域的技术人员可理解的那样,用于取代不可操作的功能单元和/或子功能单元的相似的算法可用于半导体执行,该半导体包括两个或多个完全或部分备用功能单元和/或子功能单元。而且,虽然示出了特定的开关布局,将被使用的特定开关器件将决定于具体的实施例,具体的功能单元和/或子功能单元的细节和其它常规设计标准。多种不同类型的开关器件也可以用于相同的半导体。
现参考图14,半导体300包括M个功能单元302-1、302-2......和302M(总称为302)。M个功能单元302中的每一个分别包括第一、第二和第三子功能单元1X、2X和3X,其中X是在1和M之间的数目。第一子功能单元11、12、13......和1M分别与第二子功能单元21、22、23......和2M通信。第一子功能单元1X也分别与第三子功能单元31、32、33......和3M通信。例如,第一子功能单元1X可包括外部模拟和/或数字输入/输出(I/Os),且第三子功能单元3X可包括外部模拟和/或数字输入/输出(I/Os)。在该例中,第二子功能单元2X不与第三子功能单元3X通信。然而,本领域的技术人员将理解第二子功能单元2X可与第三子功能单元3X通信。而且,子功能单元也可按需要增加并连接。
第一子功能单元1X与半导体300的衰减器304通信,且第三子功能单元3X与半导体300的衰减器306通信。虽然说明于图14中的示例性的实施例分别包括第一、第二和第三子功能单元1X、2X和3X,在M个功能单元302中的每一个中,本领域的技术人员可以理解半导体300的功能单元302可包括任何数目的子功能单元,其以不同的组合通信。
当一个子功能单元不可操作时,问题产生了。例如,如果在给定的功能单元302中,第三子功能单元3X是不可操作的,在第一子功能单元1X和第二子功能单元2X之间的信号通路可保持完整。然而,在第一子功能单元1X和第三子功能单元3X之间的信号通路可保持不可用。因此整个功能单元302是不可操作的。例如,多端口开关的一个端口是有缺陷的。当一个或多个子功能单元变得不可操作时,有必要关断子功能和/或整个功能单元302,并且用备用子功能和/或功能单元302取代它们,以提高半导体300的成品率。
现参考图15,8端口半导体314包括九个功能单元316和318。九个功能单元316和318包括8个功能单元316,其分别与半导体314和备用的功能单元318的输入和衰减器320和322通信。虽然在这个示例性实施例中,示出的备用功能单元318在半导体314的最右边,备用功能单元318可位于半导体314的最左边,或在任意两个功能单元316之间。
物理端口段(slice)316指特定功能单元316中子功能单元1X、2X和3X的分组,它们物理上定位为一个端口。通常(但非必须),在物理段中的子功能单元是垂直地堆叠的。例如,图15中第一物理端口段316-1包括子功能单元11、21和31。
半导体314包括具有备用子功能单元1S、2S和3S的备用功能单元318。当一个或多个子功能单元1X、2X和/或3X不可操作(图15中以交叉线示出)时,半导体314中的开关器件(为了简单起见,没有示于图15中)可从物理端口段316的衰减器320路由信号通过不同物理端口段316的子功能单元。在示于图15中的半导体314中,半导体314的每个行可包括一个不可操作的子功能单元,同时保持8个起作用的逻辑端口段。
逻辑端口段指子功能单元的分组,该子功能单元用于从物理端口段316的输入衰减器320路由信号至同一物理端口段316的各个输出衰减器322。例如,图15中的子功能单元13、26和38是不可操作的,因此图15中的第二逻辑端口段包括子功能单元12、22和32。然而,因为子功能单元13是不可操作的,开关器件从第三物理端口段316-3的输入衰减器320-3路由信号至第四物理端口段316-4的第一子功能单元14。因此,第三逻辑端口段包括子功能单元14、23和33。
来自物理端口断316-1和316-2的衰减器320-1和320-2的信号分别路由至同一物理端口段316-1和316-2的第一子功能单元11和12。开始于物理端口段316-3(其包括不可操作的子功能单元13),来自衰减器320-3到320-8的信号被路由至一个功能单元的右边与物理端口段316-4到316-8和318邻近。虽然子功能单元13是不可操作的,子功能单元23保持可操作。因此,开关器件将一个输出信号从子功能单元14路由至子功能单元23。在示例性实施例中,在第一子功能单元1X和各第三子功能单元3X之间的信号通过第二子功能单元2X路由,该第二子功能单元2X位于可操作的第一子功能单元1X的下面。例如,从子功能单元14到子功能单元33的信号通过子功能单元24路由。
通过子功能单元26的路由可以在子功能单元26内与无源电路连接,该子功能单元26连接子功能单元16到子功能单元35。即使子功能单元26是不可操作的,从子功能单元16到子功能单元35的信号通过子功能单元26路由。这是在制造期间通过自动从第一子功能单元1X通过信号至同一物理端口段316的第二子功能单元2X至第三子功能单元3X而实现的。从衰减器320-3到320-8的信号被右移一个功能单元,衰减器320-3到320-8和第三物理端口段316-3一致或在第三物理端口段316-3的右侧。分别在第四,第五,和第六物理端口段316-4到316-6的第一和第二子功能单元14和23、15和24,及16和25之间的信号被左移一个功能单元,以避开不可操作的子功能单元26。分别在第四到第八物理端口段316-4到316-8的第一和第三子功能单元14和33、15和34、16和35、17和36,及18和37之间的信号被左移一个功能单元。从备用功能单元3S到第八输出衰减器322-8的信号被左移一个功能单元。
图15中最终的逻辑端口段包括子功能单元11、21和31;12、22和32;14、23和33;15、24和34;16、25和35;17、27和36;18、28和37;以及1S、2S和3S。
现参考图16,子功能单元15、28和32是不可操作的。在衰减器和第一子功能单元320-5和16,320-6和17,320-7和18,以及第五子功能单元316-8和1S之间并通过第八物理端口段316-5到316-8的信号被右移一个功能单元。在第一和第二子功能单元16和25,17和26,以及18和27之间,从第六到第八物理端口段316-6到316-8的信号被左移一个功能单元。在第一和第三子功能单元12和33,13和34,以及14和35之间,从第二到第四物理端口段316-2到316-4的信号被右移一个功能单元。从第三子功能单元分别到衰减器33到3S及322-2到322-8,且通过第八物理端口段316-3到316-8及备用功能单元318的信号被左移一个功能单元。
图16中最终的逻辑端口段包括子功能单元11、21和31;12、22和33;13、23和34;14、24和35;16、25和36;17、26和37;18、27和38;以及1S、2S和3S。
现参考图17,一个示例性的8端口半导体330和9个工作端口332-1到332-9一起制造。可以不用第九端口332-9的衰减器334-9和336-9。而且分别在第一或第九物理端口段332-1和332-9的一个或多个开关器件X-1和X-9可不用,因为没有邻近的端口可供切换。端口332的每一个包括功能单元332,该功能单元332分别具有第一、第二和第三子功能单元1X、2X和3X。在衰减器334和半导体330的第一子功能单元1X之间的第一开关器件338从衰减器334路由信号至邻近物理端口段332的第一子功能单元1X,或从邻近物理端口段332的第一子功能单元1X路由信号至衰减器334。
位于第一和第二子功能单元1X和2X之间的第二开关器件340从第二子功能单元2X路由信号至第一子功能单元1X,或从第一子功能单元1X路由信号至第二子功能单元。位于第二和第三子功能单元2X和3X之间的第三开关器件342,从第一子功能单元1X路由信号至第三子功能单元3X,或从第三子功能单元3X路由信号至第一子功能单元1X。如上所述,从第一子功能单元1X到第三子功能单元3X的信号344通过物理端口段的第二子功能单元2X路由,该物理端口段具有可操作的第一子功能第一1X。
在第三子功能单元3X和衰减器336之间的第四开关346从第三子功能单元3X路由信号至衰减器336,或从衰减器336路由信号至第三子功能单元3X。在示例性实施例中,在每个物理端口段332,和在每个子功能单元1X与2X,及2X与3X,及输入和/或输出端口334和1X,及3X和336之间,有两个开关器件。这提供了双向信号传输。在示例性实施例中,单个开关器件338、340、342和346中每一个都是多路转换器开关,其从两个或更多不同信号输入中选择输出。例如,具有在第二和第三子功能单元23和33之间向下信号流的开关器件342-3,在物理端口段332-3选择性地从子功能单元12、13和14中的一个路由输出信号至子功能单元33。
现参考图18,进一步详细说明示例性的3端口半导体354。半导体354包括三个功能单元356-1到356-3和备用功能单元358。具有向下信号通路的开关器件360-2和360-3从衰减器362路由信号至相同的物理端口段356的第一子功能单元1X,该向下信号通路位于第一子功能单元1X和衰减器362之间。例如,在第二物理端口段356-2内具有向下的信号通路的开关器件360-2,可从第一物理端口段356-1的一个输入衰减器362-1,或第二物理端口段356-2的输入衰减器362-2输出信号至第二物理端口段356-2的第一子功能单元12。信号被类似地在相反的方向上路由。
具有向下的信号通路的开关器件364-1到364-3和364-S从一个第一子功能单元1X路由信号至同一物理端口段356的第二子功能单元2X,该向下的信号通路位于第一子功能单元1X和第二子功能单元2X之间。例如,在第二物理端口段356-2内具有向下的信号通路的开关器件364-2,可从子功能单元11、12、和13中的一个输出信号至子功能单元22。信号被类似地在相反的方向上路由。
具有向下的信号通路的开关器件366-1到366-3和366-S从一个第一子功能单元1X路由信号至同一物理端口段356的第三子功能单元3X,该向下的信号通路位于第二子功能单元2X和第三子功能单元3X之间。例如,在第二物理端口段356-2内具有向下的信号通路的开关器件366-2,可从子功能单元11、12和13中的一个输出信号至子功能单元32。信号被类似地在相反的方向上路由。
具有向下的信号通路的开关器件368-1到368-3从一个第三子功能单元3X路由信号至同一物理端口段356的输出衰减器370,该向下的信号通路位于第三子功能单元3X和衰减器370之间。例如,在第二物理端口段356-2内具有向下的信号通路的开关器件368-2,可从子功能单元32和33中的任何一个输出信号至同一物理端口段的输出衰减器370-2。信号被类似地在相反的方向上路由。
现参考图19,进一步详细说明示例性的开关器件378和380,它们分别位于第一和第二子功能单元1X和2X之间,且分别在第二和第三子功能单元2X和3X之间。开关器件378和380包括多路转换器开关,其选择性地输出四个输入信号中的一个。图19说明的多路转换器378和380是四合一(4-to-1)多路转换器,其被第一和第二控制信号NE_SW和NW_SE,及SW_NE和SE_NW控制,下面将对它们作进一步的详细说明。虽然示出了四合一多路转换器,三合一,二合一和/或M合一(其中M是整数)多路转换器可根据所需的输入数目而被采用。
在每个具有向下的信号流的多路转换器开关378中,“1”输入从子功能单元1X接收输出信号,该子功能单元1X在左边临近的物理端口段382。“0”输入从当前物理端口段382的子功能单元1X接收输出信号。“2”输入从子功能单元1X接收输出信号,该子功能单元1X在右边临近的物理端口段382。因为每个多路转换器开关378和380在三个信号间选择,该三个信号来自子功能单元1X或2X,“3”输入连接到地且不用。这些信号被类似地在相反的方向路由。而且,虽然示出的多路转换器开关378和380分别位于第一和第二子功能单元1X和2X之间,在第二和第三子功能单元2X及3X之间的多路转换器开关分别被类似地连接。
现参考图20,进一步详细说明开关器件390和392,它们位于半导体396的第一子功能单元1X和衰减器394之间。所说明的具有向下的信号流的开关器件390是多路转换器开关,且所说明的具有向上的信号流的开关器件392是双开关。每个类型的开关器件390或392可单独使用,或取代392或390中的另一个使用。多路转换器开关390是二合一多路转换器,其基于控制信号MUX_CR输出两个输入信号中的一个。“0”输入接收来自同一物理端口段397的输入衰减器394的输出信号。“1”输入接收来自左边邻近物理端口段397的输入衰减器394的输出信号。
双开关392包括第一和第二开关398和400,它们基于第一和第二控制信号MUX_ST和MUX_CR,合作输出来自第一子功能单元1X的信号至一个衰减器394。例如,第二物理端口段397-2的双开关392-2,通过开通第一开关398-2,将信号从子功能单元12指向同一物理端口段397-2中的输入衰减器394-2,或通过开通第二开关400-2,将信号从子功能单元12指向左边邻近的物理端口段397-1的输出衰减器294-1。第一和第二开关398和400中只有一个在任何时间都开通,且两个开关398和400通常不在同一时间断开。
现参考图21,表包括用于图20中的开关器件390和392的控制信号组合。当各控制信号设为高电平时,开关器件398和400开通,当各控制信号设为低电平时,开关器件398和400断开。对于图20中的具有向上的信号流的双开关392,当MUX_ST设为高电平时,第一开关398开通。根据该表,当MUX_ST设为高电平时,来自第一子功能单元1X的信号被路由到同一物理端口段397的各衰减器394。当MUX_CR设为高电平时,第二开关400开通。根据该表,当MUX_CR设为高电平时,来自第一子功能单元1X的信号被路由至左边邻近物理端口段397的衰减器394。当MUX_ST和MUX_CR为零时,数据不路由至衰减器394。当MUX_ST和MUX_CR都设为高电平时,产生一个不用的组合。
现参考图22,详细说明了位于第三子功能单元3X和半导体396的衰减器410之间的开关器件408。如同图20中具有向上的信号流的开关器件,图22中具有向下的信号流的开关器件408是双开关。第一和第二开关412和414分别基于第一和第二控制信号MUX_ST和MUX_CR合作路由信号至衰减器410,该信号是第三子功能单元3X输出的。图21中的控制信号组合也用于图22中的双开关408的控制信号MUX_ST和MUX_CR。在图20中,SW是三态缓冲器,其用于路由数字信号,其中信号方向是单向的。在图22中,SW是CMOS开关,其用于通过双向模拟信号。
当MUX_ST设定为高电平时,第一开关412开通,且来自第三子功能单元3X的信号被路由到同一物理端口段397的各个衰减器410。当MUX_CR设定为高电平时,第二开关414开通,且来自第三子功能单元3X的信号路由到左边临近的物理端口段397的衰减器410。虽然仅具有向下的信号流的开关器件408在图22中进行了说明,也可存在具有向上的信号流的开关器件的相似的布局。而且,双开关408可用多路转换器开关取代。
现参考图23A,系统包括自动的测试装置(ATE)420、激光器422和具有整流电路424的自修复半导体423,保险电路(fuse circuit)426和子功能单元以及开关器件(总称为428)。在测试模式时,ATE 420测试子功能单元,并识别不可操作子功能单元(如果有)。ATE 420输出右故障的子功能单元的地址至激光器422,其产生或断开保险电路426中的相应的保险丝。在标准模式时,整流电路424用保险电路426来配置开关器件,下面将进行描述。
现参考图23B,说明了整流电路424。在测试过程之后,激光器422可使半导体423上保险电路426中的零个,一个或多个保险丝停用(deactivate),这设定TRIM_*信号的值。“*”是子功能的占位符。换句话说,如果每个功能单元有三个子功能,将有TRIM_P1、TRIM_P2和TRIM_P3三个信号。解码模块436的输入接收TRIM_*信号。TRIM_*信号是来自保险电路426的n位宽的信号。解码模块436将TRIM_*信号转换为二进制的值,其在0和8之间。每个二进制值相应于半导体86上的一个物理端口段(假定是一个8端口半导体)。第一多路转换器开关438的第一和第二输入接收二进制值。
输入衰减器优选具有下拉电阻器以确保DIS_FUSE信号被缺省设定为低电平。在常规操作中,DIS_FUSE信号被设定为低电平以便整流的熔断值决定半导体上的有源组。然而,在测试过程中,DIS_FUSE信号被设定为高电平,以便整流电路424可利用一个或多个移位寄存器,从而以不同的方式将数据发送到半导体86上,以探测不可操作的子功能和/或功能单元92。
第一多路转换器开关438的第二控制信号被缺省设定为高电平。因此当DIS_FUSE信号被设定为低电平时,第一多路转换器开关438从解码模块436输出二进制值。TRIM_*信号的二进制解码也简化TRIM_*信号值的映射。映射模块440以一种方式映射TRIM_*信号的值,该方式是统计地最小化保险丝的数目,且激光器被要求停用以便半导体86按要求操作。第一多路转换器开关438的输出也传输到寄存器,该寄存器可被管理接口读取。
自动测试装置(ATE)识别出半导体86中的子功能和/或功能单元92,该半导体86没有缺陷。为了满意地测试半导体86的模拟部分,半导体86上的子功能单元92布局形成不同的逻辑端口段。因为具有激光器的停用的保险丝是永久的,有必要形成多种在保险电路428中没有停用保险丝的逻辑端口段,以测试半导体86的集成度。
移位寄存器444被用于最小化遇到的移位器逻辑中制造缺陷的几率。TCK信号为移位寄存器444提供时钟信号。移位寄存器444在TCK信号的上升边计时。数据从TDI信号移位到移位寄存器444中。移位寄存器444包括这样的数据,其位数为1加上p和n中的较大者。因为TDI信号被输入到第三多路转换器开关446,TMS信号通常被设定为低电平,该TMS信号用作第三多路转换器开关446的控制信号。移位寄存器444只当TRST信号设定为低时被使能。
移位寄存器444具有两个操作模式。在直接模式中,移位寄存器444输出n位至第一多路转换器开关438的输入。在ATE编程时,使用该直接模式。当来自移位寄存器444的n位信号被第一多路转换器开关438输出时,n位信号被映射模块440映射。半导体86的所有功能单元92的移位寄存器444同时加载来自TDI信号的数据。
在旁路模式中,第一多路转换器开关438被绕过,且p位被输入到第二多路转换器开关442,该p位是移位寄存器444的输出。因此,映射模块440也被绕过。AND门448的输出由DIS_FUSE信号和一个高电平信号确定。与(AND)门448的输出是用于第二多路转换器开关442的控制信号。在旁路模式中,TMS信号被设定为高电平。因此,数据从S_IN信号中输入到移位寄存器444中。旁路模式在映射模块440有缺陷时使用。临近物理端口段的移位寄存器444被连接到菊花链(daisy chain)中,以便第N个移位寄存器444的输出被第(N+1)th个移位寄存器444的输入接收。
在测试过程中,利用管理接口再配置逻辑端口段是有用的。在这种情形中,管理接口利用可写寄存器450。可写寄存器450接收TRST信号作为复位信号。第一多路转换器开关438的输入接收来自可写寄存器450的n位宽的输出。在这种情形中,DIS_FUSE信号被设定为高电平,以便第一多路转换器开关438的输入被选择,该第一多路转换器开关438接收来自可写寄存器450的输出。在DIS_FUSE信号被设定为高电平时,可写寄存器450控制是否配置数据由可写寄存器450或保险电路428中的保险丝发生。
现参考图24,其是总结了映射方案的表,该映射方案由解码模块436执行。解码模块436映射TRIM_*信号的值至相应的SKIP_*值,该SKIP_*值指定物理端口段。保险丝变换以一种方式执行,该方式可最小化用于期望的操作的被停用的保险丝的数目。如果一个保险丝没被停用,则TRIM[3:0]值被假定为零,如果一个保险丝被停用,则TRIM[3:0]值被假定为一。未用的TRIM[3:0]组合也被映射到二进制值,以便存在误操作时避免不定性。图24中未用的组合的映射最小化所需的映射逻辑。
当ATE被使用时,SKIP[3:0]值由来自移位寄存器444中的数据的移位产生。然而,当使用激光器去停用保险丝时,优选使用解码的TRIM[3:0]值。当没有探测到不可操作子功能单元92时,禁能备用功能单元是最有效的。因此,当值TRIM[3:0]等于0000时,端口8被选为禁能端口。然而,在这种情形下,实际没有保险丝被停用。
现参考图25,为半导体86上的第一、第二和第三子功能单元总结了整流信号的表。第一子功能单元与模块P1通信,第二子功能单元与模块P2通信,且第三子功能单元与模块P3通信。根据图24中的表,给定的TRIM_PX[3:0]值有相应的SKIP_PX[3:0]。
现参考图26,半导体86上所有端口具有硬连线的输入信号PORT_SLICE[3:0]。PORT_SLICE[3:0]的值在0和8之间,且识别具体的物理端口段数目。因为SKIP_*信号的值识别不可操作子功能单元92的物理端口段数目,比较PORT_SLICE[3:0]和SKIP_*以确定逻辑端口段布局。
图26中的等式确定半导体86上的控制信号的值,半导体86上的控制信号包括用于开关器件的控制信号。NE_SW、NW_SE、SW_NE和SE_NW控制信号确定多路转换器开关378和380如何操作,多路转换器开关378和380分别在图19中的第一和第二子功能单元1X与2X,和第一与第三子功能单元1X与3X之间。MUX_X控制信号确定多路转换器开关390和双开关392如何操作,多路转换器开关390和双开关392分别在图20和22中的第一子功能单元和衰减器1X及394,第三子功能单元和衰减器3X及410之间。
现参考图27,控制信号MUX_ST和MUX_CR的值是通过比较SKIP_*和PORT_SLICE值确定的。例如,当SKIP_*小于PORT_SLICE时,分别在第一子功能单元和衰减器1X及394之间的开关器件390和392路由来自第一子功能单元1X的信号至左边临近的物理端口段397。类似地,分别在第三子功能单元和衰减器3X及410之间的开关器件408路由来自第三子功能单元3X的信号至左边临近的物理端口段397。对在相反方向传送的信号来说移位方向被倒逆。而且,当SKIP_*大于PORT_SLICE时,信号不转向。
现参考图28,控制信号NE_SW和NW_SE的值由比较SKIP_TOP及SKIP_BOT与PORT_SLICE的值而确定。图28中的表为多路转换器开关378确定控制信号,该多路转换器开关378分别位于第一和第二子功能单元1X与2X,及第二和第三子功能单元2X与3X之间,且具有向下的信号流。多路转换器开关378在第一和第二子功能单元1X与2X之间路由信号,如图19所示,也在第一和第三子功能单元1X与3X之间路由信号。例如,当NE_SW等于零时,且当NW_SE等于1时,来自左边临近的物理端口段382中的子功能单元1X的信号被路由至在当前物理端口段382中的子功能单元2X。
现参考图29,控制信号SE_NW和SW_NE的值是通过比较SKIP_TOP和SKIP_BOT与PORT_SLICE的值确定的。图29中的表为多路转换器开关380确定控制信号,该多路转换器开关380具有向上的信号流,其分别位于第一和第二子功能单元1X和2X之间,且分别位于第二和第三子功能单元2X和3X之间。多路转换器开关380在第二和第一子功能单元2X和1X之间路由信号,如图19中的那样,且也在第三和第一子功能单元3X和1X之间路由信号。例如,当SE_NW等于1,且当SW_NE等于0时,来自在右边临近的物理端口段382中的子功能单元2X的信号被路由至在当前物理端口段382中的子功能单元1X。
现参考图30,图30示出一个示例性移位寄存器实施例。每个物理端口段包括移位寄存器458和多路转换器开关460。所有多路转换器开关460的第一输入接收TDI信号。所有多路转换器开关460的第二输入接收来自前述移位寄存器458的输出。在直接模式中,所有寄存器458被同时加载TDI信号。要求有十三位配置移位寄存器458,其包括十二个整流位和一个控制位。然而,在一个示例性实施例中,移位寄存器458是十五位寄存器,因此,每个移位寄存器458的上两位(upper two bits)在直接模式中不用。
本领域的技术人员可以从前面的说明书中理解本发明广泛的教导可以多种形式执行。因此,虽然本发明是结合具体例子说明的,本发明的实际保护范围不应因此被限制,因为其它改变在研究了本发明的附图,说明书和权利要求的基础上,对本领域技术人员而言是显而易见的。

Claims (18)

1、一种自修复半导体,其包括:
第一功能单元,该第一功能单元包括第一、第二和第三子功能单元,这些子功能单元合作执行第一功能,其中所述第一子功能单元与所述第二和/或第三子功能单元中的至少一个通信,并且所述第二子功能单元与所述第一和/或第三子功能单元中的至少一个通信,并且其中所述第一、第二和第三子功能单元的至少一个子功能单元执行与其他的所述第一、第二和第三子功能单元不同的功能;
第一备用功能单元,其包括第一、第二和第三子功能单元,其中所述第一功能单元的所述第一、第二和第三子功能单元与所述第一备用功能单元的所述第一、第二和第三子功能单元分别是功能上可交换的;以及
开关器件,其与所述第一功能单元的所述第一、第二和第三子功能单元及所述第一备用功能单元通信,并且当所述第一功能单元的所述第一、第二和第三子功能单元中的至少一个不可操作时,所述开关器件用所述第一备用功能单元的所述第一、第二和第三子功能单元中的至少一个,取代所述第一功能单元的所述第一、第二和第三子功能单元中的相应至少一个。
2、根据权利要求1所述的自修复半导体,其进一步包括控制器,该控制器识别所述自修复半导体上的至少一个不可操作子功能单元,并且其为配置所述开关器件产生配置数据以取代所述至少一个不可操作子功能单元。
3、根据权利要求1所述的自修复半导体,其中所述第一功能单元和所述第一备用功能单元被布置在所述自修复半导体的一个行和列中,并且所述第一功能单元的所述第一、第二和第三子功能单元和所述第一备用功能单元布置在其它的行和列中。
4、根据权利要求1所述的自修复半导体,其进一步包括第二功能单元,该第二功能单元包括第一、第二和第三子功能单元,其中所述第一和第二功能单元的所述第一、第二和第三子功能单元分别是功能上可交换的,并且其中所述第一备用功能单元位于所述第一和第二功能单元之间,并且临近所述第一或所述第二功能单元中的一个。
5、根据权利要求4所述的自修复半导体,其中所述第一、第二功能单元和所述第一备用功能单元布置在所述自修复半导体的一个行和列中,并且所述第一、第二和所述第一备用功能单元的所述第一、第二和第三子功能单元布置在其它的行和列中。
6、根据权利要求1所述的自修复半导体,其中所述开关器件中的至少一个包括多路转换器,其接收y个输入,并且选择性地输出所述y个输入中的一个,其中y≥1。
7、根据权利要求6所述的自修复半导体,其中所述多路转换器接收来自所述第一功能单元的第一、第二和第三子功能单元的输出信号,并且这些子功能单元功能上可交换。
8、根据权利要求1所述的自修复半导体,其中所述开关器件中的至少一个包括第一和第二开关,它们接收输入,并且分别基于第一和第二控制信号选择性输出所述输入。
9、根据权利要求8所述的自修复半导体,其中所述输入是来自所述自修复半导体的子功能单元和衰减器中的一个的输出信号。
10、根据权利要求1所述的自修复半导体,其中所述开关器件包括模拟开关器件和数字开关器件中的至少一个。
11、根据权利要求10所述的自修复半导体,其中所述模拟开关器件是基于电流的。
12、根据权利要求1所述的自修复半导体,其中在所述第一功能单元与所述第一备用功能单元中至少一个的所述第一和第三子功能单元之间通信的信号,是通过所述第一功能单元和/或所述第一备用功能单元中至少一个的所述第二子功能单元路由的。
13、根据权利要求1所述的自修复半导体,其进一步包括一个或多个额外的备用功能单元。
14、一种自修复半导体系统,其包括:
自修复半导体,该自修复半导体包括:
M个功能单元,其执行一个功能,其中M≥1,其中所述M个功能单元的至少一个功能单元执行不同于所述M个功能单元的其他功能单元执行的功能;
N个备用功能单元,其执行所述功能,并且可与所述M个功能单元交换,其中N≥1;以及
开关器件,其与所述M个功能单元和所述N个备用功能单元通信,并且当所述M个功能单元中的所述一个不可操作时,其选择性地用所述N个备用功能单元中的一个取代所述M个功能单元中执行相同功能的一个;
自动测试装置;
保险电路,其与所述自修复半导体相关联,该保险电路包括多个保险丝,其选择性地存储至少一个不可操作功能单元的位置;以及
整流电路,其与所述自修复半导体相关联,所述整流电路与所述自动测试装置和所述保险电路连接。
15、根据权利要求14所述的自修复半导体系统,其中所述整流电路具有常规和测试模式。
16、根据权利要求15所述的自修复半导体系统,其中,所述整流电路允许所述自动测试装置在所述测试模式期间,越过所述保险电路,以选择和测试所述功能单元。
17、根据权利要求16所述的自修复半导体系统,其中,在所述常规模式期间,所述开关器件是基于所述至少一个不可操作的功能单元的所述位置,选择性地配置的。
18、一种自修复半导体,其包括:
M个功能单元,每一个所述功能单元都包括第一、第二和第三子功能单元,其中所述M个功能单元中的每一个执行相同的功能,其中M大于或等于1,其中所述第一、第二和第三子功能单元中每一个相应的子功能单元执行相同的功能,并且其中所述第一子功能单元相应的子功能单元与所述第二和/或第三子功能单元相应的子功能单元中的至少一个通信,并且所述第二子功能单元相应的子功能单元与所述第一和/或第三子功能单元相应的子功能单元中的至少一个通信,并且其中所述第一、第二和第三子功能单元的至少一个子功能单元执行与其他的所述第一、第二和第三子功能单元不同的功能;
第一备用功能单元,其包括X个子功能单元,其中X大于或等于1,并且其中所述第一备用功能单元的所述X个子功能单元与所述M个功能单元的相应子功能单元功能上可交换;以及
多个开关器件,当所述M个功能单元中的所述第一、第二和第三子功能单元中的至少一个不可操作时,其用所述X个子功能单元中的至少一个取代所述M个功能单元中的所述第一、第二和第三子功能单元中的相应至少一个。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001669A1 (en) 2002-12-02 2006-01-05 Sehat Sutardja Self-reparable semiconductor and method thereof
US7444525B2 (en) * 2005-05-25 2008-10-28 Sony Computer Entertainment Inc. Methods and apparatus for reducing leakage current in a disabled SOI circuit
US8679861B2 (en) * 2007-11-29 2014-03-25 International Business Machines Corporation Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip
US9201096B2 (en) * 2010-09-08 2015-12-01 Dcg Systems, Inc. Laser-assisted device alteration using synchronized laser pulses
US10424521B2 (en) 2014-05-13 2019-09-24 Nxp Usa, Inc. Programmable stitch chaining of die-level interconnects for reliability testing
KR102417056B1 (ko) * 2014-12-18 2022-07-05 마벨 아시아 피티이 엘티디. 스페어 회로 셀들을 구비한 집적회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4926270B1 (zh) * 1970-01-19 1974-07-08
US4882687A (en) 1986-03-31 1989-11-21 Schlumberger Technology Corporation Pixel processor
US4933895A (en) 1987-07-10 1990-06-12 Hughes Aircraft Company Cellular array having data dependent processing capabilities
JPH0289299A (ja) 1988-09-27 1990-03-29 Nec Corp 半導体記憶装置
US5617365A (en) 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
US5203005A (en) 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement
US5072379A (en) 1989-05-26 1991-12-10 The United States Of America As Represented By The Adminstrator Of The National Aeronautics And Space Administration Network of dedicated processors for finding lowest-cost map path
US5204836A (en) 1990-10-30 1993-04-20 Sun Microsystems, Inc. Method and apparatus for implementing redundancy in parallel memory structures
CA2068048A1 (en) 1991-05-06 1992-11-07 Douglas D. Cheung Fault tolerant processing section with dynamically reconfigurable voting
US5206583A (en) * 1991-08-20 1993-04-27 International Business Machines Corporation Latch assisted fuse testing for customized integrated circuits
US6047122A (en) 1992-05-07 2000-04-04 Tm Patents, L.P. System for method for performing a context switch operation in a massively parallel computer system
US5434514A (en) * 1992-11-19 1995-07-18 Altera Corporation Programmable logic devices with spare circuits for replacement of defects
CA2129882A1 (en) 1993-08-12 1995-02-13 Soheil Shams Dynamically reconfigurable interprocessor communication network for simd multiprocessors and apparatus implementing same
JPH0823874B2 (ja) 1993-11-18 1996-03-06 株式会社ジーデイーエス シストリックアレイプロセサー
WO1995026001A1 (en) 1994-03-22 1995-09-28 Norman Richard S Efficient direct cell replacement fault tolerant architecture supporting completely integrated systems with means for direct communication with system operator
US5574718A (en) 1994-07-01 1996-11-12 Dsc Communications Corporation Signal protection and monitoring system
JP3365581B2 (ja) 1994-07-29 2003-01-14 富士通株式会社 自己修復機能付き情報処理装置
US5530798A (en) 1994-11-01 1996-06-25 United Microelectronics Corp. Apparatus and method for cascading graphic processors
US6240535B1 (en) * 1995-12-22 2001-05-29 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US5737766A (en) 1996-02-14 1998-04-07 Hewlett Packard Company Programmable gate array configuration memory which allows sharing with user memory
US6526461B1 (en) 1996-07-18 2003-02-25 Altera Corporation Interconnect chip for programmable logic devices
US6138256A (en) * 1998-03-27 2000-10-24 Micron Technology, Inc. Intelligent binning for electrically repairable semiconductor chips
US6091258A (en) 1997-02-05 2000-07-18 Altera Corporation Redundancy circuitry for logic circuits
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6256758B1 (en) 1999-03-03 2001-07-03 Agere Systems Guardian Corp. Fault tolerant operation of field programmable gate arrays
KR100370232B1 (ko) 1999-04-28 2003-01-29 삼성전자 주식회사 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
US6816143B1 (en) 1999-11-23 2004-11-09 Koninklijke Philips Electronics N.V. Self diagnostic and repair in matrix display panel
US6618819B1 (en) 1999-12-23 2003-09-09 Nortel Networks Limited Sparing system and method to accommodate equipment failures in critical systems
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US6530049B1 (en) 2000-07-06 2003-03-04 Lattice Semiconductor Corporation On-line fault tolerant operation via incremental reconfiguration of field programmable gate arrays
JP3636986B2 (ja) 2000-12-06 2005-04-06 松下電器産業株式会社 半導体集積回路
US6785841B2 (en) * 2000-12-14 2004-08-31 International Business Machines Corporation Processor with redundant logic
WO2002069469A1 (en) * 2001-02-24 2002-09-06 International Business Machines Corporation Fault tolerance in a supercomputer through dynamic repartitioning
US20050078115A1 (en) 2001-11-30 2005-04-14 Buchmeier Anton Georg Method for determination of a separation from processor units to at least one reference position in a processor arrangement and processor arrangement
US7017074B2 (en) * 2002-03-12 2006-03-21 Sun Microsystems, Inc. System architecture providing redundant components to improve die yields and system reliability
US7336283B2 (en) 2002-10-24 2008-02-26 Hewlett-Packard Development Company, L.P. Efficient hardware A-buffer using three-dimensional allocation of fragment memory
US7185225B2 (en) * 2002-12-02 2007-02-27 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
JP2004272527A (ja) * 2003-03-07 2004-09-30 Hitachi Ltd ディスクアレイ装置および障害回復制御方法
US7117389B2 (en) * 2003-09-18 2006-10-03 International Business Machines Corporation Multiple processor core device having shareable functional units for self-repairing capability

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration

Also Published As

Publication number Publication date
US7340644B2 (en) 2008-03-04
US20050015660A1 (en) 2005-01-20
TW200522464A (en) 2005-07-01
JP4963782B2 (ja) 2012-06-27
CN1630082A (zh) 2005-06-22
TWI359546B (en) 2012-03-01
JP2005183929A (ja) 2005-07-07
EP1544740B1 (en) 2010-06-09
JP5571709B2 (ja) 2014-08-13
US7730349B2 (en) 2010-06-01
EP1544740A2 (en) 2005-06-22
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JP2012119713A (ja) 2012-06-21
US20080215914A1 (en) 2008-09-04

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