CN100585846C - 横跨连接的芯片系统及其形成方法 - Google Patents

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    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155Nickel [Ni] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166Titanium [Ti] as principal constituent
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    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184Tungsten [W] as principal constituent
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    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
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    • H01L2224/13601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13609Indium [In] as principal constituent
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    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16146Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/45001Core members of the connector
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    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
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    • HELECTRICITY
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    • H01SDEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00Semiconductor lasers
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Abstract

本发明提供一种系统,该系统包括第一芯片,其上具有第一半导体装置和第一电连接;第二芯片,其上具有第二半导体装置和第二电连接;第三芯片,其上具有第三半导体装置和第三电连接,所述第三芯片层叠于所述第一芯片和第二芯片之上并横跨所述第一芯片和第二芯片的至少一部分,并被连接至所述第一和第二芯片,从而所述第三电连接的至少一部分被连接至所述第一电连接的至少一部分,所述第三电连接的其它部分被连接至所述第二电连接的其它部分。

Description

横跨连接的芯片系统及其形成方法
技术领域
本发明涉及半导体,更具体地涉及这样的器件的电连接。
背景技术
制造(通过形成导电通道)全部穿过电子芯片延伸的电接触点非常困难。高度精确或可控重复性地制造更不用说要大量制造所述电接触点几乎不可能,除非满足下列一个或多个条件:a)通道很浅,即深度明显小于100微米,b)通道宽度大,或者c)通道被以大间距,即通道宽度的很多倍的间距分隔。当通道接近到足以发生信号串扰,或者如果通道穿透的芯片带电,则所述困难会增加,因为通道中的导体既不允许作为短接线,也不能携带与芯片相应部分不同的电荷。此外,在一定程度上存在的常规工艺不适用于所形成的集成电路(IC)芯片(即包含有源半导体器件)并会增加成本,因为这些工艺可能损坏芯片,从而降低最终的生产率。除了上述困难之外,当通道穿透的材料带电或者当将要穿过通道传送的信号频率很高,例如超过约0.3GHz时,还需要考虑电容和电阻的问题。
确实,半导体技术领域仍存在诸多问题,这些问题包括:使用大尺寸的不成比例的封装;组装成本不与半导体成比例;芯片成本正比于面积,并且性能最好的工艺也最贵,但只有一小部分芯片面积真正需要高性能的工艺;当前工艺受限于电压和其他技术;芯片设计者限于一种设计工艺和一种设计材料;芯片-芯片(通过封装)的连接需要大尺寸,大功率的焊盘驱动器;即使是小改变或修正微小的设计错误也需要对整个新芯片制造一个或多个新掩膜;制造整个新芯片仅掩膜成本就需要数百万美元;单个芯片的测试困难和复杂,而芯片组合在完成封装之前的测试甚至更为困难。
因此,在技术上非常需要能解决一个或多个上述问题的技术。
发明内容
我们开发了一种工艺,该工艺便于利用穿透晶片、预形成的第三方芯片或掺杂的半导体衬底的通道形成芯片到芯片的电连接。本文所述的各个方面有助于改进方法,并代表芯片互连总体领域的进步。
根据本发明的一个方面涉及一种系统,该系统包括第一芯片,其上具有第一半导体装置和第一电连接;第二芯片,其上具有第二半导体装置和第二电连接;第三芯片,其上具有第三半导体装置和第三电连接,所述第三芯片层叠于所述第一芯片和第二芯片之上并横跨所述第一芯片和第二芯片的至少一部分,并被连接至所述第一和第二芯片,从而所述第三电连接的至少一部分被连接至所述第一电连接的至少一部分,所述第三电连接的其它部分被连接至所述第二电连接的其它部分。
本文所述的优势和特征只是可从代表性实施例获得的诸多优势和特征的一部分,并且只是呈现来帮助理解本发明。应当理解,这些优势和特征不应被认为是由权利要求定义的对本发明的限制,或者是对权利要求的等价内容的限制。举例来说,一些优势是互相矛盾的,这些优势无法同时呈现在单个实施例中。与此类似,一些优势适用于本发明的一个方面而不适用于其他方面。因此,所述特征与优势的概述不应被认为在确定等价内容中起决定性作用。本发明的其他特征和优势将通过下文的说明,通过附图以及权利要求也将愈加明显。
附图说明
图1是包含多个有源电子器件的芯片的一个部分的简化代表性侧视图;
图2是图1的指定区域的上表面的顶视图;
图3显示图1的一部分的简化剖面图;
图4是图1的指定区域的上表面在产生图3的侧视图所示的沟槽之后的顶视图;
图5显示作为后续处理结果的图1的一部分的简化剖面图;
图6是图1的指定区域的上表面在如图5的侧视图所示用电绝缘材料填充沟槽之后的顶视图;
图7显示作为后续处理结果的图1的一部分的简化剖面图;
图8是图1的指定区域124的上表面在产生通道沟槽之后的顶视图;
图9显示作为后续处理结果的图1的一部分的简化剖面图;
图10是图1的指定区域的上表面在通道沟槽金属化之后的顶视图;
图11显示作为后续可选处理结果的图1的一部分的简化剖面图;
图12是图1的指定区域的上表面在将键合物质可选地引入其余空洞之后的顶视图;
图13显示作为其他可选处理结果的图1的一部分的简化剖面图;
图14是图1的指定区域的上表面在可选择地将精整物质可选地添加到其余空洞之后的顶视图;
图15显示作为后续处理结果的图1的一部分的简化剖面图;
图16显示在减薄衬底以去除底部金属化之后图1的一部分的简化剖面图;
图17显示作为替代变形处理结果的图5的一部分的简化剖面图;
图18是产生通道沟槽之后取自图1的指定区域下方的部分的顶视图;
图19显示作为结合图9所述方式的进一步处理结果的图5的一部分的简化剖面图;
图20显示作为结合图11所述方式的进一步可选处理结果的图5的一部分的简化剖面图;
图21显示作为结合图13所述方式的进一步可选处理结果的图5的一部分的简化剖面图;
图22显示图17的替代变形中作为以结合图15所述方式减薄衬底以暴露底部金属化的结果的图5的一部分的简化剖面图;
图23显示用于图17的替代变形的作为以结合图16所述方式减薄衬底以去除底部金属化的结果的图5的一部分的简化剖面图;
图24以简化形式说明侧壁金属化之后的双导体变形;
图25以简化形式说明用电绝缘材料500填充沟槽之后的该双导体变形;
图26以简化形式说明通过去除半导体材料的整个岛产生的通道沟槽;
图27以简化形式说明通过只去除半导体材料的内部岛产生的通道沟槽;
图28以简化形式说明双导体变型的一个实例;
图29以简化形式说明双导体变型的另一个实例;
图30A和30B分别说明图28和29的方法中可选附加的热生长电介质或绝缘体的应用;
图31以简化形式说明三导体变型的一个实例;
图32显示除了金属化后剩余的空洞没有填充之外与图9到图16的实施例相似的替代芯片实施例的实例的一部分的简化剖面图;
图33显示除了金属化后剩余的空洞没有填充之外与图23的实施例相似的替代芯片实施例的实例的一部分的简化剖面图;
图34和图35分别显示在互相混合之后图32和33的芯片的各自的剖面图;
图36显示说明可选择地涂覆绝缘体或保形涂层之后图34的实施例;
图37显示环状沟槽剖面的代表性实例;
图38以简化形式说明制备用于堆叠的晶片的工艺的总体概要形式;
图39到41说明使用本文所述工艺的不同变形产生穿透芯片的连接,并在其后堆叠到一起形成芯片单元的实例芯片的一部分;
图42以简化形式说明形成后到前变型的工艺;
图43以简化形式说明形成电容耦合变型的工艺;
图44以简化形式说明形成预连接变形的工艺;
图45和图46以简化形式说明实例粘结和融化参数;
图47是涉及“最小”接触点的简化实例;
图48是涉及扩大接触点的简化实例;
图49说明各自具有本文所述的穿透芯片连接的半导体芯片叠层的一部分;
图50说明使用插柱和穿透连接方法堆叠的图49所示芯片的简化叠层的一部分;
图51以简化形式说明用预成型插柱填充的金属化内的空洞;
图52以简化形式说明混合到电子芯片之后的图51的芯片;
图53到图71说明基本接触点形成和混合方法的简化实例变形;
图72到图87说明基本接触点形成和混合方法的替代简化实例变形;
图88到图91以简化平行形式说明用于形成其后将成为子晶片背面上的刚性插柱的另两个实例变形方法的第一部分;
图92是实例斜通道的剖面照片;
图93是具有100微米深度和20微米直径的实例通道的照片;
图94是具有其中形成的尖头通道的芯片的剖面照片;
图95到图102以简化平行形式说明图88到91的另两个实例变形的第二部分;
图103到图125以简化平行形式说明制备用于混合到其他元件的晶片的变形工艺;
图126到图139以简化形式说明制备用于混合到其他元件的晶片的另一变形工艺;
图140以简化形式说明即刻在粘结相之前的子晶片接触点与母晶片接触点;
图141以简化形式显示融化处理完成之后图140的接触点;
图142说明成型的韧性接触点;
图143A到143P是无数可能的母接触点剖面的一些代表性的说明性实例;
图144是成型的韧性接触点的替代实例的照片;
图145是设计成穿透图144的韧性接触点的成型的刚性接触点的照片;
图146以简化形式说明另一成型的接触点实例;
图147到152说明用于实施阱附贴概念的一个变形工艺;
图153到156以简化形式说明反阱变形的分类;
图157A和157B分别是一组15微米直径135微米延伸深度与25微米直径155微米延伸深度的通道的纵向剖面照片;
图158是与图157A和157B相似的但没有一直填充到底部的通道的照片;
图159到167说明第II级类型刚性阱附贴方法的另一变形;
图168到图170显示阱附贴方法的另一变形,其中芯片通过分离的远程接触点互相附贴;
图171A和171B说明替代远程接触点变形的顶视图;
图172说明实例同轴接触点的剖面图;
图173到175说明同轴接触点的实例用法;
图176到179说明使用本文所述的接触点进行密封的两个简单实例;
图180是综述使用刚性/韧性接触点示例形成其他变形的不同方法的图表;
图181和182是综述形成通道变形的不同方法的图表;
图183到195更详细地说明涉及在子晶片上淀积金属的具体实例的工艺流程;
图196到205更详细地说明涉及在子晶片上镀覆金属的具体实例的工艺流程;
图206以简化形式说明母晶片化学镀的变形;
图207以简化形式说明母晶片薄电介质变形;
图208以简化形式说明母晶片厚电介质变形;
图209说明在阻挡层淀积之前的具有以50微米节距分隔的14微米宽的接触点焊盘的母晶片接触点的实例和一些典型尺寸;
图210说明阻挡层和覆盖层淀积之后的图209的接触点;
图211说明具有以25微米节距分隔的8微米宽的接触点焊盘的母晶片接触点的典型尺寸;
图212说明通过淀积产生的具有以50微米节距分隔的14微米宽的接触点焊盘的子晶片接触点的实例和一些典型尺寸;
图213说明通过淀积形成的具有以25微米节距分隔的8微米宽的接触点焊盘的子晶片接触点的实例和一些典型尺寸;
图214说明在进行自对准籽晶刻蚀之前具有以50微米节距分隔的14微米宽的接触点焊盘的镀覆型母晶片接触点的实例和一些典型尺寸;
图215说明进行自对准籽晶刻蚀之后的图214的接触点;
图216说明作为热管配置的一部分的内通道的使用;
图217以简化平行形式说明另一个实例隔离和跨度变形;
图218以简化平行形式说明另一实例隔离和跨度变形;
图219以简化形式说明常规微处理器芯片的代表性实例及其各自的组成元件;
图220以简化形式说明怎样用图219的微处理器元件构成替代微处理器以提供更小的占地面积并基本上减小元件之间的距离;
图221显示图219的芯片与图220的芯片的占地面积的直接比较;
图222说明功能封装变形;
图223说明图222的封装变形的细节;
图224到231以简化的概述说明无布线处理的变形;
图232到235以简化形式说明替代的无布线的变形;
图236以简化形式说明两个芯片之间使用光学连接而非有线连接;
图237以简化形式说明使用热管配置以即使激光器承载芯片和光检测器承载芯片之间插入两个其他芯片仍允许光从激光器承载芯片传递到光检测器承载芯片的变形;
图238以简化形式说明粘结和融化工艺的方法;
图239以简化形式说明子接触点的功能层;
图240以简化形式说明母接触点的功能层;
图241以简化形式说明子接触点功能层的实例材料配置;
图242以简化形式说明母接触点功能层的实例材料配置;
图243A,243B和243C是经结合的母接触点和子接触点的照片;
图244和245以简化形式说明每芯片单引脚的加工;
图246和247以简化形式说明每芯片多引脚的加工;
图248和249以简化形式说明替代的加工方法;以及
图250到254以简化形式说明另一个替代的加工方法。
具体实施方式
首先,应当理解,本文使用的术语“晶片”意在可以互换地包含所有的术语“芯片”,“电路芯片”和“晶片”,除非特定的说明清楚地并且排他地仅表示能从中切割出芯片的整个晶片,例如,有关8英寸或12英寸晶片,“芯片或小片-晶片”,“晶片-晶片”,或者“晶片规模”的处理。就技术上的意义而言,如果一个术语在使用时用术语“芯片”或“小片”代替仍有意义,则这些术语也能使用。此外,除非满足上述条件,本文对“晶片或芯片”或者“晶片或小片”的实际引用应当视作无意中的多余重复。
总体而言,本文所述的各个方面的具体实施例能够以简单,可控的方式在两个或多个包含完全形成的电子的,有源光学的或者电子光学器件之间形成连接,该方式还允许深的通道深度,高度的重复性,可控的电容和电阻,以及通道和该通道穿透的晶片或衬底之间的电隔离。
我们的工艺实施例可以形成宽度窄(即,下至约15微米宽或更小)的导电通道,虽然深宽比等级为5∶1到10∶1更为典型,我们的工艺实施例还可以形成穿透深宽比等级为3∶1以及大到30∶1的芯片的深(即深度大于约50微米)的导电通道。此外,我们的方法可以有利地在通道穿透的芯片的一部分带电的环境下实现这一点。具体而言,我们可以使用其中侧壁将掺杂半导体与从中穿过的电导体绝缘的通道提供穿过晶片的掺杂半导体部分的电通路。此外,我们的工艺对窄通道也有效(即约15微米宽或者在一些情形中更小),同时允许严格控制隔离材料和电导体的厚度,从而保持恒定并可接受的电容和电阻。
另外,如果是形成圆形接触点,我们的方法还适用于形成具有直径在0.1微米到15微米的焊盘的接触点,该上端值不是限制,但最好简单地是在其下我们的方法允许集成而其他方法通常无法实现的尺寸,该下端值是当前可达到的光刻技术的函数。换而言之,允许更小分辨率的光刻技术的进步也将允许该当前的限制变得更小。
另外,不同于可以为几百或几千微米长的焊接接触点,或者也可以为几千微米长从而通常需要相当大的焊盘驱动器来驱动芯片之间的阻抗的导线键合接触点,通过我们的方法,我们能使用很短的接触点(10微米或更短),其允许低得多的芯片之间的寄生电效应。我们的典型接触点在与互补接触点集成之前,在接触点之间具有韧性材料(在下文定义并讨论)宽度的三倍或更小的间距(例如,如果初始接触点是8微米高,则接触点之间的间距将在约25微米以内)。
我们的方法进一步允许以小于或等于约20微米的分离间距堆叠芯片。实际上,虽然我们已经证明可以实现小于约1微米的间距,但小于或等于10微米的间距更典型。总体而言,最小值由正被连接的两个晶片的最靠近表面的拓扑结构确定;当晶片在其最高点处接触时,焊盘之间的距离表示最大高度间距。
我们的方法还能够以小于或等于50微米的节距形成接触点。通常,虽然我们已经证明可以实现小到7微米的节距,但将使用小于或等于约25微米的节距,再次说明,该限制是当前可达到的光刻技术的函数。这里也就是,随着技术的进步节距可以更小。
一些变形包括一个或多个以下特征:每cm2几百万接触点的潜力;同时发生电学,机械和热学附贴;用很小的力实现附贴但产生高强度的连接(数量级在1,000kg/cm2);以规模经济实现连接;能够适合于非平面晶片;多数处理可以在晶片的规模上完成(例如,8″,10″或12″的10微米GaAs晶片);可以基于芯片-芯片,芯片-晶片或晶片-晶片实现工艺处理;工艺以电学为基础;在预形成(即,器件承载芯片)芯片上形成连接,因此能用于第三方提供的芯片;在连接多个芯片之前形成通道;在被永久连接之前测试芯片组合并且如果需要可以返工测试的能力;混合并匹配不同的技术(即,GaAs到InP,InP到Si,GaAs到Si,SiGe到SiGe到Si等,以及甚至是用例如陶瓷,LCP或玻璃支承的绝缘晶片);产生利用半导体工艺经济的芯片尺寸封装的能力;允许从核心去除低速功能和昂贵工艺但仍具有如同单个芯片运行的整组电路,允许设计利用可用的并最适合该特定设计的电压,技术及材料的变化的单个芯片的能力;与设计的其他方面所需的技术无关;经增强的芯片外通信;有助于增加芯片水平的设计模块化,允许使核心设计的影响进入到多个产品中而无需吸收多余的非重复性工程成本;以及允许使速度与技术类型相匹配,以致低速电路不需要用不必要的昂贵的高速技术形成。
总体而言,我们的工艺改进了使用“穿透晶片”电接触点产生芯片-芯片连接的能力,该连接能用于掺杂衬底但不会使衬底短路,因此能携带与其穿透的衬底的电荷相反的电荷。此外,这种“穿透晶片”方法适用于半导体材料,诸如陶瓷的绝缘体,以及其他导电或不导电材料的晶片。此外,使用当前的用于刻蚀半导体材料的设备,即具有30比1深宽比的设备,本工艺对窄截面(即,15微米宽,在一些情形中更小)的通道,以及总体深度从超过50微米到500微米或更大深度的通道都很有效。此外,本工艺允许密切控制电容和电阻,因此,举例来说,使用本工艺产生的通道能携带高速电信号(即,频率超过0.3GHz),或者在一些实施例中能携带光信号。
一些实施例还允许同心通道,如果通道导电,则该同心通道能各自携带不同的信号或不同的电荷。此外,一些实施例还允许使同心通道中的内通道通过使用配置的一部分成为热管配置的一部分而用作冷却系统的一部分。其他实施例提供以下优势,该实施例与堆叠方法兼容并允许使用堆叠方法,该方法中芯片基于芯片-芯片,芯片-晶片或者晶片-晶片被堆叠并电连接到其他芯片。
有利的是,实际上本文所述的或者直接由此推导出的所有堆叠工艺和变形只需要新堆叠片与直接在其之下的晶片片对准。这与尝试堆叠并必须对准堆叠层中在一起的所有晶片片然后插入导电材料以形成贯通堆叠层的连接的先有技术的技术截然相反。这样的方法需要堆叠层中的所有片相对于每一个其他片共同精确对准,而非只对准其下方的晶片片。此外,我们的方法对于单轴,同轴和三轴连接都同样有效,而如果这些连接真能够进行的话,所述共同对准的方法做不到该同样有效。
为便于说明,本文所述的诸多方法采用实例的方式进行说明,所采用的实例涉及半导体材料的晶片,例如硅(Si),锗-硅(SiGe),砷化镓(GaAs)等,这些晶片已经预成型(即,包含集成电路或其组件,和/或诸如激光器,检测器,调制器的光学器件,以及这些器件的接触点焊盘)。
本方法的第一实例涉及双刻蚀工艺,其中为了半导体材料的实例(即,具有或没有一些或所有其相关衬底的掺杂半导体)的目的只有晶片需要刻蚀。该实例工艺从半导体材料的器件承载晶片开始。在晶片中有一个或多个具有精确宽度的沟槽区域被刻蚀到理想深度,因此,在半导体晶片的情形中,沟槽伸展到晶片衬底中,并在半导体材料的一部分周围形成周界。注意,周界的形状可以是任何封闭形状,并且沟槽外壁与内壁不需要是相同形状。最后通道连接的电容和电阻可以通过选择沟槽内外周界的形状及其间隔距离受到控制。沟槽深度通常为50微米或更多,在一些情形中是500微米或更多,但沟槽并不穿透晶片的整个衬底,因此整片的半导体晶片并不分离。然后用电绝缘材料填充沟槽。然后整片的半导体晶片的至少一部分被刻蚀掉,留下具有比沟槽外壁为界的截面更窄截面的孔洞,以使通过刻蚀半导体片产生的通道由绝缘材料或者材料周界圈为界,对于其深度的一部分的周界圈的材料来自中央半导体片,对于其余部分的材料则来自衬底。孔洞被金属化,以在晶片顶部和孔洞底部之间建立电连接。然后减薄晶片背面(即,衬底)以暴露孔洞底部的金属化,该金属化然后成为衬底侧接触点或其一部分(本文用广义术语“接触点”可以互换地表示)。虽然在一些实施例中,金属化将只延伸至衬底被充分减薄时金属化将被暴露的充分深度,但通常,至少限定孔洞的表面的一部分的全部深度将被金属化。以这样的方式,如果用于进行金属化的工艺无法用以金属化到整个深度,则只要充分的金属化向下延伸到停止减薄的地方就能形成接触点。举例来说,在一个实施例中,如果通道部分延伸到衬底中约600微米的总长度但金属化只能可靠进行到约300微米的总深度(即,比通道自身小300微米),则只要衬底能减薄到至少到达金属化而不会不可接受地削弱晶片或芯片,该工艺就不会产生负面影响。
通过上述方法,本文所述的变形及其排列组合可以使连接点更靠近芯片上器件。通过使连接点更靠近芯片上器件,该方法促进垂直方向上的芯片-芯片连接(即,通过芯片堆叠),能减少连接点之间的距离,并减少或消除为芯片-芯片连接使用导线键合的需要。此外,该方法有助于创建能在生产中根据需要混合并匹配的副组件专门设计。换而言之,对于芯片组材料,几何尺寸和制造第三维将变得更容易实现。此外,该方法能够混合不同速度或不同类型的材料技术,以及混合并匹配组件或副组件的设计,从而提供研发及制造成本的节省。此外,还可以产生在芯片间使用光连接而非电连接的芯片-芯片连接。
通过任选地使用降低所连接芯片上的应力的芯片-芯片连接方法,上述方法得到进一步的促进,从而减少芯片损坏的风险。
下文将通过一些实例并具体参照附图更详尽地说明上述各个具体方面,为了阐释和清楚表达的目的,附图经过过度的简化并且没有按比例。在一些情形中比例以牺牲精确度为代价被故意在总体上夸张或扭曲,以增强表现的清晰度并帮助理解。
此外,本文所述的方法独立于芯片上的或本文所述的各个方面被用于的特定器件。因此,对例如第一实例的激光器的任何特殊类型器件的参考是任意的并且与本文所述的各个方面无关,除非一定程度上这些器件是需要在其上制造电接触点的器件。换而言之,本文所述的方法实质上对于所有可以在其上制造接触点的器件和电路元件是完全相同的。
图1是芯片102的部分100的简化侧视图,该芯片包含多个固态电子器件,例如,电阻,电容,三极管,二极管,激光器,光检测器或其一些组合。只是作为实例的目的,图1所示的部分100包括激光器104,该激光器具有“顶”镜106,顶镜106下方的有源区域108和位于衬底112上的“底”镜110,因此器件104在器件104附近的芯片102的非器件部分的顶部外表面116之上具有几个微米的高度114。
如图所示,激光器104是常规的垂直空腔表面发射激光器(VCSEL)。为了说明的目的,假设顶镜106需要电连接到衬底的与携带激光器104的侧面120相对的侧面118上的一些元件,并在指定区域124内器件104附近穿透掺杂半导体材料122。
首先,应当理解,在将激光器或光检测器作为器件讨论的一定程度上,术语“顶”和“底”遵照习惯,其中“底”是最靠近衬底的部分,而与激光器是否朝向或远离衬底112发射(或者在光检测器的情形中的接收光的方向)无关。
图2是处理开始之前图1的指定区域124的上表面114的顶视图。
下文将参照图1和2引入的这些方面说明形成穿透芯片的接触点的基本工艺。
图3显示作为以下处理的结果的图1的部分100的简化剖面图。
首先,沟槽302被刻蚀进入并穿过半导体材料122,最好使用各向异性刻蚀工艺(为了产生相对陡直的沟槽侧壁304),沟槽302被刻到使沟槽302部分进入衬底122的深度。沟槽302的总体深度可以是100微米或更多,在一些情形中延伸500到600微米或更多。然而,沟槽302的延伸应当在完全穿透衬底112之前停止,否则在很多情形中将可能丧失实施本发明的能力。沟槽302成形为使其自我封闭,在平行于衬底平面的平面上产生环形的截面。通过使用该环形沟槽302,将留下半导体材料122的“岛”306,并且“岛”306至少由衬底112的未触动部分308保持。这点上值得注意的是,虽然被称为“环形”的沟槽302显示为圆形,但这只是为了图释简便。本文使用的术语“环形的”或“环形”应当理解为不限于任何特定的或规则的形状,外周也不必具有与内周相同的形状。只要沟槽是封闭的形状以致在其中产生隔离的“岛”,该沟槽就可以视为如本文使用的环形沟槽或“环形”。换而言之,该术语意在包括封闭周界形状的任何组合,包括封闭多边形(规则或非规则)或者其他封闭的周界形状,举例来说,无论其形状是平滑的还是锯齿状的等。此外,该术语还意在包含特定实例所需或所要求的固定的或变化的宽度。
图4是图1的指定区域124的上表面116在形成图3的侧视图所示的沟槽302之后的顶视图。在该图中,沟槽302的环形性质清楚可见。沟槽302具有封闭的内周界312和外周界314以及宽度310,使沟槽302环绕在其中产生的半导体材料122的岛306。
图5显示作为后续处理结果的图1的部分100的简化剖面图。
至少沟槽302被涂覆电介质或其他电绝缘材料500,该材料能可选择地还覆盖理想厚度的一部分顶外表面116。可选择地,如果材料在电绝缘的同时还要考虑热传导,则良好热导体的材料可以用作电绝缘材料500。
当与先有技术的内容进行对照时就能理解上述方法实现的优势。首先,通常而言,以均匀方式涂覆电介质材料,尤其当需要均匀厚度时极其困难。第二,当电介质需要涂覆到非平整表面时该问题将复杂化,并且当必须涂覆到诸如本文所述的通道的垂直壁时问题将进一步复杂化。因此,其他方法尝试形成孔洞,然后精确地用电介质涂覆孔洞壁再使其导电,这些方法在一定程度上都缺乏控制均匀性的任何有意义的能力。这些方法中存在的缺乏均匀性极大地影响电容和阻抗从而影响性能,尤其在所涉及的信号频率很高时,例如,超过约0.3GHz时更是如此。与此相反,使用本文所述的方法,可以实现对电容和电阻的精确控制,因为沟槽302的尺寸能精确控制到沟槽302自身的精确度。沟槽302的外周壁限定绝缘材料500的覆盖厚度和均匀性(从而限定最后的电容和阻抗),因为沟槽302的外周壁将其约束在一定范围内。因此,所需要的是保证沟槽302得到填充--这是很低精确度和低成本的过程。因此,与先有技术不同,不需要涂覆电介质时的精确性。
图6是图1的指定区域124的上表面116在图5的侧视图所示用电绝缘材料500填充沟槽302以及(可选)还局部覆盖一些顶外表面116之后的顶视图。
图7是显示作为后续处理结果的图1的部分100的简化剖面图。
一旦电绝缘材料500固化(通过硬化,固化或其他过程),通过将绝缘材料500的环704中的半导体材料的岛306去除到实现特定的理想实施例所必须的足够深度502,作为实例,去除到与沟槽302的深度相似的深度(即,使其也延伸到衬底112中一段距离但最好不完全穿透衬底)而产生通道沟槽702。实际上,如果通道沟槽702也延伸到其能达到的足够的深度,如果在后述的处理中必要,在本实例的情况下为进入衬底112与沟槽302相同的距离,则通道沟槽702的深度502可以长于或短于沟槽302的深度。此外,界定岛306的环704的最内壁要求通过去除处理形成的通道沟槽702的外形和轮廓将是电介质。因此,该外形和轮廓通常不会受刻蚀工艺的影响,因此可以使用低精确性的刻蚀工艺去除半导体材料的岛306,因为在宽度或深度方向上并不需要严格控制去除过程。当然,通过使用一种或多种其他合适的工艺,例如,激光融蚀,激光钻孔或其一些组合,所述去除可能会扩大,或者另外完成去除的目的。
继续该实例的工艺处理,一旦产生通道沟槽702,通道沟槽702的侧壁706以及通道沟槽702的底部708将全部是电绝缘的,因为侧壁706将是绝缘材料500而底部708将由衬底112限定。
图8是图1的指定区域124的上表面116在如图7的侧视图所示在电绝缘材料500的环704中产生通道沟槽702之后的顶视图。
图9显示作为后续处理结果的图1的部分100的简化剖面图。
通过例如使用溅射,蒸发,电镀或其他用于涂覆金属的物理或化学淀积技术,或者如有需要通过这些技术的组合至少“金属化”通道沟槽侧壁表面706的纵向部分(即,沿其深度)而使通道沟槽702导电。换而言之,金属化可以涉及使用导电固体,导电环氧树脂或可回流材料(例如,像焊料的适当温度的导电液体)。该金属化处理可以并且通常将用于产生至少从通道底部708周围到上表面116的连续的导电连接,并且在很多情形中,如果相关器件是其中制作通道的芯片的一部分,则该导电连接将一路伸展到该相关器件。通过代表性实例的方式,图9显示通过该工艺过程形成的从激光器104的顶镜106上的接触点904延伸到通道沟槽702的底部708的电迹线902。如图所示,通道沟槽702的侧壁706和底部708的整个表面都完全用金属覆盖。
如上所述,因为绝缘环的宽度和长度可以严格控制,通过金属化形成的导体厚度也能严格控制,因此能实现相对于金属化表面的恒定电容。此外,绝缘材料500将接触点904与该绝缘材料500穿过的半导体材料122电隔离,因此,能解决半导体材料中可能引起接触点到其他器件或导体的电短路的缺陷。
图10是图1的指定区域124的上表面116,在如图9的侧视图所示在金属化通道沟槽702并产生通向器件接触点904的电迹线902之后的顶视图。
图11到图14说明可能对一些实施例有用或者需要的附加的以及可选的处理。图11或图12所示的方法与图13或图14所示的方法无关。结果,取决于特定的实施例,可以分别使用图11和图12所示的方法或图13和图14所示的方法,或者能够以任何顺序一起使用两个方法。
通过使用一个或两个这些可选方法能获得一些优势。首先,用材料填充空洞将增加机械强度并增加结构硬度从而降低潜在应力。第二,使用焊料,环氧树脂或其他键合材料能有助于芯片到另一元件的最后连接,尤其当该连接涉及芯片到另一芯片的混合时更是如此。第三,通过将材料插入空洞,能降低不需要的材料进入空洞的风险。最后,填充材料降低或消除通道沟槽内金属化部分损坏的可能性,尤其是如果没有金属化整个侧壁则更是如此。此外,通过改变绝缘体和金属的厚度能平衡从而匹配晶片的热膨胀系数(“CTE”)。举例来说,可以连同铜(17ppm的CTE)使用氧化物(1ppm的CTE)以匹配硅的CTE(2.5ppm的CTE)。
当然,因为这些方面是可选的,因此可以不用上述两个方法而仍使用本发明。然而为了完全理解,下文将参照图11到图14说明两个处理工艺。
图11显示作为后续的可选处理的结果的图1的部分100的简化剖面图。
一旦完成金属化,如果剩余的空洞1100将不为下述的用途而留空,则可以可选地用例如在该情形中是键合物质1102的一些材料局部或完全填充剩余的空洞1100。取决于将要使用该变形的特定实施例,键合物质1102可以导电或者非导电,即,诸如可以通过例如化学镀或电镀技术涂覆或者用蒸发淀积或溅射淀积的焊料,金属,或合金的导电材料,或者像例如适当类型的胶水或环氧树脂或者例如二氧化硅的氧化物的非导电键合剂。
图12是图1的指定区域124的上表面116在如图11的侧视图所示可选地将键合物质1102引入通道沟槽702的剩余空洞1100中之后的顶视图。
图13显示作为后续的可选处理结果的图1的部分100的简化剖面图。
两者取一或者另外附加,如果金属化没有完全填充空洞,则一旦金属化完成,如果存在任何剩余空洞1100,则该剩余空洞1100可以可选地用例如简单的的精整物质1302局部或完全填充。取决于将要使用该变形的特定实施例,举例来说,精整物质1302可以是诸如最初用于填充沟槽302的绝缘材料500的绝缘体,诸如导电环氧树脂,导电固体或可回流材料的导体,或者可以使用保形涂层。此外,如果使用,则精整物质1302不需要单独引入到空洞1100中。如图13所示,如果是电绝缘材料并且使用了键合物质1102,则可以在使用键合物质1102后将精整物质1302插入到任何这样的键合物质1102的顶部,并使其延伸到空洞1100之外从而覆盖并保护晶片外表面的一部分,和/或延伸到接触点904的迹线902的一部分1304,或者,即使没有空洞,也能平面化该晶片。举例来说,精整物质1302可以是能平整化的氧化物,并从而平面化该晶片,以致整个表面可以用于键合到例如晶片或单个芯片的另一个元件。
图14是图1的指定区域124的绝缘体上表面116在如图13的侧视图所示在键合物质1102的顶部可选地将精整物质1302添加到剩余空洞1100中,并且数量足以对迹线902的至少一部分1304提供覆盖和保护之后的顶视图。
回到基础工艺过程,图15显示作为后续处理结果的图1的部分100的简化剖面图。
一旦完成图9和图10所示的金属化方面(无论是否使用图11到图14所示的两个可选方面),将例如使用诸如刻蚀的化学工艺,诸如抛光的机械工艺,化学机械处理(CMP)或其一些组合至少在暴露底部金属化1502之前减薄衬底112的背面118(即,不带器件的一面),从而在衬底112的背面118上产生电接触点1504,该接触点1504电连接到与掺杂半导体材料122(在该情形中是激光器104的底镜110)电隔离的器件接触点904,而不需要进行任何特殊的背面处理。
或者,减薄可以进行到去除底部金属化1502,或者暴露空洞1100本体(无论是否填充)。图16显示图15的一部分在将衬底减薄到去除底部金属化之后的简化剖面图。有利的是,如果至少使用了图11和图12的方法,则空洞1100被填充键合物质1102。因此,如图16所示,将衬底112的背面118减薄到图15的底部金属化1502被去除将暴露键合物质1102,同时留下金属接触点1602的“环缘”,该环缘仍能充当背面电接触点的一部分。因此,如果键合物质1102是例如焊料的导电物质,则环缘1602和键合物质1102将一起充当接触点,而如果键合物质1102是不导电的,则其仍能用于将芯片键合到另一元件,同时环缘1602充当接触点并提供从背面118到器件接触点904的导电通路。
或者,图15或图16的配置可以被减薄,使金属化或金属接触点突出到晶片底部之外,从而在如本文所述的单独的插柱和穿透方法或者连同粘结和融化方法中用作接触点。
现在应当能理解,上述基本工艺以及遵循该基本工艺并基于该基本工艺的更复杂的替代工艺提供超过先有技术的进一步的优势,即不要求在晶片上制造器件(例如,三极管,二极管,激光器,光检测器等)之前先期制作通道。此外,该工艺也不要求通道只存在于芯片外围形成常规的导线焊盘的区域中。作为替代,当前的工艺更局域化,并能在足够低的温度下进行,以致可以在通道形成之前先在半导体中形成或嵌入电路,并且通道能设置在芯片外围之外的其他区域中。这样就可以使用芯片被另外制造的工艺,该工艺不需要包括在这些芯片的设计工艺中,并且如下文更详细的说明,使不同芯片上的器件之间的连接通道比通过使用导线焊盘完成的通道大大缩短。此外,因为该工艺有助于形成穿透晶片的通道,如下文更详细的说明,该工艺对芯片堆叠或者产生混合及匹配芯片“单元”非常有效。
尤其是在沟槽宽度窄并且深度为例如100微米或更大的相对深时与用电绝缘材料填充沟槽相关联可能引起的一个问题是在电绝缘材料中出现针孔,气泡或其他缺陷的可能性。如果存在,则这些缺陷可能导致沟槽穿透其中的器件的掺杂半导体材料与其中的导体之间的不需要的导电通路。
有利的是,如果这是一个潜在的或引起注意的问题,则图17到图23所示的替代变形能对该问题进行讨论。
图17显示作为根据下述替代变形的处理结果的图5的部分100的简化剖面图。
图7中形成通道沟槽1700,但与图7不同,没有移除绝缘材料500的环704内的半导体材料122的整个岛306。相反,通道沟槽1700小于图7的通道沟槽,以致保留半导体材料122的周界环体1702。因为半导体材料122的周界环体1702以绝缘材料500和衬底112为界,因此与器件104的半导体材料电隔离。此外,因为总体半导体材料122的形成更为理想和均匀,沟槽302内的绝缘材料500中的任何缺陷都将由半导体材料122的周界环体1702与通道1700中的金属化相隔离。除此之外,该方法与结合图7所述的方法相同。因此,举例来说,通过进一步的刻蚀工艺或者通过例如激光钻孔的另一合适的工艺类似地将通道沟槽1700制作到深度1704,延伸到衬底112内(但最好不要完全穿透)。一旦形成了通道沟槽1700,通道沟槽1700的侧壁1706以及底部1708都将如上所述全部不导电,但侧壁1706将是由环形绝缘材料704环绕的被隔离的半导体材料1702。
图18是图1的指定区域124下方在如图17的侧视图所示在由电绝缘材料704为界的半导体材料1702环内形成通道沟槽1700之后的顶视图。
图19显示作为以结合图19所述的方式的图17的替代变形的进一步金属化处理的结果的图5的部分100的简化剖面图。
图20显示作为以结合图11所述的方式的图17的替代变形的进一步可选处理的结果的图5的部分100的简化剖面图。
图21显示作为以结合图13所述的方式的图17的替代变形的进一步可选处理的结果的图5的部分100的简化剖面图。
图22显示作为以结合图15所述的方式的图17的替代变形的减薄衬底以暴露底部金属化1502的结果的图5的部分100的简化剖面图。
图23显示作为以结合图16所述的方式的图17的替代变形的减薄衬底以去除底部金属化1502并暴露键合物质1102结果的图5的部分100的简化剖面图。
基于上述说明,可以形成具有双被隔离(即同轴)导体的其他替代变形。其优势在于双导体允许更大的接触点密度并能减少串扰。此外,通过双导体变形将能看到外导体与内导体电隔离以允许其在不同电压下工作;一个导体在工作时作为电磁干扰(EMI)屏蔽以保护免受信号噪音的影响,或者允许信号穿透该结构有差别地传播以实现更低噪音的数据传输。此外,对于单导体方法,只进行对环形沟槽的一个光刻限定的精确刻蚀。如下所示,中央材料的去除受到边界金属的控制,因此不受到光刻限定的步骤或刻蚀中固有的工艺变动的影响。因此,甚至该方法的重复性更高,并且工艺更可靠。
下文参照图24到29B说明同轴变形的两个实例。这些变形适用于最外层导体能直接与半导体材料接触而没有负面影响的情况。替代的同轴变形的实例如下面的图30A和30B中所示。图30A和30B的替代双导体变形相似于图17到图23所示的替代变形并以其为基础进行改进,因此同样适用于解决相同的问题或对此进行讨论。
首先,基本的双导体形成过程遵循结合图1到图3所述的方法。因为该变形明显地建立在上述内容之上,为了说明简便,将只讨论与该变形相关的附加的或不同的方面,其余部分可以从在先的讨论中了解。其后,根据该双导体替代变形的工艺过程如下。首先,如图24所示,至少如上所述地金属化图1的侧壁304。注意,沟槽302的最下表面可以也可以不金属化,但是如下文明显的说明,这将不影响最后的结果。图24显示紧跟根据该变形的金属化之后图3的部分100的简化剖面图。
金属化之后,至少沟槽302被填充电绝缘材料500。该步骤的结果显示在图25中。
再次,如图26所示,通过去除由金属化2402的环2602的内周界界定的半导体材料122的整个岛2406形成通道沟槽2600。
或者,如图27所示,在该方面可以采用与图17相似的方法(即,代替去除绝缘材料500的环704内的半导体材料122的整个岛306,只去除内侧部分2702,保留半导体材料122的周界环体2704)。
另外以及其后,该方法与先前所述的方法基本相同。举例来说,通过进一步的刻蚀工艺或通过例如激光钻孔或融蚀的另一合适的工艺将通道沟槽2600,2702制作到延伸到衬底112内的深度(但最好不完全穿透)。
然后用导体2802填充通道沟槽2600,2702,并且如上所述减薄衬底。在第一实例的双导体变形(图28A)的情形中,衬底一直减薄到如图28B所示去除底部金属化并且在衬底122一侧暴露内导体2802。在第二实例的双导体变形(图29A)的情形中,衬底一直减薄到如图29B所示连同内导体一起暴露金属化的最下部分。注意,在图28B的变形中,一个导体由金属化2804的外环组成,而另一个导体由金属化2806的内环加上内导体2802组成,因为两者毗邻并因此互相短路,而在图29B的变形中,一个导体由金属化2402组成,而另一个导体由内导体2802组成。
因此,在诸如图28B所示的双导体变形中,非常需要保证环704的深度与通道沟槽2700的深度都超过衬底最终要减薄到的那一点。换而言之,如果晶片的总体厚度为500微米,而晶片衬底将要减薄200微米,则通道沟槽2700的深度至少是300微米加上可能存在的金属化的厚度,并且因此环704的原始深度也甚至可能需要比通道沟槽2700的深度更大。这样要求的原因是两个导体之间必须电隔离。以上原因也是一些实施例中对沟槽302的最低部分的涂覆发生故障但几乎不产生影响的原因,因为该涂覆层反正在减薄处理中都要被去除。
基于上述说明应当认识到,与图28B或29B类似,可以只通过在金属化之前使沟槽侧壁不导电而产生另外的替代同轴变形。举例来说,这一点可以通过电介质溅射,等离子淀积,或通过预形成初始环形沟槽(即,在电子器件制造之前)以及使用热或蒸汽氧化技术对侧壁涂覆薄电介质覆盖层来完成。在硅晶片的情形中,该技术涉及将侧壁暴露到反应气体以使其氧化(在概念上等同于使铁生锈),从而在侧壁表面上形成薄二氧化硅覆盖层。总体而言,硅的氧化可以根据Deal-Grove模型在蒸汽环境中进行。该方法使氧化以高度可控并精确可重复的方式进行。可以使用类似工艺产生氮氧化硅或氮化硅覆盖。有利的是,通过该变形,因为所得氧化物不是淀积的而是热生长的,因此该氧化层均匀形成并从而不会引起涂覆液体,粘性,胶质或其他形式的电介质所固有问题。此外,该方法能在12英寸的硅晶片上以极其精确的误差容限产生高度均匀以及极其可控的电介质材料覆盖层并到达一毫米或更大的深度。此外,该工艺有平滑侧壁的效应,从而有助于产生更均匀的金属化。
当然应该理解的是,由于二氧化硅,氮氧化硅或氮化硅的介电常数,该另一替代变形可能不适用于某些应用场合,或者由于与本文所述的主题原理无关的其他因素而无法对于其他场合实施。在其他方面,该方法与上文结合图24到29B所述的任何变形相关联地叙述的各个方面相同。
为了完备,说明向图28和29的方法增加可选的附加热生长电介质或绝缘体3002方面的实例分别在图30A和30B中进行说明。还应当理解,在图30B的一些变形即只部分去除内岛而在通道沟槽周围留下半导体材料的环缘的变形中,可以使用热生长电介质的方法形成剩余环缘上的电介质覆盖--但条件是该工艺的进行在器件形成之前,其后采用适当措施保证该工艺不会破坏已经形成在芯片中或芯片上的任何器件,或者该工艺在其上或其中的任何器件不受该工艺影响的芯片上进行。
或者,所述局部去除可以是反向的局部去除,即从通道沟槽向内去除内岛,在通道沟槽内留下更小的岛。通过该变形,该更小的岛可以充当其上能建立接触点并连接到金属化或导体上的插柱。与此相似,局部去除可以是从深度透视方向的局部去除,留下能用作凸/凹连接器的凹部分的阱或凹陷,或者如果使其导电则能充当电接触点。
有利的是,通过上述说明应当显而易见的是,如图31所示,仅通过采用导致图28B的方法但减薄到图28A所示的程度(即,直到完全去除沟槽底部的金属化材料)还能构成三导体(即,三轴)变形。该三导体变形的优势在于其允许外金属化充当内金属化和/或导体与附近的器件承载半导体材料之间的屏蔽,允许外金属化与内导体之间的金属化充当两者之间的屏蔽或者充当第三导体。因此,相同的三导体变形就其自身就能提供多个替代优势。当然,应当理解,鉴于单导体,双导体和三导体变形之间的关系,关于使用任何一个方面(即,涂覆(热生长或涂覆),空洞填充,插柱和穿透接触点(以下说明)等)所述的所有选项通常可以互换地应用于所有方面。
如上简述,在去除材料的中央岛之后存在的剩余空洞完全不必用任何物质填充。此外,在本文所述的一些实施例中,不填充也有特殊的优势。
图32显示芯片实施例的部分100的简化剖面图,(除了完全没有填充金属化后留下的空洞3210外与图9到图16的实施例相似),该部分100位于芯片102将要被混合到其上的电子芯片3200上方,以使将要电连接到激光器104的顶接触点904的电子芯片3200上的接触点焊盘3202处在空洞3210下方。焊料隆起或其他可软化可变形的导电材料3204设置在接触点焊盘3202上并且将用来通过毛细现象或者基于压力插入的变形实体地和电学地将两个芯片102,3200的该部分键合到一起。
图33显示除了如图32所示没有填充金属化后留下的空洞3310外与图23的实施例相似的替代芯片实施例的一部分的简化剖面图,该部分位于芯片102将要被混合到其上的电子芯片3300上方,以使将要电连接到激光器104的顶接触点904的电子芯片3300上的接触点焊盘3302处在空洞3310下方。焊料隆起2404置于接触点焊盘3302上并且将用来实体地和电学地将两个芯片3302,3300的该部分键合到一起。
在图32或图33的实施例中,通过不填充空洞3210,3310,可以利用毛细现象将焊料3204抽吸到空洞3210,3310中,或者利用压力使可变形材料3204变形并进入空洞,从而a)保证良好的电连接,以及b)帮助芯片互相对准。
图34和图35分别显示在芯片互相混合之后图32和图33的各自的剖面图。如图所示,焊料3202被向上抽吸到各自的空洞3210,3310中,同时芯片的接触点3206,3306相对处于其被混合到其上的各自的电子芯片3200,3300的接触点3202,3302的中央。
如用于图34的实施例的图36所示(虽然该图对图35的实施例同样有效但没有显示),可以可选地用绝缘体或保形涂层3600进行涂覆。
如上简述,与所用变形无关,上述环形沟槽(如果使用变形,也包括半导体材料的周界)可以为任意封闭形状。然而,作为上述说明的扩展还应当理解,虽然在多数实施例中为了易于实施以及电容或电阻或者两者的原因通道沟槽与环形沟槽将有相同的形状,但通道沟槽不必具有与环形沟槽相同的形状,环形沟槽的宽度也不必均匀。图37a到图37f显示说明这一点的环形沟槽截面的一些代表性实例。在图37a中,环形沟槽3702显示为三角形。结果,沟槽3702的宽度3704在三角形的点3706的位置大于边3708。在图37b中,环形沟槽3710显示为矩形。结果,沟槽3710的宽度在角3712大于边3714,并且长边3716比短边3718分隔得更远。在图37c中,环形沟槽3720显示为由两个不同的椭圆界定。结果,环形沟槽3720的宽度随位置变化。在图37d中,环形沟槽3722显示为正方形。结果,沟槽3722的宽度在角的位置大于边,但各边被均匀地相隔开。在图37e中,环形沟槽3724显示为外周界3726为正方形但内部周界3728为圆形。在图37f中,环形沟槽3730显示为外周界3732为圆形但内周界3734为正方形。在图37g中,环形沟槽3736为凹凸形(或肾形),其中外周界3738和内周界3740互成比例并且沟槽的宽度恒定。在图37h中,环形沟槽3742具有与图37g相似形状的外周界和六边形的内周界3746。
上述扩展同样应用于除了绝缘体环外还具有半导体材料环的变形,即,各个周界表面的形状可以与其他周界相同,或者对特殊应用的要求或需要而言,一个或多个周界的形状可以与一个或多个其他周界的形状不同。
除了可从使用上述方法以最终在两个芯片之间形成连接本身获得的优势外,上述方法在芯片,小片或晶片堆叠的方面提供了相当大的优势,在芯片,小片或晶片已经被预处理,例如,从芯片等已经具有其上形成的将要包含的晶体管,电容,二极管,开关,电阻等方面的任何功能器件的功能观点看已经被完全形成的情况下尤其如此。
使用环形通道工艺形成通道提供以允许导电率并且在晶片熔合后几乎不需要或完全不需要后处理的方式堆叠晶片的方法。这一点在成本和生产率的基础上,尤其在两个晶片将要混合在一起或者晶片上要形成多个独立芯片的晶片水平上都高度有利。当把晶片叠到一起时,一个关键的认识是经混合的双晶片片(即,两个晶片叠到一起之后)比单个晶片片(即,即刻在混合之前的单个晶片)具有高得多的价值。与此相似,如果三个晶片片堆叠在一起则价值甚至更高。任何必须对一系列集成后的堆叠芯片进行的后处理都将增加很多风险,因为损坏将导致很高价值的叠加片报废。
这样,因为所有通道处理和减薄都发生在器件堆叠之前,因此上述工艺提供好得多的方法。结果,将形成能够一片正好层叠在另一片顶部以进行连接(即混合)而不需要其他晶片处理的完全叠成的晶片片,通道已经在芯片上器件形成之后及混合之前完成。在用上述方法堆叠芯片时,虽然组合的价值越来越高,但附加另一层的步骤数通常只有一步,即-附加下一小片(除非必须减薄并且减薄未在混合之前进行)。这样能最小化由于芯片先堆叠然后形成电接触点的堆叠的先有技术中固有的后处理导致的昂贵部件生产率损失的风险。
因此,与先有技术相反,在堆叠之前形成通道允许:
1)减少或消除对堆叠片的后处理(导致更少的劳动量和更高的生产率),以及
2)更大的对准误差容限(每块芯片只需要相对于紧接其下的一个芯片良好对准(与要求所有芯片共同相对于底部芯片对准的堆叠的先有技术相反))。
图38以简化形式说明用于制备堆叠晶片的工艺的一般的整体形式。图38A以简化形式显示初始的完全形成的晶片以及具体显示器件3802和器件下的衬底3804。该一般的工艺如下。首先,材料3806被淀积到晶片的器件一侧(图38B)。然后,刻蚀材料3806和下面的用于接触点的位置以产生沟槽3808(图38C)。沟槽3808的壁3810用绝缘体3812绝缘以防止产生掺杂半导体材料与将要形成的接触点的潜在短路(图38D)。
或者,材料3806可以在淀积绝缘层3812期间“自动”产生。举例来说,通过去除材料3806的第一层淀积,刻蚀沟槽3808,然后淀积TEOS在晶片上放置TEOS(氧化物)。由于材料淀积的方法,将在晶片的顶部放置2.5微米并在沟槽的壁上放置1.25微米的材料。这样就提供一种获得厚的顶层的同时还覆盖沟槽壁的替代方法。换而言之,通过该替代方法,作为分离步骤的在晶片上淀积材料3806的步骤可以省略,或者取决于晶片的布局与其余步骤相结合地使用。
然后将金属3814引入到沟槽中以提供用于导体镀覆的籽晶层(图38E)。然后用作为导体的金属3816填充其余通道体(图38F)。接着,例如通过化学或机械处理或其一些组合去除多余的金属(并且可选地去除一些材料3806和/或绝缘层3812)(图38G)。然后,刻蚀晶片以形成向原始的现存接触点位置3824,3826提供进入通道的开口3820,3822(图38H)。接着,涂覆金属3828,3830以使现存接触点位置3824,3826与新处理过程形成的接触点3832,3834互连(图38I)。接着,减薄晶片背面3826以暴露处理过程形成的接触点3832,3834的另一端,并可选地去除沟槽3808底部的绝缘体3812(图38J)。然后,刻蚀晶片的背面3836以形成抬高的插柱3838,3840,并且如果在先前步骤中没有去除沟槽3808底部的绝缘体3812则去除绝缘体3812(图38K)。或者,在一些实施例中,绝缘体3812可以部分去除,或者在一些情形中如果对电导率没有要求,例如如果是用于简单地对准或者形成非导电插柱型的接触点,则绝缘体3812完全不去除。最后,如果成为插柱的已暴露的填充材料是能氧化或者能以对其后形成连接不利的方式反应的类型,则可以在抬高的插柱3838,3840上涂覆可选的阻挡层3842以防止氧化或这样的其他负面反应。
在还有其他的替代变形中,图38J,图38K和图38L的步骤可以在金属3828,3830的顶部涂覆韧性材料(后文说明其用途)并对其进行保护之后进行。该变形减少晶片减薄后必须进行的步骤的数量。
到这一点,已经形成一般的穿透芯片的连接,该连接能有助于基于芯片,小片或晶片的堆叠,从而形成一个或多个多晶片单元。
图39到41总体说明实例芯片的各个部分,该芯片用上述工艺的不同变形进行处理以形成穿透芯片的连接,然后堆叠在一起以形成这样的单元。具体而言,图3显示使用基本方法变形互相连接的一系列堆叠芯片的对应部分3900。图40显示一系列堆叠的双导体变形芯片的对应部分4000。图41显示一系列堆叠的三导体变形芯片的对应部分4100。通过上述说明应当理解,通过使用本文所述的工艺之一,可以从不需要以共面或者甚至完全重叠的方式进行组织但仍然可以在竖直方向上延伸的晶片元件形成堆叠和单元。
注意,在图39到41的三个堆叠的每一个中已经添加了作为支座的可选的接触点焊盘3902,4002,4102,用以保证合适的间隙和晶片之间的良好的电接触。
取决于使用上述方法的特定应用,接触点的形成可以有多种方式。举例来说,可以用先有技术中的C-4焊料类型工艺使所述通道轻微突起,以使将要电连接的两点互相接触,并且焊料变为液态然后硬化,以使两片芯片能实体地和电学地结合。在其他变形中,可以使用一对接触点,其中该对接触点中的一个接触点是刚性接触点而另一个接触点相对于第一接触点呈韧性,并且使用本文所述的工艺连接该对接触点。在再一个变形中,一对接触点中的两个接触点都可以在其上具有韧性材料,然后使用本文所述的合适工艺或其他方法连接该对接触点。或者,可以使用先有技术的插柱和插座类型的方法。通过该方法,使将要连接的两个接触点具有互补形状,其中使插柱相对于插座的尺寸稍微过大或者使插座相对于插柱的尺寸稍微过小,以使两者在一起导致两者之间的静配合。
在一些情形中,理想的是使用较厚的晶片4202(图42A)以保证处理强度。在晶片特别厚并且所要求通道的直径小于晶片理想厚度的约1/20到1/30的情况中,可以对一些变形使用替代工艺而适合于该较厚的晶片。形成这样的“背面到正面”通道的工艺在图42B到42E中以简化形式进行说明。首先,通道4204被刻蚀到器件承载晶片4202的背面中(图42B)。然后,可以使用本文所述工艺之一(即,单导体,同轴,三轴等)或者通过类似于插入预成型插柱4206的其他工艺使通道导电(图42C)。该方法可以导致背面具有韧性材料或者刚性插柱材料。然后,在导体4206上方从上(即,从正面或者器件一侧)向下刻蚀对应的通道4208,一直刻到背面导体4206的底部终止处(图42D)。接着,可选地保护正面器件,如果需要还保护通向器件的接触点,或者使用例如本文所述的方法进行再布线(未显示),并且以与背面所用基本相同的方式使通道导电(图42E)。有利的是,对一些变形,背面导体底部的材料可以充当刻蚀阻挡层和/或用于从正面镀覆导体的籽晶层。这样能相对于用于在背面形成导体的方法减少处理步骤数。此外,对其他变形,如果需要在来自背面通道的导体和来自正面通道的导体之间没有实体连接,则可以在两者之间留有适当数量的晶片,通过电容耦合进行连接。
该方法对预先形成单个通道,然后在一个孔洞中淀积绝缘体和金属的传统的通道工艺,或者对前文所述用环形通道方法形成阻抗高度可控的通道的工艺都很有效。
此外,还可以使用背面到正面的方法,该方法中在一面具有未完全填充的通道,以使该通道的未填充部分能充当接纳“插柱”4210(图42F)的“插槽”(即,压力配合或静配合连接),从而提供对准和/或实体连接以及电连接。该种类型的压力配合或静配合方面在图42F中进行说明。
在另一替代变形中,可以使用上述背面到正面的通道形成方法,以形成可用电容耦合在芯片之间发送数据的方式仅部分穿透芯片的连接。因为当接触点靠近时电容耦合有效,并且因为连接密度受到串扰的限制,因此本文所述方法的变形对于利用该种类型的连通形成芯片很理想。因为可以最小化接触点之间的距离并通过使用同轴或三轴插柱从而能提供屏蔽,这些方法充分允许最小化由于紧密连接引起的串扰。此外,电容接触点具有不需要各个部分之间的实际电接触点的优势。通过该方法,如图43A到43D所示,从芯片4302(图43B)背面刻蚀通道4304(图43B),刻蚀方式是通道充分靠近芯片顶部4302的接触点从而能从该接触点实体去除,但是当填充以后,通道充分靠近以允许填充物和接触点之间所施加信号的良好的电容耦合。然后用金属柱,单导体,同轴或三轴导体4306填充通道4304以允许良好的电容耦合(图43C)。通过这种方式,晶片能保持允许晶片处理的足够强度的整体厚度,同时各个连接具有合适的距离。该方法提供允许通过将一个晶片的背面堆叠到另一个晶片的正面进行堆叠的进一步的优势。通过这种方式,可以如图43D所示进行芯片4308,4310的多级堆叠。这与要求芯片面对面而非正面对背面的方法截然不同,因为这样的方法不容易做到允许进行芯片的多级堆叠(即,堆叠三个或更多芯片),因为第三个芯片势必在其他两个芯片之一的背面然后通过整个晶片连通,只允许稀疏的接触点密度以避免串扰的可能性。当然,通过本文所述的方法,可以使用同轴或三轴通道增强信号屏蔽以防止串扰。
此外,如果例如两个通道并不连结(即,在从正面一侧形成的通道与背面一侧的插柱之间留有材料)而没有形成实际的背面到正面的连接,则可以通过压力配合连接使用电容耦合。在该情形中,正面一侧的通道将根据本文所述的变形之一独立形成,背面一侧的通道也是如此。
此外,电容耦合可以存在于芯片表面的一个或多个接触点之间(无论是否通过通道方法或其它方法形成)。举例来说,对于堆叠方法,如果两个互补接触点虽然彼此靠近但芯片高度不允许其容易地实体接触,因为例如芯片或金属化或者其他形貌使两者之间保持分离,或者其中之一或两者由例如TEOS,光刻胶或其他某些氧化物的绝缘体覆盖,则所述电容耦合可以是理想方法。
如上所述,我们的方法的通用性将更加明显。有利的是,还可以形成更多其他变形,这些变形说明通过使用我们的方法可以获得的广大和多种可能性的范围。如图44A到44I所示,这样的变形之一是“预连接”变形,该变形与上述和其他方法不同之处在于在本文所述的任何处理开始之前(即环形通道形成之前)将要处理的晶片4401先被附贴到下方预形成的晶片4402(本文称为“基础”晶片)上。在该变形中,可以使用任何基础连接形成工艺。该变形工艺的进行如下。
首先,将初始晶片4401减薄到保证通道能完全穿透衬底所需的程度(图44A)。该步骤是可选的,并且如果将要使用的特定刻蚀工艺能没有困难地穿透整个芯片则不需要进行。然后,对齐该初始晶片4401(图44B),并使用键合材料,晶片熔合或者如果晶片很平整则通过共价键合将初始晶片附贴到基础晶片4402上(图44C)。接着,在初始晶片4401中基础晶片4402的焊盘上方形成向下延伸到基础晶片4402的环形通道4404,以使该通道环绕基础晶片上的相关焊盘(图44D)。然后用绝缘体4406填充环形通道4404以便隔离后续的导体淀积(图44E)。然后,向下刻蚀掉中央插柱的全部或局部直到基础晶片上的相关焊盘,从而在基础晶片4402的焊盘上方形成空洞4408(图44F)。最后,金属化空洞4408(图44G),并可选地使用本文所述的方法之一用导体4410完全填充空洞(图44H),或者如果金属化没有完全填充空洞4408中央则可用绝缘体4412进行填充(图44I)。结果,金属填充形成与基础晶片4402焊盘的电连接,并有效地使基础晶片焊盘向上延伸而穿透初始晶片4401并实体地将两个芯片键合到一起。有利的是,通过使用该方法,半导体材料的中央插柱保护基础晶片的焊盘,因此没有绝缘体与基础晶片的焊盘发生反应。这与如果使用常规方法尝试获得相同的结果将发生的情况截然不同,因为这些常规方法使基础晶片焊盘暴露,因此将受到所涂覆绝缘体的污染。
然而,在一些情形中,由于缺乏控制能力,压力配合连接方法将不合适。对这些情形,可以使用我们提出的称为“插柱和穿透”方法的可选替代方法。理想地,并且通常将会是插柱和穿透方法可连同“粘结和融化”工艺一起使用,这是由于两种方法各自提供的优势及其组合使用提供的其他优势。
该方法涉及使用两个接触点的组合:刚性的“插柱”接触点和相对韧性(相对于插柱材料)的焊盘接触点,在一些情形中,两者之一或两者同时具有其下方的刚性支撑结构或支座。在简单概述中,两个接触点之一是诸如镍(Ni),铜(Cu)或钯(Pd)的刚性材料,或者诸如本文所述的其他合适的刚性合金。该接触点充当“插柱”。两个接触点的另一个是充分软于插柱的材料,当使两个接触点在压力下接触时(无论是从外部施加的力还是由于例如晶片的挠曲引起的力),插柱将穿透韧性材料(“插柱和穿透”部分),并加热到预定温度之上(粘结和融化工艺的粘结相),当冷却到该温度之下而两者中的任何之一都没有达到液态时,两者将“粘结”在一起。
注意,如同本文所用,术语液态意在表示被讨论的金属或合金处于完全(或基本完全)液体形式的状态。当金属处于非液态或半液态状态时,正如本文所用,金属被充分软化以允许本文所述的附贴,但不是允许其像同一金属或合金处于纯液体或液态下一样流动的充分的液态。我们的工艺的多数变形在金属或合金处在非液态和非固态的状态下运行。换而言之,在金属或合金的相图上,我们的工艺变形在固相(完全固体)和液相(完全液体)温度之间运行,多数运行在两者之间的平衡点附近。对该差别的进一步理解可以参照例如图33到图36所示的将芯片连接到另一元件。在这些图中,如果材料2404是液态焊料(金属或合金),将会使芯片“浮”在熔化的焊料上,并且由于毛细现象将焊料向上抽吸到通道3210,3310中,通道3210,3310将在焊料球上自对准取中。在诸如本文所述的粘结和融化处理的多数变形中所用的非液态或半液态,金属或合金在粘结相和融化相中将要被驱动进入的状态是使金属或合金高度软化(即,有一些材料处于液态)但不充分液化到使芯片浮动或者使通道3210,3310自对准取中的状态。因此,必须施加一些力(无论是外部施加的力或者没有外力施加时来自芯片重量的力)以使金属或合金进入通道3210,3310。
其后,使温度升高到“粘结”温度之上的另一个温度(粘结和融化工艺的融化相)的二次加热将引起材料彼此互相扩散(与进出液态(即,熔化和再固化)的焊料相对照)。
粘结和融化集成工艺分为两个主要部分:“附贴”或“粘结”相以及“融化”相。粘结相在一对接触点之间形成相当均匀的电连接。将形成插柱和穿透连接与粘结工艺相结合使任何接触点上的任何表面氧化能更容易被突破。该非氧化禁止接触点方法允许更简单的融化工艺而不需要施加大压力。在不使用插柱和穿透以及粘结相的组合的情况下,融化处理将要求相当大的压力,从而允许接触点突破在粘结处理的高温部分或者在融化处理的早期阶段在刚性和韧性材料的表面形成的氧化物。通过在粘结相初始时刻越过氧化物“硬壳”,融化相能在基本上更低的压力下进行,在一些情形中不需要在芯片自重以外附加压力。
在这点上,将介绍另一个术语惯例。应当理解,如本文所述,为了说明简略使用术语“子”和“母”以总体上表示所讨论晶片上的特定接触点是刚性的还是韧性的接触点,其中术语“母”与刚性接触点相关,术语“子”与韧性接触点相关。虽然本文说明方式相当一致,但重要的是注意术语“母”和“子”是随意应用的。各个晶片上的各个接触点可以是刚性的或韧性的接触点,只要其将要被连接到其上的另一晶片上的对应接触点是相反的类型即可。因此,给定的晶片表面可以唯一确定地具有一种或另一种接触点,或者在一些变形中,单个晶片一侧可以具有两种类型的混合。然而,在单个表面上的类型混合对某些应用可能会有问题,在这些使用混合接触点的应用中,单个表面上的类型混合将使处理过程复杂,除非不同类型并不在一个区域中互相混合而限制到分散区域中,以使大块区域只包含一种类型的接触点,允许在实行一定的处理步骤时能容易地保护包含其他类型接触点的区域。
在所述工艺的附贴或粘结相中,“母”晶片上安装“子”芯片。母晶片保持在单个温度(即,母晶片在该附贴工艺中作为等温衬底被保持)。虽然将温度提高到室温之上能加速该工艺的这个相,但母晶片的等温温度可以低到与室温相同。然而,等温温度保持在子芯片上的韧性材料的熔点之下以及低于粘结或融化温度。因此,粘结工艺可以通过将各个小的子芯片加热到比母晶片更高的温度而进行,因此,当使两个芯片接触并形成插柱和穿透连接时,只有该芯片的界面到达或稍微超过适当的“粘结”温度。总体而言,对于本文讨论的主要材料,粘结温度约在190℃到320℃之间,而典型的名义上的粘结温度在大约270℃。通过该种方式,母晶片上的其他芯片不会加热到超过其接触点到达所提高温度的温度点,超过该温度是可能改变接触点的性能,并使一些接触点比其他接触点在所升高温度下经受更长得多的时间,潜在地导致性能的非均一性的条件。
举例来说,粘结或附贴处理可以通过将母晶片保持在韧性温度之下的等温温度,将子芯片叠到加热到韧性温度之下的母芯片上,进行两个芯片之间的接触并将子芯片温度快速升高到适当的粘结温度而进行。因此,一旦子芯片附贴到母晶片,在只施加例如小于2g/接触点对最好小于1g/接触点对的足够压力以允许各个部分之间的一些接触之后,对准各个部分(并对子芯片加热)的机器就放开子芯片。
放开之后,子芯片上的覆盖/粘合层(如果韧性材料也执行覆盖/粘合层的功能则是韧性层)在下降的温度下软化程度降低,该下降的温度由该点的母芯片支配。举例来说,对于本文所述的基本材料,母芯片/晶片衬底可以保持在约230℃到250℃,子芯片在约270℃的名义温度下叠到母芯片上,并且在接触之后快速升温到约310℃到330℃。相对于快速升温接触的顺序(即,升温发生在与母晶片的接触之前还是之后)可以改变。注意,我们发现,通过首先使芯片进行接触然后升高温度,可以最小化韧性材料表面上的氧化物形成,从而允许更可重复的接触点。有利的是,通过使用韧性材料,每对接触点的压力量可以很低。虽然可以有更低的界限,但我们使用的所施加的压力为从每对接触点约0.001g到约10g的范围,最低压力是芯片自身质量的重力效应(即,其重量)。
此外,如上所述,对于粘结工艺,如果为了突破任何表面氧化施加足够的压力,则可以使用低至室温的子晶片温度。通过这种方式,整个母晶片可以在任何粘结相开始之前先安装子芯片。即使使用这种方法,由于该工艺可能进行的速度,母晶片没有时间加热到任何实际程度。因此,第二子芯片附贴到母晶片上即使在第一芯片的横向或纵向100微米之内也不会软化第一芯片的覆盖/粘合层从而对其对准产生任何有意义或实质程度的影响。
有利的是,粘结和融化处理通常都是非液态工艺。这意味着在粘结或融化工艺中所进行的工艺使韧性材料显著软化但不会完全变成液态。这是因为如果韧性材料真的变成液态则存在所得的液体会流动并短路相邻接触点的很大风险。通过保持材料为非液态,可以实现更大得多的接触点密度。然而,在一些变形中可以允许半液相状态(即,远少于全部的一些韧性材料可以大致成为液相)。然而,这些变形通常具有以下共同特征,即使用其他类型的约束机制,通过将液相韧性材料限制在限定区域,例如通过保证韧性材料涂覆到其上的焊盘在其外围由韧性材料无法容易互扩散进入的非金属物质环绕或覆盖以避免短路相邻接触点的可能性来防止液相韧性材料产生不利影响。
在一些变形中,结合粘结和融化工艺的“粘结”相,可以是理想的做法是用粘合层(例如,Sn)覆盖韧性材料(例如,Au/Sn合金)的顶部,该粘合层将在较低的温度熔化以帮助加快粘结时间以增加产量。此外,在一些变形中,可以是理想的做法是将母晶片保持在融化温度之下的最高可能温度的等温温度,因此如果芯片在无控制环境条件下处在该温度下的时间(即,安装整个晶片体积所需的时间)延长,则不会发生键合质量下降。虽然温度可以更高以加速处理,但我们通常使用230℃。较低温度的影响是改变附贴的穿透相的温度和压强剖面。此外,为了加速处理,理想的是使粘结相的一系列处理(即,放置和加热)尽可能快地进行。要注意的另一方面是,在一些变形中,粘结相中花费的时间越长,融化相对于生产率的决定作用就越不关键等。举例来说,在一个极端情况下,在FC150上(对于硅-硅),我们使粘结相持续约1分钟,然后就不需要融化相。在图45中对此有总结。
在另一极端情况下,在高体积的情形中,对准通常需要约1秒钟,融化相之前的粘结相将花费2到4秒钟。因此,在这些变形中,从粘结相到融化相的转移环境对产生良好的接触点可以是重要的条件。
在这两个极端情况之间是工艺选项的连续区间,其中权衡存在于1)产量,2)复杂性和3)融化处理的关键性之间。对于非常快速的粘结工艺而言,2到4秒的改变芯片就可能支撑不牢,从而可能在融化相中需要还原环境,或者甚至需要在融化时施加更大的一定数量的压力。在谱线图的另一端,在高压和高温下进行的1分钟粘结处理,粘结自身就能相对良好地进行对芯片的初步“融化”。在该情形中,后续的“融化”处理可能只是与保证晶片一致性的方法相联系的接触点退火,并且可能不需要任何特定的环境(如果“粘结”时的芯片放置平整度足够则不需要压力)。该连续区间在图46中进行说明。
粘结相的重要优势在于,因为电连接不是最终的并能容易地复原,因此就可以在粘结处理完成之后但在融化处理开始之前进行芯片测试。这样就允许在混合的第一相之前和之后测试并识别坏的芯片(即,确定在混合到另一芯片之前正在处理的单个芯片是否受到混合处理的不良影响,或者是否在与其被附贴到其中的芯片的组合中失效)。此外,在切割后的子芯片被安装到未切割的母晶片上的情形中,可以在分割或切割母晶片之前进行测试。
使用粘结相的另一重要优势在于,因为芯片没有很强地进行组合,如果后续测试中确定组合芯片之一失效则可以方便地拆开组合的芯片。两块芯片彼此分离可以通过使用加热或施压或者组合使用加热和施压实现。在单个被切割的子芯片安装到未分割或切割的母晶片上的情形下,如果子芯片有问题,则另一个“已知良好”的子芯片可以被附贴到母晶片上。如果特定的母晶片上的芯片是坏的,则可以注意不再附贴其他子芯片,并且能在晶片切割之后立即方便地将其识别出来,两种情形都将显著增加总产率。此外,如果母芯片没有功能,则可以省下移除的子芯片用于将来的母芯片附贴,再次提高生产率并潜在地减少成本。举例来说,假如子晶片的韧性接触点是金-锡或者是金-银-锡合金,并且韧性的覆盖层是锡。锡可以在低温下进行附贴,并且如果足够薄将不会像厚焊球那样发生扩散。如果子芯片测试为坏,则可以加热母晶片上的单个芯片并将其去除,然后附贴另一子芯片。一旦所有的子芯片都被附贴并且所有组合都测试为好,则可以一起融化整个母晶片。
因此,粘结和融化方法允许人们只集成已知为好的芯片。此外,该方法能显著降低堆叠多芯片的风险,因为单个坏芯片不需要报废整个堆叠。对于昂贵的芯片或堆叠单元,这是其本身极有价值的优势。
此外,粘结和融化相提供低压工艺的其他优势。对于50微米节距或更小的接触点,用于粘结和融化相的力通常都小于2g/接触点对。在融化相,我们已经证明使用0.8g到0.001g/接触点对。对于400接触点芯片我们使用300g,并且对于10000接触点芯片我们也使用300g,给出的范围为每接触点对0.75g到0.03g;对于更大数量的接触点,例如900000,我们已经使用了3Kg,给出0.003g/接触点对。理想地,出于加速目的,该方法使用最小可能的力,并且在正常环境下完全不需要超过芯片自身重力(即,芯片重量)产生的力。
将芯片附贴到一起的常规工艺需要每接触点对几克到几十克的附贴强度。这样将在各个半导体芯片上产生巨大的应力,经常引起损坏或破裂。因此,所述方法大大减少或避免产生常规方法中存在的应力水平。
此外,更多常规方法与我们可能使用的小尺寸不兼容。典型的焊接工艺是液态工艺,并且与这样的小尺寸和节距不兼容,而且与每接触点几克的压力也不兼容。换而言之,在典型的5g/接触点对下,1cm×1cm的具有10,000接触点的芯片将需要50Kg进行附贴。与此相反,该工艺的融化部分期间的压力通常小于或等于附贴工艺中所用的压力。举例来说,使用本文所述的融化过程,在粘结相期间需要300g压力的10,000接触点芯片在该工艺的融化相期间只需要9g。
此外,几乎不使用到完全不使用压力使多重回流/多-高堆叠成为可能:为了形成多-高芯片的堆叠,芯片上的压力应当低到防止在融化其上芯片期间的破碎,生产率损失,堆叠中的下层芯片的未连接的可能性等,尤其是如果母晶片上的一些芯片可能比其他芯片接纳更高的子芯片堆叠时更是如此。如果融化过程期间需要一定压力施加在母晶片和子芯片上,并且一些母芯片比其他芯片具有高得多的堆叠,则可能需要复杂的工具组合,从而保持每个芯片上的正确压力。与此相反,通过只要求很小或者不要求外压力的我们的方法就可以避免这一点,使多层高芯片更为可行,并允许双倍或更大高度的堆叠差别。
本文所述方法的变形有另一优势,即融化过程完成之后的高强度。融化过程之后的接触点强度通常在每平方厘米几百千克,1000kg/cm2为典型值。当然,作为结果,一旦完成了融化过程,返工的可能也就大大降低。
韧性材料的代表性的非限制性实例包括金-锡(Au/Sn)和银-锡(Ag/Sn),以及其他本文说明的材料。在这点上应当注意,术语“插柱”是简单地表示刚性而使用的方便词语。并非意在以任何方式限制或要求尺寸,形状或几何数据。因此,如下文以及在“具体变形”部分中所述,“插柱”的意义可以更宽泛,涵义大于该物体很高的意思,或者具有足以完成本文所述目的任何截面形状。此外,“插柱”可以例如通过减薄晶片的背面而不减薄金属化或金属接触点形成为本文所述工艺的一部分,或者可以分开形成并在其后附接到或插入到晶片中。
当涉及堆叠时,穿过晶片的给定电连接可以在一端具有刚性接触点而在另一端具有韧性接触点。在该情形中,本文为了简便,一旦晶片被指定为“母”或“子”,即使对于后续的堆叠层而言因为为了形成插柱和穿透连接所讨论的接触点现在是刚性接触点因此“子”晶片应当正确地指定为“母”晶片,原来的术语还是将一直保持。为了更清楚,连接到另一端的后续的“子”晶片将被称为“子晶片2”。
该方法的实例在图47和48中说明。在图47A和48A中显示两个各自的芯片4706,4708,4806,4808上的互补接触点4702,4704,4802,4804。为了说明简便,在最接近接触点4702,4704,4802,4804的区域之外无论是电连接4710,4810还是如果存在的任何其他元件都不被显示。
如图47A和48A所示,一个接触点4704,4804为刚性接触点,而另一接触点4702,4802为韧性接触点。图47B和48B各自显示在已经使其互相接触的地点的各自的接触点4702,4704,4802,4804。通过在粘结相之前或粘结相期间施加压力,刚性接触点4704,4804穿进韧性接触点4702,4802。图47C和48C显示两种材料已经互相扩散的融化相之后的接触点,在两者之间形成高强度的键合。
此外,值得注意的是,韧性接触点的“宽度”可以“最小化”,即该韧性接触点具有与其将要连接到其上的接触点(在连接之前)大致相同或更窄的宽度,或者该韧性接触点可以是“扩展”接触点,即其扩展的宽度适当地超过所述最小宽度。在上述实例中,图47是涉及“最小”接触点的实例,图48是涉及扩展宽度的实例。
总体而言,该实例有使韧性接触点的尺寸稍大于刚性接触点,即使用扩展接触点的优势。通过这样做,韧性接触点可以包围刚性接触点,并且可以减少集成过程中两个芯片之间的对准精度,因为在该情形中,刚性接触点只需要穿进韧性接触点区域内的某个位置。结果,可以适合于更大的对准偏移。通过考虑具有12微米直径圆形截面的韧性接触点与具有10微米到6微米之间的直径的刚性接触点的实例的方式这一点能得到最好的理解。对于具有10微米直径的刚性接触点,3微米的偏移可能使刚性材料的边缘超过韧性材料的界限。对于具有6微米直径的刚性接触点,3微米的偏移仍然适配在韧性接触点材料的12微米直径之内。通常,总体刚性接触点在其最宽点之间的距离将小于40微米,并且可以小于25微米,15微米甚至10微米。此外,通过该方法,韧性材料至少应当与刚性材料一样宽,并最好宽出20%或更多。此外,插柱高度可以大于或小于其宽度,但通常宽度大于高度。
考虑到上述基本说明,例如为了附贴到其他组件或堆叠的目的,通过使用合适的刚性材料作为金属化或者导电材料之一以使其能用作刚性接触点,并且通过向金属化或导电材料的另一部分涂敷第二个更为韧性的材料以使其能充当韧性接触点,该方法可以扩展到上述各个变形。
图49说明半导体芯片堆叠的一部分,与图41相似,各自具有根据上述实施例之一形成的穿透芯片的连接。为了说明简略的目的,穿透芯片的连接没有被显示为连接到其所穿透的各自的芯片上的任何器件,因为这样的连接的存在与否对于理解插柱和穿透方法并不必要。
如图49所示,为了有助于各个芯片向其上和/或其下芯片的连接,可选的接触点4902,4904已经被添加到金属化2412和导体2802的顶部和底部。如上所述,可以直接使用金属化或金属接触点。在添加可选的接触点4902,4904的地方,取决于特定的实施例,接触点4902,4904可以是任何先有技术的类型,简单的常规接触点焊盘,如本文所述形成的非插柱和穿透接触点,或者本文所述的插柱和穿透接触点。
因此,应当理解,通过使用图49的插柱和穿透方法,可以更方便地进行堆叠。图44说明用插柱和穿透方法堆叠的图49所示的芯片的简化堆叠的一部分。
此外,可以形成上述实施例的一定的变形以有助于使用插柱和穿透接触方法。举例来说,在与图15相似(即,任何一个其中沟槽底部的金属化没有完全去除的实施例)但是不存在键合物质1102和精整物质1302的实施例中,可以将金属化1502用作刚性或韧性接触点之一,并且插入到空洞中的第二材料可以充当相反的接触点(即,如果金属化被用作“韧性”接触点则充当刚性接触点,或者如果金属化被用作“刚性”接触点则充当韧性接触点)。在这样的实施例中,如图51所示,金属化中的空洞可以由例如在该工艺中在合适点插入的预形成的插柱5102填充。或者,如果韧性材料被涂覆到将要接触另一个“刚性”材料以形成键合的一端,则金属化1502和第二材料可以是相同的材料。
图52以简化形式说明被混合到另一个电子芯片5200之后的图51的芯片,出于实例的目的,电子芯片5200具有用于控制图51的芯片上所示的激光器5104的驱动和控制电路5202。电子芯片还包含相对于图51的芯片所用的金属化材料1504呈刚性的插柱5204。因此,作为将两个芯片在合适的条件下叠到一起的结果形成插柱和穿透连接5206,从而将激光器5104电连接到电子芯片5200上的驱动和控制电路5202。
图53到图71说明基本接触点形成和混合方法的简化实例变形。为了说明简略,该方法的说明针对一对已经过预处理(即,包含器件及其相关的接触点和迹线)但没有切割为独立芯片的常规的芯片。如各个图中所示,标记为“a)”的芯片是将要具有从一个IC焊盘再布线到另一位置的接触点以便其后混合到母芯片的子芯片,母芯片在各图中标记为“b)”。注意,虽然处理过程被显示为平行发生,这只是为了理解的目的。实际上,任何一个处理都可以在另一个处理之前,两个处理可以在时间上重叠,或者可以同时发生。
首先,我们从图53a的子晶片和图53b的母晶片开始。晶片分别是完全形成的芯片,每个芯片在其上都具有多个器件(未显示)。如图所示,子晶片上的接触点5302,5304的节距在25微米和50微米之间,当然同样的方法也可以用于节距小得多的接触点,使用当前技术可以小到2微米到7微米之间。为了图释和理解的目的,母晶片上的接触点5306,5308比子晶片的接触点5302,5304的节距更大。接触点5302,5304,5306,5308是常规的铝IC焊盘,可以穿过芯片覆盖玻璃5310,5312到达该接触点。
接着,在芯片上淀积厚电介质层5402,5404(图54a,图54b)。然后,通过光刻图形,接触点上方形成通路将要穿过的区域被打开(图55a,图55b)。
然后,刻蚀电介质并将其刻透以提供通向IC接触点焊盘的通路(图56a,图56b)。其后,剥离光刻胶(图57a,图57b)。
或者,厚电介质层5402,5404可以是厚的光刻胶层(图54a,图54b)。在该情形中,厚层5402,5404将通过剥离光刻胶而去除(图57a,图57b)。
接着,在晶片上淀积籽晶层以有助于其后的镀覆工艺(图58a,图58b)。
然后,涂覆电介质层(图59a,图59b),并使用光刻图形限定和控制将要进行镀覆的位置(图60a,图60b)。
其后,镀覆晶片,直到存在所需数量的金属(图61a,图61b)。
然后去除电介质,留下“支座”或抬高的接触点(图62a,图62b)。
顺便一提,总体而言,母晶片和子晶片都可以具有所述支座。在子晶片上,刚性结构的目的是为了提供支座以允许整体接触点适合于两个芯片的非平面性而能可靠地制作接触点,并且在一些情形中不需要这么做。在母晶片上,刚性结构的目的是作为支座以及能穿透到子晶片上的韧性材料中的插柱。此外,基座也可以用于允许顶部IC覆盖玻璃和IC焊盘之间的高度差,从而使一些接触点能设置在玻璃顶部而其他接触点能设置在焊盘顶部。
回到所述工艺流程,进行进一步刻蚀从而去除不需要的籽晶层(图63a,图63b)。如图63a所示,通过在子晶片的一个接触点与新支座/接触点之间留下籽晶层材料,完成原始接触点的再布线。可选择地,可以在完成该处理之前或者处理完成之后设置附加的或替代的再布线层。此外,在刻蚀去除籽晶层之前在某些区域将再布线层镀覆得比其他区域更厚是一个理想的方法。
接着,向子晶片上的接触点涂覆在该情形中为镍的阻挡层(图64a),作用为防止金属扩散进入IC焊盘5302,5304,5306,5308,或者防止金属渗透到芯片覆盖玻璃5310,5312之下而破坏单个芯片的阻挡层。可选择地,在该情形中为金的覆盖层6402,6404淀积在阻挡层的顶部,也用于防止连接工艺期间不希望有的扩散,尤其当该方法用于在涉及插柱和穿透接触的粘结和融化连接工艺中时更是如此。覆盖层也涂覆到母晶片上(图64)。到该点上,完成母晶片上的刚性接触点。
再次,电介质6502被涂覆到子晶片上(图65a),并通过光刻图形打开基座接触点6606,6608上方的区域6602,6604(图66a)。
然后,在支座上建立韧性接触点6702,6704(图67a),并去除电介质,留下完全成型的韧性接触点(图68b)。
然后翻转子晶片,并将其与母晶片上的光刻图形对准,接触点上方形成通路将要穿过的区域被打开(图69)。
两个芯片然后在压力下叠到一起,使刚性接触点穿进韧性接触点(图70)。
最后,两个芯片经过融化相,留下永远互相附贴的两个芯片(图71)。注意,作为该工艺的结果,芯片将分开小于10微米,标称在刚性插柱的顶部和另一晶片上该插柱被连接到其上的接触点的顶部之间测量的分开距离小于5微米。出于这些目的,如果晶片完全平整,则该距离也是两个晶片之间的距离,如果不平整,则晶片的形貌可能使该距离变大或变小。
图72到图87说明在将两个芯片混合在一起之前在子晶片(图72a)和母晶片(图72b)上形成接触点的替代的简化工艺的变形。和先前的实例一样从两个晶片开始。虽然IC接触点焊盘上方的覆盖玻璃开口可以在4微米的数量级,并且在一些情形中可以小到1微米或更小,但如图72a和72b所示,这样的开口在约8微米和14微米之间。有利的是,通过使用本文所述的一个或多个工艺,这些小尺寸开口也可以像大尺寸开口一样方便地进行处理。
此外,如图所示,子晶片(图72a)上的焊盘的间距通常有25微米到50微米的节距。然而,这里也是,本文所述的方法可以方便地用于名义上7微米节距甚至可以用于2微米节距或更小的接触点。
该变形操作如下。首先向晶片涂覆厚电介质(图73)。然后,形成光刻图形以限定接触点上方形成通路将要穿过的区域(图74)。接着,刻蚀掉接触点上方的电介质(图75a),从母晶片剥离掉光刻胶(图76b),并形成再布线通路(图77)。
接触点上方的暴露区域和子晶片上的再布线路径用阻挡层金属化(图78a),并向母晶片涂覆籽晶层(图78b)。可选择地,可以向母晶片涂覆阻挡层以保护其IC焊盘(未显示)。
然后从子晶片剥离光刻胶(图79a)。
形成新的光刻图形以限定将要建立接触点的区域(图80)。
通过淀积在该情形中为金-锡(Au/Sn)合金的合适材料在子晶片上形成韧性接触点,然后依次由锡(Sn)和金(Au)的离散层覆盖(图81a),并且通过用铜镀覆该暴露的籽晶层在母晶片上形成刚性接触点(图81b)。
然后从子晶片和母晶片上剥离光刻胶(图82)。
然后,从母晶片上去除不需要的剩余的暴露籽晶层(图83)。
最后,向母晶片接触点涂覆覆盖层(可选地先涂覆阻挡层)以防止氧化(氧化该覆盖层)(图84b)。
与前述变形一样,然后对齐晶片(图85),将晶片叠到一起并粘结(图86),并且其后在某些点上进行融化(图87)。
在粗略概述地说明一些变形之后,下文将说明一个附加的变形,其中包括工艺中诸多步骤的进一步的细节。然而,应当理解,这些细节同样适用于先前的变形以及本文所述的其他变形。
图88到图91以及图95到102以简化平行形式说明用于形成其后将成为子晶片背面上的刚性插柱的另两个实例变形方法。“子晶片”的指代是合适的,因为铝IC焊盘将成为韧性接触点并且将连接到另一“母”晶片上的刚性插柱,即使其背面接触点是“母型”接触点也是如此。
此外,虽然对一些变形以平行的形式说明,但本文所述的处理不需要平行进行,并且可以代表同一晶片上或者不同晶片上不同时刻发生的不同的变形。
该实例从图88a和图88b分别所示的晶片8800,8802开始,并涉及接触点再布线的制备,即通道将不与晶片表面上的焊盘对齐(图88a到99a),第二实例没有接触点的再布线,所以通道将与焊盘对齐(图88b到99b)。此外,将要形成的两个通道在宽度上的相对差别是为了说明单个晶片或芯片上可以使用不同宽度的通道,并且通道宽度可以与芯片上的焊盘的宽度不同(即,可以是焊盘相同的宽度,比焊盘更宽或更窄的宽度)。再次注意,附图既不成比例也不必具有正确的比例。
首先,向晶片8800,8802涂覆厚电介质层8902,8904,在该情形中,晶片是具有铝IC焊盘接触点8804,8806的硅晶片(图89a,图89b)。该厚电介质层用于保护芯片并充当其后过程中在电镀之后减薄顶表面时的阻挡区域。注意,在以下步骤中,如果通道a)没有通过电镀填充,或者b)经过填充并且填充方式是允许以减薄之外的其他方法(即,通过刻蚀或通过光刻剥离)去除通道金属填充处理期间在晶片表面淀积的多余材料,则该步骤可以是可选步骤。适用于厚电介质淀积的材料包括但不限于:例如TEOS,氧化物,氮化物,旋转涂覆玻璃,聚酰亚胺,BCB,其他聚合物或环氧树脂,厚光刻胶层等(如果使用光敏聚酰亚胺或厚光刻胶,则在一些变形中,下一步中不需要分离的光刻胶淀积步骤)。
接着,涂敷光刻胶层并图形化以保护晶片免于刻蚀不希望被刻蚀的位置(图90)。该步骤限定将要形成的通道的位置。
然后,在晶片上进行刻蚀(图91),在再布线的情形中(图91a)穿过电介质刻蚀到半导体和衬底中以形成通道9102,该通道进入晶片中再布线接触点将要存在的位置,以及在常规情形中(图91b),通道9104穿透电介质,铝IC焊盘接触点8806并进入晶片。这里要注意,正如以后的图中清楚所示,理想的深度是允许暴露由通过减薄晶片背面的过程形成的“插柱”的深度。通常,该深度约75微米。假设每平方厘米可能有几千甚至几百万的接触点,则该通道深度虽然不关键,但是这样的深度允许在后续处理步骤期间以晶片规模的方式处理整个子晶片,具有良好的生产率并且不需要晶片载体。或者,通道可以一路穿透晶片。在这些穿透晶片的变形中,以下说明的减薄并刻蚀背面以暴露通道中的金属化的步骤可以不必要。此外,虽然该实例中说明的通道具有单导体,通过直接将这些形成步骤结合到该工艺中,同样的方法也适用于同轴或三轴导体。
在这点上值得强调的是通过使用一定的实施例中说明的工艺获得的属性和优势。从该方法中得到的属性和优势包括刻蚀和产生通道可以在混合(芯片-芯片,芯片-晶片或晶片-晶片)之前进行。换而言之,刻蚀和产生通道可以方便地在芯片,小片或晶片连接到另一元件之前进行。此外,该方法允许从事先制得的并可以使用的电子芯片的器件(即,有源)一侧刻蚀通道。该方法实际上可以用在芯片上没有电路直接位于不可牺牲的刻蚀通路上的任何位置。因此,使用该方法形成的通道可以根据需要与焊盘对齐或不对齐。此外,尤其在芯片的几乎没有或完全没有电路的区域中,通过使通道在焊盘上方,和/或在一些情况中使通道远小于焊盘,可以最小化IC上对电路的“真实状态”的损失。
对于通道的形成,在一些情形中具有斜坡通道从而保证后续的材料淀积充分覆盖侧壁可能是理想的方法。在该情形中,斜坡可以是典型的相对于通道纵轴的垂直线约88度的名义斜坡(即,通道宽度将随深度增加稍许变窄)。图92显示一个斜坡通道实例的剖面照片。
通常,使用75微米或更大深度及5微米或更大宽度的通道。图92的通道具有20微米的直径和约150微米的深度。图93是具有100微米深度和20微米直径的实例通道(已经填充)的照片。小到0.1微米的宽度可以是足够的宽度,深度可以更浅(例如,浅至只有5微米的深度)。然而,使用小于0.1微米宽度的通道可能减小将要形成的最终键合的完整性。类似地,使用浅于5微米深度的通道可能要求晶片减薄到可能损坏其下方的电路(如果存在)的程度。当前,为了用商业上合理途径取得的设备获得充分的制造生产率,典型的范围是75到150微米的深度和5到25微米的宽度。当然,该范围之外的深度和宽度对特殊应用也是可能的。举例来说,虽然涉及当前预期大量商业制造的通道数量和密度,当前商业上可取得的设备目前并不具有允许在这些较大深度下的合格率的充分的一致性,但在一些情形中,通道可以深达300微米并完全穿透晶片。然而,可以预期,随着时间,这样的设备的进步将能减少或消除该限制,使本文所述的方法能适用于这样的深度,数量和密度而且几乎不需要或者完全不需要进行修改。
可选择地,通道的底部可以形成为具有一个点。这是用于保证坚固的刚性插柱,刚性材料进入韧性材料的良好穿透性以及坚固的最终接触点(最大化刚性和韧性材料之间的表面接触)的方法。为了做到这一点,所使用的方法是,将刚性插柱制作为棱锥类形状(或者顶部为圆柱的的棱锥),其中插柱的底部与其下的接触点一样宽(最大化插柱到接触点的附贴强度),而顶部逐渐变细到远小于接触点,允许与将要获得的相对尺寸因子的匹配。该变形具有以下优势,即该变形将导致尖顶插柱的形成,从而在用于插柱和穿透连接时允许其穿透,与其后形成的棱锥类形状的刚性插柱相类似。图94是其中形成的具有尖顶通道的芯片的剖面照片。
接着,剥离光刻胶(图95),并向暴露的通道表面(未显示)涂覆电介质或绝缘层,以防止通道中的金属与半导体中的任何电路发生电短路。该层的厚度通常在约2000埃和1微米厚之间。然而,如果特殊应用涉及热膨胀系数的平衡或者降低通道的电容(这两者都重要或关键),该层可以更厚。可以使用的绝缘材料的实例包括TEOS(氧化物),其他氧化物,氮化物,聚合物,CVD金刚石等。
然后在电介质上淀积金属阻挡层(图96)。阻挡层用于防止金属迁移到绝缘体和半导体。本文所述的所有阻挡层材料都适用于该步骤,但出于该实例的目的,所说明的阻挡层是钨化钛(TiW)。
接着,如果在特定变形中需要镀覆金属,则涂覆电镀“籽晶”层(图97)。籽晶层用作通道电镀的基础。因为是良好的电和热导体,因此铜籽晶层是优良的选择,当前在工业上盛行并且非常便于在标准半导体和封装线上使用。然而,如本文结合刚性材料和/或刚性材料的籽晶层所述的任何材料都能使用。如果用电镀之外的的其他方法填充通道,则籽晶层只覆盖通道自身,而非晶片的更大面积,或者可以不需要存在。举例来说,如果将要通过CVD或蒸发填充通道则不需要籽晶层。
阻挡层和籽晶层的淀积通常通过溅射或者物理气相淀积(“PVD”),但也可以使用化学镀,因为对于一些实施例,化学镀将提供超过溅射或PVD的充分优势。
然后用金属或其他导体(通常是完全)填充通道,以形成穿透晶片的电通道(图98)。通常用于镀覆方法的填充材料是铜。然而,可以使用其他材料,包括本文所述的适合于作为刚性或韧性材料的任何其他材料。注意,如果只需要简单的电连接并且不需要良好的热导率或低电阻,通道不必用导体完全填充。在该情形中,通道的剩余部分可以可选地用诸如氧化物或环氧树脂的另一种材料填充。整个通道通常应该用某些类型的材料填充,因为如果芯片封装或密封时空气进入通道中的空洞,则由于空气的膨胀收缩,运行时的温度循环可能导致芯片失效。完全用金属填充允许最低的电阻和最好的热传导的接触点。此外,当使用用金属完全填充的大直径通道时,金属可以帮助热量通过晶片传输。
如图98所示,通过使用电镀工艺镀覆籽晶层而填充通道。可选择地,如果镀覆过程完成并且所镀覆材料的中央留有空洞,则可以用填充剂材料填充该空洞,诸如氧化物,其他金属,焊料,或者一些对该应用合适的其他材料。
有利的是,如果通道用与母晶片的刚性材料相同的材料或者与子晶片的韧性材料相同的材料填充,则可以实现堆叠优势。或者,如果芯片上通道将要附贴到其上的配对接触点上有刚性材料,则通道可以用与韧性材料相同的材料填充。
注意,如图98b所示,图中通道与焊盘对齐,用导体填充通道固有地允许使通道与焊盘接触。
正如多数实施例所期望的,在特定晶片将要连接到另一晶片时,重要的是子晶片的阻挡层和通道填充材料的构成与母晶片的阻挡层和刚性材料遵循同一方针,以致当子芯片混合到母晶片时,所进行的工作方式与母晶片相同。
回到所述工艺流程,作为先前步骤中镀覆的结果,大量导体淀积在晶片上面并需要去除。这可以通过研磨,抛光或化学机械处理(“CMP”)实现。该减薄向下进行到第一步中淀积的厚电介质中。所选择的用于作为第一步涂覆的电介质的实际厚度为所述研磨步骤提供误差容限。如果填充通道的导体不是通过电镀淀积,则该步骤可以不必要。如图所示,化学机械处理(“CMP”)则用于向下去除多余的镀覆材料和其下的籽晶层,到达并稍许进入表面电介质层(图99)。
接着,通过涂敷光刻胶再次使用光刻刻蚀工艺以帮助提供从晶片顶部到晶片的IC焊盘接触点8804,8806的通路(图100),然后刻蚀暴露的电介质10002(图101)。如果唯一需要的接触是从焊盘到通道自身(图101b),并且同一焊盘和母芯片的特定焊盘之间不需要接触,则特定的焊盘可以不经过该步骤(即,该焊盘可以仍然保留由光刻胶覆盖)。在替代的变形中,所进行的光刻可以使与IC接触点的连接与籽晶层的淀积同时进行(并能功能性地作为籽晶层的一部分),或者与镀覆或填充通道同时进行。在这样的变形中,该光刻步骤可以不必要。
然后剥离光刻胶并清洁晶片,在子晶片内留下完全成型的插柱(图102)。
在这点上,假定晶片将被进一步制备用以混合到另一元件,诸如另一芯片,小片或晶片(即,该方法等同于混合的所有排列组合:芯片-芯片,芯片-小片,芯片-晶片,小片-小片,小片-芯片,小片-晶片和晶片-晶片)。图103到图125以简化平行形式说明该进一步的处理并且该进一步的处理从图102所示的子晶片开始。此外,为了理解的目的,该工艺还进一步说明在将要充当“母型”接触点元件的晶片上进行的处理。
该过程进行如下。首先,除了IC接触点焊盘上方之外向母晶片涂覆电介质层(图103b),子晶片上已经存在该电介质层(图102a,图102b)。
接着,在子晶片上淀积阻挡层(图104a),在再布线接触点的情形中,阻挡层的一部分将最终成为原始IC接触点和预形成的插柱之间的电连接。使用阻挡层的优势在于能防止韧性材料其后与IC焊盘或刚性或支座金属发生反应。
如图所示,通过溅射在子晶片上淀积阻挡材料,例如列举Ni/Au,Ti/Pd/Au或Ti/Pt/Au几种。此外,该阻挡层可以总体用作下隆起金属(“UBM”),并用于不需要去除籽晶层的再布线。该阻挡层通常使用溅射和/或蒸发工艺布施,或者可选地结合上层的电镀工艺使用化学镀。
此外,如图所示,通过使用例如化学镀或淀积技术在母晶片上淀积籽晶层(图104b)。如图所示,母晶片具有涂覆的TiW+Cu,该TiW+Cu用作UBM和在母晶片上电镀刚性接触点的籽晶层。在顶部使用铜允许更容易地电镀铜和其后的刚性插柱形成。在一些实施例中,母晶片上的UBM可以同时作为刚性元件电镀的籽晶层和再布线,或者充当晶片之间的RF屏蔽(虽然用于该目的的图形化将在刻蚀步骤中而不是在该点的淀积过程中进行)。
可选择地以及可替代地,阻挡层和籽晶层可以具有相同的组成。在该情形中,单个材料可以充当阻挡层和籽晶层。
如图104所示,阻挡层布施在整个晶片上。这样做使后续的电镀步骤可以进行。然而,在这样的电镀之后,需要从不存在接触点的区域去除籽晶层和阻挡层,以使诸多接触点在一起不会发生电短路(除非出于其他与这里的情况无关的原因确切需要,即,阻挡层和籽晶层能充当各个点之间的电再布线材料)。
如果后续材料可以用电镀之外的其他工艺布施,例如通过溅射或蒸发,则母晶片的步骤可以替代地包括在焊盘周围用光刻形成图形,布施阻挡层金属,布施后续的金属然后进行剥离处理。金属和阻挡层主要围绕在焊盘或需要再布线的区域周围的最终结果是相同的。
然后在子晶片上进行光刻处理以暴露原始接触点上方的阻挡层材料(图105a)。此外,如该情形中所示的用底切在母晶片上形成图形以提供具有例如尖顶的,棱锥形,圆锥形或蘑菇形的可选图形化的接触点(图105b)。或者,母晶片上形成的图形可以形成一些其他的接触点形状,从而增加接触点的有效表面积,或者形成截面充分小于其最终要连接到的相应韧性接触点的接触点。通过这么做能增强穿透性,因为施加的力将分布在更小的面积上。
所述步骤(图105a,图105b)限定进行后续金属布施的位置。如果后续金属通过电镀之外的其他方法淀积,则该步骤将在上述阻挡层和籽晶层淀积之前进行。这里假设使用电镀。再次注意,可以进行光刻的图形化以允许后续的电镀和/或籽晶层刻蚀(或者如果未使用电镀则是后续的剥离处理)以限定再布线层。
接着,通过在被暴露的阻挡层的顶部淀积合适的金属使子晶片金属化(图106)。取决于特定的实施例,一个或多个以下材料层可以布施在子晶片上:用于处理晶片非平整的支座层(如果需要),扩散或韧性层(发生变形并形成接触点),用于在粘结相期间帮助发挥粘结作用的覆盖层或粘合层(如果需要),和/或用于防止粘合/扩散层氧化的氧化阻挡层。
此外,在母晶片上,通过光刻过程产生的空洞将通过镀覆(电镀或化学镀)光刻处理暴露的籽晶层进行填充,该籽晶层通过光刻过程暴露(图106)。取决于特定的实施例,在该阶段也可以添加将要用于插柱和穿透连接中使用的插柱成型的刚性材料。
图107更详细地说明母晶片上完全镀覆的棱锥形接触点的实例。
图108显示母晶片接触点的替代变形的放大部分,在该情形中,成型的接触点与图107的接触点相似。对于该可选变形(适用于已成型或未成型接触点),在镀覆刚性插柱的金属(金属化)之前,先向下刻蚀一点半导体焊盘10802的金属以在焊盘10802的边缘形成底切剖面图形10804。当建立刚性材料10902时(图109),一些刚性材料10902填充进底切10804中。该附加填充能充当锚柱以帮助在具有后续处理中施加的应力或者运行时由于热循环产生的应力的情况下保持刚性接触点就位。如图所示,刚性材料10902为镍(Ni)。
完成金属化和/或镀覆之后剥离光刻胶并暴露子晶片和母晶片上建立的接触点(图110)。然而要注意,如果母接触点的阻挡层将被电镀,则该步骤可以可选地在金属化之后但在剥离光刻胶之前进行。
接着,采用光刻工艺保护所建立的接触点或插柱,但允许分别从子晶片和母晶片去除不需要的阻挡层和籽晶层材料(图111)。注意,该步骤也可以用于限定和/或再布线接触点。此外,如果没有电镀其他金属,则这些步骤的顺序可以稍许不同,因为可能已经使用了针对后继刻蚀的剥离。
然而,因为该实例中的籽晶层和阻挡层材料被电镀,因此将使用刻蚀。因此,不需要的籽晶层和阻挡层材料被刻蚀掉(图112)。在另一替代和可选的变形中,只刻蚀掉少量阻挡层和籽晶层,即只刻蚀掉必须的量以防止不希望发生的接触点的共同短缺,以致多数晶片的表面仍保留被覆盖,并因此可以用作EMI屏蔽以防止噪音或者堆叠芯片之间不需要的信号耦合,尤其是如果保留的阻挡层/屏蔽被附接到接地面则更是如此。
然后剥离掉光刻胶(图113)。
在这点上,子晶片包含适用于与另一晶片形成插柱和穿透配合连接的功能性刚性插柱。
然而,正如通过本文的说明将更明显的那样,在该情形中,具体而言,母晶片的处理将通过在接触点上韧性材料(相对子晶片插柱上的材料)的化学镀而继续(图114b)。注意,虽然该步骤被说明为化学镀步骤,但该方法的变形也可以使用电镀步骤。在该变形中,所进行工艺的该一部分将作为剥离金属化步骤中所用的光刻胶和涂敷上述保护光刻胶的步骤之间的金属化步骤或者替代的电镀操作的一部分。然而,在任一情形中,阻挡层的淀积都是重要的,因为该阻挡层防止韧性材料和刚性材料互相混合并将韧性材料限制在刚性材料和子晶片上的IC焊盘之间。
在这点上,母晶片现在具有用于与另一晶片形成插柱和穿透配合连接的功能性韧性插柱。
然而,在该实例中,预定第三芯片将要层叠到子晶片的顶部,从而形成进入晶片的插柱。因此,需要进一步处理子晶片,该处理进行如下。
首先,通过涂覆合适的可去除的保护材料保护子晶片的正面(即,器件和接触点承载面)以保护其在后续减薄中免受污染(图115a)。该覆盖可以只由简单的光刻胶或电介质组成,或者可以由通过例如光刻胶,石蜡,聚合物,环氧树脂或其他粘合剂等的方法附贴到子晶片上的诸如玻璃片或另一个半导体晶片(“载体”晶片)的刚性元件组成。在一些变形中使用很厚的层(例如,数量级在子晶片减薄后厚度的至少50%)。在其他变形中,可以使用刚性的载体晶片。在任一情形中,很厚的层可以向子晶片提供额外的强度,以使其在减薄时能进行处理而不破裂。
接着,减薄子晶片的背面以从背面暴露通道填充材料(例如,先期形成的插柱),通常减薄到子晶片约74微米厚,因为典型的通道约75微米深。如果通道延伸得更深,则需要的减薄更小。取决于特定的应用,减薄具体进行到插柱伸展到背侧晶片表面上方,或者在一些应用中,插柱将与背侧表面齐平(图116a)。然而,在通道底部有尖端的位置,如果有尖端,则减薄最好不应向下减到足以去除底部尖端的一定的数量,当处理完成时理想的是棱锥形,圆锥形或蘑菇状的结构。
在该情形中,因为需要另一个插柱和穿透连接,将在背面进行刻蚀以使插柱延伸到表面之上(图117a)。该刻蚀步骤有两个目的。第一,去除通道周围的一些衬底,允许通道延伸到表面之外(从而允许其以和母晶片上的刚性插柱完全相同的形式工作)。第二,清洁接触点表面,允许后续工艺中金属的良好粘附。
当然,对于没有穿透连接的子晶片而言,减薄和刻蚀步骤通常不必考虑使其更为理想的其他高度问题。
通过在正面使用很厚层或载体的变形,减薄可以潜在地大大超过典型的75微米的完成厚度。实际上,对于那些变形,减薄导致低到约10微米的厚度。此外,如果粘结和融化工艺之后载体晶片将不被去除,则晶片可以减薄到约5微米。
注意:在替代实施例中,减薄步骤可以在母晶片和子晶片之间的混合之后进行。在该变形中,事件的顺序是化学镀母接触点,粘结,融化,减薄子晶片,刻蚀子晶片背面从而使接触点延伸到背侧表面之上,向背面接触点涂覆阻挡层和覆盖层,同时在不必要时省略正面保护以及去除该保护。
然后在插柱上淀积阻挡层和覆盖层(图118)。该阻挡层和覆盖层对于保护通道材料很重要。该阻挡层(和阻挡层覆盖)进行与“实际”母晶片的刚性插柱顶部上淀积的阻挡层材料和阻挡层覆盖完全相同的功能。该阻挡层允许韧性材料钉在该新插柱上的阻挡层材料与后续的第二子晶片(即,“子晶片2”)上的阻挡层之间。如图所示,阻挡层和覆盖层的淀积使用化学镀工艺。在该实例中,使用1微米的Ni和0.3微米的Au。使用化学镀的优势在于在晶片的背面不需要任何光刻步骤,使处理更便于进行并和使用薄晶片兼容。该优势对于减薄到极限的晶片以及在通道形成工艺的原始电介质刻蚀,通道刻蚀和通道填充步骤中节约成本方面更有价值。再次,可以使用的具体材料包括本文所述的任何阻挡层材料。
此外,该阻挡层不必通过化学镀淀积。取而代之,在一些变形中,如果在背面淀积籽晶层,以上述相似的方式镀覆然后刻蚀,则可以使用电镀。在其他变形中,可以使用图形化以及蒸发或溅射,或者其他类型的淀积工艺以涂覆这些阻挡层。虽然对薄晶片需要更多步骤,但这些替代方法仍具有还能够通过电镀工艺流程中的刻蚀籽晶层或者通过在淀积金属工艺流程中的剥离处理在晶片背面限定再布线层,屏蔽或接地平面的优势。然后从子晶片的正面去除保护层(图119)。
或者,如果作为保护层或者将载体晶片附贴到子晶片上的粘结剂布施的材料能承受粘结和融化工艺的温度,则该步骤可以延迟到融化工艺完成之后。这样就允许更多地减薄子晶片,同时仍可以在粘结工艺期间处理独立的芯片而不会打碎或损坏芯片。在该情形中,子芯片通常使其电路面朝上(即,背向母芯片)同时韧性材料在母芯片上。当然,考虑到母晶片/子晶片的只是随意的约定,相反的做法可能更好,或者在附贴良好的情形中或者其他变形中韧性材料可以在通道自身之中或者甚至在以后添加。
在另一替代变形中,例如,如果不是为了在顶部堆叠第三芯片而形成所述通道,而是为了使芯片与面向上而不是向下的电路混合,例如,如果子晶片上有光学器件,并且顶部载体晶片可以有内置的微透镜或者其他无源元件,或者如果子晶片和母晶片是RF器件并且要求两个电子电路不互相紧密相邻,则该步骤可以完全省略并且保护层被永久保留。再次,通常这样就要求母芯片上具有韧性材料。
在这点上,假设上述母晶片和子晶片上的接触点将要互相配对,就可以连接各个芯片。连接工艺进行如下。
首先,将子晶片翻转,并且母晶片和子晶片上将要连接的各个接触点互相对准(图120)。对准步骤用于对准母晶片和子晶片。对准容差应该是大约±焊盘的尺寸。利用超尺码的韧性接触点对准容差可以更大一点。总体而言,所进行的对准保证整个刚性接触点的顶部在某点处接触韧性接触点。举例来说,如果韧性接触点是边长15微米宽的正方形并且刚性接触点的顶部是边长5微米宽的正方形,而且如果完全取中心,则刚性接触点的边缘将会距离韧性接触点的边缘5微米,并且对准精度将是±5微米。
然后,使接触点在压力下叠到一起以形成插柱和穿透连接(图121)。
该堆叠方法的关键优势之一在于刚性材料穿进韧性材料中。这样就允许在两个晶片之间发生牢固的键合,因为两个接触点之间的表面积大于单个接触点自身的尺寸。此外,键合变得更强,因为使两部分拉开的失效类型需要插柱的水平表面发生分层以及插柱的垂直面发生剪切故障。注意,后者是很不常见的故障形式,所以总体失效的风险比任何单个故障发生的风险更小。
实际上,突出量也很重要。通常,至少需要半微米的突出。虽然对一些实施例而言几乎不突出也能工作,但在低水平的突出量下强度会大大下降。实际上已经确定,对于总高度8微米的韧性材料,刚性材料通常要进入韧性材料延伸2-3微米;对于10微米的韧性材料,刚性材料通常要进入韧性材料延伸5微米。通常的“拇指规则”是要穿进10%或更多的韧性接触点厚度,但使其穿进小于90%的穿透韧性接触点的距离。
另一关键优势在于插柱的穿进允许子芯片和母芯片相对于接触点节距的明显不平整性。举例来说,对于20微米节距的12微米宽的接触点,韧性材料的高度可以相当高,例如,高到其高度匹配节距。相似地,从接触点到接触点的平整度偏差可以和韧性接触点的厚度一样宽。举例来说,如果插柱具有5微米的高度并且韧性材料具有8微米的高度,则接触点到接触点的平整度偏差可以大到8微米。在该情形中,一些插柱将穿进完全穿透韧性材料的距离,而一些可能穿进得较少。
回到工艺流程,在刚性接触点穿进韧性接触点之后或与此同时,可以进行粘结和融化工艺的粘结相。如图121所示,两个过程同时发生。在该工艺的粘结相期间实现两个晶片之间的电连接。有利的是,不必要中间环氧树脂或其他物质将芯片保持在一起或者将其充当电连接之间的阻挡层。
可选择地,如果举例来说,潜在的返工不是工艺的一部分并且底部填充材料将不受粘结和融化工艺的负面影响,则在粘结相之前可以在两个芯片之间插入底层填料以填充两者之间的空洞。
在这点上,母晶片和子晶片被进行连接并且可以进行测试(在一些情形下如果有一个失效则可以替换)。
一旦确定需要在两者之间形成永久连接,就进行粘结和融化工艺的融化相(图122)以形成结合对(例如,混合单元)12202,12204。在融化过程中,母扩散/覆盖层,子氧化覆盖层以及子韧性材料都互相扩散到一起,构成总体接触点的最终组分。
可选择地,如果没有预先完成并不需考虑温度问题,则可以在融化工艺之前将底部填充插入到芯片之间,或者该过程在融化工艺之后进行。使用底部填充的优势是减少空气进入两个芯片之间并其后由于温度循环破坏芯片或连接的可能性(因为粘结和融化工艺形成气密封闭)。
一旦母晶片完成粘结过程(即,在芯片-晶片工艺中,对母晶片上的每一个良好位置重复对准和粘结过程,同时对已知的坏母芯片格点不进行该过程,在晶片-晶片工艺中,两个晶片被整体粘结在一起,如果进行可选的测试则坏芯片的位置被指出以在将来消除),然后整个母晶片经过融化过程,永远附贴所有子芯片。该过程可以在比粘结相高得多的温度下进行。此外,对每个芯片的时间是相同的,因为在每个晶片上同时进行,所以该过程在每个单独芯片上都能产生相当均匀的连接。
融化相的温度通常是例如320℃到400℃,取决于所涉及的特定材料。
有利的是,通过将粘结过程与融化过程相分离,进行粘结的设备不会由于必须加热或冷却每个单件而减慢速度。通过以可控方式在晶片水平进行该过程,所有接触点都能具有相似的最终组分。
在粘结相,融化相或两者可以使用惰性或还原环境以有助于最小化或去除材料表面的氧化物,并有助于降低每个步骤所需的温度或压力。通常用诸如氮气,氩气或其他的惰性气体,或诸如混合气体(forming-gas)或甲酸的还原气体,或者一些具有氢气组分或其它还原气体的其他气氛。
如上所述,过程并未完成,因为第三芯片将要结合到该新形成的单元上。如同连接母芯片和子芯片一样,该单元可以连接到另一芯片。因此,如图123所示,第二子晶片被叠到单元12202,12204上,并且其接触点与单元12202,12204的适当的接触点对准。
有利的是,由于先前的工艺步骤,第一子芯片顶部的通道的暴露侧具有与原始刚性接触点的顶部相同的组分。因此,对于后续的“子”晶片,混合将以与前两个晶片所进行的相同的方式进行(即,对准,穿进,粘结(可选地测试)和融化,韧性材料被钉在各个阻挡层之间,并且通道上的插柱穿进韧性材料)。该工艺的重要优势在于,通道和基础混合设置为以相同的材料系统和相同的工艺流程运行,促进超越已有的常规的堆叠芯片对的堆叠重复性。
结果,母晶片可以与一组芯片组装在一起,然后装另一个(子晶片2),再另一个等,使用粘结,融化,粘结,融化的方法,或者在一些情形中使用粘结,粘结,粘结然后融化所有元件的方法根据需要以对每一层都同样的方式运行该工艺。
因此,在第二子晶片上进行第二粘结相,以将其键合到该单元,并且一旦完成,该新形成的更大的单元可以可选地进一步测试,或者,如果第二子芯片是坏的则可以将其分离并替换(图124)。
最后,当需要在第二子芯片和单元之间建立永久连接时,再次进行粘结和融化工艺的融化相(图125),以形成新的,更大的混合单元12502,12504。
该步骤之后,可以反复重复该过程从而允许集成多个其他芯片,例如集成到“子晶片2”上,或者集成到晶片上存在的其他芯片上(未显示)。因为在每次粘结过程中形成电连接,每个芯片只需要与其直接下方的一个芯片对准,所以所实现的另一个优势是不存在如所有芯片必须在穿透连接的尝试能够开始之前首先堆叠的其他堆叠技术中的对准误差的积累。
此外,可以在各个相继的层次之后对各个更大的组合单元进行必要程度的测试(如果需要可以进行返工)。还有,该过程提供了特殊的优势和巨大的成本节省并且提高了产量,因为,如果芯片被多层堆叠,常规的技术可能要求在电测试进行之前完成整个构建的单元。因此,只有在已经形成昂贵的单元之后才能测试常规的部分,并且,如果是坏的也不可能返工,唯一的选择是报废整个高成本的单元。此外,应用常规的技术,在构建时损坏单元的风险或者例如如果失效发生在第一层芯片上这种浪费部件的风险会大大增加。
与此相反,使用本文所述的方法之一,可以用小得多的风险形成多层堆叠的配置。再次,取决于特定的情形,如上所述,该方法的进行可以通过对准,粘结,融化,对准,粘结,融化的顺序根据需要重复多次。在粘结过程具有足够高的强度的条件下,例如>=500接触点,则工艺可以替代地以对准,粘结,对准,粘结进行所需次数,并且只有在垂直堆叠所有芯片之后(并且如果使用测试选项则测试合格)才进行融化。当不同数量的芯片将要堆叠到不同位置时,该第二种方法可以进一步有效地使用。
在这点上应该注意,通过使用插柱和穿透连接以及粘结和融化工艺,第二子晶片(和后续晶片)到所述单元的后续连接的进行可以不对先前形成的单元间连接产生负面影响。事实上,已经惊奇地发现,通过使用粘结,融化,粘结,融化的方法(无论是否进行插入其间的减薄),后续的融化步骤实际上都使先前连接的电阻降低。该现象之所以重要是因为常识通常认为后续的融化往往减弱或退化先前形成的连接(这对下文所述的“阱”连接尤其正确)。
图126到图139以简略形式说明另一变形,为了避免冗长,该变形从图103的将要再布线的子晶片和对应的母晶片开始。然而,在该实例中,子晶片如图77a到图104的简化形式所示进行处理,但与先前实例相同,还包括形成有助于在顶部堆叠第二子晶片的插柱。
从图104的晶片开始,该工艺的起始点是通过光刻在子晶片上限定再布线的区域(图126)。然后,在子晶片上涂覆阻挡层以再布线接触点并向母晶片涂覆籽晶层(图127)。然后剥离光刻胶(图128)并使用新的光刻图形保护除原始接触点上方的区域之外的所有区域(图129)。接着,金属化接触点(图130),子晶片具有由离散的锡层和金覆盖层覆顶的金-锡(Au/Sn)合金,并且母晶片的接触点用铜镀覆。再次,剥离光刻胶(图131)并通过刻蚀去除不需要的籽晶层(图132)。最后,通过化学镀向母晶片的接触点镀覆Ni/Au的覆盖层(图133)。
然后,晶片互相对齐(图134)。其后,可以将接触点叠到一起以形成插柱和穿透连接,可以进行粘结,可选的测试以及可以进行融化工艺以形成组合的混合单元(为了避免冗长这里没有显示上述过程,因为在本文其他地方已经说明)。
现在,因为该实例还涉及在该子晶片顶部添加第二子晶片,因此该工艺进行如下。首先,减薄组合单元的子晶片的背面以暴露预先形成的背面接触点(图135)。然后,刻蚀衬底从而将插柱抬高到衬底表面之上(图136)。
虽然这样将增加混合后的其他步骤即涉及减薄的步骤,但是如果对于特定的应用已经充分则该工艺可以在这里停止。这样做的优势在于没有更多的光刻图形化或材料淀积,这些步骤都要求更多的接触劳动量并且是生产率损失风险的主要来源。或者,如果结合到另一元件的时间延迟,材料或其它因素使氧化成为问题,则将增加覆盖层(即,需要进一步的处理)。
图137是图135和136所示的步骤完成之后实例接触点的照片。在图137中,插柱13702,阻挡层13704和衬底13706清晰可见。
假设氧化可能成为问题,则覆盖层被涂覆到插柱的抬高部分上(图138),从而完成背面接触点形成工艺。
与第一子晶片相同,通过该背面的接触点对准下一个子晶片(图139),在该背面接触点上可以在粘结工艺等的同时或之前形成两者之间的插柱和穿透连接。
总体而言,有很多材料适合于用作阻挡层。这样的材料包括但不限于:Ni,Cr,Ti/Pt,Ti/Pd/Pt,Ti/Pt/Au,Ti/Pd,Ti/Pd/Au,Ti/Pd/Pt/Au,TiW,Ta,TaN,Ti,TaW和W。
籽晶层的合适材料包括但不限于:Ni,Cu,Al,Au,W,Pd和Pt。
替代的合适材料包括但不限于:Ta/Cu,TaN/Cu,Ni/Au,Ni/Cu,Ti/Pd/Au,Ti/Pd/Cu,铬,能以平面方式(例如,通过蒸法或散布)布施的导电环氧树脂或其组合。
然而应注意,芯片或芯片对上的所有阻挡层不必是完全相同的材料。
总体而言,使用阻挡层的地方的材料应该具有以下特征:
i)应该与特定的焊盘材料兼容(典型的焊盘为铝,铜和金);
ii)应该进行选择,如果晶片有共存的小(<15μm)和大(>50μm)IC焊盘则使其能以对两者都良好的生产率置于晶片上;以及
iii)如果下隆起金属也用作刚性材料或者充当支座,则其应该满足上述条件,并且还能做成几个微米(>3μm)高。
此外,要求阻挡层材料与IC焊盘顶部和芯片顶部覆盖玻璃/钝化层上的淀积材料兼容。
使用阻挡层还能提供一个或多个以下优势:
i)能够允许高生产率,并能增加混合接触点的可靠性;
ii)如果淀积在焊盘顶部和芯片顶部覆盖玻璃/钝化层上,则阻挡层其后可以用作:
1)信号再布线材料
2)两个芯片之间的电屏蔽以防止其间的串扰,和/或
3)用于任何能通过电镀进行的后继步骤(例如,形成刚性插柱和涂覆韧性材料)的籽晶层;
iii)增加子材料的储存期限,因为阻挡层充当防止或延迟氧化的覆盖层;
iv)可以预图形化以充当再布线或屏蔽;
在一些实施例中,上述替代材料可以提供一定的优势,因为:
i)人们相信Ta和TaN的阻挡能力超过TiW,
ii)基于镍的工艺允许UBM和后续的刚性材料是同一种材料,从而简化工艺,
iii)不会使铜暴露的替代材料具有更长的储存期限,所以这些材料能够与一定的制造工艺更兼容,
iv)如果不需要后续电镀步骤(例如,对于在子晶片上淀积刚性或支座构件),则任何上述材料都可以正好在焊盘和再布线或屏蔽区域上图形化,从而不需要进行后续的籽晶层和刻蚀步骤以限定这些区域。
对于使用阻挡层,在很多变形中重要的是一定要保证:1)被认为会发生反应的适当的金属的确发生反应;2)这些相同的金属以反应后的最终组分正确的方式发生反应,3)堆叠中使用的其他金属(即,刚性和支座)不发生反应而避免污染金属,以及4)阻挡层将允许多个高温循环,其温度达到并高于工艺的粘结部分的封装焊接条件(例如,在适当温度下的Pb/Sn,或者通常在约240℃到约270℃附近工作的一些无铅焊料)以及通常在约300℃到约350℃的工艺的融化部分的温度。阻挡层通过防止出于键合的更好的完整性的目的应该保持分离的金属发生混合而保持附贴材料的完整性。
通过实例并参照说明紧靠粘结相之前的子晶片接触点14002和母晶片接触点14004的图140显示了上述情况。如图所示,子晶片接触点的阻挡层14006是Ti/Pd/Au,母晶片接触点的阻挡层14008是Ni。母晶片上的“刚性”材料14010是铜,子晶片上的韧性材料14012是Au/Sn。此外,每一个晶片上的覆盖层14014,14016都由金构成并用于防止每一侧各自的材料氧化和允许初始粘结工艺因为初始接触点中的两种金属由同一种材料构成而容易进行的双重目的。注意,实际上在多数变形中,覆盖层14014,14016通常将完全包覆其他材料,然而为了便于说明只在顶部进行显示。图141以简化形式显示融化过程完成之后的同一个接触点。在实现金属的最终组合之后,两个金覆盖层已经与Au/Sn层混合以形成Au/Sn合金14102,而镍和Ti/Pd/Au充当阻挡层以防止Au/Sn分别与铜和Ti/Pd/Au顶部的焊盘混合。因此,融化的Au/Sn 14102被“困”在该两个阻挡层14006,14008之间,保持Au/Sn的组分即使在多次后续高温步骤之后仍然一致和均匀。
与此相反,举例来说,如果没有镍阻挡层14008,则Au/Sns 14102将直接与很厚的铜层14010(在该实例的实际实施中铜层其将超过Au/Sn厚度的60%)接触。结果,在高温下,Sn将扩散进入铜,然后所得合金开始极大地改变性能。举例来说,铜的熔点为1084℃。随着Sn最初扩散进入铜,刚性插柱的顶部将成为富锡混合物,其熔点要低得多(例如,97%的Sn和3%的Cu的混合物的熔点在230℃左右)。随着Sn进一步扩散进入铜,最后会具有比Au/Sn更低的熔点,并且铜插柱在粘结和融化工艺中不再充当刚性构件。同样重要的是,铜14010将从Au/Sn 14102中过滤掉Sn,导致使该合金变成韧性的温度升高。因此,不断变软的刚性构件尝试穿进不断变硬的韧性构件。这样将影响接触点强度,均一性并最终影响可用的接触点间距的密度。此外,该效应将与时俱增。取决于融化过程进行的时间长度,接触点的组分和性能可能变化很大。如果接触点经过多次融化循环,举例来说,如果芯片垂直堆叠多层高度则也会发生这样的情形。相对于堆叠层中最近融化的芯片,堆叠层中的底部芯片将具有很大不同和不一致的性能。通过使用阻挡层金属,Au/Sn受到较大限制,并因此能在多个融化循环中保持相同的组分和特性。注意,即使有阻挡层例如在Au/Sn和Ni之间仍可能发生一些互扩散,但该扩散的速率远慢于Cu的情形,所以一直到例如100或更少的合理的大数量堆叠芯片该扩散都可以忽略。因此,无论特定实施例使用什么材料,阻挡层通常都应该是最终的结合合金的组分,从而避免或最小化该负面的互扩散。
在常用插柱和穿透方法中,两个配对的接触点被显示为大而平的接触点,但这一点既不是对所有应用的要求也不一定是理想的配置。因为两点之间的电连接的质量(或其欠缺)直接影响连接的电阻,并且不良连接将降低生产率,因此要求最小化不良的连接。有利的是,插柱和穿透方法可以(不必增加任一接触点的“占地面积”)有效地适合于减小形成高电阻连接的风险从而增加生产率。该方法涉及通过在韧性或穿透接触点上形成图形或剖面外形改进穿透性并增加接触点表面积。
当相对尺寸使韧性接触点大于刚性接触点时,如果韧性接触点直接在IC接触点焊盘上,则韧性接触点几乎可以自动图形成型。通过在大于其上建立IC接触点焊盘的IC接触点焊盘的开口的区域中对韧性接触点的金属图形化,可以在接触点中心附近由于IC上的覆盖玻璃与IC焊盘自身之间的相对高度差形成自然下陷。图142说明这样成型的韧性接触点14202。如图所示,韧性接触点14202形成为比IC接触点焊盘14202更宽。结果,覆盖玻璃14206相对于接触点焊盘14204的抬高自然引起韧性接触点14202中的下陷14208。有利的是,该自然下陷14208使韧性接触点14202更适合于接纳刚性接触点14210,并且如果刚性接触点14210足够接近该下陷的尺寸则由于各自的自然形状甚至能有助于对准。
成型刚性接触点减少初始接触点面积,从而有效增加每单位接触点面积施加的力,提高穿透性,同时在深度方向上由成型的壁提供的表面积的增加保证实现电气和机械接触点的足够面积。
为了说明的目的,以顶视图和沿横截线A-A的剖面图显示无数可能的母接触点成型图形的代表性的非限制性说明实例,图143A到143H以及143W说明圆形,六角形,十字形和正方形的接触点焊盘,图143I到143P说明例如棱锥形底立方体顶的倒截顶截面(图143K,图143L),单倒截顶棱锥形底的截面(图143M,图143N)或者阱中插柱(图143O,图143P)的复杂形状的接触点焊盘,以及在图143Q到图143V中只以侧视图显示的实例形状,应该理解,类似方法可以用于环形的或由“多级”棱锥的堆叠构成的或其它三维形状的接触点焊盘,或者用于上述两或三导体变形或者各种形状和实心几何截面的任何其他简单或复杂组合。
其他替代诸如图143V所示可以在接触点的底部使用“侧翼”,该形式通过简单地提供附加的横向接触点面积增加表面积。
此外,使用不对称或拉长的接触点(即,诸如图143X所示的在不同方向上的宽度不同从而吸收特定方向上的应力)是理想的形式。两者选一或者另外添加,可以共同使用诸如图143Y所示的这样的不对称或拉长的接触点的组合,以使其在零应力点周围对称,但因此而允许在任何多个方向上有方向性变化。因此,在一些方面中,图143Y的配置是图143T接触点的更精致的版本。
此外,接触点成型图形可以包括诸如图143J,图143L,图143N,图143Q,图143R,图143S和图143U所示的底切,底切将给予接触点附加的强度,因为其提供用于韧性材料“抓取”的区域。类似地,插柱可以图形化而具有更宽的面对表面积或总表面积以保证即使对非完美连接也有足够的接触点面积。此外,诸如图143T所示,给定的接触点自身可以由各个单个的部分电独立的多个接触点组成。或者,一些或者所有部分可以互相电连接。该变形提供用于更好的剪切强度的更大的表面积以及冗余效应,以致如果一个或多个副接触点误对准仍可以进行总体连接并具有加载所需电流的足够的接触点面积。
还应注意,接触点焊盘的具体形状,或者所用成型图形的形状或配置本质上是不相关的,重要的方面是使用一些增加有效接触点表面积同时提供对于具体应用的键合适当的形状的成型图形而不是所用的特定接触点或成型图形的形状,所使用的成型图形需满足这样的工程要求,即对于接触点的总电流要求可以通过最小可接受数量的接触点实现,并且所用的具体成型图形使表面积增加对相对于如果不使用该成型图形则将导致不良连接的可能性可能实现所要求的目标充分的数量。此外,虽然上文结合刚性/母接触点进行讨论,但也可以使用类似成型的韧性/子接触点。然而,在该实例中,接触点的配置将最典型地涉及母晶片上的刚性阱配置。
图144是所成型的韧性接触点的替代实例的照片,该接触点的形状像顶部稍许成盘形或下凹的圆角金字塔基。
图145是为穿透图144的韧性接触点设计成型的刚性接触点的照片。
上文参照显示与图47相似的一对芯片14600,14602的一部分的图146A和146B简略地进行说明。然而,与图47的芯片不同,一个芯片14602具有经成型的刚性接触点14604,与图41的未成型的刚性接触点相反。另一芯片14600具有与图47所示的韧性接触点类似的韧性接触点14606。当两个接触点14604,14606叠到一起时,如图146B所示,将形成插柱和穿透配合。然而,与图47的接触点不同,这里的经成型的接触点14604的各个小插柱分别穿进韧性接触点14606,从而使用相同数量的压力对于扩散连接提供比对于连接到韧性接触点14606的同样“占地面积”的非成型接触点可能得到的更大数量的表面对表面的接触点面积。此外,一些成型接触点的实施例提供在最小化与不完全连接相关的风险方面的进一步的优势。该独立的方面也显示在图146B中,从而即使不考虑两个接触点14604,14606之间的连接不理想(即,刚性接触点14604的谷14610附近存在间隙14608),由刚性接触点14604上的成型一侧14610提供的附加接触点面积也表示该连接将是合格的。
出于解释的目的用另一种方式说明,假设如果刚性接触点14606没有成型,则接触点面积将等于满足接触点的总电流要求可能的最小接触点面积。在该情形中,如果接触点的任何部分没有导致良好的连接,则该连接将可能不合格并可能在使用中导致早期失效或者完全不能用。与此相反,在该实例中,图146的刚性接触点被成型。如图146A和146B所示,假设所述成型增加接触点表面积至少两倍(可以容易实现的成型图形),如果只有一半总表面积形成良好连接,则该连接也还是能满足最小总电流要求。因此,如图146B的放大形式所示,虽然存在没有形成接触点的区域,但这些区域远小于形成良好连接所需的必须接触点面积的四分之一,所以该接触点对于使用仍合格。
或者,成型接触点的形成可以通过连同一个或多个较大的韧性接触点使用多个小的刚性接触点以形成单个的全面连接。举例来说,可以使一个电连接由三组接触点对组成,其中每个单独的接触点对由多个刚性接触点和单个(或多个)韧性接触点组成。
成型概念的另一变形涉及“阱”的形成,取决于特定实施例,阱的设计有助于或改进对准,限制韧性材料,或有助于形成良好的连接。如结合下列附图所示和所述,这些阱附贴变形向特定实施例提供进一步的好处和优势。
图147到152说明用于实施对于母晶片14702和子晶片14704接触点对的阱附贴概念的一个变形工艺(图147)。在该变形中,子晶片的覆盖玻璃开口用作模板,并使用例如聚酰亚胺,SU8,其他环氧树脂,玻璃和/或电介质制成永久的阱14802(图148a)。在母晶片14702上使用类似方法,但是阱14804不包括由覆盖玻璃界定的所有区域(图148b)。韧性材料和(可选的)韧性覆盖材料然后被插入到子晶片14704的阱14802中,注意不要填充阱14082的整个深度(图149a)。类似地,刚性材料14908从母晶片14702的焊盘表面建立(图149b)。然后去除母晶片14702上的阱14804(图150),但子晶片上的阱14802保持在原位。
结果,在穿透过程以及在连接工艺的粘结(图151)和融化(图152)相期间,子晶片的阱14802将限制键合材料(例如,覆盖和韧性材料)。阱还能建立深度限制,因为阱的高度使其在任何其他物体之前先碰到其他晶片或其上的某些表面。
有利的是,通过该方法,阱能允许覆盖或覆盖层材料和/或韧性材料自身成为能使其进入半液相点或者甚至实际熔点,至少能到达足够柔软使其正常扩散的状态点的材料。这对于接触点的位置靠近在一起,并且通常发生在熔化期间的挠曲将引起材料为减少表面积而横向膨胀的情况很有效。对于无阱接触点的边缘之间的间距小于或等于韧性材料高度约3倍的接触点,这样的用途的预集成设计可以是理想的方法(例如,如果韧性材料是8微米高,而接触点边缘之间的间距小于或等于约25微米,则应该考虑该方法)。
此外,如果使其太靠近其熔点,则一些材料会“湿润”晶片表面而不是仅仅展开,材料会沿表面攀爬。在韧性接触点的情形中,如果没有考虑到,这样的情况可能使相邻接触点之间发生电短路。有利的是,通过将这些材料保持在阱中,任何湿润攀爬将被表面张力抵消并且材料将被保持在阱中;防止其短路相邻的接触点。
举例来说,如果要进行的连接后工艺可能使组合接触点熔化,则阱在一些实施例中还可能很关键。举例来说,如果接触点在用于形成刚性-韧性接触点的合适温度下形成,并且然后组合芯片需要焊接到封装中但焊接步骤所需的温度高于完成融化相时存在的接触点的熔点,则在工艺过程中接触点将完好无损,因为熔化的材料被阱包围,并在冷却时再附着。
此外,阱的方法很适合于形成多重密集组合连接,因为阱的图形化使用半导体光刻技术而非常规的掩模印制或焊接技术。在替代的变形中,可以使用上述阱工艺的“相反”型工艺。在该变形中,所进行的工艺不用韧性材料填充阱。这些变形分别落入图153到图156所示的四个类型之一。
类型I(图153):通过该类型的阱连接,子晶片15302包含韧性材料而母晶片15304具有刚性阱15305(半导体晶片中刻蚀时显示)。阱15305的壁简单地用例如Au的扩散层金属15306涂覆。为了连接两个晶片15302,15304,子晶片15302上的韧性材料插入并配合到阱15305中以使其变形。通过在粘结相期间加温和加压使韧性材料和扩散层15306形成粘结连接。在融化相期间,子晶片15302的韧性材料15303和母晶片15304的扩散层15306互相扩散以形成金属键合。取决于具体的实施例,韧性材料可以稍大于阱或者至少包含更多体积的材料从而在粘结相期间造成两个晶片之间的强配合,并保证融化相完成之后没有空洞。注意该分类违背母/子惯例。
类型II(图154):该类型与类型I相似,但是阱或韧性“插柱”15403形成使两者之间的对准自动或更容易的形状。注意该分类也违背母/子惯例。
类型III(图155):通过该类型,插柱15406是“刚性”材料而阱15405被涂覆规定厚度的韧性材料15403。该类型像上述基本的成型韧性接触点方法,但比起覆盖玻璃和IC焊盘之间的高度差所自然形成的单纯缺口,韧性材料15403具有更显著下陷的剖面图形。再次,要求插柱15406和阱15405的尺寸经过选择,以使集成(即,完成粘结和融化工艺)之后没有空洞。
类型IV(图156):通过该类型,阱15605被涂覆扩散层(类似于类型I和II),并且插柱15603由刚性材料制成,但其外侧也涂覆韧性材料层。这样就使情况类似于类型I和II,但如果刚性材料的材料成本小于韧性材料,例如刚性材料主要包含铜而韧性材料主要包含金,则子晶片的成本能够降低。
有利的是,通过上述方法,阱可以使用例如电介质建立或者可以下陷(即,通过刻蚀到半导体中制成)。此外,阱可以是通道形成工艺的副产物。例如阱甚至可以是一部分没有完全填充的通道。图157A和157B分别是一组15微米直径延伸135微米深的通道15702和25微米直径延伸155微米深的通道15704的纵向剖面照片。图158是类似形成但没有一路填充到底部的通道15802的照片。结果,通过减薄晶片背面直到暴露通道底部将形成自然的阱。这样留下的阱可以用于类型I的阱。或者,可以在每个阱的嘴部刻蚀出喇叭口或锥角以获得类型II的阱。
图159到167说明类型II的刚性阱附贴方法的另一变形。该刚性孔洞阱的版本再次从完全形成的晶片开始,具体地从其一个通过覆盖玻璃15904暴露的焊盘15902开始(图159)。可选地,首先,在IC焊盘15902上淀积阻挡层16002(图160)。然后光刻胶图形暴露IC焊盘15902周围还包括一些覆盖玻璃15904的区域16102(图161)。通过将金属16202蒸发到由IC上的覆盖玻璃形成的凹陷中阱被自动形成(图162)。这样使该图形化比用一些其他刚性阱孔洞工艺更容易。光刻胶16204的剥离也去除多余的不需要的金属,其后留下完全成型的刚性阱16302(图163)。
如同其他类型II的变形,该变形违背母/子惯例,因为承载图163的晶片的对应结构的晶片16402没有前述意义上的刚性“插柱”,取而代之带有在相关部分涂覆韧性材料的覆盖层16406的支座16404(图164)。通过良好的配合和充分的表面积,本身为刚性形式的孔洞允许支座上韧性部分的穿进(图164)。如图165所示,通过加热,韧性覆盖层湿润并附贴到插柱上。如图166所示,在粘结相期间,韧性覆盖层16406变成液相或者半液相并将填充图165的空洞16502。要求这样做是因为由于热循环中的膨胀和收缩困在空洞中的空气可能使接触点潜在地不可靠。然后,当韧性覆盖层在粘结相期间或者在融化相开始时填充空洞时,融化相允许韧性覆盖层扩散,刚性覆盖层和韧性材料形成最终粘合连接16702,即融化连接(图167)。
使用图144O,图144P或图146的成型接触点可以形成其他替代的阱附贴变形。在该变形中,通过图形化刚性材料形成阱,因此该阱形成壁,在壁上如果存在则任何液相材料都能被阻止通过。因此,该方法允许用和不用刚性-韧性的范式使用各种工艺并允许很密集的连接,因为如果设计合理,则阱将包含任何液相材料或防止韧性材料的横向膨胀幅度太大,在任何情形中都允许高接触点密度下的高生产率。
图168到图170说明阱附贴方法的另一变形,其中芯片通过分离的远程接触点互相附贴。该方法有利地可应用到至少以下三种情形中:
1)不希望在韧性材料上放置覆盖材料,因为覆盖材料可能对材料键合的方式产生负面影响;
2)希望在很低温度(或者,在一些情形中甚至是室温)下进行附贴以提高工艺速度,举例来说,如果晶片分别具有很平整的表面,则范德瓦尔斯力(van der Waals force)将能附贴芯片或者悬摆原子键可以形成允许由诸如氧化物,氮化物或其它电介质的绝缘体进行连接的共价键(这样能避免或减少各个部分升温的等待时间,并潜在地减少主要设备的成本,因为具有温度性能的机器不再必要);以及
3)理想的是可以使附贴材料回流(转回液相),从而对于后续的融化过程自对准芯片而不使主要接触点完全转回液相,因为如上所述,这样将引起流动或攀爬并从而限制实际接触点的潜在密度(这样还允许使用更便宜的设备进行附贴,因为设备不必具有主要接触点的高节距必定需要的对准精度,而远程附贴接触点可以间接提供该精度水平。
通过实例的方式,远程接触点16802,16804可以由例如铟的材料制成,铟在室温下很软,并因此能仅用将部件挤压到一起的压力进行附贴。或者,可以使用一些其他能不需要高温提供粘附性的低温材料,具体的材料并不非常重要,只要不对整体产生负面影响(即引入短路等)即可。举例来说,可以使用低温焊料(低于250℃)。如果进入液相状态,表面张力可以将两个芯片对齐到一起,以使可以用例如常规的拾取定位机的更便宜的具有较低对准精度的设备进行附贴工艺。此外,远程接触点可以配置为如果非常平整则简单的共价键就能将芯片对准并保持到一起。
在该工艺中,如图168到170所示,在初始的附贴相(预粘结相)期间使用分离的接触点连接器件。图171A和171B说明与图168到170相似的替代的远程接触点变形的顶视图。这些分离的接触点可以完全远离电接触点,例如在单个芯片的外围或其周围(图171A),或者可以与实际电接触点16806穿插设置(图168,图171B)。此外,有利的是,本文所述的远程接触点与主要接触点的所有变形兼容,并且其高度和宽度远大于主要的电接触点,因为其节距不必紧密。最好,远程接触点应该足够高以使主要接触点在附贴工艺期间不必发生接触(图169)。应该注意,该附贴或粘附工艺不必具有高强度。主要接触点的后续的融化过程能为所连接的芯片提供强度。图170显示融化过程之后的图169的晶片,其结果是主要接触点以高强度键合永久组合在一起。
总体而言,和粘结相一样,融化相将在比该变形的附贴或粘附相所要求的更高的温度和/或压强下进行。
再次,和在粘结和融化相期间可转回液相或半液相的材料一样,附贴接触点的压缩可能使其横向扩散和/或加热材料可能使其转回液相并使其散开,如果扩散到主要接触点则潜在地引起电短路。因此,一个有利的的选择是将本文所述的形成基于阱的电接触点的原理应用到远程接触点。通过该方式,可以在粘结或融化工艺中施加压力或升温期间允许这些远程接触点成为液相或者横向扩散而不污染或短路主要接触点。
有利的是,远程接触点也可以配置为能够在键合实际接触点之前进行两个芯片的测试而与粘结和融化相中的连接无关,或者测试在该连接之前进行。如果所设计的芯片为了测试特定的单个芯片的组合是否正常工作的目的使远程接触点的位置也是允许发生芯片之间的连通的特殊焊盘的位置,则如果任何一个或者两个芯片都没有正常工作(即,无功能,或者有功能但在规范之外),就可以去除该芯片并附贴新的芯片。
此外,通过合理设计,该预粘结,伪混合测试方法可以很有价值,因为无论连接将发生在晶片-晶片,芯片-晶片还是芯片-芯片的基础上该方法都可以结合在设计中。因此,对特定应用(即,晶片-晶片,芯片-晶片或者芯片-芯片)选择将要使用的连接类型可以部分成为测试能力的影响因素。举例来说,如果可以基于晶片进行测试,则可以基于晶片平行混合两个晶片上的所有芯片,并在分割或切割时将无功能的芯片打上标记进行返工。或者,该方法可以在这样的情形中使用,即单个芯片来自一个或多个工厂,并且没有好方法在混合之前知道任何给定的芯片是否为已知的好芯片。
在再一个替代的版本中,远程材料可以与主要接触点的材料相同(例如,刚性和韧性),只要远程接触点高于主要接触点以使其在初始附贴相中不允许主要接触点相碰即可。然后在融化过程期间,远程接触点比主要接触点更进一步受到压缩。有利的是,通过在远程和主要接触点上使用相同的材料能简化工艺处理。
通过上述讨论,可以得到派生的变形,该派生的变形组合来自多轴穿透通道,阱附贴,成型接触点和远程附贴变形的概念并建立在该概念的基础上。
第一组变形涉及复杂的接触点形状(即,常规的单方形或单圆点之外的其他接触点形状)。一个这样的实例涉及形成屏蔽接触点,在最简单的情形中,类似于正方形17202(图172A)或圆形17204(图172B)截面的同轴或三轴穿透芯片连接,在更复杂情形中,形状为非规则的开口或封闭(图172C)的几何图形17206。
在同轴或三轴接触点的情形中,内接触点将连接为携带信号,而外封闭圈将充当或者连接到接地面。当用于同轴通道时17302(图173),保证接触点一路与另一芯片屏蔽。此外,或者两者取一,可以独立于通道自身使用同轴接触点17402以保证每个接触点自身得到屏蔽。这样就允许芯片之间的接触点被隔开但比不用同轴方法所能获得的间距更紧密。此外,每个接触点的外接触点圈可以连接到一起和/或连接到晶片上电隔离的金属以形成接地面,和/或芯片间的屏蔽17502(图175)。
将接触点的外圈用作接地允许在芯片间进行屏蔽,因为信号传播的唯一区域穿过屏蔽层中很小的开口。对三轴连接也是一样,其中外接地面内可以存在不同的信号对。因此,这样的接触点尤其良好地适合于携带高速或RF信号的芯片。
第二组变形以使用在两个芯片之间(或者在芯片与封装或电路板之间)进行气密密封以保护例如I/O焊盘的连接焊盘或其它可能存在于两个外部器件之间的器件(例如,光学器件)的接触点方法为中心。在该情形中,连接焊盘和/或光学器件预先存在或使其同时存在并且将夹在两个元件(例如,两个芯片,或一个芯片与封装或电路板)之间。在将要保护的区域之外的两个元件上形成环,并且该环被配置成使用韧性/刚性或者阱附贴工艺进行连接,以致当两个元件混合到一起时在其内的所有物体周围形成气密的金属密封。然后该气密封装可以承受多数任意环境,因为金属的非多孔特性使其不受多数环境条件的影响。
我们方法的一些变形的关键优势在于,因为其使用韧性和刚性连接(与诸如成为液相的金属焊料的其他连接方法相对照),该连接可以呈现多种几何封闭形状的任何一种形状。这与液相材料截然相反,该材料往往会流动并通过表面张力再形成为可能的最小表面积(例如,立方体变成球体,棱角变圆等),并且虽然可以使用各种技术通过例如毛细作用使液相材料沿芯片的预定表面产生灯芯现象,但是当涉及复杂形状时仍没有方法可靠地保证材料适当分布在接触点周围以避免形成空洞或防止一些材料流出其指定区域并潜在地短路接触点。与此相反,通过我们的方法的变形,简单或复杂的形状都完全没有关系,因为该方法与形状无关因此对任何形状都相同,唯一的限制被约束在通过光刻限定形状和淀积合适金属的能力上。
图176到图179说明前述的两个简单实例。具体而言,图176说明具有区域17602的相应的芯片表面,该区域中被夹在中间的器件(未显示)被用配对的刚性17604和韧性17606接触点进一步配置,该配对的刚性17604和韧性17606接触点环绕在器件区域17602的外围,并且当连接时如本文所述在该外围周围形成气密密封。图177说明取自连接后的图176中的同一个芯片的A-A线的侧剖面图。图178说明更复杂的配置,其中刚性17802和韧性17804接触点具有更复杂的形状,并且实际上在器件区域17806,17808,17810周围形成三个不同的气密密封腔。图179说明取自连接后的图178中的同一个芯片的A-A线的侧剖面图。
在该点上,可以使用图180以及图181A和181B的表以表格的形式总结刚性/韧性接触点变形以及通道形成变形。
图180是总结使用刚性/韧性接触点范式形成其他变形的不同方法的表格。该表格以栏的形式向下阅读,各个文字框表示工艺中的步骤,各个空框(或其部分)表示没有必须的操作。
与此类似,图181A,181B和182是总结包括本文所述的形成通道变形的不同方法的表格。这些图表也以栏的形式向下阅读,各个文字框表示工艺中的步骤,各个空框(或其部分)表示没有必须的操作。图181A的底部在图181B的顶部继续。
上述诸多实例已经参照在子晶片上淀积金属或镀覆子晶片的替代说明了本方法。为了帮助理解,图183到192将更详细地说明涉及在子晶片上淀积金属的特定实例的工艺流程。然后,图196到205关于相同的初始晶片说明镀覆子晶片的工艺流程。
工艺从图183的各个子晶片和母晶片开始。使用例如Hoechst AZ4903或ShipleySTR1075的10微米的光刻版在子晶片上进行光刻图形化(图184)。然后在子晶片上淀积200埃的Ti,3000埃的Pd和400埃的Au作为阻挡层和再布线层,并在母晶片上淀积1000埃的TiW作为阻挡层和3000埃的铜作为籽晶层(图185)。接着,向母晶片涂覆厚电介质(7微米厚)或光刻胶,假设IC焊盘宽14微米,在焊盘上留下10微米的开口(图186)。接着,通过在子接触点上淀积Au/Sn层金属化子晶片,淀积高度在IC覆盖玻璃之上大约6到8微米(通常多比少好),然后依次以400埃的Au结束(图187)。母晶片被金属化到IC覆盖玻璃之上4.4到5微米的高度(图187)。然后从两个晶片剥离光刻胶(图188)。接着,在母晶片上进行光刻图形化以形成15到16微米宽的开口用以准备阻挡层淀积(图189)。或者,可以进行自对准籽晶刻蚀,刻蚀宽度为保证底切不影响隆起所必须的宽度。然后,淀积由顶部覆盖3000埃Au的2微米Ni组成的阻挡层(图190)。然后,剥离光刻胶(图191)。最后,刻蚀掉不需要的籽晶层(图192)。该工艺步骤可以使用喷射刻蚀机作为自对准刻蚀进行因此不需要光刻,因为Ni/Au允许通过Cu/Ti/W刻蚀。如果不能进行自对准刻蚀,例如因为没有喷射刻蚀机,则可能需要另外的光刻图形化步骤(图193,194,195)以保护将不被刻蚀的那些区域。然而,因为使用某些刻蚀方法,因此存在显著底切的可能,所以光刻应当保证保护性光刻胶足够宽以防止不需要的底切(图193)。例如,我们对50微米节距的接触点进行这样的刻蚀,作为防范,保护区域是IC焊盘宽度的大约两倍,在该情形中为对于14微米焊盘的27微米。然而,使用喷射刻蚀机进行自对准刻蚀底切可以小于约1微米,因此用该方法可以保护小得多的区域。其后,可以进行连接两者所要求的切割,对准,粘结和融化过程。
作为对照,镀覆情形的工艺流程在图196到图205中显示如下。再次,工艺从图183的晶片开始。首先,子晶片和母晶片各自具有Ti0.1/W0.9的阻挡层和3000埃的铜的再布线(子晶片)和籽晶(母晶片)层(图196)。接着,如图197所示,在子晶片上进行光刻图形化以限制将要涂覆的阻挡层的区域,并向母晶片涂覆厚电介质(7微米厚)或光刻胶,假定IC焊盘宽14微米,在焊盘上留下10微米的开口,如图186所示。然后子晶片被加上阻挡层(图198),并在从子晶片剥离光刻胶时除去不想要的阻挡层金属(图199)。接着,使用例如HoechstAZ4903或Shipley STR1075的10微米光刻版在子晶片上进行光刻(图200)。接着通过镀覆金属化子晶片和母晶片(图201),母晶片上的镀覆高度在IC覆盖玻璃之上4.4到5微米,子晶片上的镀覆高度在6到8微米(如图187)。此外,举例来说,取决于镀覆的复杂性,可以涂覆400埃的Au作为覆盖层。然后,剥离光刻胶(图202)。接着,在母晶片上进行光刻图形化以准备附加阻挡层(图203)。接着,在母晶片上淀积阻挡层(图204)。再次,从母晶片剥离光刻胶(图205)。然后,使用如图192的自对准刻蚀刻蚀掉多余的籽晶层。与上述淀积实例一样,如果没有喷射刻蚀机则需要附加的光刻掩模,刻蚀和剥离步骤,确保保护区域足够大以容许刻蚀底切。
在这点上,可以进行将两者连接到一起需要的切割,对准,粘结和融化过程。
基于上述说明,应该注意各个方法的优势和劣势,有助于对特定应用选择所使用的工艺类型。
用于子晶片的淀积方法具有以下优势:没有籽晶层,没有作为一个掩模工艺的电镀,以及自动具有Au/Sn的组分精度。然而,该方法具有以下劣势:从步骤到步骤的厚度控制困难,如果淀积的定向性不好则可能出现金属“侧翼”,以及可能需要Au回收程序。
用于子晶片的镀覆方法具有以下优势:成本更低并且不需要回收,因为可以使用常规的当前可获得的镀覆设备而能够得到主要设备商的支持。然而其具有所要求的组分精度是+1.5%/-2.5%并且潜在地需要附加的掩模步骤的缺点。
对于母晶片,主要有三个工艺变形:
1)化学镀(在图206a(芯片),206b(镀覆6-8微米的Ni),206c(用3000埃的Au作为覆盖层)中进行说明);
2)薄保护层铜电镀工艺(在图207a(第一掩模),207b(4.5微米的铜),207c(覆盖3000埃Au的覆盖层的2微米Ni),207d(第二掩模),207e(刻蚀掉多余籽晶)中进行说明);和
3)厚保护层铜电镀工艺(在图208a(第一掩模),208b(电镀铜),208c(第二掩模,阻挡层和覆盖层),208d(第三掩模),208e(刻蚀掉多余籽晶)中进行说明)。
各自附带的优势和劣势如下。化学镀方法的优势包括:没有分离的阻挡层淀积;没有籽晶层淀积;不需要籽晶刻蚀;和无掩模工艺。然而,镍的化学镀在可能影响生产率因此可能不适用于大量晶片生产的厚度或结节形成方面更难控制。薄电介质工艺的优势包括:使用更薄的Ni所以工艺更可控;铜在IC覆盖玻璃上引入更小的应力;使用铜更主流;以及电镀铜更可控。然而,Ni/Au到蘑菇形侧壁上的穿透可能不一致,潜在地使一些铜暴露;蘑菇形对于粘结工艺并非最佳,并需要附加的工艺步骤(即,籽晶淀积,籽晶刻蚀等)。
厚电介质淀积工艺的优势包括:更好的接触点或“隆起”形状,铜完全被阻挡层/覆盖层覆盖,更易控制均匀性和形状,更低的Ni结节形成,使其典型地成为在大量生产中具有最高生产率的工艺。然而,如果自对准籽晶刻蚀无效,则该方法潜在地需要额外的掩模步骤,所以该方法可能需要喷射刻蚀机。
继续讨论淀积和镀覆的变形,提供一些母接触点和子接触点的一些进一步的具体细节以提供对所述工艺的更深理解。
图209说明在阻挡层淀积之前的具有14微米宽并分隔成50微米节距的接触点焊盘的母晶片接触点的实例和一些典型尺寸;
图210说明阻挡层和覆盖层淀积之后的图209的接触点;
图211说明具有8微米宽的分隔成25微米节距的接触点焊盘的母晶片接触点的典型尺寸;
图212说明通过淀积形成的具有14微米宽并分隔成50微米节距的接触点焊盘的子晶片接触点的实例和一些典型尺寸;
图213说明通过淀积形成的具有8微米宽并分隔成25微米节距的接触点焊盘的子晶片接触点的实例和一些典型尺寸;
图214说明在进行自对准籽晶刻蚀之前的具有14微米宽并分隔成50微米节距的的接触点焊盘的镀覆型母晶片接触点的实例和一些典型尺寸;
图215说明进行自对准籽晶刻蚀之后的图214的接触点。
应当注意,结合图212到215呈现的Au/Sn的范围是更典型范围的代表。实际上,如果进行合适的温度调整(即,Au含量越高温度越高,Sn含量越低温度越低)则从约Au0.7Sn0.3到Au0.9Sn0.1的范围甚至更大的范围都可以使用。
说明了多个穿透芯片的连接变形和涉及诸多芯片间连接的电气方面的应用之后将可以呈现具有涉及未填充内沟槽或空洞的实施例的优势的其他替代的可选变形,或者不确切地涉及芯片到芯片的信号传输的变形。
具体而言,如果最内空洞保留不填充则可以形成替代的有利堆叠的变形。通过从环绕部分密封空洞但使空洞互相打开,这些空洞可以用于例如帮助冷却堆叠的芯片。
通过该变形,一系列具有这样的通道的晶片在堆叠时使用的方式在这些晶片互相附贴到一起时使通道外围的材料保护结果的半导体晶片内的通道侧壁并形成连续邻接的气密和水密管道。堆叠的晶片片排列成使该管道穿过一些或所有堆叠层延伸。穿透芯片堆叠的管道的一端由具有冷凝区域的结构覆盖,并例如被进一步连接到嵌入在散热器中的管道。当填充合适的流体(以及如果必要则填充芯绳)时,各个管道可以充当热管,更有效地从IC堆叠中排除热量。可选地,被电隔离的金属可以连接到实际状态下未使用的芯片上的堆叠芯片中及之间的所述热管(像叶片或板)并由此向外延伸,从而进一步增加热传输能力。此外,这样的叶片或板可以由阻挡层或籽晶层形成,潜在地允许阻挡层或籽晶层担任多个角色,例如,充当屏蔽或接地面以及同时充当允许其担任多个角色的叶片。
举例来说,如图216所示,该目标通过将内通道用作热管装置的一部分而完成。图216以简化形式说明芯片堆叠的一部分21600,该芯片堆叠由一定数量的相同或不相同的单个被堆叠芯片21602-1到21602-n+1组成。在该实例中,各个内金属化2402连接到其上或者其下的金属化(通过使用诸如插柱和穿透连接的本文所述的工艺,或诸如晶片融化或共价键的一些其他方法)以将内层空洞彼此气密密封,从而在芯片内形成管道21604。合适的流体21606(以及如果必要则是芯绳21608)以合适的压力包含在管道内以形成热管,该热管有助于将热量从其穿过的单个芯片21602-1到21602-n+1传输到例如散热器21610或其它冷却装置。
取决于特定的实施例,管道的一端可以与芯片内的掺杂半导体材料或衬底21612密封(即,管道不一路穿透),或者与不包含管道自身的一部分而只是充当阻挡或塞子的另一芯片的表面材料密封。此外,可以形成多个管道,各自具有不同的工作流体或者对各自的工作流体(无论是否相同)的不同的压力,以使其具有不同的汽化和凝结温度。通过该方法,可以获得更大的热管工作范围。此外,这些热管可以相对于芯片上的温度“热点”集合或分散在芯片周围。
在一些变形中,如果存在,芯绳可以由例如多孔或毛细结构,烧结的粉末,开槽的管道,网格,碳纳米管结构,石墨或其它任何合适的芯绳材料制成。此外,工作流体可以是任何热管流体,只要不会腐蚀,降解或以其他方式负面影响其将要接触的表面(即,掺杂半导体,衬底,绝缘体,导体金属等)。典型的工作流体可以包括水,酒精,丙酮,或者在一些情形中为水银。此外,在一些变形中,可以使用在1Atm(101.3KPa)和68°F(20℃)下为固体的材料,只要其能以合适方式汽化或升华以提供热管所需的对汽化热的必需传输。最后,应当注意,如果具有能插入到内通道中的合适尺寸则可以使用预成型(即预先制造的)的热管。
有利的是,因为该方法将热管设置在更靠近热量产生的地方,因此这样的热管可以散布在整个芯片中,该方法能提高任何附加采用的冷却方法的效率。此外,应当理解,上述方法也可以用于在其中不需要电连接的芯片内形成热管。
通常,需要将芯片互相电隔离以防止电串扰。此外,当利用本文所述的一种通道工艺方法(或其变形)竖直堆叠器件时,可能会有这样的应用,即需要将两个芯片与和两者都连通并可以介入三者或两者之间的交流的第三芯片连接到一起。从前述说明应当理解,虽然所述说明涉及一个或两个接触点,但是形成晶片间连接的工艺与总接触点的数量和其余芯片的配对的芯片接触点所在的位置(即,在一个或多个芯片上)无关。这样就表示,在一些情形中,单个子芯片可以跨越两个或多个母晶片芯片,或者“子晶片2”芯片可以跨越两个子芯片或者母芯片和子芯片。因此,该跨越是增加“子晶片”或“子晶片2”的工艺的直接应用,该工艺都相同,但子芯片将要连接到其上的整组连接并不都在同一芯片上具有配对。然而,在该变形的一定的情形中,两个基本芯片(即,单个芯片将要跨越的芯片)可以具有不同的高度。因此,需要处理这样的高度差。有利的是,本文的通道工艺的进一步的变形允许实现这一点。图217A和217B说明如何实现这一点的两个实例。图217A说明该变形的隔离方面,而图217B说明跨越连接方面。在两个情形中可以得到相同的屏蔽利益。在前述方法的结合中可以看到,在步骤1中,一个或多个具有通道的芯片被附贴到基础芯片上。在该情形中,通道(或连接到顶部芯片的另一个接触点插柱)被制作成在被附贴芯片上方延伸一定距离。取决于使用哪一种通道工艺变形,可以通过例如镀覆金属或通过去除衬底材料以暴露更多金属实现这一点。在该方法中,通道通常在芯片互相混合之前制成。在图217B的芯片的情形中,在步骤2中,晶片被涂覆一层不导电材料,诸如聚酰胺,BCB,另一聚合物,含氧或含氮电介质,或其他能淀积到晶片表面上的非导电材料。在图217A所示的情形中,该层的厚度由对两个垂直堆叠的芯片互相隔离的需要确定。因为信号强度随距离下降,电容耦合与距离成比例下降,并且EMI干涉与距离平方成比例下降,该厚度通常大于信号线的宽度(例如,>5微米),但在一些变形中可能大得多(例如,25微米或更大)以获得更好的隔离。如图217B所示,两个附贴的芯片可以具有不同高度。存在高度差的原因与本工艺无关,但可能是因为对它们的刻蚀或减薄不同,被制作在初始厚度不同的衬底上,或者因为打磨或抛光,取决于加工时的注意程度,打磨或抛光可能引起大到100微米或更多的高度差。在任何情形中,涂覆材料的添加为使其至少与附贴到基本芯片的最厚芯片的顶部一样高。如果不需要再布线层(下文结合步骤4讨论),则在图217B的一些变形中步骤2可以是可选步骤。在步骤3中,打磨或抛光晶片以暴露各个芯片上的通道或者被厚镀覆或者金属化的连接。在步骤4(可选)中,为了促进连接的设置,图形化抛光/打磨晶片的表面并可以在该表面上淀积电再布线层(如果需要)。这样就通过将信号引导到需要去的将芯片连接到一起的位置允许将两个没有配对焊盘的芯片连接在一起。此外,在图217B的情形中,再布线允许下层中的两个芯片比步骤5中放置的顶部芯片上的配对连接分隔得更开。在图217A和图217B的步骤5中,使用例如韧性和刚性混合工艺通过一种混合方法变形将另一个芯片附贴到该结构上。然后可以重复步骤2到5的过程以添加后续的层次(当然,假设步骤5中附贴的芯片具有或者可以具有从表面向上延伸合适距离的插柱)。有利的是,步骤5中的芯片不必具有通道,除非该芯片必须连接到该结构顶部的附加层上。
图218A和图218B说明用于完成图217A或217B的任务的替代变形方法。在该替代变形方法中,不采用图217A或217B的工艺在步骤3中减薄芯片,而是在平面化材料中刻蚀孔洞,该平面化材料在该实例中并且通常是聚酰亚胺。然后,使用步骤4的再布线层再引导电信号(如果需要)和制作与下层芯片的连接。接着,可以如图218A或图218B的步骤5进行混合。该程序比图217A或图217B的方法更复杂,因为需要在混合后制作电接触点。然而,如图218B的步骤6所示,该工艺比图217B更有利于使后续芯片同时连接到多个其他层次。用图217B的方法做同样的事要更困难,因为图217B的步骤3的抛光可能将所有插柱抛光到相同的高度,从而难以将上层子芯片向下附贴到最下层的子芯片上。
如本文所述,堆叠可以形成为任何多个数量元件的高度。然而,取决于特定的实例,在一些情形中,在决定用粘结,融化,粘结,融化的方法还是粘结,粘结,粘结再总体融化的方法连接之外还需要考虑堆叠的效果和几何尺寸。举例来说,在如上所述的使用穿透通道连接的晶片规模堆叠工艺中,必须决定是否在为与母晶片连接而切割之前预减薄原始子晶片,或者是否应该先连接到母晶片(基于每个芯片或整个晶片)然后再减薄。其差别如下。粘结,融化,减薄,粘结,融化,减薄的方法的优势在于其能消除一些步骤,并且更重要的是,如果晶片在切割和连接之前减薄则该方法能避免可能降低生产率的处理很薄的晶片。其劣势在于需要更多对混合部分的接触劳动量--相对于仅减薄子晶片减薄更昂贵的混合部分(降低生产率)。
另一劣势存在于多个子芯片堆叠在母芯片上而且每个堆叠具有不同数量的芯片时。减薄的设置或顺序变得非常重要,因为需要对母晶片上的各层芯片进行分离的减薄步骤。结果,如果没有合理计划,将会出现一些堆叠无法添加其他芯片的情况,因为这些芯片将在相邻堆叠的高度之下,导致难以或无法减薄该芯片。
相反,在连接前减薄的优势在于减薄总是可以进行,然而如上所述,其劣势在于增加与涉及薄晶片相关的风险。
上文说明了诸多不同的替代的,可选的和互补的变形,下文将参照图219到221呈现上述应用的实例以说明在特定的应用即微处理器应用中能实现的附加优势。
图219以简化形式说明常规的微处理器芯片21900的代表性实例并标识其各个组成元件,即算法逻辑单元(ALU),寄存器(REG),缓存器和其他逻辑(BUFFER&LOGIC),输入输出(I/O),一级高速缓存(L1),二级高速缓存(L2),存储控制器(MEM CTL),存储读写控制器(R/W CTL),随机访问存储器(RAM),只读存储器(ROM)和存储器解码电路(RAM/ROM DECODE)),这些元件以常规的共面方式布局。如图所示,组成元件占据了可观数量的面积,并且任何给定组件与多数其他组件之间的距离相当大。
图220以简化形式说明可以怎样通过使用上述方法从相同元件构成替代的微处理器,同时具有更小的占地面积,混合高速和低速技术并基本上减小元件之间的距离。具体而言,图220A显示替代微处理器22000的实例,该微处理器22000由图219的元件组成,通过使用本文所述的穿透芯片连接并堆叠芯片而具有经减少的占地面积。通过堆叠,元件形成为芯片单元22002,22004,22006(侧视图)并分别显示在分解图形式的示意图22008,22010,22012中,从而减少由其组成副组件覆盖的总占地面积。此外,如各个侧视图22008,22010,22012所示,因为穿透芯片的连接,各个芯片单元22002,22004,22006的所有副组件之间的距离基本上被减小。此外,各个芯片单元22002,22004,22006内的芯片-芯片连接不需要在外围周围,而实际上几乎可以在副组件芯片上的任何位置。
图221显示图219的芯片21900与图220的芯片22000的占地面积的直接比较。显而易见,虽然两者具有相同的尺寸和元件数量,但后者的占地面积基本上小于前者。
如果芯片设计时考虑到堆叠的可能性则还可以实现进一步的优势。例如,在图220的实例中,可以设计处理单元22006,11012的不同的混合和匹配配置,因为各个副组件可以独立设计并且只需要与其他组件共用公共的界面。因此,人们可以设计多个不同速度的不同的ALU,从而更方便地形成处理芯片单元的共同家族。类似地,可以设计用于处理芯片单元22006的不同尺寸的L2高速缓存,以允许家族内的价位差异或性能增强。该概念是下文所述的智能的有源封装的特殊情形。
正如就在上文的讨论所示,本文所述的工艺和各个方面的其他派生物是有效形成不同于先前所用的种类的“封装”(图222)的能力。
当前,如图222A所示形成并封装复杂的集成电路芯片。通过前端工艺,低速功能,高速功能,I/O和高速(即,核心模拟和数字)功能都形成在芯片上。接着,后端工艺向芯片附加分层的金属化,从而在诸多芯片上器件之间形成连接。最后,当芯片完成时被附贴到诸如引脚栅格阵列,球栅阵列,常规IC封装等的独立封装中。该方法具有诸多缺陷,包括因为所有器件都在同一个芯片上所以要求所有器件必须以任何芯片上器件必须的最高速度/最高成本的技术实施。结果,高成本的“实际资产”浪费在本来可以用较慢或较便宜的技术容易实施的低速和/或低成本器件上。
然而,通过使用本文所述的各个方面,可以使用不同类型的封装以有利地帮助优化工艺成本,时间和化解低生产率的风险。举例来说,通过使用本文所述的各个方面,可以形成诸如图222B到222F所示的各个配置。
图222B说明使用本文所述的各个方面可以实现的代表性实例配置,我们称之为无布线结构,因为其将布线工艺与芯片形成工艺分离,并允许两者同时进行。在该实例中,使用包含低速功能,I/O和核心模拟和数字功能的前端工艺形成芯片(芯片1)。使用后端工艺形成将在芯片1上互连器件的金属化层而形成第二芯片(芯片2)。然后,例如使用本文所述的方法通过晶片-晶片或共价键方法,晶片融化等将芯片1和芯片2混合到一起。然后该混合单元可以作为常规的芯片进行处理并以常规的方式连接到常规的封装,或者被进一步处理,例如如本文所示混合到另一个晶片,芯片或元件。
图222C说明另一替代方法,我们称该方法为“芯片封装”方法,因为芯片互连是封装的一部分。该方法与图222B关于芯片1的方法相似,但是对于该方法,后端工艺在也将充当封装的晶片部分上进行,或者形成布线的后端工艺在一个晶片上进行,在另一个晶片上形成封装,然后如本文所述处理两个晶片,使其能混合到一起以形成该方法的“芯片2”。然后,该方法的芯片1和芯片2可以如本文所述进行处理并混合到一起。可选地或者可替代地,可以整体或部分进行将“芯片1”混合到“芯片2”所需的处理,作为将布线部分混合到封装部分必须的处理的一部分。有利的是,通过该方法和合理的设计计划,“芯片2”的设计可以对多个不同芯片1的设计通用,导致进一步潜在的成本和其他方面的节省。
图222D显示另一替代方法,我们称该方法为“有源封装”方法,因为,通过该方法,“芯片2”的形成工艺将低速功能添加到封装“芯片2”上,与该方法中作为主“芯片1”的一部分相对。然后,芯片1和芯片2可以通过适用于特定应用的其他方法混合或连接到一起。这样能够减少低速/低成本器件使用高成本实际资产。这里也是一样,如果低速功能更为通用,则可以实现进一步的优势和节省。
图222E说明另一替代方法。该方法与图222D类似,但是将I/O从“芯片1”的技术移到“芯片2”,以形成我们称为“带I/O的有源封装”的方法。结果,通过该方法,“芯片1”将简单地包含核心模拟和核心数字功能。这里也是,芯片可以互相混合或连接以实现各种可操作性。再次,I/O通常是低速和大尺寸的,所以通过该方法能实现基本上的节省。类似地,仔细的设计还能允许该方法的“芯片2”对多个“芯片1”的设计通用,从而再次提供超过图222A的常规方法的优势。
图222F说明另一方法,这是所有方法中最复杂的方法。我们称该方法为“芯片上系统”或“系统堆叠”。通过该方法,只有核心数字功能处在适当速度/成本技术的“芯片1”上。“芯片2”被类似地形成,简单地具有适当速度/成本技术的核心模拟功能。还形成“芯片3”,“芯片3”只包括以其自己的合适技术实施的I/O功能。最后,形成基本上对应于图222D的“芯片2”的“芯片4”。有利的是,通过该方法,可以进行有效混合和匹配,因为在很多情形中,芯片1,芯片2,芯片3和芯片4的结构可以只考虑其将要附贴到其上的芯片进行设计。此外,显而易见,该方法允许各个芯片例如成为具有该功能的芯片家族的一员,所有芯片都共用公共的界面。
因此,图222B到图222F的所有方法可以形成智能有源封装,设计者可以分解其设计,以使即使不是全部也是多数电路都使用最合适于其功能的技术。在一些情形中,这可以表示创建完全新颖的设计,而在其他情形中表示使用互相组合中的现有芯片,在两个情形中都使用本文所述变形的一个或多个方面。在这点上应当理解,这样的实例中代表的功能并非意在表示这些特定方面必须以所示方式分解,而只是为了阐释概念。举例来说,同样也可以形成包含一些模拟功能和一些数字功能的芯片,另一芯片也可以这样--与用于各个功能组的单个芯片相反--关键点在于将总体设计的各个部分与其合适的技术匹配的能力,以及通过我们的方法,实现与常规方法(图222A)类似的功能结果,或者实现由于先前图222A的常规方法固有的限制无法实现或受到成本限制的结果。
结果,可以在一个芯片上设计低性能电路,并可用更高性能的技术设计高性能芯片。此外,该类型的方法的成本效率更高,因为通过将低速电路移“出芯片”而不需要高能信号驱动电路进行驱动而可以节省相当数量的高速技术的实际资产。图223中结合本文所述工艺的高级代表性实例显示无数可能性中的一些实例。
在这点上,将详细进行对上述各个方面的一些部分的进一步讨论。当前,为了形成电子芯片,晶片需要经过两套工艺--前端处理和后端处理。在前端处理中,形成包括晶体管和电阻的实际器件。在硅芯片的情形中,举例来说,前端处理涉及二氧化硅的生长,图形化以及掺杂注入或扩散以获得理想的电性能,生长或淀积栅电介质,以及生长或淀积绝缘材料以隔离相邻的器件。
在后端处理中,前端处理期间形成的各个器件将进行互连以形成所需电路。举例来说,后端处理涉及淀积形成互连的金属迹线层以及淀积绝缘材料和将其刻蚀为理想图形。通常,金属层由铝或铜构成。所述绝缘材料通常是二氧化硅,硅酸盐玻璃或其他低介电常数的材料。通过在绝缘材料中刻蚀通道并在其中淀积钨进行金属层互连。
当前,对于12″晶片使用90nm工艺,前端和后端处理各自需要约20天完成并且是按顺序连续进行。结果,从开始到结束,制造单个晶片可能需要40多天的时间。
有利的是,使用本文所述的工艺,对于最新的基于亚微米设计规则的芯片制造技术(例如,0.5μm,0.18μm,0.13μm,90nm,65nm,45nm等),时间能减少到将近一半,因为上述方法能允许前端和后端工艺同时平行地进行以及甚至在不同和无关的工厂中进行。该过程的实现通过以常规方式在一个晶片(前端或“FE晶片”)上进行前端处理,并且平行地以常规方式在另一晶片(后端或“BE晶片”)上进行后端处理,就像两者是同一个晶片一样。通过该方式,相对于晶体管或其它器件承载部分,布线可以在便宜的工厂进行,并且各自将在约20天内完成。然后,通过减薄晶片并使用本文所述的通道工艺的变形之一在FE晶片的背面形成连接,可以在其上建立连接点。以相似的方式,可以对BE晶片使用本文叙述的工艺形成与FE晶片对应的互补的连接点组。然后,如果形成韧性和刚性相应连接(通常FE晶片是上述工艺的子晶片(即,承载韧性接触点))则通过使用例如粘结和融化方法,以及通过使用本文所述的远程附贴方法,共价或其它晶片表面键合方法(本身单独使用,结合穿透通道方法,和/或结合用于将两者锁定在一起并保持对准的简单填充的通道)或其一些组合/替代,两片晶片可以连接到一起。
有利的是,通过该方法,金属层不必如由拓扑形状以及敏感度不断增加的晶体管施加的应力限制要求的在厚度或密度上有所限制。此外,通过将工艺分离到两个芯片中,布线可以更大并且能有更多层次,从而对于更快的跨芯片交流潜在地允许更大的芯片中连通性以及更低的寄生电阻。
有利的是,因为我们的方法独立于形成特定的FE晶片或BE晶片所用的特定制造或互连技术或适用于这样的制造的设计规则,因此本文所述的工艺可以用于在纳米水平上将不同的技术组合到一起。换而言之,对于芯片设计规则适合于对特定的材料(Si晶片,GaAs晶片,SiGe晶片,Ge晶片,InP晶片,InAs晶片,InSb晶片,GaN晶片,GaP晶片,GaSb晶片,MgO晶片,CdTe晶片,CdS晶片等)保证器件或其互连不以不理想的方式互相重叠或相互作用,或者使用基于各种方法的高分辨率掩模或非掩模为了形成亚微米或亚纳米特征或限定器件之间的间隔,其互连或互连自身的几何形状,本文所述的各种方法都能够独立于上述各个方面。因此,本文所述的优势允许芯片制造技术从例如CMOS和硅的当前技术转变到SiGe,绝缘体上的硅(SOI),基于碳纳米管的互连,生物芯片,分子电子,或设计来提供更好的性能和/或减少功率要求的其它方法。
图224到231以简化概述说明该方法。如图224a所示,其上形成晶体管和其他器件的前端工艺已经完成的FE晶片22402具有用光刻胶或其它可去除的保护性材料22502保护以提供支持的正面器件(图225a)。然后根据需要减薄FE晶片(FIG226a),将其减薄到基于对组合FE/BE芯片所要求或理想的高度需要的几微米或更大的厚度(即,去除一些或所有其下的衬底)。然后使用例如简单地从背面进行的本文所述的背面工艺或正面通道工艺从FE晶片的背面形成通道并进入该背面直至合适的器件连接位置点(图227a)。可选择地,另外,在每个芯片的外围形成一个或多个穿透通道22702,该通道在器件一面被稍许扩口并且使用例如阱或反阱方法或者一面的压力配合连接而在背面具有例如韧性接触点。如果例如在两块晶片之间将使用共价连接方法或晶片表面连接方法,则这样的通道可以用于将FE和BE晶片芯片互相相对于对方横向“锁”在一起。此外,可以添加将要成为热管装置或非电交流装置(两者将在下文详细说明)的一部分的通道形式的用于芯片间连接的调整装置。然后使通道导电(图228),在这点上,FE晶片将准备好连接到BE晶片。
与此同时,形成BE晶片并形成其金属化层22404(图224b)。对于其构成,可以不需要任何保护/支撑,因为半导体材料能满足该目的。然而,如果其也将要在实质上减薄,则可能必须涂覆可移除的支撑层。然后减薄BE晶片的正面(图226b),并且另外,如果必须或要求完全穿透或者只是向下到达特定的内部金属层(图227b,图228b),则可以形成通道(图227b)并金属化(图228b)。此外,根据特定的实施例,与该内部层的接触点可以是实体连接或非实体(即,电容)耦合。否则,如果使用插柱和穿透/粘结和融化方法则可以形成例如插柱的互补连接,或者形成阱,反阱或其它连接的互补连接。类似地并且可选地,可以向BE晶片添加互补锁定通道22704(图227b),或者可以添加将成为热管装置或非电学交流装置的一部分的通道。此外,如果将要使用热管装置,则理想的是可以使用BE晶片金属化(图228b)以密封热管的一端,尤其是如果因为可能形成的密封的强度与气密特性而使用韧性/刚性和粘结/融化方法则更是如此。
然后FE晶片和BE晶片互相相对于对方对准(图229),因此一旦两者叠在一起(图230)并连接(图231),其将形成独立的电子芯片的完全的晶片单元。
图233到图235说明上述方法的进一步的变形。正如图224到图231的方法,替代的变形开始于分离的由衬底23404上的掺杂半导体器件23202(即,晶体管,激光器,光检测器,电容,二极管等)组成的FE晶片(图232A)和包含金属化的未来器件间连接层的BE晶片(图232B)。然而,不同于图224到图231的方法,BE晶片被翻转,对准并键合到FE晶片的顶部,并且这是在减薄衬底之前发生的(图232A)。或者,可以如图232B所示进行与图232A相同的方法,其中在附贴之前先减薄BE晶片。
图234说明另一替代方法。在该实例中,减薄BE晶片以暴露图232B的原始芯片的最内层,并将该层附贴到FE晶片的顶部。
图235说明进一步的增强或替代变形。作为图231,图232B,图233B或图234的方法的结果,附贴之后,暴露BE晶片另一面的金属。结果,又可以将另一芯片附贴到该金属以形成另一类型的芯片堆叠方法。
在这点上应该注意,这些方法的进一步的优势在于,如果必须,则可以在FE晶片或BE晶片(或者可能两者)上进行连接的进一步的再布线。结果,通过对于特定的应用提供合适的连接位置,甚至可以形成更通用的FE和BE晶片。此外,在这点上,组合的FE/BE晶片或FE/BE(FE晶片或芯片)堆叠可以像使用完全常规的工艺形成的任何其他晶片一样进行处理,并且因此为了本文所述的主题目标可以相对于其他晶片成为母晶片或子晶片。
此外,由于与导致干扰的串扰相关的问题,通过使用芯片-芯片的光连接,可以设计在芯片之间使用比有线连接更高得多的速度的通信的芯片单元。举例来说,通过在堆叠中的一个芯片上设置半导体激光器,并在堆叠中其配对的另一芯片上设置光检测器,可以在两者之间建立光连接而非有线连接。如果两者充分靠近,则甚至能最小化光串扰的可能性。图236以简化形式说明该方面,图中显示包括两个芯片23602,23604的芯片单元23600的一部分。一个芯片23602在其上具有激光器23606,另一芯片23604在其上具有光检测器23608,两者排列成由激光器23606发射的光信号被光检测器23608接收。此外,本文所述的技术即使两个芯片之间穿插一个或多个芯片也能促进芯片之间的光通信。举例来说,如图237所示,可以形成热管配置的变形,其中使光从激光器承载芯片23602到达光检测器承载芯片23604,即使两者之间穿插两个其他芯片23702,23704也能做到这一点。为了这么做,使用了穿透芯片的方法,但内部空洞既没有用任何电导体填充也没有留下用作热管的开口,而是用例如光环氧树脂或其它载光材料的光传输介质23706填充空洞以形成光波导。通过该光波导,金属和/或绝缘体的作用为限制光,以使通道类似于光纤进行工作。此外,通过调整通道尺寸和外层金属或绝缘体的组分,该波导可以具有与单模光纤或多模光纤基本相同的性能。此外,对于具有硅“中央岛”的变形,如果中央岛被热氧化而没有去除,则氧化将使中央岛变成二氧化硅并将代替光纤“芯”。然后,通过将激光器设置在波导的一端并将光检测器设置在波导的另一端,就可以通过传输介质23706“穿过”穿插的芯片传送激光。
详尽的接触点和材料替代
正如现在应该理解的,图238以简化形式重申了由于粘结和融化工艺的特性而使接触点自身相当复杂的各个方面。结果,重要的是注意可以用于子晶片23802和母晶片23804的接触点组分的一些替代材料。
总体而言,无论什么应用,图238的子晶片接触点23802都将具有图239所示的功能层。类似地,图238的母晶片接触点23804都将具有图240所示的功能层。值得注意的是,对于两个接触点23802,23804,各个功能层都可以由一个或多个材料层组成,或者单个材料层能充当多个功能层。这一点通过诸如图241所示的一些具体子晶片接触点实例和诸如图242所示的一些具体母晶片接触点实例进行最佳说明。从这些图中将显而易见,任何特定的层次都可以由离散的材料,合金或超晶格材料组成。
回到图239,在非电变形的情形中,子接触点23802可以具有以下构成组分:
阻挡层:Ti/W+Pd
基座层:无
扩散/韧性层:金/锡(80/20)(在1和12微米之间)
覆盖层/粘合层:金(>500埃,通常1500到10000埃)
氧化阻挡层:覆盖层/粘合层也充当该层。
注意,韧性层可以由支座层,扩散层,覆盖层和阻挡层的任何组合构成,这里,韧性层是扩散层和覆盖层的组合。
类似地,对于母接触点(参照图240),母接触点23304可以具有以下构成组分:
阻挡层:对于Cu/Al焊盘为无
刚性层:铜(>2微米)
扩散阻挡层:镍(5000埃,通常0.5到3微米)
覆盖层/扩散层:金(>500埃,通常1500到10000埃)
相对于上文,下文将进一步说明可用于规定接触点层的非消耗性的替代材料。
阻挡层(母或子)/扩散阻挡层(母):该材料可以是例如,Ni,Cr,Ti/Pt,Ti/Pd/Pt,Ti/Pt/Au,Ti/Pd,Ti/Pd/Au,Ti/Pd/Pt/Au,TiW,Ta,TaN,Ti,TaW,W,或者如果IC焊盘由与支座层相同的材料制成则该层可以空缺。
支座层(子)/刚性层(母):Ni(如果阻挡层是Ni则尤其是),Cu(如果焊盘是Cu则尤其是),Al,Au,W,Pt,Pd,Co,或Cr。如果是用溅射而非镀覆,则可以是熔点高于(通常高出>50℃)韧性(扩散)材料的熔点的任何类型的金属。该层还可以由任何阻挡层材料制成。
韧性(扩散)材料:低温熔化的金属,例如:锡,铟,铅,铋,铝,锌,镁或其它熔点小于1000℃的材料,或者将其中两个或多个金属组合到一起的合金,或者将其中一个或多个技术与例如金,银,铜,钛组合到一起的合金,或其它类似材料。组合的实例包括:Au/Sn,Cu/Sn,Cu/Zn,Bi/Ag等。注意:该选择的重要方面在于所选材料不需要在附贴工艺期间真正熔化,因为这将使工艺太慢,增加成本,并且可能引起蠕变或流动而使接触点短路并因此限制密度的问题。最终提供接触点强度的是韧性/刚性组合。通常包含混合Au,Ag,Bi,Cd,Cu,Fe,In,Pb,Sn,Sb,或Zn中的一个或多个金属的混合物的合金是好的选择。主要条件是熔化温度应当小于或等于刚性插柱以及如果存在的支座层的熔点。虽然我们使用100℃到500℃之间的熔点差,但是通常韧性材料应当具有比刚性材料的熔点低至少50℃的熔点。有利的是,韧性材料也可以由多种材料构成,以提供克服接触点的非平面性所需的适当高度。事实上,韧性材料可以建立在刚性材料的支座插柱的顶部。举例来说,在一种情形中,韧性材料可以由5微米高的Au/Sn构成。或者,在另一情形中,插柱可以由诸如4微米高的镍的刚性材料覆盖例如1到1.5微米的韧性材料薄层的堆叠构成。
韧性覆盖材料(覆盖层/粘合层):这些材料可以是在一定温度下变湿润的诸如锡,铟,铅或锌的低温金属(或合金)的材料。注意,该覆盖材料层通常比韧性材料层薄得多。举例来说,正常情况下将薄到10到20分之一左右。例如,如果韧性(加上任何支座)材料是5微米高,则韧性覆盖材料可以是0.5微米,并且通常在0.1微米到1微米的范围内(或者薄到韧性层厚度的约50到5分之一)。这样的覆盖层的一个良好实例是锡(Sn)。这样的覆盖材料将具有低熔点并能在粘结温度下转变成液相。然而,由于该层很薄,所以不会引起相邻接触点之间的短路,因为没有足够的液体造成短路。与此同时,向刚性覆盖层的附贴过程将进行得更快,因为粘结相成为液态过程。总体而言,该所选择的覆盖层与韧性材料兼容,因此在融化之后结果的组合将适用于牢固的键合。对于锡的实例,这样的方法通常使用带有Sn覆盖层的Au/Sn接触点。
韧性覆盖材料(氧化阻挡层)/刚性覆盖材料(扩散覆盖层):如果粘合层用于“粘结”工艺并且是例如锡或锌的容易氧化的材料,则应该用很薄的氧化阻挡层进行覆盖。否则,应该在粘结工艺期间使用反应气体或液体去除氧化,或者必须使用足够高的压力突破氧化,例如如果使用铟作为覆盖层则可能发生这样的现象。该覆盖层甚至可以是环氧树脂。对于多数材料而言,薄到覆盖层本身厚度的10分之一即将有效。再次注意,韧性覆盖可以是这样的较高熔点的材料,该材料只在韧性覆盖材料与刚性覆盖材料或者韧性材料接触并开始混合时成为低温合金(或者只成为键合剂)。例如如果两个覆盖层是可混合的环氧树脂的两个部分,或者如果氧化阻挡层是金而韧性材料是金-锡,则在附贴工艺期间锡互相混合到氧化层中将使该材料的熔点降低。总体而言,该层次可以是不容易氧化的任何金属/材料(例如,Au,Pt等)。
图243A到243C是使用上述变形在粘结和融化工艺中形成的实际接触点(母和子)的剖面的照片,图中显示不同层次的实例以及这些层次如何反应或不反应。
图243A是在粘结和融化工艺的粘结相完成之后的一对连接母晶片和子晶片的接触点。如图所示,虽然两者之间存在良好连接,但该连接不是永久的,这一点可以由大面积的未连接材料证明。
图243B是融化相完成之后的类似的一对接触点。这里,显然存在永久连接,这正是使用阻挡层的价值。注意,在图243A和图243B中,韧性材料大部分被困在阻挡层之间。
图243C是也是在融化相之后的类似连接的一对接触点的照片。在该图中,虽然各个组分并不清晰可见,但能看出母晶片和子晶片的IC焊盘,并且其提供两者之间的相对尺寸关系的意义。
连接相关的加工方法
对在芯片,小片和晶片基础上的芯片互连说明了多种不同方法以及可以采用其诸多排列,改变和组合的各个细节之后,可以改变话题说明一定的不同类型的加工方法,该加工方法被设计为有利地用于辅助进行连接工艺。注意,这些加工方法对完成任何排列,改变或组合都不是必不可少的,但是确切地说都已得到开发使工艺容易进行并能用于例如“拾取和定位”的其他芯片相关的操作,尤其是用于需要同时对多个芯片进行这些操作的过程,并且甚至更有利的是用于芯片高度互不相同的情况中。
为了说明的目的,下文将相关于粘结和融化工艺中的应用说明不同的加工方法的变形,因为理解该方法能免去说明更简单应用的需要,这是由于这些更简单的应用是该方法的子集或一般的变形。
如本文所述,附贴工艺被分为两部分:第一部分是将芯片轻度附着在一起(“粘结”相),第二部分是提供键合强度的“融化”相。粘结过程加热接触点并在轻度压力下保持其邻接,从而允许两个相应接触点上的材料互相扩散到对方中。
在该工艺中,如果重力自身不足以提供所需压力,则可以施加少量压力以保证芯片不会在工艺处理期间移动,减少机械冲击的可能性或附贴中的非均匀性,两者中的任何一个因素都将导致接触点之间的粘合不充分,从而无法承受对晶片的处理。此外,如果任何局部加热引起韧性材料部分或完全成为液相(或者简单地比理想情况更为韧性而没有变成液相),则压力可以帮助实现所述保证并抵消压力或表面张力或其他可能以另外方式使两片分开的力,或者,在发生韧性材料过度软化的情形中,该压力可以防止各个部分单独或整体过度横向移动。因此,施加少量压力可以保证更大的融化工艺的温度和处理条件的范围以明确制造容限和变化的原因。
然而,在这些芯片上施加压力的问题之一在于,如果例如晶片的基本元件具有多个被附贴到其上的芯片,则该单个芯片可能不是共平面的并且甚至可能有显著的高度差。因此,如果简单地在芯片顶部放置平整的表面或板面,则所施加的压力可能会不均匀地施加。
如下文所示,为处理前述问题提出的方法是在施力源与芯片之间使用一个能使不同的高度趋于一致或针对该高度差的原因的装置,从而允许所有芯片具有向其施加的同等压力。
一个完成该目标的方法使用作为所述装置的基于一对一的与单个芯片匹配的一系列销或插柱。下文将说明该方法的两个不同的变形,但需要理解,可以通过例如结合来自每个变形或来自下述其他加工方法的各个方面提出其他的变形。
图244到247说明实施基于销或柱的方法的加工方法的实例。
如图244和图245所示,该方法使用框架24404内的一套销或柱24402。单个销或柱至少可以沿其长轴方向移动(如果平面性或倾斜成为潜在的问题则一些实施例还可以允许稍许程度的枢轴转动)。柱和销可以受限或释放。每个柱和销具有配置成接触各自的单个芯片的表面。
取决于特定的实施例,任何特定的销或柱的表面可以是:平整面,将要向其施加压力的芯片的相反模型,或者一些其他适用于特定应用的形状。此外,销或柱自身在该表面或表面附近(以及沿其部分或全部长度)可以具有圆形或其它非圆形(即,椭圆形,四边形,六边形,八边形等)的封闭形状的截面。此外,该表面的周界和平面区域可以大于或小于其将要接触的特定芯片的周界或区域(即,其可以延伸到芯片的周界之外,或者可以完全或部分包含在芯片内),重要的方面在于该表面配置成向芯片施加力而不造成对芯片的损坏,尤其不造成芯片的破碎。
使用时,使框架内的柱(在一些情形中为框架自身)在不受限制的情况下向下推进,一直下到各个柱与其各自的芯片适当接触(图245)。一旦达到这样的情况,销被限制就位。结果,可以向框架或者在一些实施例中向销或柱施加合适水平的力。因为使工具向下推进,因此只在芯片上施加垂直力,以使力将通过销或柱均匀传递到各个芯片。
然后,连接过程可以如本文所述或以其它方式继续。
图246和图247说明类似于图244和图245的方法的替代的基于销或柱的方法,但是取代对每个芯片使用单个销或柱,该方法使用一组更小的销或柱以接触单个芯片。结果,通过该方法,一组内的单个销或柱可以用于针对单个芯片的非平面性或高度变化的原因。此外,取决于特定的实施例,如果该组配置为通过使至少一些销在芯片的上表面下方延伸而使其超出芯片的周界,则这些销能用于限制芯片横向移动。否则,该方法与每个芯片的销/柱的方法相同(即,使不受限制组的销/柱的表面24606与各自的芯片接触并受到限制,因此可以通过框架,组或销施加力)。此外,一组中的单个销/柱可以在其各自的表面附近具有圆形或非圆形截面。此外,如以下说明清楚所示,通过对销选择合适的形状,可以形成或消除一组中销/柱之间的间隔并能实现一定的优势。
注意,单个销/柱或组(如果每个芯片有多个销/柱)需要足够宽以保证由其传输的任何压力不使芯片破损,并且这些销/柱或组应该放置成在工艺处理期间不破坏芯片的边和角。
在两种情形中,通过使用框架保持柱或销,一旦受到限制,柱或销只能在竖直方向上充分移动,允许该结构只施加竖直压力,同时符合附贴到晶片上的芯片的形貌。
有利的是,如本文所述,当使用粘结和融化方法时,“粘结”步骤所需的力通常在每接触点1克或更小的数量级上,而对于融化过程,通常小于每接触点0.001克。结果,可以通过钳或其它锁定方法毫无困难而容易地将销或柱限制在框架内,具体的方法是设计选择的主题内容,但对于理解该加工方法及其应用并不重要。
有利的是,在一些实施例中,任何一种上述加工方法都可以通过能向芯片施加真空而得到进一步加强。在每个芯片的销/柱加工方法的情形中,真空的施加可以通过设置穿透柱的通道24412,24414和柱表面上的开口24406而实现。或者,对于销/柱成组的方法,销/柱自身可以容纳抽取真空通过的通道。或者,通过选择销/柱的合适形状和间距,可以形成(在芯片边界之内)或消除(靠近芯片周界)相邻销之间的通道,从而允许通过这些空隙通道抽取真空。
在任何加工方法实例中,对于这样的变形,可以向芯片施加真空,从而例如允许加工方法自身用于拾取-定位操作,或者允许真空进一步禁止芯片在例如粘结或融化工艺期间的非纵向(即,不需要)的移动。
通过进一步的替代方法,可以将材料涂覆到销或柱的表面24406,24606,这样将使该表面初始粘附到芯片,但该材料也经过选择,从而在操作完成时能从芯片“分离”。举例来说,可以在所述表面上使用的材料将在粘结或融化温度附近液化并流动,融化或汽化,但是不会损坏芯片,并且如果材料在芯片或芯片附贴的元件上留有残留,则该残留可以通过一些非破坏性的处理过程去除,或者如果没有有害影响则可以忽视。
虽然销/柱方案只提供竖直运动,但该方法的一些实施例实际上并不将芯片保持在原位,并且在一些情形中无法保证所述力将被均匀施加到每个芯片或者芯片在例如粘结或融化工艺期间没有角度倾斜。因此,在一些情形中可能发生芯片移动,或者在单个芯片上或者在具有不同高度的芯片之间发生非均匀融化。
在这样的情形中,可以使用图248和图249所示的替代加工方法,该方法涉及设置在刚性板24804和子芯片24906之间的海绵状的柔软的有适应性的并可变形的材料24802,如图249所示,该材料将使其自身适应并调整到各个部分的高度,同时保持芯片上的压力并防止可能导致划伤,碎裂或损坏芯片的局部压力。该方法使用具有适合于特定应用的厚度(通常在0.01″和0.125″之间)的海绵状或可变形材料。这样的材料的非消耗性实例包括但不限于例如
Figure C20068002964000781
7075,(都可以从DuPont获得商品)的高温聚合物,高温硅橡胶,由Bergquist Company of Chanhassen,MN商业销售的热衬垫,诸如Zircar RS-100的陶瓷纤维增强的氧化铝复合物(可以从Zircar Refractory Composites,Inc.ofFlorida,NY 10921获得商品),诸如可以通过McMaster-Carr Supply Company获得商品的分类编号390-2xM,390-4xM和390-8xM(其中x是用于表示宽度的1,2或3)的例如氧化铝基陶瓷带的陶瓷带,诸如由McMaster-Carr商业销售,部件编号87575K89的陶瓷纤维条,由McMaster-Carr商业销售,部件编号9323K21的纤维玻璃纸,或其它材料。
此外,取决于板片和芯片之间所用的特定材料,该材料可以对两个或多个压力施加和连接循环重复使用,或者可以严格作为一次性使用材料。
与销/柱变形一样,如图249所示,在压力下使所述板向下放到芯片上,从而使可变形材料与该芯片一致,同时通过在其外围环绕芯片而限制芯片的横向移动。然后连接过程的进行与基于销/柱的加工方法相同。
或者,有利的是,如果特定的应用对通过框架向销/柱施加力少有要求,则该配置也可以与基于销/柱的加工方法一起使用。在这样的配置中,基于销的加工方法被如上所述地应用。然而,如果所有销/柱的高度相等,则一旦使其与芯片接触,则销/柱的末端将反映与芯片相同的高度差。然而,通过在与芯片相对的销/柱的末端使用板片和材料配置,可以调整该高度差,并且方便地和均匀地施加合适的力。此外,通过该方法,特定材料将可能充分从芯片上实体移除,其不需要像必须使其直接与芯片接触的材料一样是抗高温材料。
图250到图254说明使芯片与其将要连接的元件保持接触的另一个替代方法,该方法与图248和图249的板片变形相似并涉及由通过用另一种可硬化材料25004涂覆相对较薄但刚性的材料205002形成的主体25000构成的加工方法。该可硬化材料最好可以用液相或凝胶形式(例如环氧树脂)淀积并在其后硬化。
然后将主体25000放置在芯片24906的阵列上以使可硬化材料25004粘附到每个芯片上,同时保持在同一水平的位置(图251)。然后可硬化材料硬化以使整个主体变成刚性。(或者融化主体的刚性部分可以是有弹性的适应性材料,只要后续的可硬化材料保持足够厚度,以使其硬化时整个主体(即主体和可硬化材料)表现为像刚性主体一样)。
一旦硬化,芯片可以移动到其将要连接的元件,并且如果必要,所述主体可以在附贴工艺(如果需要)期间用分离的并可移除的重量加重(图252)。此外,因为可硬化材料附着到各个芯片并硬化,被附着的芯片除了整个主体自身自始至终的移动之外无法在任何方向上互相相对于对方移动(无论横向,纵向,或倾斜(俯仰和偏移))。结果,如果整个主体在附贴过程中保持在同一水平的位置,则芯片也将保持相似的取向。
可选择地,底部填充25302的材料可以在主体和芯片将要附贴到其上的元件之间流动(图253)。该底部填充25302可以用于填充芯片和其将要附贴到其上的元件之间的任何间隙。此外,因为芯片和主体之间的区域封闭,底部填充25302可以以可控制的方式流动(即不会流入不需要的位置)。
一旦被连接以及如果使用重物或施加底部填充(如果进行)则在去除该重量之后,可以通过任何不会损坏芯片的例如化学工艺的合适工艺向下打磨或抛光芯片或者通过化学机械处理(CMP)去除整个(或大部分)所述主体(图254)。通过去除该主体,然后整个芯片组件将可以具有新一层附贴的芯片,这些芯片好比现在将充当底层元件。
类似地,该“主体”方法可以结合基于销/柱的加工方法一起使用以针对销/柱的高度差问题并允许通过直接施加到框架之外的其他方法施加力。在这样的情形中,使销/柱与芯片接触,然后使主体与和芯片相对的销/柱的端部接触并硬化。然后在所需要的工艺处理中如上所述地施加力。一旦芯片被附贴,销/柱-框架-总体主体的组合可以容易地从芯片移除,像普通的销/柱方法一样。然后,通过任何软化或移除可硬化材料的方便的处理过程或者通过在可硬化材料外侧点处简单地切割或剪除销,整个主体可以与销/柱-框架工具分离。
此外,该特定组合方法的另一优势在于,在将多个芯片连接到一个或多个各自的下层元件的组装线方法,以及如上文相对于一定的变形所述被用作拾取和定位方法的一部分的情况下允许一定的可重复性。
最后,关于上述所有加工方法以及其他变形,其排列或组合,应当注意,如果因特定用途需要,则可以在该工艺的融化部分期间使例如形成气体的气体或甲酸或流体在所述框架和芯片之间流动。
注意,在一些情形中,销/柱方法最好使用一些有弹性或海绵状的材料(即自身可以在芯片上施加过多的横向压力,使芯片在融化过程期间倾斜或移动,或者相关于融化工艺条件要求极其(商业上不实用的)严格的容限的材料)。
在总结中重申,虽然本发明已经结合特定类型的芯片进行说明,这些芯片包括光学芯片(即承载例如一个或多个激光器,一个或多个光检测器或其组合的芯片),然而本文所述的方法同样可以用于在光学组件之外或代替光学组件还包括晶体管或其他电路组件的任何种类的掺杂半导体芯片中良好地形成“穿透芯片”的电连接。
类似地,虽然一定的材料已经被识别为适合于用作“插柱和穿透”接触点的材料,但这些材料不应望文生义被视作唯一可以使用的材料,因为重要的方面在于两者之间的相对硬度以致两者之间发生形成连接的扩散,而不是所用的特定材料。因为在某种程度上,特定的材料配对将由诸如可获得性,成本,与所用的其他组件或者其他与本文所述内容无关的与制造相关的工艺的兼容性的各个因素确定,列举更多潜在无限的材料的配对并没有意义。相似地,在光学环氧树脂之外也存在一些光传输材料。然而选择将用于特定应用的特定材料的标准可能受到其他因素的影响或支配,这些因素与本文所述的主题无关。因此,应当理解,如特定应用所要求的可以插入到所述空洞中并传输激光的任何光传输介质(或多种介质)都应当视作合适的可用材料,不再具体列举其所有可能的替代。
因此应当理解,本说明书(包括附图)只是一些说明性实施例的代表。为方便读者,上述说明集中于所有可能实施例中说明本发明的原理的代表性的实例。本说明书并非试图穷尽列举所有可能的变形。可能没有对本发明的特定部分呈现替代实施例,或者对于某个部分可能有其他未说明的替代实施例,这些都不应当视作放弃这些替代实施例。普通的熟练技术人员将可以理解,很多这些未说明的实施例包含本发明的相同的原理及其他等价的内容。

Claims (20)

1.一种系统,其特征在于,包括:
第一芯片,其上具有第一半导体装置和第一电连接;
第二芯片,其上具有第二半导体装置和第二电连接;
第三芯片,其上具有第三半导体装置和第三电连接,
其中所述第一、第二、或第三电连接中至少一个包括韧性金属部分,且所述第一、第二、或第三电连接中至少一个包括插柱部分,其中所述插柱部分设置为穿透进入对应的韧性金属部分,
其中所述第三芯片设置于所述第一芯片和第二芯片之上,并通过设置在所述第一和第二芯片上的非传导性平面化层被与所述第一和第二芯片分离,并且所述第三芯片被耦接到所述第一和第二芯片,从而通过所述插柱部分和对应的韧性金属部分所形成的结合点至少一些所述第三电连接被耦接至至少一些所述第一电连接,至少一个或更多其他的所述第三电连接被连接至一些所述第二电连接。
2.如权利要求1所述的系统,其特征在于,其中所述第一芯片,第二芯片或第三芯片中的至少一个的所述电连接包括:
通过所述第一,第二或第三芯片中至少一个的至少一个通路,所述通路与各半导体装置电隔离并且其内具有导电材料。
3.如权利要求1所述的系统,其特征在于,其中所述第一芯片还包括基于硅,硅锗,磷化铟或砷化镓技术的芯片或陶瓷,玻璃或基于LCP的绝缘体之一;
所述第二芯片包括基于硅,硅锗,磷化铟或砷化镓技术的芯片或陶瓷,玻璃或基于LCP的绝缘体之一;以及
所述第一和第二芯片为不同材料,且所述第一和第二芯片各自实现不同功能。
4.如权利要求3所述的系统,其特征在于,其中所述第一芯片的技术与所述第二芯片的技术不同。
5.如权利要求3所述的系统,其特征在于,其中所述第三芯片包括基于硅,硅锗,磷化铟或砷化镓技术的芯片或陶瓷,玻璃或基于LCP的绝缘体之一,且与所述第一和第二芯片的至少之一不是同一种材料,并实现不同于所述第一和第二芯片的功能。
6.如权利要求5所述的系统,其特征在于,其中所述第三芯片的技术与所述第一或第二芯片中至少之一不同。
7.如权利要求1所述的系统,其特征在于,进一步包括:
位于所述第一和第二芯片下方并电连接于其上的电路板。
8.如权利要求1所述的系统,其特征在于,其中所述第一芯片,第二芯片和第三芯片共有一处理器。
9.如权利要求1所述的系统,其特征在于,其中所述第一,第二或第三芯片之一包括实现处理装置的I/O部分的功能。
10.如权利要求1所述的系统,其特征在于,其中所述第一,第二或第三芯片之一包括实现处理装置的处理功能的功能。
11.如权利要求1所述的系统,其特征在于,其中所述第一,第二或第三芯片之一包括实现处理装置的存储功能的功能。
12.如权利要求1所述的系统,其特征在于,其中所述第一,第二或第三芯片之一包括高速电路而所述三个芯片中的除了包括该高速电路的芯片之外的另一芯片包括低速电路。
13.如权利要求1所述的系统,其特征在于,其中所述第一芯片具有第一高度且第二芯片具有不同于所述第一高度的第二高度,其中所述系统进一步包括:
位于至少所述第一或第二芯片和第三芯片之间的平面化材料。
14.如权利要求1所述的系统,其特征在于,其中所述第三芯片具有最宽部分的边界且所述第一和第二芯片通过一比所述最宽部分大的距离相互隔开,其中所述系统进一步包括:
位于至少所述第一或第二芯片中之一和第三芯片之间的平面化材料;和
变换路径,该变换路径或穿过所述平面化材料或沿着所述平面化材料的表面或既穿过所述平面化材料又沿着所述平面化材料的表面,且所述变换路径使所述第一,第二或第三芯片中的至少两个相互电连接。
15.如权利要求14所述的系统,其特征在于,进一步包括:
其上具有两个电触点的第四芯片,所述第四芯片的电触点中的至少一个通过穿过至少所述平面化材料的连接被连接至所述第一芯片或第二芯片中的至少之一的电触点衬垫。
16.一种耦合第一芯片,第二芯片,和第三芯片的方法,其特征在于,各芯片上都具有半导体器件和电连接,其中一个或多个所述电连接各自具有韧性金属部分,其中一个或多个所述电连接各自具有插柱部分,其中所述第一和第二芯片隔开一横向距离,且所述第三芯片通过设置在所述第一和第二芯片上的非传导性平面化层被与所述第一和第二芯片分离,该方法包括:
将所述第三芯片设置在所述第一和第二芯片上方;以及
通过将至少一个或更多所述插柱部分穿透进入对应的一个或更多韧性金属部分,使所述第三芯片耦接到所述第一和第二芯片,以形成结合点,其中通过所述结合点,至少一些所述第三芯片的电连接被耦接至至少一些所述第一芯片的电连接,至少一个或更多其他所述第三芯片的电连接被连接至一些所述第二芯片的电连接。
17.如权利要求16所述的方法,其特征在于,所述第一和第二芯片具有不同的高度,且该方法进一步包括在所述第一和第二芯片上设置非传导性层以形成所述非传导性平面化层。
18.如权利要求16所述的方法,其特征在于,该方法进一步包括对所述非传导性平面化层进行抛光以暴露所述第一和第二芯片的至少一些电连接。
19.如权利要求16所述的方法,其特征在于,该方法进一步包括对所述非传导性平面化层进行蚀刻以暴露所述第一和第二芯片的至少一些电连接。
20.如权利要求16所述的方法,其特征在于,该方法进一步包括粘结和融化过程中对所述韧性金属部分加热到粘结温度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7831151B2 (en) * 2001-06-29 2010-11-09 John Trezza Redundant optical device array
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4577687B2 (ja) * 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7560813B2 (en) * 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7884483B2 (en) 2005-06-14 2011-02-08 Cufer Asset Ltd. L.L.C. Chip connector
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7786592B2 (en) * 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7649665B2 (en) * 2005-08-24 2010-01-19 The Trustees Of Boston College Apparatus and methods for optical switching using nanoscale optics
TWI416663B (zh) * 2005-08-26 2013-11-21 Hitachi Ltd Semiconductor device manufacturing method and semiconductor device
EP1922756B1 (en) * 2005-08-26 2013-05-22 Philips Intellectual Property & Standards GmbH Electrically shielded through-wafer interconnect
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7633167B2 (en) 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP5431918B2 (ja) * 2006-03-27 2014-03-05 コーニンクレッカ フィリップス エヌ ヴェ 半導体担体用の低抵抗貫通基板相互接続
DE102006022067B4 (de) * 2006-05-11 2011-11-10 Infineon Technologies Ag Herstellungsverfahren für ein elektronisches Bauelement und elektronisches Bauelement
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
US7989915B2 (en) * 2006-07-11 2011-08-02 Teledyne Licensing, Llc Vertical electrical device
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7629538B2 (en) * 2006-11-10 2009-12-08 The Boeing Company Stripline flex circuit
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US8546255B2 (en) * 2007-08-02 2013-10-01 Advanced Semiconductor Engineering, Inc. Method for forming vias in a semiconductor substrate and a semiconductor device having the semiconductor substrate
TWI387019B (zh) * 2007-08-02 2013-02-21 Advanced Semiconductor Eng 在基材上形成穿導孔之方法
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7705440B2 (en) * 2007-09-07 2010-04-27 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
KR100975652B1 (ko) * 2007-10-05 2010-08-17 한국과학기술원 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법
JP5248084B2 (ja) * 2007-10-26 2013-07-31 新光電気工業株式会社 シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置
TWI365483B (en) * 2007-12-04 2012-06-01 Advanced Semiconductor Eng Method for forming a via in a substrate
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8273603B2 (en) 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US9136259B2 (en) * 2008-04-11 2015-09-15 Micron Technology, Inc. Method of creating alignment/centering guides for small diameter, high density through-wafer via die stacking
US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8546930B2 (en) * 2008-05-28 2013-10-01 Georgia Tech Research Corporation 3-D ICs equipped with double sided power, coolant, and data features
US7928563B2 (en) * 2008-05-28 2011-04-19 Georgia Tech Research Corporation 3-D ICs with microfluidic interconnects and methods of constructing same
US7800238B2 (en) 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods
WO2010011177A1 (en) * 2008-07-24 2010-01-28 Agency For Science, Technology And Research A substrate arrangement and a method of manufacturing a substrate arrangement
US7723816B2 (en) * 2008-08-06 2010-05-25 International Business Machines Corporation Implementing decoupling capacitors with hot-spot thermal reduction on integrated circuit chips
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8384224B2 (en) 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
TW201011878A (en) * 2008-09-03 2010-03-16 Phoenix Prec Technology Corp Package structure having substrate and fabrication thereof
JP5748949B2 (ja) * 2008-11-20 2015-07-15 株式会社リコー 面発光レーザ素子、面発光レーザアレイ、光走査装置及び画像形成装置
US8309396B2 (en) * 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
US7989918B2 (en) * 2009-01-26 2011-08-02 International Business Machines Corporation Implementing tamper evident and resistant detection through modulation of capacitance
US8082537B1 (en) * 2009-01-28 2011-12-20 Xilinx, Inc. Method and apparatus for implementing spatially programmable through die vias in an integrated circuit
US7989959B1 (en) 2009-01-29 2011-08-02 Xilinx, Inc. Method of forming stacked-die integrated circuit
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
JP5389464B2 (ja) * 2009-02-10 2014-01-15 フリースケール セミコンダクター インコーポレイテッド 半導体装置の製造方法
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
US8093151B2 (en) * 2009-03-13 2012-01-10 Stats Chippac, Ltd. Semiconductor die and method of forming noise absorbing regions between THVS in peripheral region of the die
US8119926B2 (en) * 2009-04-01 2012-02-21 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US8969734B2 (en) 2009-04-01 2015-03-03 Advanced Interconnections Corp. Terminal assembly with regions of differing solderability
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US9246140B2 (en) * 2009-07-09 2016-01-26 Samsung Sdi Co., Ltd. Rechargeable battery with a cap assembly having a first tab located outside of the case
US8609466B2 (en) 2009-07-15 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Cap and substrate electrical connection at wafer level
WO2011014409A1 (en) * 2009-07-30 2011-02-03 Megica Corporation System-in packages
US8242591B2 (en) * 2009-08-13 2012-08-14 International Business Machines Corporation Electrostatic chucking of an insulator handle substrate
FR2949171B1 (fr) * 2009-08-13 2011-08-26 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques
US8471156B2 (en) * 2009-08-28 2013-06-25 Advanced Semiconductor Engineering, Inc. Method for forming a via in a substrate and substrate with a via
US8877361B2 (en) * 2009-09-01 2014-11-04 Samsung Sdi Co., Ltd. Rechargeable battery
US8637379B2 (en) * 2009-10-08 2014-01-28 Infineon Technologies Ag Device including a semiconductor chip and a carrier and fabrication method
US8368228B2 (en) * 2009-10-19 2013-02-05 Jeng-Jye Shau Area efficient through-hole connections
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8138019B2 (en) * 2009-11-03 2012-03-20 Toyota Motor Engineering & Manufactruing North America, Inc. Integrated (multilayer) circuits and process of producing the same
US8492901B2 (en) * 2009-11-06 2013-07-23 International Business Machines Corporation Metal oxide semiconductor (MOS)-compatible high-aspect ratio through-wafer vias and low-stress configuration thereof
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US9082762B2 (en) * 2009-12-28 2015-07-14 International Business Machines Corporation Electromigration-resistant under-bump metallization of nickel-iron alloys for Sn-rich solder bumps in Pb-free flip-clip
US8841777B2 (en) 2010-01-12 2014-09-23 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding
US8415238B2 (en) 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
US8399180B2 (en) * 2010-01-14 2013-03-19 International Business Machines Corporation Three dimensional integration with through silicon vias having multiple diameters
US8632911B2 (en) * 2010-01-15 2014-01-21 Samsung Sdi Co., Ltd. Rechargeable battery
US8193040B2 (en) * 2010-02-08 2012-06-05 Infineon Technologies Ag Manufacturing of a device including a semiconductor chip
US8551814B2 (en) * 2010-03-11 2013-10-08 Freescale Semiconductor, Inc. Method of fabricating a semiconductor device that limits damage to elements of the semiconductor device that are exposed during processing
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US8148824B2 (en) * 2010-04-16 2012-04-03 Nanya Technology Corp. Semiconductor device with through substrate via
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8349735B2 (en) 2010-09-22 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive TSV with insulating annular ring
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US9478774B2 (en) 2010-12-02 2016-10-25 Samsung Sdi Co., Ltd. Rechargeable battery
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
US8709945B2 (en) 2011-01-26 2014-04-29 Jeng-Jye Shau Area efficient through-hole connections
US8365398B2 (en) 2011-01-26 2013-02-05 Jeng-Jye Shau Accurate alignment for stacked substrates
JP5870493B2 (ja) 2011-02-24 2016-03-01 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
US9554422B2 (en) 2011-05-17 2017-01-24 Canon U.S. Life Sciences, Inc. Systems and methods using external heater systems in microfluidic devices
KR20230130169A (ko) 2011-05-24 2023-09-11 소니그룹주식회사 반도체 장치
CN102244107B (zh) * 2011-06-28 2014-06-18 中国科学院微电子研究所 一种易于填充的沟槽电容及其制备方法
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same
KR101274806B1 (ko) 2011-07-26 2013-06-13 로베르트 보쉬 게엠베하 이차 전지
US8742574B2 (en) * 2011-08-09 2014-06-03 Maxim Integrated Products, Inc. Semiconductor device having a through-substrate via
US9634299B2 (en) 2011-09-06 2017-04-25 Samsung Sdi Co., Ltd. Rechargeable battery
DE102011085084B4 (de) * 2011-10-24 2022-01-13 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat sowie Substrat mit einer elektrischen Durchkontaktierung
KR101683210B1 (ko) 2011-11-17 2016-12-07 삼성에스디아이 주식회사 이차 전지
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8695886B1 (en) 2012-02-17 2014-04-15 Donald Weiss Memory chip device
US8538558B1 (en) * 2012-03-01 2013-09-17 Texas Instruments Incorporated Systems and methods for control with a multi-chip module with multiple dies
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
DE102012206407B4 (de) * 2012-04-18 2017-05-04 Infineon Technologies Ag Druckkontaktanordnung und verfahren zur herstellung und zum betrieb einer druckkontaktanordnung
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
FR2983845A1 (fr) * 2012-05-25 2013-06-14 Commissariat Energie Atomique Procede de realisation d'une microstructure comportant deux substrats relies mecaniquement
US8824145B2 (en) * 2012-06-08 2014-09-02 Infineon Technologies Ag Electric device package and method of making an electric device package
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US10373930B2 (en) * 2012-08-10 2019-08-06 Cyntec Co., Ltd Package structure and the method to fabricate thereof
JP5475077B2 (ja) * 2012-09-07 2014-04-16 日本特殊陶業株式会社 配線基板およびその製造方法
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
KR101992352B1 (ko) * 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
KR102007258B1 (ko) * 2012-11-21 2019-08-05 삼성전자주식회사 광전 집적회로 기판의 제조방법
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
TW201432826A (zh) * 2013-02-01 2014-08-16 Chipbond Technology Corp 半導體封裝製程及其結構
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
FR3003688B1 (fr) * 2013-03-22 2016-07-01 Commissariat Energie Atomique Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
US9476927B2 (en) 2014-01-22 2016-10-25 GlobalFoundries, Inc. Structure and method to determine through silicon via build integrity
US9236326B2 (en) 2014-04-25 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
JP6219227B2 (ja) * 2014-05-12 2017-10-25 東京エレクトロン株式会社 ヒータ給電機構及びステージの温度制御方法
US9385077B2 (en) 2014-07-11 2016-07-05 Qualcomm Incorporated Integrated device comprising coaxial interconnect
US9536848B2 (en) * 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US9401323B1 (en) 2015-04-03 2016-07-26 International Business Machines Corporation Protected through semiconductor via (TSV)
US9812354B2 (en) * 2015-05-15 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a material defining a void
TWI599276B (zh) 2015-06-26 2017-09-11 矽創電子股份有限公司 電子元件與製造方法
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
ITUB20160027A1 (it) * 2016-02-01 2017-08-01 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore e corrispondente dispositivo
US9807867B2 (en) 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
JP2017181849A (ja) * 2016-03-31 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10522532B2 (en) * 2016-05-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group III-V layer
US10290594B2 (en) 2016-07-28 2019-05-14 International Business Machines Corporation Fragmenting computer chips
US10228495B2 (en) * 2016-09-08 2019-03-12 Goodrich Corporation Apparatus and methods of electrically conductive optical semiconductor coating
KR102565034B1 (ko) * 2016-11-09 2023-08-09 주식회사 아모텍 기능성 컨택터
DE102016125430A1 (de) * 2016-12-22 2018-06-28 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer Halbleiterlaser, Anordnung mit einem solchen Halbleiterlaser und Betriebsverfahren hierfür
US10535799B2 (en) * 2017-05-09 2020-01-14 Epistar Corporation Semiconductor device
US10192843B1 (en) 2017-07-26 2019-01-29 Micron Technology, Inc. Methods of making semiconductor device modules with increased yield
IT201700087318A1 (it) 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione
IT201700087174A1 (it) 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente metodo di fabbricazione di dispositivi a semiconduttore
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
WO2019097949A1 (ja) 2017-11-14 2019-05-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体の製造方法、並びに撮像装置
US10230212B1 (en) * 2017-12-22 2019-03-12 Cisco Technology, Inc. Method and apparatus to prevent laser kink failures
US11264780B2 (en) * 2018-01-26 2022-03-01 Oepic Semiconductors, Inc. Flip chip backside emitting VCSEL package
TWI709213B (zh) * 2018-02-13 2020-11-01 財團法人工業技術研究院 封裝結構及組件連接的方法
CN110164782A (zh) 2018-02-13 2019-08-23 财团法人工业技术研究院 封装结构及组件连接的方法
FR3082354B1 (fr) * 2018-06-08 2020-07-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce photonique traversee par un via
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
TWI697078B (zh) * 2018-08-03 2020-06-21 欣興電子股份有限公司 封裝基板結構與其接合方法
US11469194B2 (en) 2018-08-08 2022-10-11 Stmicroelectronics S.R.L. Method of manufacturing a redistribution layer, redistribution layer and integrated circuit including the redistribution layer
KR102544296B1 (ko) * 2018-09-13 2023-06-16 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 표면발광레이저 소자 및 이를 구비한 표면발광레이저 장치
US10903153B2 (en) 2018-11-18 2021-01-26 International Business Machines Corporation Thinned die stack
FR3089746A1 (fr) * 2018-12-06 2020-06-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d’adaptation de l’extraction lumineuse d’une diode electroluminescente
US11398408B2 (en) * 2019-09-24 2022-07-26 Advanced Semiconductor Engineering, Inc. Semiconductor substrate with trace connected to via at a level within a dielectric layer
JP2021136306A (ja) * 2020-02-26 2021-09-13 富士フイルムビジネスイノベーション株式会社 発光装置、光学装置及び情報処理装置
CN111554426B (zh) * 2020-05-18 2022-03-25 中国工程物理研究院电子工程研究所 一种硬x射线和光电子屏蔽复合材料
JP2021197519A (ja) 2020-06-17 2021-12-27 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体
CN111712036B (zh) * 2020-06-17 2021-12-14 武汉光迅科技股份有限公司 光器件及其封装方法
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure

Family Cites Families (407)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US80040A (en) * 1868-07-14 Andrew whelden
US3312878A (en) * 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
US3415648A (en) * 1964-08-07 1968-12-10 Philco Ford Corp Pva etch masking process
US3591839A (en) 1969-08-27 1971-07-06 Siliconix Inc Micro-electronic circuit with novel hermetic sealing structure and method of manufacture
US3720309A (en) * 1971-12-07 1973-03-13 Teledyne Inc Method and apparatus for sorting semiconductor dice
US3833838A (en) * 1972-11-13 1974-09-03 A Christiansen Electronic component mounting wafers for repeated connection in a variety of circuit designs
US4200272A (en) * 1978-06-12 1980-04-29 Bcira Holder for irregularly shaped articles
JPS56116670A (en) * 1980-02-20 1981-09-12 Hitachi Ltd Semiconductor integrated circuit device and manufacture thereof
CA1121695A (en) * 1980-03-10 1982-04-13 Michele Diplacido Masonary saw jig
NL8006194A (nl) 1980-11-13 1982-06-01 Philips Nv Inrichting voor het gelijktijdig plaatsen van meerdere elektrische en/of elektronische onderdelen op een gedrukte bedradingspaneel.
JPS57127009A (en) 1981-01-26 1982-08-07 Takiron Co Ltd Cluvert drain pipe
US4591839A (en) * 1982-05-20 1986-05-27 Gulf & Western Manufacturing Company System for detecting low liquid level and probe therefor
JPS6112047U (ja) 1984-06-26 1986-01-24 株式会社 堀場製作所 光音響効果型分析計
JPS6112047A (ja) 1984-06-28 1986-01-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
JPH0831835B2 (ja) 1985-10-30 1996-03-27 株式会社日立製作所 クロツク再生回路
US4878611A (en) 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5134460A (en) 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
JPH07112041B2 (ja) 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
JPH0536122Y2 (zh) 1987-03-09 1993-09-13
JPS63258060A (ja) 1987-04-15 1988-10-25 Nec Corp 半導体記憶装置
JPS63288264A (ja) 1987-05-18 1988-11-25 三井化学株式会社 フイラメント等の処理槽
US5014111A (en) * 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
US4873205A (en) 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
JP2781560B2 (ja) 1988-01-22 1998-07-30 日本電気株式会社 半導体装置及びその製造方法
US4915494A (en) * 1988-07-06 1990-04-10 Harris Corporation Carbon-carbon mirror for space applications
US4930001A (en) 1989-03-23 1990-05-29 Hughes Aircraft Company Alloy bonded indium bumps and methods of processing same
JP2786700B2 (ja) 1989-11-29 1998-08-13 株式会社日立製作所 半導体集積回路装置の製造方法および製造装置
US5090609A (en) * 1989-04-28 1992-02-25 Hitachi, Ltd. Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals
US5089880A (en) 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5179043A (en) * 1989-07-14 1993-01-12 The Texas A&M University System Vapor deposited micro heat pipes
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US4999077A (en) * 1989-08-31 1991-03-12 Xerox Corporation Method of fabricating full width scanning or imaging arrays from subunits
US4985988A (en) * 1989-11-03 1991-01-22 Motorola, Inc. Method for assembling, testing, and packaging integrated circuits
JPH03218653A (ja) 1989-11-13 1991-09-26 Mitsubishi Electric Corp エアーブリッジ金属配線を具えた半導体装置およびその製造方法
JP2616063B2 (ja) 1989-11-16 1997-06-04 富士電機株式会社 バンプ電極の製造方法
US5236854A (en) 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
US5089055A (en) * 1989-12-12 1992-02-18 Takashi Nakamura Survivable solar power-generating systems for use with spacecraft
US6471115B1 (en) 1990-02-19 2002-10-29 Hitachi, Ltd. Process for manufacturing electronic circuit devices
JPH0831617B2 (ja) * 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
US5090174A (en) * 1990-09-26 1992-02-25 Fragale Anthony J Siding system including siding trim pieces and method of siding a structure using same
JPH0722461Y2 (ja) 1990-10-15 1995-05-24 ニホンフラッシュ株式会社 建物内に別の部屋を構築する吊下連結具
US5166097A (en) * 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
JPH0817880B2 (ja) 1990-11-28 1996-02-28 帝人株式会社 プレスクッション材
KR940006696B1 (ko) 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
US5296649A (en) * 1991-03-26 1994-03-22 The Furukawa Electric Co., Ltd. Solder-coated printed circuit board and method of manufacturing the same
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
JP3173109B2 (ja) 1991-09-19 2001-06-04 松下電器産業株式会社 半導体素子及びその製造方法
JPH0594993A (ja) 1991-10-02 1993-04-16 Mitsubishi Electric Corp 半導体素子
JP2608513B2 (ja) 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
JP3198555B2 (ja) 1991-10-14 2001-08-13 株式会社デンソー 半導体装置の実装方法
US5427834A (en) * 1991-10-31 1995-06-27 Idm Enterprises Waterproof textile
JP3078646B2 (ja) 1992-05-29 2000-08-21 株式会社東芝 インジウムバンプの製造方法
JPH0594993U (ja) 1992-05-30 1993-12-24 日亜化学工業株式会社 El素子
US5266912A (en) 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
US5234153A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Permanent metallic bonding method
US5234149A (en) 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
US5600103A (en) 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
JP2541102B2 (ja) 1993-06-23 1996-10-09 日本電気株式会社 同軸フリップチップ接続構造の形成方法
GB9400384D0 (en) 1994-01-11 1994-03-09 Inmos Ltd Circuit connection in an electrical assembly
US5470787A (en) 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JP3348528B2 (ja) 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
JPH0837395A (ja) 1994-07-21 1996-02-06 Matsushita Electric Ind Co Ltd 半導体チップ供給装置および供給方法
US5523628A (en) * 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
US6093615A (en) 1994-08-15 2000-07-25 Micron Technology, Inc. Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug
US5587119A (en) * 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
US5468655A (en) 1994-10-31 1995-11-21 Motorola, Inc. Method for forming a temporary attachment between a semiconductor die and a substrate using a metal paste comprising spherical modules
US5598965A (en) * 1994-11-03 1997-02-04 Scheu; William E. Integrated circuit, electronic component chip removal and replacement system
US5707902A (en) 1995-02-13 1998-01-13 Industrial Technology Research Institute Composite bump structure and methods of fabrication
DE19514545A1 (de) * 1995-04-20 1996-10-24 Daimler Benz Ag Anordnung von mehreren mit elektronischen Bauelementen versehenen Mikrokühleinrichtungen
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5796591A (en) 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5635014A (en) * 1995-06-19 1997-06-03 Gr Systems Press apparatus and methods for fusing overlapped thermoplastic sheet materials
US5874780A (en) * 1995-07-27 1999-02-23 Nec Corporation Method of mounting a semiconductor device to a substrate and a mounted structure
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3498877B2 (ja) * 1995-12-05 2004-02-23 株式会社東芝 半導体製造装置および半導体装置の製造方法
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5760479A (en) 1996-02-29 1998-06-02 Texas Instruments Incorporated Flip-chip die attachment for a high temperature die to substrate bond
US6310484B1 (en) * 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5793116A (en) 1996-05-29 1998-08-11 Mcnc Microelectronic packaging using arched solder columns
US5912510A (en) 1996-05-29 1999-06-15 Motorola, Inc. Bonding structure for an electronic device
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
JP3610999B2 (ja) * 1996-06-07 2005-01-19 松下電器産業株式会社 半導体素子の実装方法
GB2316225A (en) 1996-08-06 1998-02-18 Northern Telecom Ltd Semiconductor photodetector packaging
US5916453A (en) * 1996-09-20 1999-06-29 Fujitsu Limited Methods of planarizing structures on wafers and substrates by polishing
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP2877108B2 (ja) * 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
US5996221A (en) 1996-12-12 1999-12-07 Lucent Technologies Inc. Method for thermocompression bonding structures
JP3065549B2 (ja) * 1997-01-09 2000-07-17 富士通株式会社 半導体チップ部品の実装方法
EP0921577A4 (en) * 1997-01-31 2007-10-31 Matsushita Electric Ind Co Ltd ELECTROLUMINESCENT ELEMENT, SEMICONDUCTOR ELECTROLUMINESCENT DEVICE, AND PROCESS FOR PRODUCING THE SAME
JP3728847B2 (ja) 1997-02-04 2005-12-21 株式会社日立製作所 マルチチップモジュールおよびその製造方法
JP4026882B2 (ja) 1997-02-24 2007-12-26 三洋電機株式会社 半導体装置
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6040618A (en) * 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
JPH10270498A (ja) 1997-03-27 1998-10-09 Toshiba Corp 電子装置の製造方法
US5846464A (en) * 1997-03-28 1998-12-08 Mcdonnell Douglas Corporation Method for forming composite parts using reconfigurable modular tooling
JP3252745B2 (ja) 1997-03-31 2002-02-04 関西日本電気株式会社 半導体装置およびその製造方法
JP3234188B2 (ja) * 1997-03-31 2001-12-04 キヤノン株式会社 画像形成装置とその製造方法
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH10303252A (ja) 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JPH10335383A (ja) 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6133631A (en) 1997-05-30 2000-10-17 Hewlett-Packard Company Semiconductor package lid with internal heat pipe
KR100426914B1 (ko) * 1997-07-15 2004-04-13 가부시키가이샤 히타치세이사쿠쇼 반도체 디바이스 및 그 제조 방법
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6135054A (en) 1997-09-10 2000-10-24 Nippon Pillar Packing Co. Ltd. Semiconductor wafer holder with CVD silicon carbide film coating
JPH11166935A (ja) * 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
EP1519242A3 (en) 1997-10-31 2007-09-26 Sanyo Chemical Industries, Ltd. Toner and toner binder
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US6110760A (en) * 1998-02-12 2000-08-29 Micron Technology, Inc. Methods of forming electrically conductive interconnections and electrically interconnected substrates
JP3102405B2 (ja) * 1998-02-13 2000-10-23 日本電気株式会社 半導体装置の製造方法
JPH11251316A (ja) 1998-03-02 1999-09-17 Toshiba Corp マルチチップ半導体装置の製造方法
US5962922A (en) * 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6133615A (en) 1998-04-13 2000-10-17 Wisconsin Alumni Research Foundation Photodiode arrays having minimized cross-talk between diodes
EP0951068A1 (en) 1998-04-17 1999-10-20 Interuniversitair Micro-Elektronica Centrum Vzw Method of fabrication of a microstructure having an inside cavity
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US5943597A (en) 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
US6399426B1 (en) 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US7107666B2 (en) 1998-07-23 2006-09-19 Bh Electronics Method of manufacturing an ultra-miniature magnetic device
US6118181A (en) 1998-07-29 2000-09-12 Agilent Technologies, Inc. System and method for bonding wafers
US6316786B1 (en) 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
US6380023B2 (en) 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
WO2000019517A1 (fr) 1998-09-30 2000-04-06 Ibiden Co., Ltd. Microplaquette semi-conductrice et procede de fabrication
JP2000114206A (ja) 1998-10-05 2000-04-21 Sony Corp 半導体パッケージの製造方法
KR20000029054A (ko) * 1998-10-15 2000-05-25 이데이 노부유끼 반도체 장치 및 그 제조 방법
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
JP4590052B2 (ja) 1998-12-04 2010-12-01 キヤノン株式会社 太陽電池屋根の構造、太陽光発電装置及び建築物
JP3847494B2 (ja) 1998-12-14 2006-11-22 シャープ株式会社 二次元画像検出器の製造方法
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6331450B1 (en) 1998-12-22 2001-12-18 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device using group III nitride compound
JP2000223653A (ja) 1999-02-02 2000-08-11 Rohm Co Ltd チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
JP2000240373A (ja) 1999-02-24 2000-09-05 Central Glass Co Ltd 光制御部材を内蔵した複層ガラス
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US6207475B1 (en) * 1999-03-30 2001-03-27 Industrial Technology Research Institute Method for dispensing underfill and devices formed
JP3731378B2 (ja) 1999-03-31 2006-01-05 セイコーエプソン株式会社 半導体素子の製造方法、および半導体素子、ならびに実装モジュール
US6393638B1 (en) 1999-04-20 2002-05-28 Maccoll Ian Coats Waterproof blanket with integrated storage bag
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6225206B1 (en) 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000323510A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 柱状電極付き半導体ウエハ及びその製造方法並びに半導体装置
JP2000349101A (ja) * 1999-06-07 2000-12-15 Lintec Corp 転写用テープおよびその使用方法
TW459275B (en) 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US6228675B1 (en) 1999-07-23 2001-05-08 Agilent Technologies, Inc. Microcap wafer-level package with vias
US6271599B1 (en) 1999-08-03 2001-08-07 International Business Machines Corporation Wire interconnect structure for electrically and mechanically connecting an integrated circuit chip to a substrate
JP3518434B2 (ja) 1999-08-11 2004-04-12 株式会社日立製作所 マルチチップモジュールの冷却装置
US6316737B1 (en) * 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP2001085600A (ja) 1999-09-16 2001-03-30 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器
JP3973340B2 (ja) 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
US6135635A (en) 1999-10-07 2000-10-24 Miller; Jeffrey Convertible bag and barrier device
US6235354B1 (en) 1999-11-01 2001-05-22 United Microelectronics Corp. Method of forming a level silicon oxide layer on two regions of different heights on a semiconductor wafer
JP2001129800A (ja) 1999-11-04 2001-05-15 Japan Science & Technology Corp フィードスルー付き基板とその製造方法
US6283693B1 (en) 1999-11-12 2001-09-04 General Semiconductor, Inc. Method and apparatus for semiconductor chip handling
JP3971568B2 (ja) 1999-11-29 2007-09-05 松下電器産業株式会社 半導体パッケージ及び半導体パッケージの製造方法
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
US6756594B2 (en) 2000-01-28 2004-06-29 California Institute Of Technology Micromachined tuned-band hot bolometer emitter
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6513236B2 (en) 2000-02-18 2003-02-04 Matsushita Electric Industrial Co., Ltd. Method of manufacturing bump-component mounted body and device for manufacturing the same
JP3394947B2 (ja) 2000-02-24 2003-04-07 日東電工株式会社 粘着テープおよび粘着テープ基材
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
WO2001068311A1 (en) * 2000-03-10 2001-09-20 Chippac, Inc. Flip chip interconnection structure
US6446317B1 (en) 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
US6484776B1 (en) 2000-04-07 2002-11-26 Northrop Grumman Corporation System for constructing a laminate
JP3968554B2 (ja) 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6909180B2 (en) 2000-05-12 2005-06-21 Matsushita Electric Industrial Co., Ltd. Semiconductor device, mounting circuit board, method of producing the same, and method of producing mounting structure using the same
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2001338947A (ja) 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
KR100398716B1 (ko) 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP2002289768A (ja) 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP3906653B2 (ja) * 2000-07-18 2007-04-18 ソニー株式会社 画像表示装置及びその製造方法
JP2002043502A (ja) 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
US6938783B2 (en) * 2000-07-26 2005-09-06 Amerasia International Technology, Inc. Carrier tape
JP2002050721A (ja) 2000-08-03 2002-02-15 Hitachi Cable Ltd 電子装置及びその製造方法
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US7271491B1 (en) 2000-08-31 2007-09-18 Micron Technology, Inc. Carrier for wafer-scale package and wafer-scale package including the carrier
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6627477B1 (en) 2000-09-07 2003-09-30 International Business Machines Corporation Method of assembling a plurality of semiconductor devices having different thickness
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
JP3723453B2 (ja) 2000-09-12 2005-12-07 ローム株式会社 半導体装置
JP4547523B2 (ja) 2000-09-25 2010-09-22 太陽誘電株式会社 チップ部品組立体とその製造方法
US6444560B1 (en) 2000-09-26 2002-09-03 International Business Machines Corporation Process for making fine pitch connections between devices and structure made by the process
JP2002118483A (ja) * 2000-10-11 2002-04-19 Matsushita Electric Ind Co Ltd 無線回路装置及び無線回路装置の制御方法
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US6740576B1 (en) 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US6858941B2 (en) 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP4461616B2 (ja) * 2000-12-14 2010-05-12 ソニー株式会社 素子の転写方法、素子保持基板の形成方法、及び素子保持基板
JP4108270B2 (ja) 2000-12-15 2008-06-25 イビデン株式会社 多層プリント配線板およびその製造方法
EP1217656A1 (en) 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
JP3683179B2 (ja) 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP3832334B2 (ja) 2000-12-28 2006-10-11 松下電工株式会社 半導体チップ実装基板およびその製造方法
US6557192B2 (en) * 2001-01-02 2003-05-06 Patent Category Corp. Sleeping bag with enhancements
US6277711B1 (en) 2001-01-08 2001-08-21 Jiahn-Chang Wu Semiconductor matrix formation
US6512300B2 (en) * 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4656275B2 (ja) 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
JP3565334B2 (ja) 2001-01-25 2004-09-15 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール、並びに半導体装置の製造方法
US6543674B2 (en) 2001-02-06 2003-04-08 Fujitsu Limited Multilayer interconnection and method
US6429045B1 (en) 2001-02-07 2002-08-06 International Business Machines Corporation Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage
US6737740B2 (en) 2001-02-08 2004-05-18 Micron Technology, Inc. High performance silicon contact for flip chip
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US7233028B2 (en) 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
US7242099B2 (en) 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP4118029B2 (ja) 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP3700598B2 (ja) 2001-03-21 2005-09-28 セイコーエプソン株式会社 半導体チップ及び半導体装置、回路基板並びに電子機器
JP2002289900A (ja) * 2001-03-23 2002-10-04 Canon Inc 集光型太陽電池モジュール及び集光型太陽光発電システム
JP2002289770A (ja) 2001-03-27 2002-10-04 Nec Kansai Ltd 半導体装置
WO2002084631A1 (fr) * 2001-04-11 2002-10-24 Sony Corporation Procede de transfert d'element, procede de disposition d'element mettant en oeuvre ce procede et procede de production d'un appareil d'affichage d'image
JP3851517B2 (ja) 2001-04-18 2006-11-29 カシオマイクロニクス株式会社 半導体装置およびその製造方法並びにその接合構造
TW561805B (en) * 2001-05-16 2003-11-11 Unimicron Technology Corp Fabrication method of micro-via
AT4810U1 (de) * 2001-05-31 2001-11-26 Plansee Ag Stromsammler für sofc-brennstoffzellen
JP2002359386A (ja) * 2001-05-31 2002-12-13 Canon Inc 太陽電池ストリング、太陽電池アレイ及び太陽光発電システム
US6413851B1 (en) 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
FR2826153B1 (fr) 2001-06-14 2004-05-28 A S K Procede de connexion d'une puce a une antenne d'un dispositif d'identification par radio-frequence du type carte a puce sans contact
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) * 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US7218349B2 (en) 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
US6635960B2 (en) 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
US6686654B2 (en) 2001-08-31 2004-02-03 Micron Technology, Inc. Multiple chip stack structure and cooling system
US6881609B2 (en) * 2001-09-07 2005-04-19 Peter C. Salmon Component connections using bumps and wells
EP1434261B1 (en) * 2001-09-12 2010-03-31 Nikkiso Co., Ltd. Circuit device mounting method and press
GB0122601D0 (en) * 2001-09-19 2001-11-07 Imp College Innovations Ltd Manipulation of image data
DE20115945U1 (de) * 2001-09-27 2001-12-13 Heimbach Gmbh Thomas Josef Preßpolster
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US6750516B2 (en) 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
US6717045B2 (en) 2001-10-23 2004-04-06 Leon L. C. Chen Photovoltaic array module design for solar electric power generation systems
JP3976541B2 (ja) 2001-10-23 2007-09-19 富士通株式会社 半導体チップの剥離方法及び装置
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
US6768210B2 (en) 2001-11-01 2004-07-27 Texas Instruments Incorporated Bumpless wafer scale device and board assembly
JP4028211B2 (ja) 2001-11-01 2007-12-26 ローム株式会社 半導体装置
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6617507B2 (en) 2001-11-16 2003-09-09 First Solar, Llc Photovoltaic array
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US20030132528A1 (en) 2001-12-28 2003-07-17 Jimmy Liang Method and apparatus for flip chip device assembly by radiant heating
US6667528B2 (en) 2002-01-03 2003-12-23 International Business Machines Corporation Semiconductor-on-insulator lateral p-i-n photodetector with a reflecting mirror and backside contact and method for forming the same
US6674647B2 (en) * 2002-01-07 2004-01-06 International Business Machines Corporation Low or no-force bump flattening structure and method
US6590278B1 (en) 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
US6732908B2 (en) 2002-01-18 2004-05-11 International Business Machines Corporation High density raised stud microjoining system and methods of fabricating the same
US6635970B2 (en) 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
KR100415282B1 (ko) 2002-02-06 2004-01-16 삼성전자주식회사 반도체 소자용 듀얼 다이 접착 장치
US6606251B1 (en) 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
JP3829325B2 (ja) 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US6889427B2 (en) 2002-02-15 2005-05-10 Freescale Semiconductor, Inc. Process for disengaging semiconductor die from an adhesive film
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US7098072B2 (en) * 2002-03-01 2006-08-29 Agng, Llc Fluxless assembly of chip size semiconductor packages
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
WO2003079407A2 (en) 2002-03-12 2003-09-25 Fairchild Semiconductor Corporation Wafer-level coated copper stud bumps
US6660548B2 (en) * 2002-03-27 2003-12-09 Intel Corporation Packaging of multiple active optical devices
US6998293B2 (en) * 2002-03-29 2006-02-14 Visteon Global Technologies, Inc. Flip-chip bonding method
KR100446316B1 (ko) 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
JP3717899B2 (ja) 2002-04-01 2005-11-16 Necエレクトロニクス株式会社 半導体装置及びその製造方法
EP1351288B1 (en) 2002-04-05 2015-10-28 STMicroelectronics Srl Process for manufacturing an insulated interconnection through a body of semiconductor material and corresponding semiconductor device
US6583517B1 (en) 2002-04-09 2003-06-24 International Business Machines Corporation Method and structure for joining two substrates with a low melt solder joint
US6642081B1 (en) 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US7135777B2 (en) 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
US6930032B2 (en) 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6689949B2 (en) 2002-05-17 2004-02-10 United Innovations, Inc. Concentrating photovoltaic cavity converters for extreme solar-to-electric conversion efficiencies
KR100449948B1 (ko) 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
JP3527229B2 (ja) 2002-05-20 2004-05-17 沖電気工業株式会社 半導体装置、半導体装置の実装方法、及び半導体装置のリペア方法
EP1369929B1 (en) * 2002-05-27 2016-08-03 STMicroelectronics Srl A process for manufacturing encapsulated optical sensors, and an encapsulated optical sensor manufactured using this process
US6704953B2 (en) * 2002-06-05 2004-03-16 Zelma Lee Fishman Combination sleeping bag and mat for infants and children
JP2004014657A (ja) 2002-06-05 2004-01-15 Toshiba Corp 半導体チップおよびその製造方法、ならびに三次元積層半導体装置
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6596640B1 (en) 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6919642B2 (en) 2002-07-05 2005-07-19 Industrial Technology Research Institute Method for bonding IC chips to substrates incorporating dummy bumps and non-conductive adhesive and structures formed
JP2004047537A (ja) 2002-07-09 2004-02-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20030083413A1 (en) * 2002-07-19 2003-05-01 Stumphauzer William C Thermoplastic adhesive
GB2392307B8 (en) 2002-07-26 2006-09-20 Detection Technology Oy Semiconductor structure for imaging detectors
US7216395B2 (en) * 2002-08-01 2007-05-15 Johnsondiversey, Inc. Mop and pad washing machine
US7023347B2 (en) * 2002-08-02 2006-04-04 Symbol Technologies, Inc. Method and system for forming a die frame and for transferring dies therewith
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP2004080221A (ja) 2002-08-13 2004-03-11 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
US6818818B2 (en) 2002-08-13 2004-11-16 Esmond T. Goei Concentrating solar energy receiver
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004102331A (ja) 2002-09-04 2004-04-02 Renesas Technology Corp 半導体装置
JP3748844B2 (ja) 2002-09-25 2006-02-22 Necエレクトロニクス株式会社 半導体集積回路およびそのテスト方法
JP2004119773A (ja) 2002-09-27 2004-04-15 Toshiba Corp 半導体装置及びその製造方法
US6986377B2 (en) * 2002-09-30 2006-01-17 Illinois Tool Works Inc. Method and apparatus for guiding and sealing split-flange zipper tape to bag making film
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6929974B2 (en) 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
DE10250778B3 (de) * 2002-10-30 2004-03-04 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zum Bestücken eines Schaltungsträgers beim Herstellen des elektronischen Bauteils
GB0227009D0 (en) 2002-11-19 2002-12-24 Worlds Apart Ltd Convertible blanket
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
JP4342174B2 (ja) 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JP3818651B2 (ja) 2002-12-30 2006-09-06 デジコ総合管理株式会社 太陽光発電システム
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP4322508B2 (ja) 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP4337358B2 (ja) 2003-02-17 2009-09-30 日立化成工業株式会社 積層用中間配線部材、配線板及びそれらの製造方法
US6821878B2 (en) 2003-02-27 2004-11-23 Freescale Semiconductor, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
JP4082242B2 (ja) 2003-03-06 2008-04-30 ソニー株式会社 素子転写方法
JP4139713B2 (ja) 2003-03-12 2008-08-27 シャープ株式会社 補強板貼り付け装置および貼り付け方法
JP2004281793A (ja) 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板および電子機器
SE526366C3 (sv) 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
US7013509B2 (en) * 2003-03-28 2006-03-21 Hickman Robert J Easy on/easy off pillow and blanket cover
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
ITTO20030269A1 (it) 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
KR100524672B1 (ko) * 2003-04-18 2005-11-01 한국전자통신연구원 광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7115528B2 (en) 2003-04-29 2006-10-03 Micron Technology, Inc. Systems and method for forming silicon oxide layers
JP3891299B2 (ja) 2003-05-06 2007-03-14 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器
JP4056424B2 (ja) 2003-05-16 2008-03-05 シャープ株式会社 半導体装置の製造方法
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
TWI229930B (en) 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP4069028B2 (ja) 2003-07-16 2008-03-26 株式会社フジクラ 貫通電極付き基板、その製造方法及び電子デバイス
EP1658642B1 (en) * 2003-08-28 2014-02-26 Panasonic Corporation Semiconductor light emitting device, light emitting module, lighting apparatus, display element and manufacturing method of semiconductor light emitting device
US20050048766A1 (en) * 2003-08-31 2005-03-03 Wen-Chieh Wu Method for fabricating a conductive plug in integrated circuit
US20050046034A1 (en) * 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
US6897125B2 (en) 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP4155154B2 (ja) 2003-10-15 2008-09-24 セイコーエプソン株式会社 半導体装置、回路基板、及び電子機器
US20050104027A1 (en) * 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
TWI534915B (zh) 2003-11-10 2016-05-21 恰巴克有限公司 引線上凸塊之倒裝晶片互連
US6861336B1 (en) * 2003-11-30 2005-03-01 Union Semiconductor Technology Corporation Die thinning methods
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP4114660B2 (ja) 2003-12-16 2008-07-09 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
US7230318B2 (en) 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US6992824B1 (en) * 2003-12-27 2006-01-31 Motamedi Manouchehr E Efficient wave propagation for terahertz imaging and sensing
KR100569590B1 (ko) 2003-12-30 2006-04-10 매그나칩 반도체 유한회사 고주파 반도체 장치 및 그 제조방법
KR100538158B1 (ko) 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법
TWI254995B (en) 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
JP4204989B2 (ja) 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
FR2867308B1 (fr) 2004-03-02 2006-05-19 Atmel Grenoble Sa Circuit integre avec diode de lecture de tres petites dimensions
JPWO2005086216A1 (ja) 2004-03-09 2008-01-24 独立行政法人科学技術振興機構 半導体素子及び半導体素子の製造方法
JP4074862B2 (ja) 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
JP2005273596A (ja) 2004-03-26 2005-10-06 Kawasaki Heavy Ind Ltd 多気筒エンジン、及びレジャーヴィークル
JP4439976B2 (ja) 2004-03-31 2010-03-24 Necエレクトロニクス株式会社 半導体装置およびその製造方法
JP3875240B2 (ja) 2004-03-31 2007-01-31 株式会社東芝 電子部品の製造方法
US7144759B1 (en) 2004-04-02 2006-12-05 Celerity Research Pte. Ltd. Technology partitioning for advanced flip-chip packaging
JP4492196B2 (ja) 2004-04-16 2010-06-30 セイコーエプソン株式会社 半導体装置の製造方法、回路基板、並びに電子機器
US20050245059A1 (en) 2004-04-30 2005-11-03 Yuan Yuan Method for making an interconnect pad
TWI230989B (en) 2004-05-05 2005-04-11 Megic Corp Chip bonding method
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4955935B2 (ja) * 2004-05-25 2012-06-20 キヤノン株式会社 貫通孔形成方法および半導体装置の製造方法
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US20050262634A1 (en) 2004-05-28 2005-12-01 Gottlieb Patricia R Combination convertible blanket and pillow
JP4551701B2 (ja) 2004-06-14 2010-09-29 富士フイルム株式会社 液浸露光用保護膜形成組成物及びそれを用いたパターン形成方法
KR100668825B1 (ko) * 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
WO2006014411A1 (en) * 2004-07-02 2006-02-09 Strasbaugh Method and system for processing wafers
JP5430066B2 (ja) 2004-07-07 2014-02-26 プロメラス, エルエルシー 絶縁樹脂組成物及びその使用
WO2006016915A1 (en) 2004-07-12 2006-02-16 Ralph Brown Powerboat with disappearing tunnel
JP2006049557A (ja) 2004-08-04 2006-02-16 Seiko Epson Corp 半導体装置
JP4130668B2 (ja) 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
JP5354765B2 (ja) * 2004-08-20 2013-11-27 カミヤチョウ アイピー ホールディングス 三次元積層構造を持つ半導体装置の製造方法
JP4524156B2 (ja) 2004-08-30 2010-08-11 新光電気工業株式会社 半導体装置及びその製造方法
US7109068B2 (en) 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US7157310B2 (en) * 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
JP4966487B2 (ja) 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4813035B2 (ja) 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
US9466595B2 (en) 2004-10-04 2016-10-11 Intel Corporation Fabrication of stacked die and structures formed thereby
US20060070704A1 (en) * 2004-10-06 2006-04-06 Tropicana Products, Inc. Vaccum support and transfer of flexible material
JP2006135277A (ja) 2004-10-06 2006-05-25 North:Kk 配線基板と、その製造方法
KR100498708B1 (ko) 2004-11-08 2005-07-01 옵토팩 주식회사 반도체 소자용 전자패키지 및 그 패키징 방법
US20060125084A1 (en) 2004-12-15 2006-06-15 Fazzio Ronald S Integration of micro-electro mechanical systems and active circuitry
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7264984B2 (en) 2004-12-21 2007-09-04 Touchdown Technologies, Inc. Process for forming MEMS
US7390735B2 (en) 2005-01-07 2008-06-24 Teledyne Licensing, Llc High temperature, stable SiC device interconnects and packages having low thermal resistance
JP4057017B2 (ja) 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
US7442570B2 (en) 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
JP4551255B2 (ja) 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US20060252262A1 (en) 2005-05-03 2006-11-09 Rockwell Scientific Licensing, Llc Semiconductor structures having via structures between planar frontside and backside surfaces and methods of fabricating the same
TW200644165A (en) 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US7303976B2 (en) 2005-05-10 2007-12-04 Hewlett-Packard Development Company, L.P. Wafer bonding method
US7170183B1 (en) 2005-05-13 2007-01-30 Amkor Technology, Inc. Wafer level stacked package
JP2008541473A (ja) 2005-05-18 2008-11-20 コロ テクノロジーズ インコーポレイテッド 貫通ウェーハ相互接続
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
EP1732116B1 (en) 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
US20060278979A1 (en) 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7884483B2 (en) * 2005-06-14 2011-02-08 Cufer Asset Ltd. L.L.C. Chip connector
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7488680B2 (en) 2005-08-30 2009-02-10 International Business Machines Corporation Conductive through via process for electronic device carriers
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US8067769B2 (en) 2005-11-25 2011-11-29 Panasonic Electric Works Co., Ltd. Wafer level package structure, and sensor device obtained from the same package structure
US7479859B2 (en) * 2006-03-08 2009-01-20 Jack Gerber Apparatus and method for processing material in a magnetic vortex
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
US7982307B2 (en) * 2006-11-22 2011-07-19 Agere Systems Inc. Integrated circuit chip assembly having array of thermally conductive features arranged in aperture of circuit substrate
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US8242604B2 (en) 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via

Also Published As

Publication number Publication date
CN101496164A (zh) 2009-07-29
US20060278993A1 (en) 2006-12-14
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US8846445B2 (en) 2014-09-30
US7884483B2 (en) 2011-02-08
US20060281307A1 (en) 2006-12-14
US20160322320A1 (en) 2016-11-03
CN101253625A (zh) 2008-08-27
CN101573794A (zh) 2009-11-04
US9324629B2 (en) 2016-04-26
US20100197134A1 (en) 2010-08-05
US20070172987A1 (en) 2007-07-26
US7538033B2 (en) 2009-05-26
KR20120046793A (ko) 2012-05-10
US7942182B2 (en) 2011-05-17
US7989958B2 (en) 2011-08-02
CN103178031A (zh) 2013-06-26
US7969015B2 (en) 2011-06-28
US20060281292A1 (en) 2006-12-14
US20070182020A1 (en) 2007-08-09
US20060281309A1 (en) 2006-12-14
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US20060278988A1 (en) 2006-12-14
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US7946331B2 (en) 2011-05-24
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US10340239B2 (en) 2019-07-02
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