CN101000892A - 可编程电阻存储器及其制造方法 - Google Patents

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Abstract

本发明公开一种集成电路非易失性存储器,其使用可编程电阻元件。在某些实施例中,准备如电极等的导电结构,且可编程电阻元件位于这些预先准备的电极之上。此种方式防止了可编程电阻元件受到先前工艺步骤的污染。

Description

可编程电阻存储器及其制造方法
本申请要求美国临时申请No.60/757,275的优先权,其申请日为2006年1月9日,发明人为何家骅,发明名称为:Method of ResistanceRandom Access Memory Device with Resistor-on-electrodes Structure;本发明还要求美国临时专利申请No.11/457,702的优先权,其申请人为2006年7月14日,发明人为何家骅,发明名称为:ProgrammableResisteive RAM and Manufacturing Method。
技术领域
本发明涉及集成电路非易失性存储器,并尤其涉及可编程电阻非易失性存储器,例如相变化存储器。
背景技术
非易失性存储器可以储存数据而不需要持续提供电力。因此,非易失性存储器不仅在以非易失性储存为主要目的的集成电路中相当有用,也可应用于数据储存以外的功能性电路集成电路中。
然而,这种方式结合了多种功能的多功能电路,将牵涉到更复杂的制造程序。若多功能集成电路原先仅设计的主要功能为除储存外的功能,则必须改变制造程序以制造非易失性储存器件。理想状态下,此种改变对于集成电路的工艺影响越小越好。
即便多功能集成电路以非易失性存储器为基本设计,工艺兼容性问题依然存在于非易失性存储器与剩余电路的不同工艺需求之中。理想状态下,具有非易失性存储器的多功能集成电路的设计,使其能在制造过程中的工艺相容性问题越小越好。
发明内容
本发明的实施例,包括了一种用以形成具有非易失性存储单元的集成电路的方法。此方法在形成非易失性存储单元的可编程电阻元件之前,先形成用以存取特定非易失性存储单元的电路,以将可编程电阻元件电连接至导电列与导电行。由于在此实施例中的步骤顺序,此可编程电阻元件不会被用以形成存取电路的工艺所伤害。在某些实施例中,形成可编程电阻元件的步骤为工艺的最后一步。
用以存取特定非易失性存储单元的电路包括,沿着各行以存取存储单元的导电行,以及沿着各列以存取存储单元的导电列。在导电列行实质上垂直于导电列的实施例中,特定的可编程电阻元件通过选定的列与行的组合而选址。
在某些实施例中,导电列包括第一导电列层、以及至少部分覆盖第一导电列层的第二导电列层。第一与第二导电列层具有至少一蚀刻停止信号差异、以及一蚀刻选择性差异。在某些实施例中,此第一与第二导电列层具有阶梯状剖面。在一实施例中,此阶梯状剖面由以下步骤所形成:移除第二导电列层中过量的材料、形成至少部分覆盖第二层的侧壁、以及移除侧壁与第一层中过量的材料。此侧壁的厚度最大可达200纳米。
在某些实施例中,此存取电路也包括此集成电路中各导电行的所有晶体管。
在某些实施例中,介质层至少部分形成于可编程电阻元件与导电行之间。
某些实施例中,在形成导电行之后与形成导电列之前,包括了形成层间介质层的步骤。当层间介质层形成之后,则在形成导电列之前形成至少第一介质层。形成经由各行而存取非易失性存储单元的导电列的步骤,包括移除第一导电列层中多余的材料,直到至少到达第一介质层为止。在某些实施例中,第一介质层与第二介质层之间,具有至少一蚀刻终点信号差异、以及一蚀刻选择性差异。
某些实施例包括形成至少一第二介质层的步骤,第二介质层至少部分覆盖导电列,且至少部分邻近至第一介质层。第二介质层的厚度为约10纳米至50纳米。接着形成至少一第三介质层,其实质上覆盖第二介质层。在某些实施例中,第二介质层与第三介质层之间,具有至少一蚀刻终点信号差异、以及一蚀刻选择性差异。
不同的实施例有关于形成通孔以及在通孔中形成层间接触点。此步骤形成穿过第二介质层与第三介质层的孔洞,直到到达第一介质层为止,以至少部分外露这些导电行,并形成层间接触点于导电行与可编程电阻元件之间。某些实施例包括形成导电衬底于这些孔洞中,以电连接导电列与可编程电阻元件。某些实施例还包括形成导电结构于这些孔洞中的步骤,以电连接这些导电行与这些可编程电阻元件。某些实施例还包括形成介质衬底于这些孔洞中,以仅通过可编程电阻元件而电连接这些导电行与导电衬底。介质衬底的厚度介于5纳米至100纳米之间。
在通孔中形成各种结构之后,各种实施例包括进行化学机械研磨的步骤。某些实施例在第二介质层、第三介质层、导电衬底、介质衬底、以及导电结构进行非选择性化学机械研磨。某些实施例进行化学机械研磨以移除导电衬底,直到导电衬底的水平面不高于第三介质层的部分水平面为止。某些实施例对第二介质层与第三介质层的部分实施了化学机械研磨,直到这些部分不再覆盖导电列为止。
本技术的实施例还包括一种具有非易失性存储单元的集成电路,其以上述工艺所完成。
本技术的实施例还包括一种具有非易失性存储单元的集成电路。此集成电路包括用以存取特定非易失性存储单元的电路,包括:1)通过各行而存取这些非易失性存储单元的导电行,以及2)通过各列而存取这些非易失性存储单元的导电列。此集成电路还包括非易失性存储单元的可编程电阻元件。每一可编程电阻元件电连接至这些导电列与导电行。此可编程电阻元件位于导电列与导电行的垂直上方。在某些实施例中,可编程电阻元件包括下列中的至少一个:硫属化物、PrxCayMnO3、PrSrMnO3、ZrOx、TCNQ、以及PCBM。
在某些实施例中,此电路包括第一介质层,其覆盖了这些导电行,使得这些导电列位于第一介质层之上;第二介质层,其至少部分邻近于这些导电列且至少部分邻接至第一介质层;第三介质层,其至少部分覆盖第二介质层;以及层间接触点,其邻近至这些导电列,此层间接触点包括了导电衬底,其电连接这些导电列与可编程电阻元件;介质衬底,其仅通过可编程电阻元件而电连接这些导电行与导电衬底;以及导电结构,其电连接这些导电行与可编程电阻元件。
在某些实施例中,第一介质层包括下列组中的至少一种:氧化硅(SiOx)以及介电常数低于3的材料;第二介质层包括下列组中的至少一种:氮化硅(SiNx)、氮氧化硅(SiOxNy)、以及氧化硅(SiOx);第三介质层包括下列组中的至少一种:氧化硅(SiOx)、介电常数低于3的材料、氮氧化硅(SiOxNy)、以及氮化硅(SiNx);导电衬底包括下列组中的至少一种:氮化钛(TiN)、钛(Ti)、氮化钛/钛(TiN/Ti)双层、氮化钽(TaN)、钨(W)、铝(Al)、氧化锂铌(LiNbO3)、氧化铱(IrOx)、氧化钌(RuOx)、YBaCuO、LaCaMnO3、铂(Pt)、金属硅化物、以及经掺杂的多晶硅;以及介质衬底包括下列组中的至少一种:氧化硅(SiOx)、氮氧化硅(SiOxNy)、氮化硅(SiNx)、以及钛酸锶(SrTiO3)。
在某些实施例中,此电路还包括第四介质层,其至少部分位于可编程电阻元件与导电列之间。此第四介质层包括下列组中的至少一种:氧化硅(SiOx)、氮氧化硅(SiOxNy)、氮化硅(SiNx)、钛酸锶(SrTiO3)、以及氧化铝(AlOx)。
在某些实施例中,此导电列包括第一与第二导电列层,使得第一与第二导电列层具有阶梯状剖面特征。在某些实施例中,第一导电列层包括下列组中的至少一种:氮化钛(TiN)、钛(Ti)、氮化钛/钛(TiN/Ti)双层、钨/氮化钛(W/TiN)双层、铜铝/氮化钛(AlCu/TiN)双层、经掺杂的多晶硅、以及金属硅化物;且第二导电行层包括下列组中的至少一种:铜铝、氮化钛/铜铝(TiN/AlCu)双层、氮化钛/钛/铜铝(TiN/Ti/AlCu)三层、钨、金属硅化物、以及经掺杂的多晶硅。
附图说明
图1为示例工艺流程图,其示出将可编程电阻存储器加到集成电路的程序。
图2为剖面图,其示出通过各列而存取可编程电阻存储器的导电列的平板印刷(photolithography)工艺的开始步骤。
图3为剖面图,其示出在光阻上的侧壁结构,其覆盖了导电列,以形成阶梯状剖面于多个与存储列存取结构相关的导电层之间。
图4为剖面图,其示出通孔的平板印刷工艺的起始步骤,以将可编程电阻存储器电连接至经由各行而存取可编程电阻存储器的导电行,并将可编程电阻存储器电连接至经由各列而存取可编程电阻存储器的导电列。
图5为剖面图,其示出在通孔中的侧壁结构,其用以将可编程电阻存储器电连接至经由各列而存取可编程电阻存储器的导电列。
图6为剖面图,其示出通孔中的导电结构,其用以将可编程电阻存储器电连接至经由各行而存取可编程电阻存储器的导电行。
图7为剖面图,其示出利用化学机械研磨移除多余材料之后的结果。
图8为剖面图,其示出可编程电阻元件储存每个非易失性存储单元的非易失性数据。
图9为顶视图,其示出可编程电阻非易失性存储单元阵列。
图10为剖面图,其示出电流路径,其经过通过各行而存取的可编程电阻存储器的导电行、可编程电阻元件、以及通过各列而存取可编程电阻存储器的导电列。
图11为集成电路的方块图,其包括了非易失性电阻存储单元阵列以及其他电路。
主要元件符号说明
50        行选择电路
52        层间介质
54        接触点
56,62    介质层
58,60    导电层
64        导电线光阻
68,70    介质层
72      光阻
74      导电结构
76      介质结构
78      导电电极
80      电阻元件
1100    存储器阵列
1101    行解码器
1103    列解码器
1105    总线
1107    数据总线
1108    偏压安排供给电压
1109    偏压安排状态机
1111    数据输入线
1115    数据输出线
1150    集成电路
具体实施方式
多种实施例提供一种存储器的快速制造方法,例如制造非易失性内置存储器其使用了电阻元件RAM。电阻元件RAM的示例包括电阻存储器(RRAM)、聚合物存储器、以及相变化随机存取存储器(PCRAM)。
图1为一示例工艺流程图,用以将可编程电阻存储器加到集成电路中。此非易失性电阻元件设计做为此工艺的最后一步骤。此非易失性电阻元件的电阻元件,在已经制造完成的电极上形成。在此之前,电阻元件在制造集成电路剩余部分的一般程序中,并不会有污染的问题。
在晶体管/行选择完成2的步骤中,此集成电路中除了可编程电阻非易失性储存外的功能电路均已经制造,包括可编程电阻RAM的行存取电路。在晶体管/列选择2步骤后,此可编程电阻元件被制造。在制造实际的可编程电阻元件之前,只有15个一般工艺步骤3。
在金属沉积4、金属平板印刷6、以及金属蚀刻8之中,通过各列而存取可编程电阻RAM的导电列被形成。在金属蚀刻8中的蚀刻控制,从导电列中形成了阶梯状剖面,降低了在金属线与可编程电阻元件之间的接触电阻。通孔平板印刷14、通孔蚀刻16、以及湿沾浸18,形成了通孔,使得导电材料将行存取电路连接至可编程电阻元件,并使得导电材料将列存取电路连接至可编程电阻元件。通孔孔洞在通孔蚀刻16技术中自对准。通孔中宽度固定的绝缘体与导体结构,由二个蚀刻步骤所形成,分别是金属蚀刻8以及通孔蚀刻16。金属沉积20以及金属隔离(spacer)蚀刻22,形成了用以将行存取电路连接至可编程电阻元件的导体材料。介质沉积24以及介质回蚀刻26,形成了介质层,其在用以将行存取电路连接至可编程电阻元件的导体材料、与用以将列存取电路连接至可编程电阻元件的导体材料之间形成隔离。欲调整电阻元件的电性能,可改变位于通孔中的金属与介质隔离结构的厚度,而金属与介质隔离则在金属沉积20、金属隔离蚀刻22、介质沉积24、以及介质回蚀刻26等步骤中形成。金属沉积28形成了用以将行存取电路连接至可编程电阻元件的导体材料。在形成实际的可编程电阻元件之前,进行化学机械研磨30以及化学机械研磨清洁32步骤。最后,可编程电阻元件由电阻沉积34、电阻平板印刷36、以及电阻蚀刻38等步骤所形成。此工艺的最后一步骤,为在工艺结束40时完成。
由于三个自对准工艺所形成的金属阶梯剖面,通孔孔洞的开口位于金属行上,且在通孔中的小电极接触至行存取电路,每一存储单元遵循或几乎遵循晶体管的水平设计准则。在某些实施例中,此非易失性存储单元区域小于8.5 F2,F为特征尺寸。这三个自我对准工艺也改善了成品率,并在形成电阻元件之前先形成电极。
由于电阻元件最后制造,因此可能伤害到电阻元件的工艺如研磨、蚀刻、高温处理、清洁等,均在电阻元件形成前就已经进行。此工艺也可相当轻易地将内置存储器加到具有其他功能的集成电路上,因为与公知的半导体工艺相兼容的基本步骤在形成可编程电阻元件之前就已经进行。此外,电阻元件的工艺也相对简化,仅需要将电阻元件形成于先前已经形成的电极上即可。
图2为剖面图,其示出导电列的平板印刷工艺的起始步骤,此导电列沿着各列而存取可编程电阻元件。
介质层56、导电层58、导电层60、以及介质层62沉积于层间介质(ILD)52、接触点54、以及局部内连接(LIC,图中未示出,其用以连接共同源极)的表面之上。位于层间介质52以及接触点54下的行选择电路50,包括沿着各行而存取可编程电阻存储器的电路(例如行选择晶体管)、以及可编程电阻非易失储存集成电路外的电路。
介质层56的示例材料为SiOx以及低介电值材料。导电层58的示例材料为氮化钛(TiN)、钛(Ti)、氮化钛/钛(TiN/Ti)双层、钨/氮化钛(W/TiN)双层、铜铝/氮化钛(AlCu/TiN)双层、经掺杂的多晶硅、以及金属硅化物等。在蚀刻导电层60时,导电层58的材料与导电层60相比之下,具有蚀刻选择性差异或蚀刻终点信号差异。
导电层60的示例材料为铜铝、氮化钛/铜铝(TiN/AlCu)双层、氮化钛/钛/铜铝(TiN/Ti/AlCu)三层、钨、金属硅化物、以及经掺杂的多晶硅等。导电层60的材料对导电层58具有良好的粘附力,并在导电层60被蚀刻时,蚀刻将停止于导电层58。
导电层60/导电层58的示例材料为:(氮化钛/钛/铝铜)/(氮化钛)、(钨)/(氮化钛)、(氮化钛)/(钨/氮化钛)、(硅化钨WSix)/(n+掺杂之多晶硅)等。
介质层62的示例材料为氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化硅(SiOx)、以及钛酸锶(SrTiO3)等。介质层62的材料对于电阻元件有良好的粘附力。
介质层62的更详细示例材料,随着电阻元件的材料而改变,如下所述:
对于GST或掺杂有N2的GST的相变化电阻元件而言,介质层62的示例材料为氧化硅(SiOx)、氮化硅(SiNx)、以及氮氧化硅(SiOxNy),其原因为导热性考虑。
对于PrxCayMnO3等的电阻存储电阻元件而言,介质层62的示例材料为氧化硅(SiOx)、氮化硅、(SiNx)、氮氧化硅(SiOxNy)、以及钛酸锶(SrTiO3),其原因为粘附力考虑以及生长晶体的问题。
对于TCNQ、PCBM、铜-TCNQ、碳60-TCNQ等聚合物存储电阻元件而言,介质层62的示例材料为氧化硅(SiOx)、氮氧化硅(SiOxNy)、氮化硅、(SiNx)、以及氧化铝(AlOx),原因是介电常数考虑。
图2显示了导电列的平板印刷起始步骤,从导电线光阻64开始。在一实施例中,线距与晶体管接触点的距离相同。从顶视图可见,线距的方向垂直于行存取电路,例如在行选择电路50中的晶体管的栅极、或晶体管的局部内连接。
图3为剖面图,其示出在光阻层上的侧壁结构以在多个导电层之间形成阶梯状剖面,这些导电层与存储列存取结构相关,而此光阻覆盖这些导电列。
介质层62以及导电层60利用光阻64以及适合的蚀刻化合物而进行蚀刻。
介质层62的蚀刻的特定示例,随着介质层62的材料而改变,如下所述:
对于介质层62为氧化硅或氮氧化硅的材料而言:蚀刻示例为反应性离子蚀刻,其使用四氟化碳、三氟甲烷、氩气、以及氮气等,以在介质层62形成开口。
对于介质层62为氮化硅的材料而言:蚀刻示例为反应性离子蚀刻,其使用四氟化碳、三氟甲烷、二氟甲烷、氟甲烷、氧气与氩气等,以在介质层62形成开口。
对于介质层62为氧化铝的材料而言:蚀刻示例为反应性离子蚀刻,其使用四氟化碳、三氯化硼、三氟化氮、一氧化碳、氧气与氩气等,以在介质层62形成开口。
导电层60利用适合的化合物进行蚀刻,并通过蚀刻选择性或蚀刻终点信号而停止于导电层58。
蚀刻导电层的特定示例,随着导电层60的材料不同而改变,如下所述:
对于导电层60/导电层58为铝铜/氮化钛者言:蚀刻示例为反应性离子蚀刻,其使用氯气、三氯化硼、氩气与氮气等,以在导电层60形成开口,并利用蚀刻终点信号而将蚀刻停止于导电层58。
对于导电层60/导电层58为钨/氮化钛者而言:蚀刻示例为反应性离子蚀刻,其使用六氟化硫、氧气、氮气、与氩气等,以在导电层60形成开口,其利用钨与氮化钛的高蚀刻选择性。
对于导电层60/导电层58为硅化钨/n+掺杂的多晶硅者而言:蚀刻示例为反应性离子蚀刻,其使用氯气、氮气、氦气/氧气、四氟化碳、氧气、及/或氩气等,以在导电层60形成开口,其使用终点信号以将蚀刻停止于导电层58。
聚合物侧壁以下列示例化合物而生成:八氟环丁烷(C4F8)、六氟-1,3-丁二烯(C4F6)、四氟化碳、氟甲烷、三氟甲烷、二氟甲烷、氩气、氮气、及/或氧气等,在适当的功率、压力、以及其他参数下进行。聚合物侧壁的厚度介于10纳米到200纳米之间。聚合物侧壁利用反应性离子蚀刻而进行蚀刻,如同介质层62与导电层60一般使用适当的化合物。
图4为剖面图,其示出通孔的平板印刷起始步骤,以电连接可编程电阻存储器与导电行、并电连接可编程电阻存储器与导电列,其中导电行沿着各行而存取可编程电阻存储器,而导电列沿着各列而存取可编程电阻存储器。
导电层58被蚀刻,并停止于介质层56,侧壁聚合物与剩余的光阻作用为一掩模,以进行金属线平板印刷工艺。
导电层58的特定蚀刻示例,随着导电层58的材料不同而改变,如下所述:
对于导电层58/介质层56为氮化钛/二氧化硅者而言:蚀刻示例包括了反应性离子蚀刻,其使用了氯气、三氯化硼、氩气、及/或氮气等,以在导电层58形成开口,其利用了氮化钛与二氧化硅之间的高蚀刻选择性。
对于导电层58/介质层56为n+掺杂的多晶硅/二氧化硅者而言:蚀刻示例包括了反应性离子蚀刻,其使用溴化氢、氯气、氮气、氦气/氧气、氧气、及/或氩气等,以在导电层58形成开口,并使用了在多晶硅与二氧化硅之间的高蚀刻选择性。
残余的聚合物利用氧气、氮气、及或/氧气/氢气等离子体而剥除。
受到侧壁聚合物的影响,此金属线成为自对准的阶梯状。阶梯宽度取决于聚合物侧壁的厚度。
介质层68沉积于介质层56、导电层58、导电层60、以及介质层62之上。介质层68的材料为氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化硅(SiOx)等。介质层68作为介质层70的干蚀刻停止层。介质层68经过选择性的湿蚀刻,以在进一步通孔蚀刻后在阶梯状导电层58形成开口,使得介质层68与介质层56之间有湿蚀刻选择性。
在一实施例中,介质层68/介质层56的材料为氮化硅/氧化硅。介质层68的厚度可为10纳米至50纳米。
介质层70沉积于介质层68之上。介质层70可为氧化硅、低介电值材料、氮氧化硅、及/或氮化硅等。介质层70主要为金属间介质材料(IMD)。介质层70可以利用高密度等离子体化学气相沉积(HDPCVD)、旋涂式玻璃法(SOG)、等离子体增强化学气相沉积(PECVD)、及/或旋转涂布方法所形成,并选择性地使用化学机械研磨(CMP)。介质层70的材料与介质层68的材料不同。介质层70/介质层68的示例材料为氧化硅/氮化硅。
在介质层70的平坦化之后,进行通孔平板印刷。其间距可以与晶体管接触点及金属线的间距相同。部分所外露出的通孔重迭于导线58/60。通孔平板印刷工艺从光阻72开始。
图5为剖面图,其示出通孔中的侧壁结构,将其产生以电连接可编程电阻存储器与导电列,导电列沿着各列而存取该可编程电阻存储器。
进行通孔的蚀刻使用了通孔光阻而停止于介质层68。由于介质层70与介质层68、介质层56、导电层58、导电层60、与介质层62之间的高蚀刻选择性,因此蚀刻工艺对于介质层70的损害得以避免。
介质层70的蚀刻特定示例,会随着介质层70的材料不同而改变,如下所述:
对于介质层70/介质层68为氧化硅/氮化硅的材料而言:蚀刻示例包括反应性离子蚀刻,其使用了八氟环丁烷(C4F8)、六氟-1,3-丁二烯(C4F6)、三氟甲烷、四氟化碳、氩气、氧气、及/或氮气等,以在介质层70形成开口,并利用氧化硅对氮化硅的高蚀刻选择性而停止于介质层68。
残余聚合物利用氧气、氮气、及/或氮气/氢气等离子体而剥除。
介质层68利用适当溶剂而进行湿蚀刻。介质层68的浸沾在导电层58的阶梯上与导电层60上形成开口但并不会在介质层56形成开口。
介质层68的蚀刻特定示例,随着介质层68的材料不同而改变,如下所述:
对于介质层68/介质层56为氮化硅/氧化硅者而言:湿蚀刻示例包括槽式工艺,其使用热磷酸以在介质层68形成开口,并利用氮化硅对氧化硅的高蚀刻选择性而使蚀刻停止于介质层56。
介质层62的材料与介质层68的材料可以相同、也可不同。若二者材料相同,则湿浸沾时间较短,以仅在介质层68形成开口。
导电结构74沉积于介质层56之上,并与导电层58、导电层60、以及介质层70形成有良好的共形程度。导电结构74可以由化学气相沉积、有机金属化学气相沉积、或电沉积等方法而形成。
随着电阻元件材料的不同,导电结构74的材料可为氮化钛(TiN)、钛(Ti)、氮化钛/钛(TiN/Ti)双层、氮化钽(TaN)、钨(W)、铝(Al)、氧化锂铌(LiNbO3)、氧化铱(IrOx)、氧化钌(RuOx)、YBaCuO、LaCaMnO3、铂(Pt)、金属硅化物、以及经掺杂的多晶硅等。导电结构74的特定示例会随着电阻元件的材料不同而改变,如下所述:
对于GST或经N2掺杂的GST等相变化电阻元件而言:导电结构74的示例包括氮化钛、氮化钽、钨、或氧化锂铌等。
对于电阻存储电阻元件为PrxCayMnO3的材料而言:导电结构74的示例包括氧化锂铌、YBaCuO、LaCaMnO3、或铂等。
对于聚合物存储电阻元件为TCNQ、PCBM、Cu-TCNQ或碳六十-TCNQ的材料而言:导电结构74的示例包括铝或氮化钛等。
导电结构74的蚀刻使用了高轰击反应性离子等离子体,例如氩气、四氟化碳、及/或适合的化合物,以形成环绕通孔的笔直导电结构74。残余的聚合物利用氧气、氮气、及/或氮气/氢气等离子体而剥除。
图6为剖面图,其示出在通孔中的导电结构,将其产生以电连接可编程电阻存储器与导电列,这些导电行沿着各行而存取可编程电阻存储器。
介质结构76沉积于介质层70、导电结构74与介质层56之上,并具有良好的共形程度。
介质结构76可为氧化硅、氮氧化硅、氮化硅、钛酸锶等。介质结构76的材料对于电阻元件具有良好的粘附力。
介质结构76的特定示例会随着电阻元件材料的不同而改变,如下所述:
对于GST或以N2掺杂的GST等相变化电阻元件而言:介质结构76的示例包括氧化硅、氮氧化硅、以及氮化硅等,考虑因素为导热性。
对于电阻存储电阻元件为PrxCayMnO3的材料而言:介质结构76的示例包括氧化硅、氮氧化硅、氮化硅、或钛酸锶等,考虑因素为粘附力以及成长晶体。
对于聚合物存储电阻元件如TCNQ、PCBM、Cu-TCNQ或碳六十-TCNQ的材料而言:介质结构76的示例包括氧化硅、氮氧化硅、氮化硅、或氧化铝,考虑因素为介电常数。
介质结构76以高轰击进行蚀刻且不使用掩模。
蚀刻的特定示例会随着介质结构76与介质层56的材料不同而改变,以下叙述介质结构76的蚀刻方法示例:
对于介质结构76/介质层56为氧化硅/氧化硅或氮氧化硅/氧化硅而言:蚀刻的示例包括反应性离子蚀刻,其使用四氟化碳、三氟甲烷、氩气、及/或氮气等,以在介质结构76与介质层56形成开口,并停止于接触点54,而生成行选择电路50。
对于介质结构76/介质层56为氧化铝/氧化硅而言:蚀刻的示例包括反应性离子蚀刻,其使用四氟化碳、三氯化硼、三氟化氮、一氧化碳、氧气、及/或氩气等,以在介质结构76形成开口,并使用四氟化碳、三氟甲烷、氩气及/或氮气进行移转反应性离子蚀刻,以在介质层56形成开口,并停止于接触点54而生成行选择电路50。
根据化合物的特性,导电结构74的蚀刻速率在蚀刻介质结构76与介质层56时较低。由此,导电结构74被外露。
介质结构76防止了导电结构74形成漏电流流至行选择电路50。介质结构76的厚度介于5纳米至100纳米(即介质结构76侧壁子的宽度介于5纳米至100纳米之间)之间。
剩余的聚合物利用氧气、氮气、及/或氮气/氢气等离子体以剥除。
导电电极78填入了由介质结构76所界定的孔洞中。此导电电极78连接到行选择电路50的接触点54。导电电极78沉积于介质层70、导电结构74、介质结构76、介质层56、以及列选择电路50的接触点54之上。导电电极78可为化学气相沉积的钨、或化学气相沉积的氮化钛、物理气相沉积的氮化钽/电沉积的铜等,且其厚度足以覆盖整个表面。
图7为剖面图,其显示利用化学机械研磨而移除过量材料后的结果。
针对导电电极78进行的化学机械研磨,在成品率方面扮演了重要的角色。导电电极78被研磨直到外露出导电结构74,并进一步研磨直到接触到介质层70为止。
介质层70被研磨直到外露出介质层68,并进一步研磨直到露出介质层62。
化学机械研磨的研磨浆并没有针对介质层70、介质层68、介质结构76、导电电极78、以及导电结构74具有特别明显的选择性蚀刻速率。泥浆的示例之一为二氧化硅。
在某些实施例中经过研磨后,介质结构76与导电结构74的宽度相同,以获得相同的电气性能。
在研磨步骤后进行刷洗清洁工艺,可确保在导电电极78与导电结构74之间的开路。
图8为剖面图,其示出可编程电阻元件80,其储存每个非易失性存储单元的非易失性数据。
电阻元件沉积工艺的特定示例会随着可编程电阻非易失性存储元件的种类不同而改变,如下所述:
对于相变化电阻元件而言:电阻元件的示例材料包括GexSbyTez(GST)、N2掺杂的GST、GexSby、或任何其他使用不同的结晶相变化现象以决定电阻值的材料。
对于电阻存储电阻元件而言:电阻元件的示例材料包括PrCaMnO3、PrSrMnO3、ZrOx、或任何其他可使用电压脉冲(不同极性)以改变并维持电阻状态的材料。
对于聚合物存储电阻元件而言:电阻元件的示例材料包括铜-TCNQ、银-TCNQ、碳六十-TCNQ、或任何以金属沉积的TCNQ、PCBM、TCNQ-PCBM,或任何具有并以电压脉冲或电流密度控制的双稳定或多稳定电阻态的材料。
更广泛地说,电阻元件可包括任何种类的材料其为二终端控制且具有双稳定或多稳定电阻态,通过电压、电流密度、电流极性、或任何电气特征而控制此电阻态。
电阻元件80的厚度会随着材料性质而改变,并沉积于导电电极78与导电结构74之上,以电连接导电电极78与导电结构74。在导电电极78与导电结构74间的距离可调整,并随着介质结构76的宽度而改变。
在某些实施例中,电阻元件具有覆盖层,以防止受到空气接触所产生的特征性质改变。
在某些实施例中,电阻元件图案由方形平板印刷工艺所定义。长度尺寸垂直于导电列的方向,导电列则由导电层60与导电层58所形成。电阻元件的长度从由导电电极78所定义的区域中开始,经过介质结构76、导电结构74,并结束于由介质层62所定义的区域之中。
蚀刻电阻元件之前,可使用修剪或缩小工艺,例如覆盖层湿浸沾。
电阻元件蚀刻步骤的蚀刻化合物特定示例,会随着电阻元件的材料不同而有所改变,如下所述:
对于相变化电阻元件如GST或掺杂N2的GST而言:蚀刻化合物的示例包括四氟化碳、氯气、氩气、氧气、三氟甲烷、及/或氮气等。
对于电阻存储电阻元件如PrCaMnO3等而言:蚀刻化合物示例包括氩气、四氟化碳、及/或氧气等,以利用高轰击进行蚀刻。
对于电阻存储电阻元件如铜-TCNQ等而言:蚀刻化合物示例包括氧气、氩气、及/或四氟化碳,以利用覆盖层硬掩模进行蚀刻。
图9为可编程电阻非易失性存储单元阵列的顶视图。
虽然每个接触点54位于相对应的导电结构74、介质结构76、以及导电电极78之下,接触点54的水平位置由虚线所指示。图中可见介质层68的外露部分,其形状为长条状并平行于导电列58,60以及介质层62。图中还显示介质层62的外露部分,其邻近于介质层68的外露部分,以及介质层70的外露部分,其邻近于介质层68以及介质层62的外露部份。如图8所示,电阻元件80电连接至导电电极78以及导电结构74。
存储材料的实施例包括了相变化为基础的存储材料,包括以硫属化物为基础与的材料与其他材料做为电阻元件。硫属化物包括下列四元素中的任一种:氧(O)、硫(S)、硒(Se)、以及碲(Te),形成元素周期表上第VI族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其他物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素,例如锗(Ge)以及锡(Sn)。通常,硫属化合物合金包括下列元素中一个以上的复合物:锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已在技术文件中进行了描述,包括下列合金:镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中,可以尝试大范围的合金成分。此成分可以下列特征式表示:TeaGebSb100-(a+b)。一位研究员描述了最有用的合金为,在沉积材料中所包括的平均碲浓度远低于70%,典型地低于60%,并在一般类型的合金中的碲含量范围从最低23%至最高58%,且最佳为介于48%至58%得到碲含量。锗的浓度高于约5%,且其在材料中的平均范围从最低8%至最高30%,一般低于50%。最佳地,锗的浓度范围介于8%至40%。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比,其为所有组成元素总和为100%。(Ovshinky‘112专利,栏10~11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada,”Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”,SPIE v.3109,pp.28-37(1997))更一般地,过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金,可与锗/锑/碲结合以形成相变化合金,其包括有可编程的电阻性质。可使用的存储材料的特殊范例,如Ovshinsky‘112专利中栏11-13所述,其范例在此列入参考。
相变化合金能在此单元活性通道区域内依其位置顺序在材料为一般非晶态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳定态的。“非晶”一词指相对较无次序的结构,其比单晶更无次序性,而带有可检测的特征,如比结晶态更高的电阻值。“结晶态”指相对较有次序的结构,其比非晶态更有次序,因此包括有可检测的特征,例如比非晶态更低的电阻值。典型地,相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其他受到非晶态与结晶态的改变而影响的材料特中包括,原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物,提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质也可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出,较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大,因此足以破坏结晶结构的键结,同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下,可决定特别适用于特定相变化合金的适当脉冲量变曲线。在本文的后续部分,此相变化材料以GST代称,同时应该了解,也可使用其他类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料,为Ge2Sb2Te5
可用于本发明其它实施例中的其它可编程的存储材料包括,掺杂N2的GST、GexSby、或其它以不同结晶态变化来决定电阻的物质;PrxCayMnO3、PrSrMnO、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料;或其它使用电脉冲以改变电阻状态的物质;四氰代二甲基苯醌(7,7,8,8-tetracyanoquinodimethane,TCNQ)、甲烷富勒烯66苯基C61丁酸甲酯(methanofullerene 6,6-phenyl C61-butyric acid methyl ester,PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以电脉冲而控制的双稳态或多稳态电阻态。
接着简单描述四种电阻存储材料。第一种为硫属化物材料,例如GexSbyTez,其中x∶y∶z=2∶2∶5,或其它成分为x:0~5;y:0~5;z:0~10。以氮、硅、钛或其它元素掺杂的GeSbTe也可被使用。
一种用以形成硫属化物材料的示例方法,利用PVD溅镀或磁控管(Magnetron)溅镀方式,其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr。此沉积步骤一般在室温下进行。长宽比为1~5的准直器(collimater)可用以改良其填充性能。为了改善其填充性能,也可使用数十至数百伏特的直流偏压。另一方面,同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境中进行沉积后退火处理,以改良硫属化物材料的结晶态。此退火处理的温度典型地介于100℃至400℃,而退火时间则少于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。一般而言,硫属化物的厚度大于8nm的可以具有相变化特性,使得此材料表现出至少双稳定的电阻态。
第二种适合用于本发明实施例中的存储材料为超巨磁阻(CMR)材料,例如PrxCayMnO3,其中x∶y=0.5∶0.5,或其他成分为x:0~1;y:0~1。包括有锰氧化物的超巨磁阻材料也可被使用。
用以形成超巨磁阻材料的示例方法,利用PVD溅镀或磁电管溅镀方式,其反应气体为氩气、氮气、氧气及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃,视后处理条件而定。长宽比为1~5的准直器可用以改良其填充性能。为了改善其填充性能,也可使用数十至数百伏特的直流偏压。另一方面,同时合并使用直流偏压以及准直器也是可行的。可施加数十高斯至1特司拉(10,000高斯)之间的磁场,以改良其磁结晶态。
可以选择性地在真空中或氮气环境中或氧气/氮气混合环境中进行沉积后退火处理,以改良超巨磁阻材料的结晶态。此退火处理的温度典型地介于400℃至600℃,而退火时间则少于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料,可被用作为核心材料。YBCO(YBACuO3,一种高温超导体材料)缓冲层通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积在沉积超巨磁阻材料之前进行。YBCO的厚度介于30nm至200nm。
第三种存储材料为双元素化合物,例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等,其中x∶y=0.5∶0.5,或其他成分为x:0~1;y:0~1。用以形成此存储材料的示例方法,利用PVD溅镀或磁电管溅镀方式,其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr,其目标金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOx、CuxOy等。此沉积步骤一般在室温下进行。长宽比为1~5的准直器可用以改良其填充性能。为了改善其填充,也可使用数十至数百伏特的直流偏压。若有需要时,同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理,以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃,而退火时间则少于2小时。
一种替代性的形成方法利用PVD溅镀或磁电管溅镀方式,其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等,压力为1mTorr至100mTorr,其目标金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为1~5的准直器可用以改良其填充性能。为了改善其填充,也可使用数十至数百伏特的直流偏压。若有需要时,同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理,以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃,而退火时间则少于2小时。
另一种形成方法,使用高温氧化系统(例如高温炉管或快速热处理(RTP))进行氧化。此温度介于200℃至700℃、以纯氧或氮气/氧气混合气体,在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为等离子体氧化。无线射频或直流电压源等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体,在压力为1mTorr至100mTorr下进行金属表面的氧化,例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃,视等离子体氧化的程度而定。
第四种存储材料为聚合物材料,例如掺杂有铜、碳六十、银等的TCNQ,或PCBM、TCNQ混合聚合物。一种形成方法利用热蒸发、电子束蒸发、或原子束外延(MBE)系统进行蒸发。固态TCNQ以及掺杂物丸在单独室内进行共蒸发。此固态TCNQ以及掺杂物丸置于钨船或钽船或陶瓷船中。接着施加大电流或电子束,以熔化反应物,使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃。
可以选择性地在真空中或氮气环境中进行沉积后退火处理,以改良聚合物材料的成分分布。此退火处理的温度典型地介于室温至300℃,而退火时间则少于1小时。
另一种用以形成一层以聚合物为基础的存储材料的技术使用旋转涂布机与经掺杂的TCNQ溶液,转速低于1000rpm。在旋转涂布之后,此晶圆静置(典型地在室温下,或低于200℃的温度)足够的时间以利固态的形成。此静置时间可介于数分钟至数天,视温度以及形成条件而定。
图10为剖面图,其示出电流路径,其经过导电行、可编程电阻元件、以及导电列,其中导电行沿着各行而存取可编程电阻存储器,而导电列则沿着各列而存取可编程电阻存储器。
在图中,电流沿着行选择电路50、流经接触点54、导电电极78、电阻元件80、导电结构74、以及导电列60。电流的幅度由电阻元件80的状态所控制。特定的电阻元件由行选择电路50与列选择电路(未示出)控制,而列选择电路则连接至导电列60。
相变化存储器的示例实施例如下所述:
介质层56由二氧化硅所构成,且其厚度介于10至50纳米之间。导电列58由厚度约为20纳米的氮化钛所构成。导电层60由厚度约为250纳米的铝铜所构成。介质层62由厚度介于30至200纳米的氮氧化硅所构成。可利用公知的PVD-CVD内置工具而进行沉积作用。导电层蚀刻与剥除可通过公知的TCP反应性离子蚀刻工具而进行。
介质层68由厚度约为20纳米的氮化硅所构成。介质层70由厚度介于350至600纳米的二氧化硅所构成。沉积工艺可通过公知IMD方法而进行,并使用等离子体增强化学气相沉积氮化硅、高密度等离子体化学气相沉积+等离子体增强化学气相沉积二氧化硅、并针对氧化物进行化学机械研磨。通孔蚀刻与剥除可利用公知的高等离子体密度MERIE工具进行。
导电结构74由厚度介于5至400纳米的氮化钛所构成。可以利用公知的氮化钛化学气相沉积或离子金属物理气相沉积而进行沉积步骤。导电结构74的蚀刻与剥除可利用公知的TCP反应性离子蚀刻工具而进行。
介质结构76由厚度介于5至100纳米的二氧化硅所构成。沉积作用可由公知的等离子体增强氧化物而进行。介质结构76的回蚀刻可通过公知高等离子体密度MERIE工具而进行。
导电电极78由厚度介于400至650纳米的钨所构成。沉积步骤可利用公知钨金属化学气相沉积而进行。平坦化步骤由公知的钨金属化学机械研磨所完成。
电阻元件80由厚度介于5至50纳米的经N2掺杂的GST所构成。沉积作用可以由公知的物理气相沉积溅镀、以及如250℃的热处理所完成。电阻元件80的蚀刻与剥除可以通过公知的TCP反应性离子蚀刻工具而完成。
图11为此集成电路的方框图,包括非易失性可编程电阻存储单元阵列以及其他电路。
集成电路1150包括存储器阵列1100,其使用具有电阻元件在半导体衬底上的存储单元。位址通过总线1105而传送到列解码器1103与行解码器1101。在方块1106中的感测放大器与数据输入结构,通过数据总线1107而连接至列解码器1103。数据从集成电路1150的输入/输出端口、或从集成电路1150的内部或外部数据来源,经由数据输入线1111而传输至方块1106的数据输入结构。数据从方块1106经由数据输出线1115,而传输到集成电路1150上的输入/输出端口、或传输到集成电路1150的内部或外部数据目的地。集成电路1150还可包括目的为非易失性储存(具有电阻元件)以外的功能的其他电路(图中未示出)。
在本实施例中所使用的控制器利用偏压安排状态机1109,其控制了偏压安排供给电压1108的应用,例如读取、编程、擦除、擦除确认、以及编程确认电压等。此控制器可利用公知的特殊目的逻辑电路而实施。在替代实施例中,此控制器包括通用处理器,其可实施于同一集成电路上,此集成电路则执行电脑程序以控制此元件的操作。在另一实施例中,使用专用逻辑电路与通用处理器的组合,以实施此控制器。
在本文中,各层为平面,并且在各层以垂直次序排列,但在某些情况下各层为平坦的、而在某些情况下各层的特征具有许多凹凸结构,使得各层实质上不平坦。
用以形容各层与其他层的相对关系的词汇,除非特别说明,否则仅为相对关系。举例而言,若一层“覆盖”另一层、或位于另一层“之上”,及使其中具有夹层(例如位于覆盖层与被覆盖层之间、或位于上层与下层之间)。一层位于另二层“之间”,则无论其上或其下是否有另一夹层均不影响其相对关系。
虽然本发明已参照较佳实施例加以描述,应该所了解的是,本发明并不受限于其详细描述的内容。替换方式及修改方式已在先前描述中建议,并且其他替换方式及修改方式将为本领域的技术人员可想到的。特别是,根据本发明的结构与方法,所有具有实质上相同于本发明的构件结合而实现与本发明实质上相同结果的,皆不脱离本发明的精神范畴。因此,所有这些替换方式及修改方式意欲落在本发明所附的权利要求书及其等价物所界定的范畴中。任何在前文中提及的专利申请以及公开文本,均列为本申请的参考。

Claims (30)

1.一种形成具有非易失性存储单元集成电路的方法,包括:
形成用以存取特定非易失性存储单元的电路,包括:
形成导电行以沿着各行存取该非易失性存储单元;以及
形成导电列以沿着各列存取该非易失性存储单元;以及接着
形成所述非易失性存储单元的可编程电阻元件,以利用每个所述导电行与导电列而电连接每个该可编程电阻元件。
2.如权利要求1所述的方法,还包括:
在形成这些可编程电阻元件之前,形成该集成电路的这些导电行的所有晶体管。
3.如权利要求1所述的方法,其中形成这些导电列的步骤包括:
形成第一导电列层;以及
形成第二导电列层,其至少部分覆盖该第一导电列层;
其中该第一导电列层与该第二导电列层包括有下列中的至少一个:蚀刻终点信号差异与蚀刻选择性差异。
4.如权利要求1所述的方法,其中这些导电行实质上正交于这些导电列。
5.如权利要求1所述的方法,其中形成这些导电列的步骤包括:
形成第一导电列层;以及
形成第二导电列层,其至少部分覆盖该第一导电列层;
其中这些导电列的形成产生了该第一导电列层与该第二导电列层的阶梯型侧面。
6.如权利要求5所述的方法,其中该阶梯型侧面产生于:
移除该第二导电列层多余的材料;
形成多个侧壁,其至少部分覆盖该第二导电列层;以及
移除超出于该第一导电列层的该侧壁与导电材料。
7.如权利要求6所述的方法,其中这些侧壁的厚度最高为200纳米。
8.如权利要求1所述的方法,其中形成该电路的步骤包括:
形成介质层,其至少部分地位于该可编程电阻元件与这些导电列之间。
9.如权利要求1所述的方法,其中形成该电路的步骤包括:
在形成这些导电行步骤之后以及形成这些导电列步骤之前,形成层间介质层;以及接着
在形成这些导电列前形成至少一介质层;
其中形成这些导电列以沿着各列存取该非易失性存储单元的步骤包括:
移除第一导电列层的多余材料,直到到达该至少一介质层为止。
10.如权利要求1所述的方法,其中形成该电路包括:
在形成这些导电行步骤之后以及在形成这些导电列步骤之前,形成至少一第一介质层;以及
形成至少一第二介质层,该第二介质层至少部分覆盖了这些导电列,并至少部分邻接于该第一介质层;以及
形成至少一第三介质层,其实质上覆盖该第二介质层;
其中该第二介质层与该第三介质层包括有下列中的至少一个:蚀刻终点信号差异与蚀刻选择性差异。
11.如权利要求1所述的方法,其中形成该电路的步骤包括:
在形成这些导电行步骤之后与在形成这些导电列步骤之前,形成至少一第一介质层;以及
形成至少一第二介质层,该第二介质层至少部分覆盖这些导电行且至少部分邻接于该第一介质层;
其中该第一介质层与该第二介质层包括有下列中的至少一个:蚀刻终点信号差异与蚀刻选择性差异。
12.如权利要求1所述的方法,其中形成该电路的步骤包括:
在形成这些导电行步骤之后以及在形成这些导电列步骤之前,形成至少一第一介质层;以及
形成至少一第二介质层,该第二介质层至少部分覆盖这些导电行且至少部分邻接于该第一介质层;以及
形成至少一第三介质层,其至少部分覆盖该第二介质层;以及
形成穿透该第二介质层与该第三介质层的孔洞,直至到达该第一介质层为止,以至少部分外露出这些导电列,并在这些导电行与这些可编程电阻元件之间形成层间接触点。
13.如权利要求12所述的方法,其中该第二介质层的厚度为约10纳米至50纳米。
14.如权利要求1所述的方法,其中形成该电路的步骤还包括:
邻接于这些导电列形成穿透该介质层的孔洞,以至少部分外露出这些导电列,并在这些导电行与这些可编程电阻元件之间形成层间接触点;以及
形成导电衬底于这些孔洞中,以导电地连接这些导电列与这些可编程电阻元件。
15.如权利要求1所述的方法,其中形成该电路的步骤还包括:
邻接于这些导电列形成具有导电衬底的孔洞,以在这些导电行与这些可编程电阻元件之间形成层间接触点,并电连接这些导电列与这些可编程电阻元件;以及
形成介质衬底于这些孔洞中,以使得这些导电行仅通过这些可编程电阻元件而导电地与这些导电衬底连接。
16.如权利要求15所述的方法,其中该介质衬底的厚度介于5纳米至100纳米之间。
17.如权利要求1所述的方法,其中形成该电路的步骤还包括:
邻接于这些导电列形成穿透该介至材料的孔洞,以电连接这些导电行与这些可编程电阻元件,并电连接这些导电列与这些可编程电阻元件;以及
在这些孔洞中形成导电结构,以电连接这些导电行与这些可编程电阻元件。
18.如权利要求1所述的方法,其中形成该电路的步骤包括:
在形成这些导电行步骤之后以及在形成这些导电列步骤之前,形成至少一第一介质层;
形成至少一第二介质层,该第二介质层至少部分覆盖这些导电行且至少部分邻接于该第一介质层;
形成至少一第三介质层,其至少部分覆盖该第二介质层;
形成层间接触点,包括:
邻接于这些导电列形成穿透该介质层的孔洞;
在这些孔洞中形成导电衬底,以导电地连接这些导电列与这些可编程电阻元件;
在这些孔洞中形成介质衬底,以仅通过这些可编程电阻元件而导电地连接这些导电行与该导电衬底;以及
在这些孔洞中形成导电结构,以电连接这些导电行与这些可编程电阻元件;以及
非选择性地实施化学机械研磨于该第二介质层、该第三介质层、该导电衬底、该介质衬底、以及这些导电结构。
19.如权利要求1所述的方法,其中形成该电路的步骤包括:
在这些导电行的形成步骤之后以及在这些导电列的形成步骤之前,形成至少一第一介质层;
形成至少一第二介质层,该第二介质层至少部分覆盖这些导电行且至少部分邻接于该第一介质层;
形成至少一第三介质层,其至少部分覆盖该第二介质层;
形成层间接触点,包括:
邻接于这些导电列形成穿透该介质层的孔洞;
在这些孔洞中形成导电衬底,以导电地连接这些导电列与这些可编程电阻元件;
在这些孔洞中形成介质衬底,以仅通过这些可编程电阻元件而导电地连接这些导电列与该导电衬底;以及
在这些孔洞中形成导电结构,以电连接这些导电行与这些可编程电阻元件;以及
实施化学机械研磨以移除该导电衬底,直到该导电衬底的水平面不高于该第三介质层的部分水平面。
20.如权利要求1所述的方法,其中形成该电路的步骤包括:
在形成这些导电行步骤之后以及在形成这些导电列步骤之前,形成至少一第一介质层;
形成至少一第二介质层,该第二介质层至少部分覆盖这些导电行且至少部分邻接于该第一介质层;
形成至少一第三介质层,其至少部分覆盖该第二介质层;
形成层间接触点,包括:
邻接于这些导电列形成穿透该介质层的孔洞;
在这些孔洞中形成导电衬底,以导电地连接这些导电列与这些可编程电阻元件;
在这些孔洞中形成介质衬底,以仅通过这些可编程电阻元件而导电地连接这些导电行与该导电衬底;以及
在这些孔洞中形成导电结构,以电连接这些导电行与这些可编程电阻元件;以及
在该第二介质层与该第三介质层的部分实施化学机械研磨,直到该部分不再覆盖这些导电列。
21.如权利要求1所述的方法,其中形成这些可编程电阻元件的步骤为工艺中的最后步骤。
22.一种具有非易失性存储单元的集成电路,包括:
用以存取特定非易失性存储单元的电路,该电路包括:1)利用各行而存取该非易失性存储单元的导电行,以及2)利用各列而存取该非易失性存储单元的导电列;以及
该非易失性存储单元的可编程电阻元件,每一该可编程电阻元件导电地连接至这些导电列与这些导电行,其中可编程电阻元件垂直地位于导电列与导电行之上。
23.如权利要求22所述的集成电路,其中该可编程电阻元件包括下列的至少一个:PrxCayMnO3、PrSrMnO3、ZrOx、TCNQ、以及PCBM。
24.如权利要求22所述的集成电路,其中该电路包括:
第一介质层,其覆盖这些导电行,其中这些导电行位于该第一介质层之上;
第二介质层,其至少部分邻接至这些导电列并至少部分邻接至该第一介质层;
第三介质层,其至少覆盖该第二介质层;以及
层间接触点,其连接于这些导电列,包括:
导电衬底,其导电地连接这些导电列与这些可编程电阻元件;
介质衬底,其允许这些导电行仅通过这些可编程电阻元件而连接至该导电衬底;以及
导电结构,其电连接这些导电行与这些可编程电阻元件。
25.如权利要求24所述的集成电路,其中该第一介质层包括下列组中的至少一种:氧化硅以及介电常数低于3的材料;
该第二介质层包括下列组中的至少一种:氮化硅、氮氧化硅、以及氧化硅;
该第三介质层包括下列组中的至少一种:氧化硅、介电常数低于3的材料、氮氧化硅、以及氮化硅;
该导电衬底包括下列组中的至少一种:氮化钛、钛、氮化钛/钛双层、氮化钽、钨、铝、氧化锂铌、氧化铱、氧化钌、YBaCuO、LaCaMnO3、铂、金属硅化物、以及经掺杂的多晶硅;以及
该介质衬底包括下列组中的至少一种:氧化硅、氮氧化硅、氮化硅、以及钛酸锶。
26.如权利要求24所述的集成电路,其中该电路还包括:
第四介质层,其至少部分位于这些可编程电阻元件与这些导电列之间。
27.如权利要求26所述的集成电路,其中该第四介质层包括下列组中的至少一种:氧化硅、氮氧化硅、氮化硅、钛酸锶、以及氧化铝。
28.如权利要求22所述的集成电路,其中这些导电列包括:
第一导电列层;以及
第二导电列层,其至少部分覆盖该第一导电列层;
其中该第一导电列层与该第二导电列层具有一阶梯状剖面特征。
29.如权利要求28所述的集成电路,其中该第一导电列层包括下列组中的至少一种:氮化钛、钛、氮化钛/钛双层、钨/氮化钛双层、铜铝/氮化钛双层、经掺杂的多晶硅、以及金属硅化物;以及
该第二导电列层包括下列组中的至少一种:铜铝、氮化钛/铜铝双层、氮化钛/钛/铜铝三层、钨、金属硅化物、以及经掺杂的多晶硅。
30.一种具有非易失性存储单元的集成电路,其由下列工艺所形成:
形成用以存取特定该非易失性存储单元的电路,包括:
形成导电行,其通过各行而存取这些非易失性存储单元;以及
形成导电列,其通过各列而存取这些非易失性存储单元;以及接着
形成这些非易失性存储单元的可编程电阻元件,以将这些可编程电阻元件的每一个电连接至这些导电列与这些导电行。
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