CN101026157B

CN101026157B - 半导体器件及其制作方法

Info

Publication number: CN101026157B
Application number: CN2007100081386A
Authority: CN
Inventors: 道格拉斯·D·库尔鲍; 阿尼尔·K·钦撒金迪; 基思·E·唐斯; 埃比尼泽·E·埃香; 约翰·E·弗洛基; 海迪·L·格里尔; 罗伯特·M·拉塞尔; 安东尼·K·斯坦珀; 库纳尔·韦德
Original assignee: International Business Machines Corp
Current assignee: Core Usa Second LLC; GlobalFoundries Inc
Priority date: 2006-02-22
Filing date: 2007-01-26
Publication date: 2010-08-11
Anticipated expiration: 2027-01-26
Also published as: US20110108919A1; US7910450B2; US20070194390A1; CN101026157A; TW200802704A

Abstract

本发明提供了一种包括具有改进的控制的掩埋电阻器的半导体结构，其中该电阻器制作于也存在于该衬底内的阱区下方的半导体衬底区域内。根据本发明，该发明结构包括：半导体衬底，至少包含阱区；以及掩埋电阻器，位于所述阱区下方的半导体衬底区域内。本发明还提供了一种该结构的制作方法，其中使用深离子注入工艺形成该掩埋电阻器，使用浅离子注入工艺形成该阱区。

Description

半导体器件及其制作方法

技术领域

本发明涉及半导体器件制作，更具体地涉及具有改进的薄层电阻控制的精确掩埋电阻器的制作方法。本发明还涉及一种半导体结构，其中该精确掩埋电阻器存在于位于阱区下方的半导体衬底区域内，该阱区也位于该半导体衬底内。

背景技术

掩埋电阻器为双极互补金属氧化物半导体(biCMOS)技术中的一种标准元件。典型的掩埋电阻器例如包含p型衬底(或p阱)内的n+掺杂区或者n型衬底(或n阱)内的p+掺杂区。

在特定集成电路(IC)技术中使用的另一种电阻器为厚氧化物结构上多晶硅，该电阻器为衬底提供更低的电容。这些电阻器有时称为多晶硅(polySi)电阻器，也可以构建在例如n阱或p阱上。然而，多晶硅电阻器通常与CMOS技术不兼容，该CMOS技术并不具备阻挡硅化工艺特征。此外，掩埋电阻器具有大得多的热散逸能力，且制造成本较不昂贵，因此对于许多应用而言通常是更为期望的。

尽管掩埋电阻器广泛用于biCMOS电路设计，但是这种电阻器通常承载小电流(数量级约为1mA-μm以下)，这严重限制了其使用。此外，现有技术掩埋电阻器的薄层电阻容差大于10％，因此目前为止还无法获得精确掩埋电阻器设计。

鉴于现有技术掩埋电阻器的上述缺点，需要提供一种能够承载大电流(数量级约为1mA-μm以上)且薄层电阻容差小于10％的掩埋电阻器。也就是说，需要一种具有改进的薄层电阻控制的精确掩埋电阻器。

发明内容

本发明涉及具有改进的控制的掩埋电阻器的半导体结构，其中该电阻器位于阱区下方的半导体衬底区域内，该阱区也位于该衬底内。“改进的控制”是指本发明的掩埋电阻器的薄层电阻容差小于10％。

一般而言，本发明提供了一种半导体结构，其包括：

半导体衬底，至少包含阱区；以及

掩埋电阻器，位于所述阱区下方的所述半导体衬底区域内，所述掩埋电阻器薄层电阻容差小于10％。

根据本发明一个实施方式，第一导电类型的掩埋电阻器可置于相反的第二导电类型的衬底内。在本发明另一个实施方式中，第一导电类型的掩埋电阻器置于相同的第一导电类型的衬底内。也就是说，本发明可以采用这样的实施方式，即，掩埋电阻器可制造成具有与衬底相同或不同的极性。在任一上述两个实施方式中，半导体衬底可以是具有或者不具有外延覆层的体衬底，或者是绝缘体上半导体(SOI)衬底。

本发明可以采用这样的实施方式，其中阱区接触掩埋电阻器的至少一部分。在本发明的优选实施方式中，布置相似导电类型的阱区，且阱区接触掩埋电阻器的端部。本发明还可采用这样的实施方式，其中相反极性的阱区跨过掩埋电阻器的整个长度。在另外其他实施方式中，阱区置于SOI衬底的顶部半导体层内，掩埋电阻器置于SOI衬底的底部半导体层内。在该实施方式中，阱区通过SOI衬底的掩埋绝缘层与掩埋电阻器隔离。

在本发明且其中掩埋电阻器具有高掺杂剂浓度(数量级约10²⁰原子/cm³)的一些实施方式中，该掩埋电阻器可用做金属-绝缘体-金属(MIM)电容器的底电极板(bottom electrode plate)。在这种实施方式中，MIM电容器电介质位于包括该掩埋电阻器的衬底的上表面上，且上电极板位于该MIM电容器电介质的上表面上。在这种半导体衬底中，阱区位于覆盖该MIM电容器的半导体层内。

本发明的半导体结构可以与各种类型的半导体器件集成，例如场效应晶体管、双极晶体管或者其组合。

除了上述半导体结构之外，本发明还涉及该半导体结构的制作方法。一般而言，本发明的方法包括：

在半导体衬底表面下方形成掩埋电阻器；以及

在所述半导体衬底内所述掩埋电阻器上方形成阱区，其中所述掩埋电阻器的薄层电阻容差小于10％。

根据本发明一个实施方式，第一导电类型的掩埋电阻器可置于相反的第二导电类型的衬底内。在本发明另一个实施方式中，第一导电类型的掩埋电阻器置于相同的第一导电类型的衬底内。在任一上述两个实施方式中，该半导体衬底可以是具有或者不具有外延覆层的体衬底，或者是绝缘体上半导体(SOI)衬底。在本发明另一实施方式中，该阱区具有与该掩埋电阻器相同的极性。

注意，术语“阱区”在本申请中用于表示衬底内的局域化注入区域，其中例如FET或双极晶体管的半导体器件可以形成于该区域，且该区域掺杂剂类型与“ 宿主”阱相反。鉴于该定义，术语“阱区”也包括趋于用于接触所述器件的子集电极的双极晶体管的贯通(reach through)/沉埋(sinker)注入区。

附图说明

图1A至1G为示出了用于将第一导电类型的精确掩埋电阻器制作于相反导电类型的体衬底内的本发明第一实施方式的示意性图示(剖面视图)。

图2A至2D为示出了用于将精确掩埋电阻器制作于相同导电类型的体衬底内的本发明第二实施方式的示意性图示(剖面视图)。

图3A至3E为示出了用于将精确掩埋电阻器制作于相同导电类型的体衬底内的本发明第三实施方式的示意性图示(剖面视图)。

图4A至4I为示出了用于将精确掩埋电阻器制作于绝缘体上半导体(SOI)衬底内的本发明第四实施方式的示意性图示(剖面视图)。

图5为示出了一种半导体结构的示意性图示(剖面视图)，其中该半导体结构包括位于绝缘体上半导体(SOI)衬底的底部半导体层内的本发明的掩埋电阻器、位于该SOI衬底的顶部半导体层内的阱区、以及位于该顶部半导体层的上表面上的FET。

图6为示出了一种半导体结构的示意性图示(剖面视图)，其中该半导体结构包括由用于SOI衬底内的掩埋氧化物区形成的金属-绝缘体-金属(MIM)电容器的底板电极的本发明的掩埋电阻器。

具体实施方式

现在将参考以下讨论和本发明的附图，更详细地描述提供了具有改善控制的精确掩埋电阻器及其制作方法的本发明。注意，附图是出于说明目的，因此未按比例绘制。

如前所述，本发明提供了较传统掩埋电阻器有改进的精确掩埋电阻器。本发明的掩埋电阻器的改进一方面体现在本发明的电阻器可以承载大于现有技术掩埋电阻器的电流。具体而言，本发明的掩埋电阻器可承载约为1mA-μm以上的大电流。除了承载大于现有技术掩埋电阻器的电流之外，本发明的电阻器的薄层电阻容差小于10％。更典型地，本发明的掩埋电阻器的薄层电阻容差为约5至约10％。这意味着在正常的半导体硬件工艺中，薄层电阻值可从±5变化到10％。通过对大量的薄层电阻数据进行统计分析并确定提供统计Cp和Cpk大于1所需的容差(偏离目标值的高、低规格限制之差)，由此确定该薄层电阻容差。

一般而言，本发明提供了一种半导体结构，该半导体结构包括具有至少一个阱区的半导体衬底；以及位于该阱区下方的半导体衬底区域内的掩埋电阻器，其中该掩埋电阻器的薄层电阻容差小于10％。在一些实施方式中，至少部分该阱区接触该掩埋电阻器。在本发明另一个实施方式中，该阱区不直接接触该掩埋电阻器，通常位于绝缘体上半导体衬底的顶部半导体层内。

首先通过离子注入在该衬底的区域内形成掩埋电阻器，并随后在该区域内形成阱区，由此形成该半导体结构。相对于阱注入而言的深离子注入用于在衬底内形成掩埋电阻器，使其位于衬底表面下方。随后使用更浅的离子注入在位于该掩埋电阻器上方的衬底内形成该阱区。

上述段落提供了对本发明结构和方法的一般描述，下文描述提供了关于本发明结构和可以用于制作该结构的各种实施方式的更多细节。

实施方式I：分别在n或p型衬底内的掩埋p或n型电阻器

在本发明的该实施方式中，掩埋电阻器(p或n型)形成于半导体衬底(n或p型，例如与掩埋电阻器的掺杂剂类型相反)内，该半导体衬底包括体半导体材料且可选地包括位于该体半导体材料表面上的外延半导体层。

术语“半导体材料或层”在本申请全文中表示具有半导体性能的材料或层。这种半导体材料或层的示例包括但不限于：Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其他II/VI或III/V化合物半导体。此处也可以考虑使用有机半导体材料。在一些实施方式中，可以采用绝缘体上半导体，其包括将顶部半导体层与底部半导体层分离的例如结晶或非晶氧化物或氮化物的掩埋绝缘层。通常，该半导体材料为含Si的半导体，例如Si或SiGe。该半导体材料可以是应变的或者无应变的。此外，该半导体材料或层可具有单晶取向，或者其包含具有不同表面晶向的区域。该衬底通常掺杂为n型或p型。

图1A至1G为示出了本发明第一实施方式中使用各种工艺步骤的示意性图示。在本发明第一实施方式中，首先，在初始半导体衬底10表面上形成图案化的离子注入掩模12，使得该图案化离子注入掩模12中至少包含一个开口14。该图案化离子注入掩模12可包括传统的光敏抗蚀剂、例如氧化物的硬掩模材料、或者其组合，且通过在初始衬底10表面上等厚沉积至少一种前述掩模材料而形成。可以通过旋涂、蒸镀、化学气相沉积(CVD)、等离子体增强化学气相外沉积(PECVD)、化学溶液沉积或其他类似沉积工艺执行该等厚沉积。该等厚掩模材料通常具有足够厚以防止掺杂剂注入到衬底10的原沉积(as-deposited)厚度范围。在等厚沉积之后，使用传统光刻工艺图案化该掩模材料。传统光刻工艺包括将掩模材料曝光于期望的辐射图案并利用传统抗蚀剂显影剂显影该掩模材料。在掩模材料包括硬掩模和光敏抗蚀剂的叠层的一些实施方式中，可以使用蚀刻步骤(包括干法蚀刻工艺，例如反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光消融，或者化学湿法蚀刻工艺)在图案化的离子注入掩模12内提供至少一个开口14。

图1A还示出了通过离子注入为第一导电类型的掺杂剂离子16而在衬底10内形成掩埋电阻器18(第一导电类型的离子极性不同于该衬底)。可以用于形成掩模电阻器18的第一导电类型掺杂剂离子16包括例如元素周期表VA族元素的n型掺杂剂或者例如元素周期表IIIA族元素的p型掺杂剂。优选地，P、As或Sb用做n型掺杂剂，而B、Ga或In用做p型掺杂剂。注意，本发明该实施方式中的掩模电阻器18的导电类型不同于衬底10。

相对于随后将用于形成阱区的离子注入工艺而言，用于形成掩埋电阻器18的离子注入工艺为深离子注入工艺。“深”是指用于形成掩埋电阻器18的离子被注入，使得掩埋电阻器18的上表面距离初始衬底10上表面约40nm以上。通常，掩埋电阻器18的上表面距离初始衬底10上表面约100至约1000nm。

用于在衬底10内形成掩埋电阻器18的条件则根据所使用的离子类型而改变。对于p型硼掺杂剂，使用约10至约1500keV的能量，更通常使用约30至约400keV的能量。对于n型As掺杂剂，使用约50keV以上的能量，更通常使用约150至约1500keV的能量。注意，形成掩埋电阻器18时可以使用任何剂量，通常使用约10¹⁴原子/cm²以上的剂量。注意，在形成掩埋电阻器18中使用的离子注入条件应避免对位于注入的掩埋电阻器18上方的半导体材料形成显著损伤。通过使用例如p型的B和n型的P的轻掺杂剂离子，还可以通过限制重原子的剂量，由此避免上述损伤。

在形成掩埋电阻器18之后，使用传统抗蚀剂剥离工艺从初始衬底10表面移除该图案化离子注入掩模14，由此得到图1B所示结构。备选地，可以采用例如化学机械抛光(CMP)的传统平整化工艺。随后执行退火步骤以修复在之前的离子注入工艺中可能出现的任何损伤，其中在例如He或Ar的惰性气氛中执行该退火步骤。该退火还可用于激活掩埋电阻器18内的掺杂剂。在约800℃以上的温度进行退火，更典型温度范围为约900℃至约1200℃。退火时间可根据所使用的退火工艺的类型而变化。该退火工艺可包括炉内退火、快速热退火、激光退火、尖峰退火(spike anneal)或者微波退火。在移除图案化离子注入掩模14以及退火执行，得到的结果例如示于图1B。

图1C示出了一个可选但优选的实施方式，其中外延的(例如epi)半导体层例如外延Si形成于初始衬底10表面上。注意，层10和20形成最终半导体衬底，其中掩埋电阻器18和阱区都将存在于该半导体衬底内。在一些实施方式中，该初始衬底还可用做最终衬底，只要该掩埋电阻器顶部上有足够的半导体材料用于形成阱区。使用本领域公知的传统外延工艺形成该外延半导体层20。外延层20通常厚度为约100至约2000nm。

图1D示出了在最终衬底(即，层10或层10与20)内形成隔离区22之后的图1C的结构。在所示的具体实施方式中，隔离区22形成于先前形成的外延层20内。隔离区22可包括由传统沟槽隔离工艺形成的沟槽隔离区或者由LOCOS(硅局部氧化)工艺形成的硅局部氧化区域。

形成隔离区22之后，使用在形成第一图案化掩模12中上述的工艺，在该结构上形成包括至少一个开口26的图案化注入掩模24。所得的结构示于图1E。在图1E中，第二图案化掩模24包括位于底下掩埋电阻器18的端部上方的两个开口26。

图1E还示出了通过离子注入与掩埋电阻器18具有相似导电类型的第一导电类型的掺杂剂离子29，而在该衬底内形成阱区28。可用于形成阱区28的第一导电类型掺杂剂离子29包括例如选自元素周期表VA族元素的n型掺杂剂或者例如选自元素周期表IIIA族元素的p型掺杂剂。优选地，P和As作为n型掺杂剂，而B、Ga或In作为p型掺杂剂。

相对于在形成掩埋电阻器18中使用的离子注入工艺，形成阱区28时使用的离子注入工艺为浅离子注入工艺。阱区28可完全位于初始衬底10内，或者部分该阱区可形成于外延半导体层20内，如所示。阱区28从掩埋电阻器18的上表面的至少一部分延伸到最终衬底的顶面(10或层10与20)。该阱区可以是通常分别称为p阱或n阱的相应的nFET或pFET阱区。类似地，这些阱区可以是用于双极器件的子集电极接触的贯通/沉埋注入区域。

用于在最终衬底(10或层10和20)内形成阱区28的条件可根据所使用的离子的类型而改变，且可以从标准公知的pFET或nFET阱工艺或双极贯通/沉埋注入工艺推知。在移除图案化的离子注入掩模24之后，可执行可选的退火步骤以激活阱区28内的掺杂剂。可以延迟该退火步骤，在用于形成FET与/或双极器件的热工艺步骤中执行该退火步骤。

在图1E所示的实施方式中，阱区28从掩埋电阻器18的端部延伸。因此，提供了与电阻器端部的低电阻电学接触，其中该电阻器的长度为两个阱区之间的距离。

图1F示出了一个可选的实施方式，其中形成了具有开口32的第三图案化掩模30，该开口暴露了图1E所示两个阱区28之间的衬底(10或层10与20)。图1F还示出了与用于形成阱区28相反类型的附加阱区注入，从而在先前形成的两个阱区28之间形成该相反导电类型的阱区34。因此，图1F所示结构具有在掩埋电阻器18整个表面上延伸的阱区(包括阱区28和34)。掩埋电阻器和贯通阱区28的相反导电类型的阱区34用于隔离来自掩埋电阻器18的各个端部的两个不同的接触。

现在可以继续传统的CMOS与/或双极工艺，从而在该结构上形成至少一个半导体器件，例如FET、双极晶体管或二者兼有。在一些实施方式中，从掩埋电阻器18的端部延伸的阱区28的表面部分经历另一个掩模注入工艺，使得在其中形成相同导电类型的接触区域36。所得的结构示于图1G。接触区域36提供了与位于掩埋电阻器36端部的阱区28的良好欧姆接触。利用标准的pFET或nFET源/漏离子注入工艺或者双极发射极离子注入工艺可以形成接触区域36。

实施方式II：在p或n型衬底内的掩埋p或n型电阻器

在本发明的该实施方式中，掩埋电阻器(p或n型)形成于半导体衬底(p或n型，例如与掩埋电阻器的掺杂剂类型相同)内，该半导体衬底包括体半导体材料且可选地包括位于该体半导体材料表面上的外延半导体层。

图2A至2D示出了本发明的该具体实施方式。图2A示出了将深掺杂剂区域50注入到半导体衬底10内的过程中形成的结构。深掺杂剂区域50可以是n或p型，限制条件为当衬底为n型时则形成深p型区域，或者当衬底为p型时则形成n型区域。深掺杂剂区域50为(随后形成的)掩埋电阻器18提供了电学隔离。深掺杂剂区域50具有上表面，其位于衬底10上表面下方约50nm或更大。

首先在该结构的表面上提供注入掩模，随后对该掩模进行光刻，由此形成深掺杂剂区域50。随后使用传统离子注入条件将与衬底10相反导电类型的适当掺杂剂引入该衬底。具体地，将深掺杂剂区域50离子注入到衬底内的条件根据所使用的离子类型而变化。对于p型掺杂剂，使用约15至约1700keV的能量，更通常使用约40至约500keV的能量。对于n型掺杂剂，使用约60keV以上的能量，更通常使用约200至约1700keV的能量。注意，形成深掺杂剂区域50时可以使用任何剂量，通常使用约10¹³原子/cm²以上的剂量。在形成深掺杂剂区域50之后，移除图案化掩模，并通过传统激活退火可以激活深掺杂剂区域50内的掺杂剂。

图2B示出了在图2A所示结构内形成掩埋电阻器18的过程中形成的结构。如图所示，该结构包括具有至少一个开口14的第一图案化离子注入掩模12，其中用于掩埋电阻器18的掺杂剂离子16注入到该开口内。用于形成该结构的工艺条件与先前结合图1A所述相同。注意，在本实施方式中，掩埋电阻器18具有形成了与深掺杂剂区域50的界面的底面。

图2C示出了形成掺杂剂区域52过程中的结构，该掺杂剂区域将最终形成阱隔离区域28。参考数字24表示用于形成这些区域的图案化掩模，参考数字29表示注入到该结构中的掺杂剂离子。注意，形成该结构所使用的工艺条件与前述用于形成掩埋电阻器结构的工艺条件相同，除了掺杂剂极性相反，且离子注入工艺有效地为低能量和剂量以形成浅的轻掺杂区域。

在形成图2C所示的结构之后，移除该第二图案化离子注入掩模24，并对该结构退火以激活掺杂剂区域52内先前注入的掺杂剂离子。在一些实施方式中，省略该退火步骤，相反，氧化该结构，并使用选择性移除热氧化物的蚀刻工艺从该结构移除由此形成的氧化材料。该退火可用于修复在先前注入过程中引起的任何损伤。

接着，参考结合图1C上述方法形成外延层20，而且形成图1D所述的隔离区域22，由此提供图2D所示的结构。应该注意，退火和外延工艺导致掺杂剂从掺杂剂区域52扩散，形成图2D所示阱区28。位于掩埋电阻器18边缘和掩埋电阻器18顶部的阱区28，与向外扩散的深掺杂剂区域50一起产生基本上围绕掩埋电阻器18的隔离。

随后可执行传统CMOS工艺，从而在该结构上形成至少一个半导体器件，例如FET、双极晶体管或其组合。类似地，可以与先前参考图1E至1G所述工艺形成电阻器贯通/沉埋阱区。这些贯通/沉埋区域提供了与掩埋电阻器18各个端部的低电阻电学接触。

实施方式III：在p或n型衬底内的掩埋p或n型电阻器(实施方式II的备选)

在为上述第二实施方式的备选的本发明该实施方式中，掩埋电阻器(p或n型)形成于半导体衬底(p或n型，例如与掩埋电阻器的掺杂剂类型相同)内，该半导体衬底包括体半导体材料且可选地包括位于该体半导体材料表面上的外延半导体层。图3A至3E中描述了本发明的该第三实施方式。

图3A示出了形成槽区(tub region)60的过程中形成的结构，该槽区具有与衬底10相反的导电性。因此，当衬底10为p型时，该槽区60可以是n型区域，当衬底为n型，槽区60可以是p型区域。槽区60提供了与衬底10的隔离。槽区60形成为具有可以容易地被形成掩埋电阻器18中使用的注入工艺过补偿的浓度。通常，槽区60浓度为约10¹²至约10¹⁴原子/cm³。如图所示，在使用本文先前所述技术的注入之前，在衬底10表面上形成图案化注入掩模62。

使用能够形成槽区60的传统离子注入条件，随后将与衬底10相反导电类型的适当掺杂剂引入到该衬底。具体地，用于将槽区60离子注入到衬底10的条件可根据所使用的离子的类型而变化。对于p型掺杂剂，使用约5至约1700keV的能量，更通常使用约15至约500keV的能量。对于n型掺杂剂，使用约25keV以上的能量，更通常使用约40至约1700keV的能量。在形成槽区60之后，移除图案化掩模62，并通过传统激活退火可以激活槽区60内的掺杂剂。

图3B示出了形成掩埋电阻器18的过程中形成的结构。掩埋电阻器18具有与槽区60相反的导电性。可以如图1A上述方法可以形成掩埋电阻器18。注意，掩埋电阻器18置于槽区60内，因此槽区60将掩埋电阻器18的所有表面与衬底10隔离。

在形成掩埋电阻器18之后，移除该图案化离子注入掩模12，并对该结构退火以修复在先前注入步骤期间引起的任何损伤。可以使用在本发明第一实施方式中的上述工艺形成外延层20和隔离区22。注意，在外延生长和退火过程中，可能发生槽区60即掩埋电阻器17的一些扩散。

接着，使用第二图案化掩模24以及结合图1E的上述阱离子注入工艺，形成阱区28。形成阱区28之后的所得的结构示于图3D。图3E示出了在由FET源/漏离子注入工艺形成具有与阱区28相似导电性的欧姆接触区域36之后所形成的结构。

实施方式IV：在SOI内的掩埋电阻器

在本实施方式中，在SOI衬底的底部半导体层的区域内形成本发明的掩埋电阻器，且该阱区位于该SOI衬底的顶部半导体层内。本实施方式中，首先提供如图4A所示的SOI衬底10。该SOI衬底包括掩埋绝缘层10B，分别分离顶部和底部半导体层10C和10A。可通过本领域公知的传统技术形成SOI衬底10。例如，可通过包括将两个半导体晶片结合在一起的层转移工艺形成SOI衬底10。备选地，可通过SIMOX工艺，即通过离子注入氧进行分离，可以形成该SOI衬底。

图4B示出了顶部半导体层10C图案化之后的SOI衬底10。通过下述步骤进行图案化：将光敏抗蚀剂涂敷到顶部半导体层10C的表面，执行传统光刻步骤，且随后选择性蚀刻该顶部半导体层10C的暴露部分。

接着，可以从该结构移除所有或部分暴露的掩埋绝缘层10B，提供图4C所示结构。可以使用选择性的湿法蚀刻工艺，以移除掩埋绝缘层的暴露部分。可以不使用离子注入掩模或者使用图4D所示离子注入掩模70执行该蚀刻工艺。

图4E和4F分别示出了在掩埋电阻器18形成于SOI的底部半导体层10A内之后图4C和4D的结构。如前在本发明第一实施方式中所述，形成该掩埋电阻器18。注意，掩埋电阻器18将包含与图案化顶部半导体层/绝缘层或掩模70的边缘基本上对准的边缘部分。

在本发明此时，对图4E和4F所示任一结构执行标准的前端工艺，其包括在SOI衬底10的顶部半导体层10C的剩余部分内形成阱区28。包括阱区28的该结构示于图4G。为了清楚，图4E所示结构用于形成图4G所示结构。类似地，在该掩埋电阻器工艺之前，可以完成FET、双极晶体管或例如多晶硅电阻器、电容器的无源器件或二极管的所有或大多数的前端工艺。这是有益的，因为对于所述装置的任何关键光刻或工艺步骤将消除掩埋电阻器工艺在SOI衬底上形成的不平整的影响。

接着，且如图4H所示，使用例如旋涂、CVD和PECVD的传统沉积工艺，在图4G所示结构上形成介电材料72，例如掺硼磷的硅酸盐玻璃、SO₂或者有机硅酸盐玻璃。使用传统光刻工艺图案化该电介质以提供接触开口，该接触开口暴露包括掩埋电阻器18的衬底部分。随后可选地使用例如Ni-Si的硅化物在接触开口内形成衬里，并随后使用例如W、Cu、Al或其合金的导电材料填充该接触开口。图4I示出了所得的结构，其中参考数字74为硅化物衬里，参考数字76为填充该接触开口的导电材料。

在一些实施方式中，通过如前在本发明第三实施方式中所述地形成槽区，由此将掩埋电阻器18与衬底10隔离。

图5为示出了一种半导体结构的示意性图示(剖面视图)，该半导体结构包括位于绝缘体上半导体(SOI)衬底10的底部半导体层10A内的本发明的掩埋电阻器18、位于该SOI衬底10的顶部半导体层10C内的阱区28、以及位于该顶部半导体层10C的上表面上的FET100。使用在某一上述实施方式中描述的工艺步骤与传统CMOS工艺形成该结构。

图6为示出了一种半导体结构的示意性图示(剖面视图)，该半导体结构包括由用于金属-绝缘体-金属(MIM)电容器102的底板电极的本发明掩埋电阻器18。除了作为该MIM电容器102的底板电极的本发明掩埋电阻器18之外，MIM电容器10还包括MIM盖层电介质104和顶板电极106。MIM盖层电介质104包括例如二氧化硅或氮化硅的传统介电材料，而顶板电极106包括掺杂多晶硅、掺杂多晶硅SiGe或者导电金属。使用在某一上述实施方式中描述的工艺步骤与传统MIM电容器工艺形成图6所示的结构。同样，可以使用体SOI衬底中使用的介电层作为MIM电容器的介电材料，使用重掺杂阱区作为形成于SOI衬底顶部硅表面内的顶板(top plate)。

尽管参照本发明的优选实施方式对本发明进行了具体图示和描述，但本领域普通技术人员应当理解，在不脱离由权利要求书所限定的本发明的精神和范围的情况下，可以对本发明进行形式和细节上的各种修改。因此，本发明不限于各实施例中所描述和说明的确切形式与细节，而应由权利要求的范围界定。

Claims

1.一种半导体结构，包括：

半导体衬底，至少包含阱区；

掩埋电阻器，位于所述阱区下方的所述半导体衬底区域内，所述掩埋电阻器薄层电阻容差小于10％，

其中所述半导体衬底包括绝缘体上半导体衬底，该绝缘体上半导体衬底包括将顶部半导体层与底部半导体层分离的掩埋绝缘层，且

其中所述阱区位于绝缘体上半导体衬底的顶部半导体层内，所述掩埋电阻器位于所述绝缘体上半导体衬底的底部半导体层内。

2.根据权利要求1的半导体结构，其中所述绝缘体上半导体衬底的所述顶部半导体层包括含硅半导体材料。

3.根据权利要求1的半导体结构，其中所述半导体衬底和所述掩埋电阻器具有相同极性。

4.根据权利要求1的半导体结构，其中所述半导体衬底和所述掩埋电阻器具有不同极性。

5.一种半导体结构制作方法，包括：

提供半导体衬底，所述半导体衬底为绝缘体上半导体衬底，所述绝缘体上半导体衬底包括将所述顶部半导体层与底部半导体层分离的掩埋绝缘层；

将所述顶部半导体层图案化，从而暴露所述掩埋绝缘层；

去除暴露的所述掩埋绝缘层的所有或部分；

在所述底部半导体层中形成掩埋电阻器；以及

在所述顶部半导体层的剩余部分中形成阱区，

其中所述掩埋电阻器的薄层电阻容差小于10％。

6.根据权利要求5的方法，其中所述形成掩埋电阻器包括将p型掺杂剂离子注入到所述衬底内，所述形成阱区包括将n型掺杂剂离子注入到所述衬底内。

7.根据权利要求5的方法，其中所述形成掩埋电阻器包括将n型掺杂剂离子注入到所述衬底内，所述形成阱区包括将p型掺杂剂离子注入到所述衬底内。

8.根据权利要求5的方法，进一步包括所述衬底顶部上的至少一个场效应晶体管。

9.根据权利要求5的方法，其中所述掩埋电阻器包括金属-绝缘体-金属电容器的底部电极，且在形成所述阱区之前执行形成金属-绝缘体-金属盖层电介质和形成顶部电极的步骤。

10.根据权利要求5的方法，其中所述掩埋电阻器包括金属-绝缘体-金属电容器的底部电极，且在形成所述阱区之后执行形成金属-绝缘体-金属盖层电介质和形成顶部电极的步骤。

11.一种半导体结构制作方法，包括：

在半导体衬底表面下方形成掩埋电阻器；以及

在所述半导体衬底内所述掩埋电阻器上方形成阱区，其中所述掩埋电阻器的薄层电阻容差小于10％，且

其中所述衬底为绝缘体上半导体衬底，所述掩埋电阻器形成于该绝缘体上半导体衬底的底部半导体层内，且该阱区形成于该衬底的顶部半导体层内。