CN101044596A - 使用间距倍增的集成电路制造方法 - Google Patents

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Abstract

在单个步骤中，将集成电路(100)的阵列(102)和外围(104)中的不同尺寸的特征在衬底(110)上形成图案。特别是，在单个掩模层(160)上形成组合两个独立形成图案(177、230)的混合图案，然后将其转移到下面的衬底(110)上。通过间距倍增形成第一独立形成的图案(177)，并且通过常规光刻形成第二独立形成的图案(230)。第一独立形成的图案(177)包含在用于形成第二独立形成的图案(230)的光刻法的分辨率以下的特征(175)。通过在光致抗蚀剂上形成图案，然后在无定形碳层中刻蚀该图案制造这些线。在所述无定形碳的侧壁上形成宽度小于所述无定形碳的未刻蚀部分的宽度的侧壁隔体(175)。然后除去所述无定形碳，留下所述侧壁隔体(175)以形成所述掩模图案(177)。因此，所述隔体(175)形成特征尺寸小于用于在所述光致抗蚀剂形成所述图案的光刻法的分辨率的所述掩模(177)。将保护材料(200)沉积在所述隔体(175)周围。还使用硬质掩模(210)保护所述隔体(175)，然后在所述硬质掩模(210)上形成光致抗蚀剂(220)，并且将其形成图案。将光致抗蚀剂图案(230)通过所述硬质掩模(210)转移到所述保护材料(200)中。然后，将由所述隔体(175)和所述保护材料(200)制造出的所述图案(177)和(230)的组合转移到下面的无定形碳硬质掩模层(160)中。然后将具有不同尺寸的特征的所述组合图案转移到所述下面的衬底(110)上。

Description

使用间距倍增的集成电路制造方法
技术领域
总体而言，本发明涉及集成电路制造，更具体而言，涉及掩模技术。
背景技术
在现代电子仪器中，作为包括增加的可携带性、计算能力、存储容量和能量效率的需要的诸多因素的结果，集成电路正在不断降低尺寸。为了促进这种尺寸降低，形成集成电路的组件特征的尺寸如电器件和互连线宽度也在不断降低。
例如，在存储电路或器件如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电(FE)存储器等中，降低特征尺寸的趋向是明显的。举例来说，DRAM典型地包含数百万相同的称为存储单元的电路元件。在其最普通的形式中，存储单元典型地由两种电器件组成：存储电容器和存取场效应晶体管。每一个存储单元是可以存储数据的一个位(二进制数字)数据的可寻址位置。可以通过晶体管将位写入到单元中，并且通过从参比电极侧感应在存储电极上的电荷进行读取。通过降低组件电器件和然后接触的导线的尺寸，可以降低结合这些特征的存储器的尺寸。另外，通过将更多的存储单元安装到存储器中，可以增加存储容量。
特征尺寸的连续降低对用于形成所述特征的技术寄予更高的要求。例如，通常使用光刻将衬底上的特征如导线形成图案。可以使用间距的概念描述这些特征的尺寸。间距定义为在两个相邻的特征中的相同点之间的距离。这些特征典型地由相邻的特征之间的空间限定，所述空间典型地由一种材料如绝缘体填充。结果，间距可以被视为特征宽度和隔开该特征与相邻特征的空间的宽度之和。然而，由于如光学和光或辐射波长的因素，每一种光刻技术均具有最小间距，在该最小间距之下，特定的光刻技术不能可靠地形成特征。因此，光刻技术的最小间距可能限制特征尺寸的降低。
间距加倍是提出用于将光刻技术的能力扩展到它们的最小间距之外的一种方法。在图1A-1F中说明了这种方法，并且在授予Lowrey等的美国专利5,328,810中描述了这种方法。参考图1A，首先使用光刻在覆盖在消耗性材料层20和衬底30上面的光致抗蚀剂层中形成线10的图案。如图1B所示，然后通过刻蚀步骤(优选为各向异性的)将所述图案转移到层20中，从而形成占位符或者芯棒40。如图1C中所示，可以剥离光致抗蚀剂线10，并且可以各向同性刻蚀芯棒40以增加在相邻芯棒40之间的距离。如图1D所示，随后在芯棒40上沉积材料层50。如图1E所示，然后通过在定向隔体刻蚀中从水平表面70和80优先刻蚀隔体材料，在芯棒40的侧部形成隔体60，即延伸的或原来形成的从另一种材料的侧壁延伸的材料。如图1F所示，然后除去保留的芯棒40，从而只留下隔体60，隔体60同时担当用于形成图案的掩模。因此，在原来包含限定一个特征和一个空间的图案的给定间距的地方，现在相同的宽度包含两个特征和由隔体60限定的两个空间。结果，有效降低了光刻技术所能实现的最小特征尺寸。
应该理解，尽管间距在上述实例中实际上是减半的，但是这种间距的降低常规上称为间距″加倍″，或者更普遍地称为间距″倍增″。即，常规上通过某个因素的间距″倍增″实际上涉及通过该因素降低间距。在此保留常规的术语。
因为隔体材料层50典型地具有单一的厚度90(参见图1D和图1E)，并且因为通过隔体60形成的特征的尺寸通常对应厚度90，所以间距加倍典型地制造只有一个宽度的特征。然而，电路通常使用不同尺寸的特征。例如，随机存取存储电路典型地在所谓″外围″中包含存储单元阵列和逻辑电路。在所述阵列中，所述存储单元典型地通过导线连接，并且在所述外围中，导线典型地接触用于将阵列连接到逻辑电路上的连接焊盘(landingpad)。然而，外围特征如连接焊盘可以大于导线。另外，外围电器件如晶体管可以大于在阵列中的电器件。此外，即使可以形成与阵列间距相同的外围特征，典型地，限定电路需要的灵活性在使用单个掩模时是不可能的，特别是如果图案限于可以沿着形成图案的光致抗蚀剂的侧壁形成的那些，更是如此。
一些提出的用于在外围和在阵列形成图案的方法包括将图案独立地刻蚀到衬底的阵列区中和衬底的外围中。因此，首先形成在阵列中的图案并且使用一个掩模将其转移到衬底中，然后形成在外围中的另一图案并且使用另一个掩模将其独立地转移到所述衬底中。因为这些方法在衬底上的不同位置使用不同的掩模形成图案，所以它们在形成需要交叠图案的特征的能力方面是有限的，例如当连接焊盘与互连线交叠时，并且还可能需要第三掩模以使用互连″缝合″两个独立的图案。另外，由于使用间距倍增技术限定的精细特征，这种第三掩模将面临关于掩模对准的更大挑战。
因此，需要形成不同尺寸的特征的方法，特别是在特征需要不同的交叠图案并且特别是与间距倍增结合时。
                        发明内容
根据本发明的一个方面，提供一种用于半导体加工的方法。所述方法包括提供衬底，所述衬底具有覆盖在该衬底上面的初级掩模层，覆盖在所述初级掩模层上面的临时层和覆盖在所述临时层上面的第一光致抗蚀剂层。在第一光致抗蚀剂层中形成光致抗蚀剂图案。在所述临时层中形成第一图案，第一图案具有由所述光致抗蚀剂图案的特征得到的特征。随后在第一图案的水平面(level)上形成第二光致抗蚀剂层，并且在第二光致抗蚀剂层中形成其它光致抗蚀剂图案。将所述其它光致抗蚀剂图案和第一图案转移到所述初级掩模层中以在所述初级掩模层中形成混合图案。通过所述初级掩模层中的混合图案加工所述衬底。应该理解所述衬底可以包含通过所述初级掩模层加工的任何一种或多种材料。
根据本发明的另一个方面，提供一种用于形成集成电路的方法。所述方法包括提供衬底和在所述衬底上形成无定形碳层。在第一无定形碳层上形成第一硬质掩模层。在第一硬质掩模层上形成临时层，并且在所述临时层上形成第二硬质掩模层。
根据本发明的另一个方面，提供一种用于半导体制造的方法。所述方法包括通过间距倍增形成第一图案和通过没有间距倍增的光刻独立形成第二图案。将第一和第二图案转移到掩模层中，并且通过所述掩模层刻蚀衬底。
根据本发明的再一个方面，提供一种用于形成集成电路的方法。所述方法包括形成掩模图案，其中所述掩模图案的第一部分具有第一间距并且所述掩模图案的第二部分具有第二间距。第一间距在用于限定第二图案的光刻技术的最小间距以下。所述方法还包括通过所述掩模图案刻蚀衬底。
根据本发明的另一个方面，提供一种用于形成存储器的方法。所述方法包括在第一碳层上的层中形成临时占位符的图案。将掩模材料层沉积在所述临时占位符的表面上，然后从存储器的水平表面上选择性除去。相对于所述掩模材料选择性除去所述临时占位符，形成与在所述存储器的阵列区中的特征对应的掩模材料图案。
根据本发明的再一个方面，提供一种用于制造集成电路的方法。所述方法包括形成多个芯棒条。在每一个芯棒条的侧壁上形成隔体。除去所述芯棒条以形成间隔的隔体的图案。在所述隔体上的平面中形成掩模层，并且在所述掩模层中形成图案。将所述图案转移到与所述隔体相同的水平面中。
根据本发明的另一个方面，提供一种用于制造集成电路的方法。所述方法包括在衬底上提供多根掩模材料的间隔线，其中所述掩模材料与光致抗蚀剂不同。通过光刻技术，在所述衬底上的可光限定的材料中限定多个特征。在所述间隔线下面的无定形碳层中复制所述间隔线和所述多个特征。
根据本发明的另一个方面，提供一种用于形成掩模图案以制造集成电路的方法。所述方法包括提供多根第一掩模材料的线。所述线由第一临时材料隔开。选择性刻蚀第一临时材料。使用第二临时材料填充在所述线之间的空间。选择性刻蚀第二临时材料以打开所述空间。然后通过所述空间进行选择性刻蚀，在所述多根线下面的另一种掩模材料层中形成图案。
根据本发明的另一个方面，提供一种用于制造集成电路的方法。所述方法包括提供在部分制造的集成电路的第一和第二区上延伸的掩模层。在所述掩模层中形成图案。与第一区对应的所述图案的一部分的最小特征尺寸等于或小于与第二区对应的所述图案的另一部分的最小特征尺寸的约一半。
根据本发明的另一个方面，提供一种部分形成的集成电路。所述部分形成的集成电路包含碳层和在覆盖在所述碳层上面的水平面上的多个间距倍增的隔体。所述隔体具有约为100nm或更小的间距。
根据本发明的再一个方面，提供一种部分形成的集成电路。所述部分形成的集成电路包含衬底和覆盖在所述衬底上面的初级掩模层。所述初级掩模层由与光致抗蚀剂不同的材料形成。将限定第一图案的掩模材料设置于覆盖在所述初级掩模层上面的第一平面中。将限定第二图案的可光限定的材料设置于覆盖在所述掩模材料上面的第二平面中。
                         附图说明
从优选实施方案的详细描述和后附的附图可以更好地理解本发明，所附的附图意在说明而不是限制本发明，其中：
图1A-1F是部分形成的导线的示意性横截面侧视图，所述导线是根据现有技术间距加倍方法形成的；
图2A-2B是根据本发明的优选实施方案部分形成的存储器的示意性横截面的顶视图和侧视图；
图3是根据本发明的优选实施方案，图2的部分形成的存储器在所述存储器的阵列中的可选择性限定层内形成线之后的示意性横截面侧视图；
图4是根据本发明的优选实施方案，图3的部分形成的存储器在加宽光致抗蚀剂线之间的空间之后的示意性横截面侧视图；
图5是根据本发明的优选实施方案，图4的部分形成的存储器在通过硬质掩模层进行刻蚀之后的示意性横截面侧视图；
图6是根据本发明的优选实施方案，图5的部分形成的存储器在将图案从光致抗蚀剂层转移到临时层中之后的示意性横截面侧视图；
图7是根据本发明的优选实施方案，图6的部分形成的存储器在沉积隔体材料层之后的示意性横截面侧视图；
图8是根据本发明的优选实施方案，图7的部分形成的存储器在隔体刻蚀之后的示意性横截面侧视图；
图9是根据本发明的优选实施方案，图8的部分形成的存储器在除去临时层的保留部分以在存储器的阵列中留下隔体的图案之后的示意性横截面侧视图；
图10是根据本发明的优选实施方案，图9的部分形成的存储器在使用可除去材料包围所述隔体并且在所述隔体上形成硬质掩模层和可选择性限定层之后的示意性横截面侧视图；
图11是根据本发明的优选实施方案，图10的部分形成的存储器在所述存储器的外围中的可选择性限定层内形成图案之后的示意性横截面侧视图；
图12是根据本发明的优选实施方案，图11的部分形成的存储器在通过顶部硬质掩模层进行刻蚀之后的示意性横截面侧视图；
图13是根据本发明的优选实施方案，图12的部分形成的存储器在将所述图案从所述可选择性限定层转移到与所述隔体相同的水平面(level)中之后的示意性横截面侧视图；
图14是根据本发明的优选实施方案，图13的部分形成的存储器在将外围中的图案和阵列中的隔体图案刻蚀到下面的硬质掩模层中之后的示意性横截面侧视图；
图15是根据本发明的优选实施方案，图14的部分形成的存储器在将外围中的图案和阵列中的隔体图案一起转移到初级掩模层中之后的示意性横截面侧视图；
图16是根据本发明的优选实施方案，图15的部分形成的存储器在将外围图案和隔体图案转移到下面的衬底中之后的示意性横截面侧视图；
图17A和17B分别是根据本发明的优选实施方案形成的部分形成的存储器的刻蚀到阵列和外围中的图案通过扫描电子显微镜观察的显微图。
                      具体实施方式
除在形成不同尺寸特征的情况下的问题以外，还发现间距加倍技术可能难以将隔体图案转移到衬底中。特别是，在转移图案的普通方法中，使隔体和下面的衬底均暴露于优先刻蚀衬底材料的蚀刻剂中。然而，应该理解尽管速度较慢，但是蚀刻剂还损耗隔体。因此，在转移图案的过程中，在图案转移完成之前隔体可能被蚀刻剂损耗。降低特征尺寸的趋向，例如由于这些沟的宽度降低，从而愈加导致更高的纵横比，加重了这些困难。连同制造不同特征尺寸的结构体的困难，这些图案转移限制使得将间距加倍原理用于集成电路制造更加困难。
考虑到这些困难，本发明的优选实施方案允许结合间距加倍改善图案转移并且形成不同尺寸的特征。在所述方法的第一阶段中，优选使用光刻和间距加倍形成隔体图案。这典型地在芯片的一个区域，例如存储器芯片的阵列中形成一种尺寸的特征。在第二阶段中，在覆盖在隔体图案上面的层中再次进行光刻以在芯片的另一个区域，例如存储器芯片的外围中形成第二图案。然后将隔体图案和第二图案均转移到下面的初级掩模层中，所述初级掩模层优选可以相对于下面的衬底进行优先刻蚀。然后，在单个步骤中将隔体和第二图案从初级掩模层转移到下面的衬底中。因此，可以形成用于形成不同尺寸特征的图案，所述不同尺寸特征中的一些在用于形成图案的光刻技术的最小间距以下，并且可以将这些图案成功地转移到下面的衬底中。
此外，因为首先在覆盖在隔体图案上面的层上形成第二图案，所以第二图案与隔体图案可以交叠。结果，可以有利地形成不同尺寸的交叠特征，如导线和连接焊盘或外围晶体管。
优选地，初级掩模层是直接上覆的掩模层，并且由于刻蚀选择性，主要用于通过该初级掩模层在衬底上进行加工(例如，刻蚀)。特别是，初级掩模层优选由如下材料形成，所述材料相对于隔体材料和衬底材料均可以有良好的刻蚀选择性，使得可以将隔体图案有效地转移到其中；使得可以在不损害衬底的情况下，在加工之后选择性地除去初级掩模层；并且在将掩模用于刻蚀衬底时，使得可以将其中的图案有效地转移到所述衬底中。由于其相对于包括氧化物、氮化物和硅的各种材料的优异的刻蚀选择性，初级掩模层优选由碳形成，并且更优选由无定形碳形成。
应该理解衬底可以包含通过所述初级掩模层加工的任何一种或多种材料。因此，衬底可以包含单一材料层、多个不同材料的层、其中具有不同材料或结构的区域的一层或多层等。这些材料可以包含半导体、绝缘体、导体或它们的组合。典型地，所述衬底包含最终形成制造的集成电路的一部分的结构或层。
还应该理解将图案从第一水平面(level)转移到第二水平面涉及形成通常与第一水平面上的特征对应的处于第二水平面的特征。例如，第二水平面的线的路径通常遵循在第一水平面上的线的路径，并且在第二水平面上的其它特征的位置对应在第一水平面上的类似特征的位置。然而，从第一水平面到第二水平面，特征的精确形状和尺寸可以变化。例如，依赖于刻蚀化学和条件，相对于在第一水平面上的图案，可以放大或减小形成转移图案的特征的尺寸和之间的相对间距，但是仍然类似于上述最初的″图案″。
现在将参考附图，其中相同的标记全部指相同的部件。应该理解图2-16没有必要按比例进行绘制。
尽管优选实施方案将应用于其中在衬底上形成不同尺寸的特征的任何环境中，但是在特别有利的实施方案中，通过间距倍增形成将要转移到衬底中的图案的一部分，该部分的间距在用于加工衬底的光刻技术的最小间距以下。另外，尽管优选实施方案可以用于形成任何集成电路，但是它们特别有利地用于形成具有电器件的阵列，包括逻辑或栅极阵列的器件以及易失性或非易失性存储器如DRAM、ROM或闪存。在这些器件中，可以使用间距倍增以形成例如晶体管栅极电极和芯片的阵列区中导线，而可以使用常规的光刻以在芯片的外围形成较大的特征，如接触。在附图中说明了在制造存储器芯片的过程中的示例性掩模步骤。
图2A显示了部分制造的集成电路或存储器芯片100的顶视图。中心区102，即″阵列″被外围区104，即″外围″包围。应该理解在完成集成电路100的制造之后，阵列102典型地密集组装有导线和电器件如晶体管和电容器。如下所述，适宜地，可以使用间距倍增以在阵列102中形成特征。另一方面，外围104可以具有比阵列102中的特征更大的特征。因为位于外围104中的逻辑电路的几何结构的复杂性使得使用间距倍增困难，所以典型地使用常规光刻，而不是间距倍增将这些特征形成图案。另外，由于电约束，外围中的一些器件需要更大的几何结构，从而使得与常规光刻相比，间距倍增对于这些器件不太有利。
参考图2B，提供部分形成的集成电路100。将衬底110安置在多层120-160下面。如下所述，将衬底110形成图案以形成各种特征，并且刻蚀层120-160以形成用于图案的掩模。优选基于在此所述的各种图案形成和图案转移步骤的化学和加工条件要求的考虑，选择覆盖在衬底110上面的层的材料。因为在最上面的可选择性限定层120，其优选可用平版印刷方法限定，和衬底110之间的层起着将从可选择性限定层120得到的图案转移到衬底110上的作用，所以优选选择在可选择性限定层120和衬底110之间的层，使得在它们的刻蚀过程中，它们可以相对于其它暴露材料进行选择性刻蚀。应该理解在材料的刻蚀速率比材料周围的刻蚀速率大至少约5倍，优选约10倍，更优选约20倍并且最优选约40倍时，该材料被认为是选择性或优先刻蚀的。
在举例说明的实施方案中，可选择性限定层120覆盖在第一硬质掩模，或刻蚀阻止层130上面，所述第一硬质掩模层130覆盖在临时层140上面，所述临时层140覆盖在第二掩模或刻蚀阻止层150上面，所述第二掩模层150覆盖在初级掩模层160上面，而所述初级掩模层160覆盖在将通过掩模进行加工(例如，刻蚀)的衬底110上面。所述层的厚度优选根据与在此所述的刻蚀化学和加工条件的相容性进行选择。例如，在通过选择性刻蚀下面的层，将图案从覆盖层转移到下面的层时，某种程度上将材料从两层中均除去。因此，上层优选足够厚，使其在刻蚀过程中不被消耗殆尽。
在举例说明的实施方案中，第一硬质掩模层130优选厚度在约10-50nm之间，并且更优选厚度在约10-30nm之间。所述临时层140优选厚度在约100-300nm之间，并且更优选厚度在约100-200nm之间。第二硬质掩模层150优选厚度在约10-50nm之间，并且更优选厚度在约20-40nm之间，并且初级掩模层160优选厚度在约100-1000nm之间，并且更优选厚度在约100-500nm之间。
参考图2，可选择性限定层120优选由包括本领域中已知的任何光致抗蚀剂的光致抗蚀剂形成。例如，所述光致抗蚀剂可以是与13.7nm、157nm、193nm、248nm或365nm波长系统、193nm波长浸没系统或电子束光刻系统相容的任何光致抗蚀剂。优选的光致抗蚀剂的实例包括氟化氩(ArF)敏感的光致抗蚀剂，即适合与ArF光源一起使用的光致抗蚀剂，和氟化氪(KrF)敏感的光致抗蚀剂，即适合与KrF光源一起使用的光致抗蚀剂。优选将ArF光致抗蚀剂与使用较短波长光，例如193nm的光刻系统一起使用。优选将KrF光致抗蚀剂与较长波长光刻系统，如248nm系统一起使用。在其它实施方案中，所述层120和任何随后的抗蚀剂层可以由抗蚀剂形成，所述抗蚀剂可以通过纳米刻印光刻(nano-imprintlithography)，例如通过使用模具或机械力形成图案，从而将抗蚀剂形成图案。
用于第一硬质掩模层130的材料优选包含氧化硅(SiO2)、硅或电介质抗反射涂料(DARC)，如富含硅的氧氮化硅。因为DARC可以通过将光反射减至最低而提高分辨率，所以它们对于形成具有接近光刻技术的分辨率极限的间距的图案特别有利。应该理解，光反射可以降低光刻可以限定图案边缘的精确度。任选地，除第一硬质掩模层130以外，还可以类似地使用底部抗反射涂层(BARC)(没有显示)以控制光反射。
临时层140优选由相对于优选的硬质掩模材料提供很高的刻蚀选择性的无定形碳形成。更具体而言，无定形碳是对光高度透明且由于对用于这种对准的光的波长透明而进一步改善光对准的透明碳的形式。在A.Helmbold，D.Meissner，Thin Solid Films，283(1996)196-203中可以找到用于形成高透明碳的沉积技术。
与第一硬质掩模层130一样，第二硬质掩模层150优选包含电介质抗反射涂料(DARC)(例如，氧氮化硅)、二氧化硅(SiO2)或硅。另外，还可以任选使用底部抗反射涂层(BARC)(没有显示)以控制光反射。尽管第一硬质掩模层130和第二硬质掩模层150可以由不同材料形成，但是这些层优选由相同的材料形成，以易于加工并且如下所述将使用的不同刻蚀化学品的数量减至最低。如同临时层140，初级掩模层160优选由无定形碳形成，并且更优选由透明碳形成。
应该理解可以通过本领域技术人员已知的各种方法形成在此所述的各种层。例如，可以使用各种气相沉积方法，如化学气相沉积，以形成硬质掩模层。优选地，使用低温化学气相沉积法以在掩模层160上沉积硬质掩模层或任何其它材料，例如隔体材料(图7)，其中掩模层160由非晶硅形成。这种低温沉积方法有利地防止无定形碳层的化学或物理破裂。
可以使用旋涂法形成可光限定层。另外，通过使用烃化合物或这些化合物的混合物作为碳前体的化学气相沉积，可以形成无定形碳层。示例性前体包括丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯和乙炔。在于2003年6月3日授予Fairbairn等的美国专利6,573,030 B1中描述了用于形成无定形碳层的适合的方法。
在根据优选实施方案的方法的第一阶段中并且参考图3-9，在部分形成的集成电路100的阵列中进行间距倍增。如图3所示，在可光限定层120上形成图案。可以通过例如光刻将可光限定层120形成图案，其中使层120暴露于通过分划板的辐照中，然后进行显影。在显影之后，保留的可光限定材料，在这种情况下为光致抗蚀剂，包含限定空间124的线122。
如图4所示，可以将空间122和光致抗蚀剂线122的宽度改变至需要的尺寸。例如，可以通过刻蚀光致抗蚀剂线124加宽空间122。优选使用各向同性刻蚀，如氧化硫等离子体，例如包含SO2、O2、N2和Ar的等离子体，刻蚀光致抗蚀剂线124。优选选择刻蚀的程度，使得到的线124a具有与将要形成的隔体的所需间距对应的宽度，如从下面对图8-16的论述中所理解的。有利地，除允许形成比通过用于将可光限定层120形成图案的光刻技术限定的特征更窄的线124a以外，这种刻蚀可以使线124的边缘变平滑，从而提高线124的均匀性。由此得到的光致抗蚀剂线124和124a构成其上将形成隔体175(图9)的图案的占位符或芯棒。在其它实施方案中，可以通过将线124扩充至需要的尺寸使空间122之间的空间变窄。例如，可以在线124上沉积另外的材料，或者可以使线124进行化学反应，形成具有更大体积的材料以增加它们的尺寸。
优选将(改变的)可光限定层120的图案转移到可以承受下述用于隔体材料沉积的处理条件的材料的层140中。除具有比光致抗蚀剂更高的耐热性以外，优选选择形成临时层140的材料，使得相对于隔体材料和下面的层可以选择性除去它。如上所述，层140优选由无定形碳形成。因为用于刻蚀光致抗蚀剂的优选的化学品还典型地刻蚀显著量的无定形碳，并且因为化学品可用于刻蚀相对于各种材料具有优异选择性的无定形碳，所以选自这些材料的硬质掩模层130优选隔开层120和140。用于硬质掩模层130的适合的材料包括，例如DARC、二氧化硅或氮化硅和硅。
如图5所示，优选将可光限定层120中的图案转移到硬质掩模层130中。尽管如果硬质掩模层130薄，则湿法(各向同性)刻蚀也可以是适合的，但是优选使用各向异性刻蚀，如使用氟碳等离子体的刻蚀实现这种转移。优选的氟碳等离子体刻蚀化学品可以包括CF4、CFH3、CF2H2、CF3H等。
如图6所示，然后优选使用含SO2的等离子体，例如含SO2、O2和Ar的等离子体，将图案转移到临时层140中。有利地，所述含SO2等离子体可以以比刻蚀硬质掩模层130的速率大20倍、更优选大40倍的速率刻蚀优选的临时层140的碳。在2004年8月31日提交的Abatchev等的题目为Critical Dimension Control的美国专利申请10/931,772中描述了适合的含SO2等离子体。应该理解所述含SO2等离子体同时刻蚀临时层140并且除去可光限定层120。
如图7所示，接着优选在硬质掩模层130和临时层140上沉积隔体材料层170。优选通过化学气相沉积或原子层沉积来沉积隔体材料。隔体材料可以是能够用作将图案转移到下面的初级掩模层160中的掩模的任何材料。所述隔体材料优选：1)可以以良好的阶梯覆盖度进行沉积，2)可以在与临时层140相容的低温进行沉积，并且3)可以相对于临时层140和在临时层140下面的任何层进行选择性刻蚀。优选的材料包括氮化硅和二氧化硅。
如图8所示，然后将隔体层170进行各向异性刻蚀以从部分形成的集成电路100的水平表面180除去隔体材料。这种刻蚀也称为隔体刻蚀，可以使用氟碳等离子体进行，所述氟碳等离子体还可以有利地刻蚀硬质掩模层130。接着，可以使用例如含SO2的等离子体选择性除去无定形碳层140。图9显示了在无定形碳刻蚀之后留下的隔体175的图案。因此，可以在部分形成的集成电路100的阵列中实现间距倍增，并且在举例说明的实施方案中，隔体的间距是最初通过光刻形成的光致抗蚀剂线124(图3)的间距的一半。应该理解隔体175通常遵循最初在可光限定层120中形成的图案或线124的轮廓。
接着，在根据优选实施方案的方法的第二阶段中，在外围104中形成第二图案。为了形成这种第二图案，如图10所示，将隔体175保护起来并且形成另一个可光限定层220，以允许将第二图案在外围104形成图案。通过形成在隔体175上形成保护层200保护隔体175。保护层200优选至少与隔体175一样高，并且优选厚约100-500nm，更优选厚约100-300nm。接着，优选在保护层200上形成硬质掩模层210以帮助将图案从可光限定层220转移到保护层200中。优选地，硬质掩模层210厚约40-80nm，并且更优选厚约50-60nm。
保护层200优选由相对于隔体175容易选择性除去的材料形成。例如，保护层200可以由光致抗蚀剂形成，并且可以是与用于形成可光限定层120(图2-5)的光致抗蚀剂相同或不同的光致抗蚀剂，其可以是与用于形成可光限定层220(图10)的材料相同或不同的材料。更具体而言，保护层200由可以相对于隔体175以优异的选择性进行刻蚀的无定形碳形成。
在其中保护层200由可以相对于隔体175和可光限定层220进行选择性刻蚀的材料形成的其它实施方案中，可以省略硬质掩模层210。例如，保护层200可以由底部抗反射涂层(BARC)形成，并且可以在BARC的正上方形成光致抗蚀剂。隔体175可以由对于BARC允许良好的刻蚀选择性的材料形成，所述材料包括氮化硅或二氧化硅。
尽管可以使用任何光刻技术将它形成图案，但是优选使用与用于将可光限定层120形成图案的相同光刻技术将可光限定层220形成图案。因此，参考图11，在可光限定层220中形成图案230。尽管图案177优选具有比光刻技术的最小间距或分辨率更小的间距或分辨率，但是图案230优选具有等于或大于光刻技术的最小间距或分辨率的最小间距或分辨率。应该理解在外围104的图案230可以用于形成连接焊盘、晶体管、局部互连等。还应该理解，尽管是与图案177横向隔开进行说明的，但是图案230还可以与图案177交叠。因此，这些图案的不同参考标记(177和230)的使用表明它们最初是在不同步骤中形成的。
然后，将图案230转移到与隔体175的图案177相同的水平面。如图12中所示，优选使用各向异性刻蚀如氟碳等离子体刻蚀，相对于可光限定层220选择性刻蚀硬质掩模层210。备选地，因为硬质掩模层210是适当薄的，所以湿法(各向同性)刻蚀也可以是适合的。如图13所示，然后通过另一各向异性刻蚀，如使用含SO2等离子体的刻蚀，将图案230转移到保护层200中。因为已经预先除去了覆盖在隔体175上面的硬质掩模层210，所以这种刻蚀还可以除去在隔体175周围的保护层200，从而让这些隔体175暴露。
参考图14和15，然后将图案177和230向下转移到初级掩模层160中，所述初级掩模层160优选包含对于衬底110具有良好的刻蚀选择性的材料，反之亦然，以允许将图案177和230同时转移到衬底110中。因此，图案177和230在初级掩模层160中形成混合图案。
为了转移图案177和230，首先刻蚀覆盖在初级掩模层160上面的硬质掩模层150(图14)。优选使用氟碳等离子体，优选各向异性刻蚀硬质掩模层150。备选地，如果硬质掩模层150相对薄，则可以使用各向同性刻蚀。
然后优选使用含SO2等离子体各向异性刻蚀初级掩模层160，同时可以除去可光限定层200(图15)。如上所述，相对于硬质掩模层150，含SO2等离子体对于初级掩模层160的无定形碳具有优异的选择性。因此，在初级掩模层160中可以形成足够厚的掩模，以随后使用常规的刻蚀化学品并且在图案转移完成之前不损耗初级掩模层160的情况下，将掩模图案有效地转移到衬底110中。
如图16中说明，在将两种图案转移到初级掩模层160中后，使用层160作为掩模将图案177和230转移到衬底110中。假定典型用于初级掩模层160和衬底110的完全不同材料(例如，分别为无定形碳和硅或硅化合物)，可以使用适于包含衬底110的一种或多种材料的常规刻蚀容易地实现图案转移。例如，可以将包含含CF4、CHF3和/或NF3等离子体的氟碳刻蚀用于刻蚀氮化硅，可以将包含含CF4、CHF3、CH2F2和/或C4F8等离子体的氟碳刻蚀用于刻蚀二氧化硅，并且可以将包含HBr、Cl2、NF3、SF6和/或CF4的等离子体刻蚀用于刻蚀硅。另外，对于其它衬底材料，如导体，包括铝、过渡金属和过渡金属氮化物，本领域技术人员可以容易确定适合的刻蚀化学品。例如，可以使用氟碳刻蚀来刻蚀铝衬底。
应该理解，在衬底110包含不同材料层时，可以使用一系列不同化学品，优选使用干法刻蚀化学品以通过这些不同层连续地进行刻蚀。还应该理解，根据使用的一种或多种化学品，可以刻蚀隔体175和硬质掩模层150。然而，对于常规的刻蚀化学品，特别是用于刻蚀含硅材料的那些，初级掩模层160的无定形碳有利地提供优异的抵抗力。因此，可以有效地使用初级掩模层160作为通过多个衬底层进行刻蚀的掩模，或用于形成高的纵横比的沟的掩模。另外，可以在单个刻蚀步骤中，将间距加倍的图案177和通过常规技术形成的图案230同时转移到衬底110或衬底110的各个层中。
图17A和17B显示了得到的结构。图17A显示了集成电路100的阵列部分，而图17B显示了集成电路100(图2-16)的外围。如上所述，衬底110可以是在其中刻蚀图案177和230的一种或多种材料的任何层。衬底110的组成可以取决于例如将要形成的电器件。因此，在图17A和17B中，衬底110包含Si3N4层110a、多晶硅层110b、SiO2层110c和硅层110d。在例如晶体管的形成中可以有利地使用这种层结构。
应指出刻蚀表面具有特别低的边缘粗糙度。另外，即使以低的100nm的间距拍摄，在阵列中形成的沟也显示出优异的均匀性。有利地，如图17B所示，还在外围中形成界限分明和平滑的线时得到这些结果。
应该理解，根据优选实施方案形成图案提供许多优点。例如，因为在转移到衬底之前，可以将具有不同尺寸特征的多个图案合并到单个最后的掩模层上，所以可以将交叠图案容易地转移到衬底中。因此，可以容易相互连接地形成间距加倍的特征和通过常规技术形成的特征。此外，如在图17A和17B中显而易见的，可以形成特别小的特征，同时达到特别并且意外低的线边缘粗糙度。尽管不限于理论，但是据认为这种低的线边缘粗糙度是使用层140和160的结果。据认为形成隔体175并且进行多次各向异性刻蚀以将图案177和230从临时层140的水平面转移到初级掩模层160中，然后转移到衬底110中有利地使形成图案177和230的特征的表面变平滑。此外，在此公开的优选的无定形碳的刻蚀化学品允许使用薄的硬质掩模层如层130和150，所述薄的硬质掩模层是相对于刻蚀下面的无定形碳层如层140和160的深度而言的。这有利地降低对覆盖在硬质掩模层上面的层(例如，光致抗蚀剂层)的同一性的要求，并且还降低对用于刻蚀硬质掩模层的化学品的要求，同时确保初级掩模层形成足够厚的掩模以承受随后的衬底刻蚀。
还应该理解，举例说明的工艺流程的各种变更是可以的。例如，因为图案是由包围芯棒的隔体形成的，所以间距倍增的图案典型地形成闭合回路。因此，在间距倍增的图案用于形成导线时，优选使用另外的加工步骤除去这些回路的端部，使得每一个回路形成两根独立的、不连接的线。
而且，尽管基于刻蚀化学品和加工条件的考虑选择在此所述的各种层的组成，但是与初级掩模层一样，各种硬质掩模层优选各自由相同材料形成。有利地，这种安置降低加工复杂性。
另外，可以使图案177的间距增加两倍以上。例如，通过在隔体175周围形成隔体，然后除去隔体175，然后在原先在隔体175周围的隔体周围形成隔体，等等，可以将图案177进一步进行间距倍增。在Lowrey等的美国专利5,328,810中描述了用于进一步间距倍增的示例性方法。另外，尽管优选实施方案可以有利地用于形成的同时具有间距倍增和常规光刻限定的特征的图案，但是图案177和230可以都是间距倍增的，或者可以具有不同的间距倍增程度。
此外，在需要时可以将多于两种图案177和230的图案合并到初级掩模层160中。在这种情况下，可以将附加掩模层沉积在层140和160之间。例如，可以将图案177和230转移到覆盖在硬质掩模层150上面的附加掩模层中，然后可以进行在图10-16中说明的一系列步骤以保护图案77和230，在上覆的可光限定层中形成新图案并且将所述图案转移到衬底110中。所述附加掩模层优选包含相对于硬质掩模层150和在转移到该附加掩模层中之后包围图案177和230的保护层可以进行选择性刻蚀的材料。
而且，尽管通过各种掩模层的″加工″优选涉及刻蚀下面的层，但是通过所述掩模层的加工可以涉及将在所述掩模层下面的层进行任何半导体制造加工。例如，加工可以涉及通过掩模层且在下面的层上的离子注入、扩散掺杂、沉积或湿法刻蚀等。另外，可以使用掩模层作为化学机械抛光(CMP)用的阻止或阻挡层，或者可以在掩模层上进行CMP以既允许掩模层的平面化又允许下面的层的刻蚀。
因此，本领域技术人员应该理解，在不偏离本发明的范围的情况下，可以对上述方法和结构进行各种其它的省略、添加和修改。所有这些修改和改变意在落入由后附权利要求限定的本发明的范围内。

Claims (121)

1.一种用于半导体加工的方法，所述方法包括：
提供衬底，其中初级掩模层覆盖在所述衬底上面，其中临时层覆盖在所述初级掩模层上面，其中第一光致抗蚀剂层覆盖在所述临时层上面；
在第一光致抗蚀剂层中形成光致抗蚀剂图案；
在所述临时层中形成第一图案，其中第一图案的特征由所述光致抗蚀剂图案的特征得到；
在第一图案的水平面上形成第二光致抗蚀剂层；
在第二光致抗蚀剂层中形成其它光致抗蚀剂图案；
将所述其它光致抗蚀剂图案和第一图案转移到所述初级掩模层中以在所述初级掩模层中形成混合图案；和
通过在所述初级掩模层中的所述混合图案加工所述衬底。
2.权利要求1所述的方法，其中加工所述衬底包括通过刻蚀所述衬底，将所述混合图案转移到所述衬底中。
3.权利要求1所述的方法，其中形成光致抗蚀剂图案和/或形成其它光致抗蚀剂图案包括进行电子束光刻。
4.权利要求1所述的方法，其中形成光致抗蚀剂图案和形成其它光致抗蚀剂图案包括使用波长选自13.7nm、157nm、193nm、248nm或365nm的光波长的光进行光刻。
5.权利要求4所述的方法，其中第一和第二光致抗蚀剂层包含相同的光致抗蚀剂材料。
6.权利要求4所述的方法，其中形成第一图案还包括通过各向同性刻蚀所述光致抗蚀剂，将在进行光刻之后保留的所述光致抗蚀剂的宽度降低至需要的宽度。
7.权利要求6所述的方法，其中第一图案遵循在各向同性刻蚀之后保留的光致抗蚀剂的线的轮廓，其中形成第一图案包括：
通过所述光致抗蚀剂层刻蚀所述临时层；
在刻蚀所述临时层之后，在所述临时层的剩余物的侧壁上形成隔体；和
相对于所述隔体优先除去临时层材料，其中所述隔体形成第一图案。
8.权利要求1所述的方法，其中所述临时层包含无定形碳。
9.权利要求8所述的方法，其中所述初级掩模层包含无定形碳。
10.权利要求9所述的方法，其中硬质掩模层直接覆盖在所述临时层和所述初级掩模层上。
11.权利要求10所述的方法，其中所述硬质掩模层包含选自硅、二氧化硅或抗反射涂层材料中的材料。
12.权利要求11所述的方法，其中所述抗反射涂层材料是电介质抗反射涂料。
13.权利要求1所述的方法，其中所述临时层包含底部抗弯曲涂层。
14.权利要求13所述的方法，其中第二光致抗蚀剂层直接接触并且覆盖在所述底部抗弯曲涂层上面。
15.权利要求1所述的方法，其中所述衬底是绝缘体。
16.权利要求15所述的方法，其中加工所述衬底限定存储器阵列的导线。
17.一种用于形成集成电路的方法：
提供衬底；
在所述衬底上形成无定形碳层；
在第一无定形碳层上形成第一硬质掩模层；
在第一硬质掩模层上形成临时层；和
在所述临时层上形成第二硬质掩模层。
18.权利要求17所述的方法，其中形成无定形碳层包括化学气相沉积。
19.权利要求17所述的方法，其中所述临时层包含无定形碳。
20.权利要求19所述的方法，其中形成第二无定形碳层包括化学气相沉积。
21.权利要求17所述的方法，其中形成第一硬质掩模层和形成第二硬质掩模层包括化学气相沉积。
22.权利要求17所述的方法，其中第一硬质掩模层包含选自氧化硅、硅或电介质抗反射涂料中的材料。
23.权利要求22所述的方法，其中所述第二硬质掩模层包含选自氧化硅、硅或电介质抗反射涂料中的材料。
24.权利要求17所述的方法，其中所述无定形碳层厚约100-1000nm。
25.权利要求17所述的方法，其中第一硬质掩模层厚约10-50nm。
26.权利要求17所述的方法，其中所述临时碳层厚约100-300nm。
27.权利要求17所述的方法，其中所述第二硬质掩模层厚约10-50nm。
28.权利要求17所述的方法，所述方法还包括通过纳米刻印在第二硬质掩模层上的抗蚀剂层中沉积并且形成图案。
29.权利要求17所述的方法，所述方法还包括在第二硬质掩模层上沉积光致抗蚀剂层。
30.权利要求29所述的方法，所述方法还包括将所述光致抗蚀剂层形成图案以形成光致抗蚀剂图案。
31.权利要求30所述的方法，所述方法还包括改变在所述光致抗蚀剂图案中的开口的尺寸。
32.权利要求31所述的方法，其中改变所述开口的尺寸包括使所述开口的尺寸变窄。
33.权利要求31所述的方法，其中改变所述开口的尺寸包括各向同性刻蚀所述光致抗蚀剂图案以形成加宽的光致抗蚀剂图案。
34.权利要求33所述的方法，所述方法还包括将所述加宽的光致抗蚀剂图案转移到第二硬质掩模层中。
35.权利要求34所述的方法，所述方法还包括将所述加宽的光致抗蚀剂图案转移到所述临时层中。
36.权利要求35所述的方法，所述方法还包括在转移所述加宽的光致抗蚀剂图案形成的临时层的侧壁上形成隔体。
37.权利要求36所述的方法，所述方法还包括相对于所述隔体优先除去所述临时层以形成隔体图案。
38.权利要求37所述的方法，所述方法还包括将所述隔体图案转移到第一硬质掩模层中。
39.权利要求38所述的方法，所述方法还包括将所述隔体图案转移到所述无定形碳层中。
40.权利要求39所述的方法，所述方法还包括将所述隔体图案转移到所述衬底中。
41.权利要求17所述的方法，其中所述衬底包含多个不同材料的层。
42.权利要求41所述的方法，其中所述多个层包含半导体、绝缘体和/或导体。
43.一种用于半导体制造的方法，所述方法包括：
通过间距倍增形成第一图案；
通过没有间距倍增的光刻独立形成第二图案；
将第一和第二图案转移到掩模层中；和
通过所述掩模层刻蚀衬底。
44.权利要求43所述的方法，其中形成所述第一图案包括：
形成由无定形碳组成的多根芯棒；
在所述芯棒上沉积含硅材料的覆盖层；和
各向异性刻蚀所述覆盖层。
45.权利要求43所述的方法，其中形成第一图案是通过间距加倍实现的。
46.权利要求43所述的方法，其中独立形成第二图案包括使第二图案与第一图案交叠。
47.权利要求43所述的方法，其中所述衬底包含多个不同材料的层。
48.权利要求47所述的方法，其中刻蚀衬底包括对所述多个层的每一个使用不同的刻蚀化学品。
49.一种用于形成集成电路的方法，所述方法包括：
形成掩模图案，其中所述掩模图案的第一部分具有第一间距并且其中所述掩模图案的第二部分具有第二间距，其中第一间距在用于限定第二图案的光刻技术的最小间距以下；和
通过所述掩模图案刻蚀衬底。
50.权利要求49所述的方法，其中形成掩模图案包括将对应第二部分的区域形成图案和将对应第一部分的区域独立形成图案。
51.权利要求50所述的方法，其中将对应第二部分的区域形成图案是使用采用248nm的光的光刻技术进行的。
52.权利要求50所述的方法，其中形成掩模图案包括刻蚀无定形碳层。
53.权利要求50所述的方法，其中刻蚀无定形碳层包括使所述无定形碳层暴露于含SO2的等离子体中。
54.权利要求50所述的方法，其中所述衬底包含绝缘层和导电层。
55.一种用于形成存储器的方法，所述方法包括：
在碳层上的层中形成临时占位符的图案；
将掩模材料层沉积在所述临时占位符的表面上；
从水平表面上选择性除去所述掩模材料；和
相对于所述掩模材料选择性除去所述临时占位符以形成与所述存储器的阵列区中的特征对应的掩模材料图案。
56.权利要求55所述的方法，其中沉积掩模材料层包括通过低温化学气相沉积法沉积所述掩模材料。
57.权利要求56所述的方法，其中所述掩模材料包含氮化硅或氧化硅。
58.权利要求57所述的方法，其中选择性除去所述掩模材料包括使用氟碳等离子体进行刻蚀。
59.权利要求55所述的方法，其中所述临时占位符包含无定形碳。
60.权利要求59所述的方法，其中选择性除去所述临时占位符包括使用含二氧化硫的等离子体进行刻蚀。
61.权利要求55所述的方法，其中硬质掩模层隔开所述临时占位符和所述碳层。
62.权利要求55所述的方法，所述方法还包括将所述掩模材料的图案转移到所述碳层中。
63.权利要求62所述的方法，其中将所述掩模材料的图案转移到所述碳层中包括使所述硬质掩模层暴露于氟碳等离子体中。
64.权利要求63所述的方法，其中将所述掩模材料的图案转移到所述碳层中包括随后使第二碳层暴露于含二氧化硫的等离子体中。
65.权利要求55所述的方法，其中所述掩模材料的图案的掩模材料的位置对应在所述阵列中的导线的位置。
66.一种用于制造集成电路的方法，所述方法包括：
形成多个芯棒条；
在每一个芯棒条的侧壁上形成隔体；
除去所述芯棒条以形成间隔的隔体的图案；
在所述隔体上的平面中形成掩模层；
在所述掩模层中形成图案；和
将所述图案转移到与所述隔体相同的水平面中。
67.权利要求66所述的方法，其中所述隔体至少在垂直所述隔体延伸的第一和第二间隔平面之间以相互间隔的、通常平行的关系延伸。
68.权利要求66所述的方法，所述方法还包括将所述图案和由所述隔体形成的另一图案转移到在所述水平面下面的另一掩模层中。
69.权利要求66所述的方法，其中所述芯棒条具有基本垂直的侧壁。
70.权利要求69所述的方法，其中形成隔体包括将隔体材料沉积在所述芯棒条的暴露表面上，和随后从除所述芯棒条的侧壁以外的表面选择性除去所述隔体材料。
71.权利要求70所述的方法，其中沉积隔体材料包括进行化学气相沉积或原子层沉积处理。
72.权利要求70所述的方法，其中所述隔体材料包含氮化硅或氧化硅。
73.权利要求66所述的方法，其中形成掩模层包括：
使用可除去材料层包围所述隔体，其中所述可除去材料层相对于所述隔体是可选择性刻蚀的；
在所述可除去材料层正上方形成硬质掩模层；和
在所述隔体上的所述平面中形成光致抗蚀剂层。
74.权利要求73所述的方法，其中在所述掩模层中形成图案包括进行光刻。
75.权利要求66所述的方法，其中将所述图案转移到与所述隔体相同的水平面中包括各向异性刻蚀无定形碳。
76.一种用于制造集成电路的方法，所述方法包括：
在衬底上提供多根掩模材料的间隔线，其中所述掩模材料与光致抗蚀剂不同；
通过光刻技术，在所述衬底上的可光限定的材料中将多个特征形成图案；和
在所述间隔线下面的无定形碳层中复制所述间隔线和所述多个特征。
77.权利要求76所述的方法，其中所述线至少在垂直所述线延伸的第一和第二间隔平面之间以相互间隔的、通常平行的关系延伸。
78.权利要求76所述的方法，其中所述线的间距小于所述用于将多个特征形成图案的光刻技术的最小间距。
79.权利要求78所述的方法，其中将多个特征形成图案包括使光致抗蚀剂暴露于波长为248nm的光中。
80.权利要求76所述的方法，其中所述线基本上在存储电路的阵列区中，并且其中所述多个特征基本上在所述存储电路的外围中。
81.权利要求76所述的方法，其中所述线被相对于所述掩模线可选择性除去的材料封装，并且其中所述可光限定的材料在所述多根掩模线和所述可除去的材料上。
82.权利要求76所述的方法，所述方法还包括通过各向异性刻蚀所述可除去的材料，在所述可除去的材料中复制开口。
83.权利要求76所述的方法，其中所述线包含氮化硅或氧化硅。
84.一种用于形成掩模图案以制造集成电路的方法，所述方法包括：
提供多根第一掩模材料的线，所述线通过第一临时材料隔开；
选择性刻蚀第一临时材料；
使用第二临时材料填充在所述线之间的空间；
选择性刻蚀第二临时材料以打开所述空间；和
通过所述空间选择性刻蚀以在另一种掩模材料层中形成图案。
85.权利要求84所述的方法，其中选择性刻蚀第一临时材料包括刻蚀无定形碳。
86.权利要求85所述的方法，其中刻蚀无定形碳包括使第一材料暴露于含二氧化硫的等离子体中。
87.权利要求85所述的方法，其中填充在所述线之间的空间包括沉积无定形碳。
88.权利要求85所述的方法，其中填充在所述线之间的空间包括沉积下层光致抗蚀剂。
89.权利要求88所述的方法，其中所述下层抗蚀剂是氟化氪光致抗蚀剂。
90.权利要求85所述的方法，其中选择性刻蚀第二材料包括使用含二氧化硫等离子体进行刻蚀。
91.权利要求85所述的方法，其中通过所述空间进行选择性刻蚀包括进行硬质掩模刻蚀，然后使用含二氧化硫的等离子体刻蚀无定形碳层。
92.权利要求91所述的方法，所述方法还包括通过所述空间进行刻蚀，以在所述无定形碳层下面的衬底中形成开口。
93.权利要求92所述的方法，其中通过所述空间进行刻蚀以在衬底中形成开口包括在绝缘层中形成所述开口。
94.一种用于制造集成电路的方法，所述方法包括：
提供在部分制造的集成电路的第一区和第二区上延伸的掩模层；
在所述掩模层中形成图案，其中与第一区对应的所述图案的一部分的最小特征尺寸约等于或小于与第二区对应的所述图案的另一部分的最小特征尺寸的一半。
95.权利要求94所述的方法，其中所述掩模层包含无定形碳。
96.权利要求94所述的方法，其中所述集成电路是存储器，其中第一区对应所述存储器的阵列，并且其中第二区对应所述存储器的外围。
97.权利要求94所述的方法，其中在所述掩模层中形成图案包括对在第一区上的所述图案的部分进行间距倍增，并且对在第二区上的所述图案的部分进行没有间距倍增的光刻。
98.一种部分形成的集成电路，其包含：
碳层；和
在覆盖在所述碳层上面的水平面上的多个间距倍增的隔体，其中所述隔体具有约为100nm或更小的间距。
99.权利要求98所述的部分形成的集成电路，其中所述隔体至少在垂直所述条延伸的第一和第二间隔平面之间以相互间隔的、通常平行的关系延伸。
100.权利要求98所述的部分形成的集成电路，其中所述碳层包含无定形碳。
101.权利要求98所述的部分形成的集成电路，其中所述多个隔体的每一个包含氮化硅或氧化硅。
102.权利要求98所述的部分形成的集成电路，其中所述无定形碳层的厚度在约100-1000nm之间。
103.权利要求98所述的部分形成的集成电路，其中硬质掩模层隔开所述无定形碳层和所述多个隔体。
104.权利要求103所述的部分形成的集成电路，其中所述硬质掩模层的厚度在约10-50nm之间。
105.权利要求103所述的部分形成的集成电路，其中所述隔体基本上位于所述部分形成的集成电路的阵列区。
106.权利要求105所述的部分形成的存储器，所述部分形成的存储器还包含由覆盖在所述硬质掩模层上面的碳材料限定的图案。
107.权利要求106所述的部分形成的存储器，其中所述由碳材料限定的图案基本上位于所述部分形成的集成电路的外围。
108.一种部分形成的集成电路，其包含：
衬底；和
覆盖在所述衬底上面的初级掩模层，所述初级掩模层由与光致抗蚀剂不同的材料形成；
掩模材料，所述掩模材料在覆盖在所述初级掩模层上面的第一平面中限定第一图案；和
可光限定的材料，所述可光限定的材料在覆盖在所述掩模材料上面的第二平面中限定第二图案。
109.权利要求108所述的部分形成的集成电路，其中所述掩模材料被相对于所述掩模材料可选择性除去的材料包围。
110.权利要求109所述的部分形成的集成电路，其中所述可选择性除去的材料包括下层抗蚀剂。
111.权利要求110所述的部分形成的集成电路，其中所述下层抗蚀剂包括氟化氪光致抗蚀剂。
112.权利要求109所述的部分形成的集成电路，其中所述可选择性除去的材料包括无定形碳。
113.权利要求108所述的部分形成的集成电路，其中所述初级掩模层是无定形碳层。
114.权利要求113所述的部分形成的集成电路，其中硬质掩模层隔开所述无定形碳层和所述掩模材料。
115.权利要求113所述的部分形成的集成电路，其中所述掩模材料包括含硅材料。
116.权利要求115所述的部分形成的集成电路，其中所述掩模材料是氮化硅或氧化硅。
117.权利要求115所述的部分形成的集成电路，其中所述的可光限定的材料是光致抗蚀剂。
118.权利要求117所述的部分形成的集成电路，其中所述光致抗蚀剂是与氟化氪、氟化氩或157nm波长光刻系统，或193nm波长浸没系统相容的光致抗蚀剂。
119.权利要求108所述的部分形成的集成电路，其中衬底在所述初级掩模层下面。
120.权利要求108所述的部分形成的集成电路，其中所述衬底是导电的。
121.权利要求108所述的部分形成的集成电路，其中所述衬底包含多个不同材料的层。
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