CN101061585B - 可缩放集成逻辑和非易失性存储器 - Google Patents
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Abstract
一种可缩放逻辑晶体管具有一对用于漏极和源极的掺杂区域。栅极绝缘体层形成在衬底上方并位于所述漏极与源极区域之间。栅极堆叠由两个金属氮化物层之间的例如多晶硅或金属的栅极层形成。可通过在隧道绝缘体与所述栅极堆叠之间添加具有内嵌的金属纳米点层的高K介电常数膜而由此基本结构形成兼容的非易失性存储器晶体管。
Description
技术领域
本发明大体上涉及存储器和逻辑装置，且明确地说，本发明涉及逻辑技术环境中的可缩放非易失性存储器装置。
背景技术
通常提供存储器和逻辑装置作为计算机和包含例如蜂窝式电话和个人数字助理的手持式装置的许多其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含功能上与例如微处理器、微控制器、数字信号处理器、可编程逻辑装置的逻辑装置、无线通信和网络连接集成的静态随机存取存储器(SRAM)、只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，和同步动态随机存取存储器(SDRAM)。
许多当前和未来的装置需要将逻辑和存储器功能越来越多地集成在同一集成电路技术内。举例来说，当前的微处理器使ROM和SRAM阵列内嵌有逻辑库、逻辑装置(例如，ALU)和逻辑电路以在同一芯片内实现所需的装置功能。逻辑单元的基本构造块是CMOS反相器，其由一对PMOS和NMOS晶体管组成，所述对PMOS和NMOS晶体管经集成以具有电源(VDD)与接地电位之间的共同输入和输出节点。随着单位晶体管的大小以缩放比例缩减，包含DRAM的较大存储器阵列被集成到逻辑装置中以实现强大的功能。
常规的DRAM单元包括切换晶体管和联结到晶体管的存储节点的集成存储电容器。通过以堆叠式电容器或沟槽式电容器与浮动存储节点的耗尽电容并联的形式提供适当的存储能力来增强电荷存储。DRAM单元是易失性的，且因此在去除电力时会损失数据。另外，由于泄漏的缘故，必须周期性地刷新电容器以维持电荷。
随着上文提到的计算机和其它装置变小且其性能增加，计算机存储器也经历了相应的尺寸缩减和性能增加。举例来说，通常包括硅IC技术的DRAM单元的形体尺寸已从前些年的大约2000nm节点技术逐渐缩放到当前的100nm节点技术。
在此期间，电源电压已从大约8伏缩放为当前所使用的约2伏。栅极绝缘体(主要是SiO2)的有效氧化物厚度(EOT)已从50nm缩放为当前的约5nm。在5nm以下的厚度，穿过氧化物的泄漏变得显著，因此从功率、速度和电路可靠性的角度来看，在进一步缩放性方面提出限制和挑战。对于动态电路的情况尤其如此。
除氧化物完整性和可靠性以外，深亚微米沟道长度(即，L<200nm)的晶体管设计需要严格控制热预算，以实现对短沟道效应、性能和可靠性的控制。100nm节点以下的内嵌DRAM的集成已成为一项挑战，这不仅是由于DRAM单元的电容器缩放性问题，而且还由于对实现内嵌DRAM单元的泄漏、良率和密度目标的较高热预算的要求。
最近，内嵌式非易失性存储器(NVM)技术由于低功率和手持式装置应用的潜力而得到相当多的关注。将需要在具有DRAM性能的单元中具有非易失性快闪存储器属性。然而，常规的浮动栅极快闪存储器技术在电源电压电平方面不可缩放，在编程期间消耗比所需功率高的功率，并且还需要较高的编程电压(例如，对于100nm技术节点为10-20V)。内嵌这种装置需要在芯片上产生高电压，且在另外缩放的低电压逻辑技术中路由这些电压增加了相当大的工艺复杂性和成本，并使功能折衷。
出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读和理解本发明后将了解的其它原因，所属领域技术中需要一种更加可缩放的、低功率、高性能集成逻辑存储器，其将以低功率提供较高性能的逻辑和非易失性存储器。
发明内容
本发明解决了内嵌式可缩放非易失性存储器的上述问题和其它问题，且通过阅读和学习以下说明书将了解上述问题和其它问题。
本发明涵盖集成可缩放逻辑晶体管的元件与待形成在包括多个掺杂区域的衬底上的非易失性存储器单元的元件。所述掺杂区域充当晶体管元件的源极/漏极区。栅极氧化物绝缘体形成在衬底上方并实质上处于掺杂区域之间以形成逻辑晶体管的NFET元件。类似地，另一栅极氧化物绝缘体形成在n阱区域(未图示)上方，以在形成于n阱内的p+掺杂区域之间形成逻辑晶体管的PFET元件。栅极堆叠形成在栅极氧化物绝缘体上方，以形成逻辑晶体管元件的适当栅极。栅极堆叠包括第一金属氮化物层、形成在第一金属氮化物层上方的掺杂硅(p+或n+)栅极层，和形成在栅极层上方以降低栅极线的电阻的第二金属硅化物层。
为了获得非易失性存储器晶体管元件，将在栅极绝缘体界面附近具有内嵌金属点的额外的高k绝缘体层合并在栅极绝缘体与栅极堆叠之间。以此方式，产生与逻辑晶体管兼容并可缩放的快闪存储器单元。两个晶体管均使用低温工艺集成方案形成，以确保高性能。
本发明的其它实施例包含不同范围的方法和设备。
附图说明
图1展示根据本发明的结构和方法的逻辑场效晶体管元件的一个实施例的横截面图。
图2展示根据本发明的结构和方法的快闪晶体管元件的一个实施例的横截面图。
图3展示根据本发明的结构和方法的单一栅极NOR快闪单元的一个实施例的横截面图。
图4展示根据本发明的结构和方法的分割栅极NAND快闪单元的一个实施例的横截面图。
图5展示本发明的电子系统的一个实施例的方框图。
具体实施方式
在本发明的以下具体实施方式中，参看附图，附图形成其一部分且附图中说明性地展示可实践本发明的特定实施例。附图中，若干图式中，所有相似标号描述大体上类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可利用其它实施例，且可作出结构、逻辑和电性方面的修改。因此，以下具体实施方式不应在限制性意义上进行理解，且本发明的范围仅由所附权利要求书及其等效物界定。以下描述内容中使用的术语“晶片”或“衬底”包含任何基础半导体结构。两者均应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由基础半导体结构支承的硅的外延层，以及所属领域的技术人员众所周知的其它半导体结构。此外，以下描述内容中当参考晶片或衬底时，可能已利用先前工艺步骤在基础半导体结构中形成区域/结，且术语“晶片”或“衬底”包含含有这些区域/结的底层。
集成电路的热预算包含结成形和活化以及薄膜成形(沉积/氧化)和用于减少应力和缺陷的退火所需的所有高温步骤。用于制造集成电路的热工艺帮助界定区域、膜和层界面。这些工艺供应氧化、膜成形、掺杂剂活化和缺陷控制所需的热能。热预算控制对于装置和结性能来说较为重要，因为热工艺也可驱使扩散和退火缺陷。
本发明的结构和方法采用针对逻辑晶体管和非易失性存储器晶体管两者的低热预算集成。用于逻辑及非易失性存储器晶体管结构的此工艺方案和材料在操作电压方面提供较大的缩放性和兼容性。
图1说明并入本发明的低热预算结构和方法的逻辑场效晶体管(FET)的一个实施例的横截面图。FET包括衬底100，所述衬底100具有充当源极和漏极区域的两个掺杂区域101和103。掺杂区域101和103通过浅沟槽隔离(STI)120和121而与其它晶体管分离。金属硅化物触点105和107分别形成在掺杂区域101和103上。
在一个实施例中，掺杂区域101和103是掺杂到p型衬底100中以形成NFET晶体管元件的n+区域。可使用n+掺杂的非晶硅，之后进行快速热退火以限制热预算以及随后的硅化来形成这些扩散区域。类似地，为了获得PFET晶体管元件(未图示)，可在n阱区域上方形成p+扩散源极/漏极区域。本发明的源极/漏极区域和衬底不限于任何一种传导性类型或成形技术。
逻辑FET的栅极氧化物绝缘体109形成在衬底上方且实质上处于源极/漏极区域10l与103之间。栅极绝缘体109包括相对介电常数(K)在5.0-7.5范围内的超薄二氧化硅(SiO2)、氮化硅(SiN)或氧氮化硅(SiON)层。SiON层的额外益处在于低泄漏以实现较长的电荷保持。其它可能性包含一个或一个以上SiO2单层与随后为例如Pr2O3或PrSiON的高k薄片的超薄层的组合。这将栅极绝缘泄漏电流限制到所需水平。
栅极绝缘体109可通过原子层沉积(ALD)而形成在衬底100上。在一个实施例中，栅极绝缘体109可具有2-2.5nm范围内的总物理厚度，以使电源电压VDD＝1.0V。此厚度可适当缩放以产生较低的电源电压。这提供1.0-1.5nm的等效氧化物厚度(EOT)。
导电金属氮化物的超薄层(例如，1-2nm)111形成在栅极氧化物绝缘体109上方。此层111可为氮化钽(TaN)、氮化钛(TiN)或某一其它金属氮化物材料。此层111针对不合需要的杂质和掺杂剂充当适当的钝化层和扩散障壁。
栅极层113接着形成在钝化层111上方。栅极层113可包括掺杂多晶硅或金属材料。在一个实施例中，多晶硅113是n+导电材料，其通过使用掺杂磷的非晶硅，之后进行RTA退火和硅化(例如，针对栅极和扩散部分两者的镍硅化)而形成。在替代实施例中，硅酸硼玻璃(针对硼杂质)或硅酸磷玻璃(针对磷杂质)的等离子化学汽相沉积(CVD)或某一其它低温处理可用于掺杂剂源。
在硅栅极中，可采用最终RTA退火步骤以实现栅极堆叠的掺杂剂活化、界面状态密度控制、泄漏控制和膜稳定性。金属硅化物(例如，硅化镍)的顶层115形成在硅栅极113上方。
对于金属栅极处理，可采用适当的ALD工艺。在一个实施例中，此处理可包含钨或镍分别与硅化钨或硅化镍组合的ALD层115。
本发明的固定阈值FET经设计而具有0.3-0.4V范围内的阈值Vt。对于Vdd＝1V、L＝0.05μm、W＝1.0μm，预期Ion和Ioff分别>300μA/μm和<1×10-9A/μm。在Vdd处，估计栅极泄漏电流<<1A/cm2。预期界面状态密度<1×1011/cm2。
图2说明并入本发明的低热预算结构和方法的非易失性存储器装置的一个实施例的横截面图。非易失性存储器装置共用图1中说明的逻辑FET中的许多相同组件。
存储器晶体管的隧道氧化物绝缘体209形成在衬底上方且实质上处于源极/漏极区域201与203之间。隧道绝缘体209包括相对介电常数(K)在5.0-7.5范围内的超薄二氧化硅(SiO2)、氮化硅(SiN)或氧氮化硅(SiON)层。SiON层的额外益处在于较长的电荷保持。其它可能性包含一个或一个以上SiO2单层与随后为例如氧化镨(Pr2O3)或氧氮化镨硅(PrSiON)的高k薄片的超薄层的组合。这将栅极绝缘泄漏电流限制到所需水平。
隧道绝缘体209可通过原子层沉积(ALD)而形成在衬底200上。在一个实施例中，隧道绝缘体209可具有2-2.5nm范围内的总物理厚度以使电源电压VDD＝1.0V。此厚度可适当缩放以产生较低的电源电压。这提供1.0-1.5nm的等效氧化物厚度(EOT)。
存储器晶体管的栅极堆叠202包括导电金属氮化物的下部超薄层(例如，1-2nm)211。此层211可为氮化钽(TaN)、氮化钛(TiN)或某一其它金属氮化物材料。此层211针对不合需要的杂质和掺杂剂充当适当的钝化层和扩散障壁。
栅极层213形成在钝化层211上方。栅极层213可包括掺杂多晶硅或金属材料。在一个实施例中，多晶硅213是n+导电材料，其通过使用掺杂磷的非晶硅，之后进行RTA退火和硅化(例如，针对栅极和扩散部分两者的镍硅化)而形成。在替代实施例中，硅酸硼玻璃(针对硼杂质)或硅酸磷玻璃(针对磷杂质)的等离子化学汽相沉积(CVD)或某一其它低温处理可用于掺杂剂源。
在硅栅极中，可采用最终RTA退火步骤以实现栅极堆叠的掺杂剂活化、界面状态密度控制、泄漏控制和膜稳定性。金属硅化物(例如，硅化镍)的顶层215形成在硅栅极213上方。
对于金属栅极处理，可采用适当的ALD工艺。在一个实施例中，此处理可包含钨或镍分别与硅化钨或硅化镍组合的ALD层215。
在一个实施例中，逻辑FET元件和非易失性存储器元件两者的栅极大体上相同。替代实施例可能有微小变化，例如材料差异。
栅极堆叠202形成在层210上方，所述层210包括内嵌到高介电常数(高K)绝缘体材料中的极高密度的金属纳米点。内嵌的金属纳米点用作非易失性存储器晶体管的电荷保持层。每一金属点充当隔离的、一维小浮动栅极。因此，即使一个小浮动栅极与衬底或控制栅极之间存在电荷泄漏，膜层中剩余的纳米点也会保持电荷。
在一个实施例中，高K绝缘体层210中的金属纳米点的密度范围在1×1013到10×1013范围内，其中典型的点尺寸在1-3nm范围内并在高K介电材料中间隔开大于3nm的间隔。替代实施例可使用不同的密度、点尺寸和间隔。
金属点元素可包含铂(Pt)、金(Au)、钴(Co)、钨(W)，或提供深能量电子和空穴陷阱的某一其它金属。在一个实施例中，通过在相对低的温度下进行溅镀或蒸镀来沉积金属点层210。
金属点内嵌在高K电介质210中，所述高K电介质210也可随后通过ALD技术而共溅镀或沉积。高K介电膜210可能包括通过ALD技术或溅镀沉积的氧化铝(Al2O3)、铪(HfO2)、氧化钽(Ta2O5)、HfTaO、HfAlO、ZrO2、LaSiON，或上述物质的层压组合。高K电介质210可进一步包括氧化锆(ZrO2)、氧化镧(La2O3)、氧化镨(Pr2O3)，和例如HfSiON、PrSiON的高K氧氮化物，和Al与La、Al与Pr、Al与Zr的混合高K氧化物，以及硅化物。
介电膜210的典型厚度可在5-10nm范围内，其中EOT在2-3nm范围内。非易失性FET栅极绝缘体堆叠的总体EOT可为3.5-4nm，以获得2-4伏的编程电压来产生亚微秒的编程时间。替代实施例可使用不同的厚度范围以提供不同的编程电压。
可在+/-2V到+/-4V的控制栅极电压下编程图2的非易失性晶体管并持续10-1000ns，其中Vt(高)＝1.6V且Vt(低)＝0.2V。可在0.7V(即，Vdd-Vtfixed)下对装置进行读取。所述装置将展示出106秒的保持时间和1014个周期的耐用性。可通过简单的芯片上自举电路来实现编程电压，且可将编程电压施加到控制栅极(Vt(hi)时)以实现电子俘获，并施加到衬底(Vt(low)时)以实现电子释放和空穴俘获。
本发明的制造上述晶体管的方法使用标准硅栅极加工技术，但也包含多个ALD步骤以提供对高度可控的超薄膜的低温处理。这些步骤可在氮化物或氧氮化物栅极绝缘体处理之后包含高压低温形成的气体退火或RTA，以减小Si/绝缘体界面处的界面状态密度。低温退火还使界面处的Si-H键稳定。另外，通过使用掺杂的非晶硅或掺杂的玻璃作为杂质源和之前所述的RTA来控制用于杂质掺杂和活化的热预算。
栅极堆叠工艺集成期间，在逻辑晶体管元件上方使用氧化物(例如，SiO2)硬遮罩来在非易失性装置的金属纳米点的处理和高K绝缘体沉积步骤期间保护隧道绝缘体。选择性地蚀刻去除所述氧化物，且随后针对逻辑和非易失性晶体管元件两者执行共同栅极金属沉积步骤。
本发明的快闪存储器和逻辑晶体管可用于NOR结构(包含NROM)和NAND结构存储器阵列两者中。快闪存储器单元可用于以非易失性方式存储数据，而逻辑FET可在存储器阵列中用于控制/存取目的，并提供多种逻辑功能。
在NOR配置中，存储器单元排列成矩阵并在并行模式下操作。阵列矩阵的每一金属纳米点存储器单元的栅极以行为单位连接到字线，且其漏极连接到列位线。每一金属纳米点存储器单元的源极通常连接到共同源极线。
NAND快闪存储器装置包括以串联链排列成串的金属纳米点单元阵列。所述金属纳米点单元中的每一者在每一串联链中从漏极耦合到源极。横跨多个串联链的字线耦合到行中每一浮动栅极单元的控制栅极以便控制其操作。位线最终耦合到检测每一单元的状态的读出放大器。
图3说明根据本发明的单一栅极NOR快闪存储器单元的一个实施例的横截面图。在所说明的实施例中，衬底300是具有n+掺杂区301-303的p型硅，所述n+掺杂区301-303充当单元的源极/漏极区域。替代实施例使用不同的导电材料用于衬底/掺杂区。
充当漏极区域301的掺杂区通过金属化触点耦合到第一位线＇A＇305。充当共同源极区域302的掺杂区也通过另一金属化触点而耦合在横截面中的其它地方(未图示)。相邻位的掺杂区域303经由图3所示的金属化触点耦合到第二位线306＇B＇。
图4说明根据本发明的分割栅极NAND快闪存储器单元的一个实施例的横截面图。此图仅说明一串串联元件的小部分。典型的存储器串在串中包括32位。一个位包括非易失性存储器元件与逻辑元件(例如，401和410)，如图例中所示。其它配置可仅包括作为串中单一位的非易失性元件。
NAND串中每一逻辑元件410-412包括多个功能。一个功能是选择特定的非易失性存储器元件。第二功能涉及防止所述特定非易失性存储器元件的过擦除(over-erasure)。
p型衬底400包括充当源极/漏极区域的n+掺杂区域420和421。在此实施例中，第一区域420是漏极区域，且第二区域421是源极区域。替代实施例可使用不同的导电材料用于衬底/掺杂区。位线425和426经由金属化触点耦合到源极/漏极区域420和421。
所述阵列包括多个控制/存取晶体管401-403，其功能在于控制对多个存储器单元410-412中的一者的存取。如先前所述包括非易失性存储器元件，其具有与逻辑晶体管相同的组成，只是金属纳米点层内嵌在高K介电材料中。
图5说明可并入本发明的存储器单元结构的存储器装置500的功能方框图。存储器装置500耦合到处理器510。处理器510可为微处理器或某一其它类型的控制电路。存储器装置500和处理器510形成电子系统520的一部分，其也可为芯片上系统应用。存储器装置500已经过简化以关注存储器的有助于理解本发明的功能部件。
存储器装置包含可包括先前说明的逻辑和快闪存储器单元的存储器单元阵列530。存储器阵列530排列成数排行和列。每一行存储器单元的栅极与字线耦合，而存储器单元的漏极和源极连接部分耦合到位线。
提供地址缓冲电路540以锁存地址输入连接部分A0-Ax 542上提供的地址信号。地址信号由行解码器544和列解码器546接收并解码，以存取存储器阵列530。受益于本发明的所属领域的技术人员将了解，地址输入连接部分的数目取决于存储器阵列530的密度和结构。也就是说，地址的数目随着存储器单元计数的增加以及排和块计数的增加而增加。
存储器装置500通过使用感测/缓冲电路550感测存储器阵列中的电压或电流变化来读取存储器阵列530中的数据。在一个实施例中，所述感测/缓冲电路经耦合以读取并锁存来自存储器阵列530的一行数据。包含数据输入和输出缓冲电路560以用于经由多个数据连接部分562与控制器510进行双向数据通信。提供写入电路555以将数据写入到存储器阵列。
控制电路570对控制连接部分572上提供的来自处理器510的信号进行解码。这些信号用于控制存储器阵列530上的操作，包含数据读取、数据写入(编程)和擦除操作。控制电路570可为状态机、定序器，或某一其它类型的控制器。
图5中说明的存储器装置已经简化以便于对存储器的特征的基本理解。所属领域的技术人员知道对存储器的内部电路和功能的更具体理解。
结论
总之，本发明的实施例提供一种制造逻辑和非易失性存储器晶体管的低热预算(例如，约小于600℃)集成方案，且所增加的工艺复杂性最小。可使用低温技术和预定材料生产晶体管，所述晶体管具有兼容的栅极堆叠。另外，所述晶体管的操作电压可缩放，使得对于芯片上系统应用中的内嵌的逻辑和存储器操作来说，不需要特殊且复杂的加工技术(例如，阱和隔离)以及电路(例如，电荷泵和高电压解码)。
尽管本文已说明并描述了特定实施例，但所属领域的一般技术人员将了解，适于实现相同目的的任何配置可替代所展示的特定实施例。所属领域的一般技术人员将了解对本发明的许多改进。因此，本申请案希望涵盖本发明的任何改进或变化。显然，希望本发明仅由所附权利要求书及其等效物限定。
Claims (20)
1.一种可缩放非易失性晶体管，其包括：
衬底，其包括多个掺杂区域；
栅极绝缘体，其形成在所述衬底上并实质上处于所述多个掺杂区域之间，其中所述栅极绝缘体进一步包括一SiON层并具有2.0-2.5nm范围内的物理厚度，所述物理厚度具有1.0-1.5nm范围内的等效氧化物厚度；
具有内嵌的金属纳米点的高介电常数绝缘体，其形成在所述栅极绝缘体上方；和
栅极堆叠，其形成在所述高介电常数绝缘体上方并包括：
金属氮化物层，其形成在所述高介电常数绝缘体上方；
栅极层，其形成在所述金属氮化物层上方；和
金属硅化物层，其形成在所述栅极层上方。
2.根据权利要求1所述的晶体管，其中所述栅极层是金属栅极。
3.根据权利要求1所述的晶体管，其中所述金属氮化物层是氮化钛。
4.根据权利要求1所述的晶体管，其中所述金属硅化物层包括硅化钴、硅化镍、硅化钨或硅化钛中的一者。
5.根据权利要求1所述的晶体管，其中所述栅极绝缘体是氧化物。
6.根据权利要求1所述的晶体管，其中具有所述内嵌金属纳米点的所述绝缘体包括电介质，所述电介质具有密度范围在2×1013与10×1013之间的高密度纳米点层。
7.根据权利要求6所述的晶体管，其中所述金属纳米点的尺寸在1-3nm范围内，且间隔开3nm。
8.根据权利要求6所述的晶体管，其中电介质包括Al2O3、HfO2、ZrO2、Ta2O5、HfSiON、HfTaO、Pr2O3、PrSiON、LaSiON、HfAlO，或Al与La、Al与Pr以及Al与Zr的混合氧化物中的一者。
9.根据权利要求6所述的晶体管，其中所述金属纳米点包括铂、金、钴或钨中的一者。
10.根据权利要求6所述的晶体管，其中所述金属纳米点层内嵌在所述高介电常数材料中，比所述金属氮化物层实质上更接近所述栅极绝缘体。
11.一种制造可缩放晶体管的方法，其包括：
在衬底中形成多个源极/漏极区域；
在所述衬底上且实质上在所述多个源极/漏极区域之间形成具有SiON层的栅极绝缘体，其中所述栅极绝缘体由2.0-2.5nm范围内的物理厚度和1.0-1.5nm范围内的等效氧化物厚度形成；
在所述栅极绝缘体上方形成栅极堆叠，所述栅极堆叠包括形成在金属氮化物层与金属硅化物层之间的栅极层；和
用低热预算工艺形成源极/漏极区域和栅极堆叠层。
12.根据权利要求11所述的方法，其中通过原子层沉积形成所述栅极绝缘体。
13.根据权利要求11所述的方法，其中形成所述栅极堆叠包含进行镍硅化以形成所述金属硅化物层，并掺杂非晶硅以形成所述栅极层。
14.根据权利要求11所述的方法，其中形成所述栅极堆叠包含进行钨硅化以形成所述金属硅化物层，并掺杂非晶硅以形成所述栅极层。
15.根据权利要求13所述的方法，其中用于掺杂所述非晶硅的掺杂源包含使用硼或磷中的一者。
16.根据权利要求13所述的方法，其中用于掺杂所述非晶硅的掺杂源采用对硅酸硼玻璃或硅酸磷玻璃中的一者进行等离子化学汽相沉积。
17.根据权利要求12所述的方法，其中形成所述金属硅化物层的工艺包含对硅化钨或硅化镍中的一者分别与钨或镍中的一者的组合进行原子层沉积。
18.根据权利要求11所述的方法，其中形成所述栅极绝缘体层包含溅镀电介质，所述电介质包括Al2O3、HfO2、Ta2O5、HfSiON、HfTaO、ZrO2、La2O3、Pr2O2、AlLaO3、AlPrO3、LaSiON、PrSiON或HfAlO中的一者。
19.根据权利要求11所述的方法，其中形成所述栅极绝缘体层包含进行蒸镀以形成电介质，所述电介质包括Al2O3、HfO2、Ta2O5、HfSiON、HfTaO、Pr2O3、La2O3、ZrO2或HfAlO中的一者。
20.一种电子系统，其包括：
处理器，其用于产生存储器信号；和
非易失性存储器装置，其耦合到所述处理器并响应于所述存储器信号而操作，所述存储器装置包括多个可缩放非易失性存储器单元，每一单元包括：
衬底，其包括一对源极/漏极区域；
隧道绝缘体，其形成在所述衬底上并实质上处于所述对源极/漏极区域之间，其中所述隧道绝缘体包括SiON层并具有2.0-2.5nm范围内的物理厚度，所述物理厚度具有1.0-1.5nm范围内的等效氧化物厚度；
包括内嵌金属纳米点层的高介电常数绝缘体层，其形成在所述隧道绝缘体上方；
金属氮化物层，其形成在所述高介电常数绝缘体层上方；
栅极层，其形成在所述金属氮化物层上方；和
金属硅化物层，其形成在所述栅极层上方。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |