CN101093841B - 具有放大的第二位操作区间的多阶存储单元结构 - Google Patents

具有放大的第二位操作区间的多阶存储单元结构 Download PDF

Info

Publication number
CN101093841B
CN101093841B CN2007101119179A CN200710111917A CN101093841B CN 101093841 B CN101093841 B CN 101093841B CN 2007101119179 A CN2007101119179 A CN 2007101119179A CN 200710111917 A CN200710111917 A CN 200710111917A CN 101093841 B CN101093841 B CN 101093841B
Authority
CN
China
Prior art keywords
logical
state
critical voltage
voltage
states
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007101119179A
Other languages
English (en)
Other versions
CN101093841A (zh
Inventor
吴昭谊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101093841A publication Critical patent/CN101093841A/zh
Application granted granted Critical
Publication of CN101093841B publication Critical patent/CN101093841B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Abstract

本发明公开一种多阶存储单元装置，包括电荷捕捉结构，其具有通过从栅极或是衬底注入空穴而在此电荷捕捉结构的每一端产生多个逻辑状态以形成较大的第二位操作区间。注入空穴过程经由栅极或衬底导致边缘感应效应而发生。所述空穴电荷储存在一个与字线交叉的电荷捕捉层中，且空穴电荷沿着字线的边缘储存。在此多阶存储单元装置中的每一存储单元包含总共2m个位而此存储单元的每一侧有m位，总共有2*2m个临界电压Vt分布而此存储单元的每一侧有2m个临界电压Vt分布，以及总共有2*2m个逻辑状态而此存储单元的每一侧有2m个逻辑状态。

Description

具有放大的第二位操作区间的多阶存储单元结构
技术领域
本发明涉及电可擦可编程只读存储器，更具体的说，涉及在每一存储单元多位的操作中增加存储器操作区间以及减缓第二位效应的方法与元件。
背景技术
俗称的电可擦可编程只读存储器(EEPROM)和闪速存储器是一种基于电荷储存结构的电可擦可编程非易失性存储器技术，其被本领域用于许多不同的应用中。闪速存储器被设计为包含阵列的存储单元，其可被单独地编程或读取。在闪速存储器中的感应放大器被用来决定储存在此非易失性存储器中的数据值或是数值。在典型的感应机制中，通过此存储单元的电流利用电流感应放大器来感应并与参考电流比较。
许多不同的存储单元结构被用于电可擦可编程只读存储器(EEPROM)和闪速存储器的中。随着集成电路的尺寸逐步缩小，对于使用电荷捕捉介质层的存储单元结构的兴趣也随之升高，因为其尺寸的微缩性以及工艺的简易。基于电荷捕捉介质结构的存储单元结构包含本领域所公知的电荷捕捉结构，例如氮化硅只读存储器(NROM)、SONOS或是PHINES等。这些存储单元结构通过捕捉电荷在电荷捕捉介质层中，如氮化硅层，来储存数据。当负电荷被捕捉，此存储单元的临界电压会增加。而此存储单元的临界电压会在此电荷捕捉层移除负电荷的情况下减少。
氮化硅只读存储器(NROM)元件使用相对厚的底氧化层，如，厚于3纳米，通常是约5到9纳米，以防止电荷流失。并不是直接隧穿，而是使用带与带隧穿导致的热空穴注入(BTBTHH)来擦除此单元。然而，热空穴注入会导致氧化层伤害，而导致在高临界单元发生电荷流失而在低临界单元发生获得电荷。更进一步，此擦除时间会因为在此电荷捕捉结构中难以擦除的电荷累积而随着编程和擦除循环逐渐增加。此电荷累积的发生是因为此空穴注入端和电子注入端并不一致的结果，而导致某些电荷会在擦除循环后留下。此外，在进行氮化硅只读存储器(NROM)元件的区块擦除时，每一单元的擦除速度会因为工艺变化(如沟道长度)而不同。因为此擦除速度的不同会导致再次擦除状态的较大的临界电压Vt分布，其中某些单元会变得较难擦除而另一些单元则被过度擦除。因此，此目标临界Vt区间会在许多编程和擦除循环后被关闭，而被观察到不良的使用寿命。此现象会随着技术的进一步微缩为变得更严重。
一个传统的浮动栅极元件在导体浮动栅极中储存一位的电荷。此氮化硅只读存储器(NROM)单元的升级版为在每一电荷捕捉存储单元中可以提供2位的闪速单元，其储存电荷于氧化/氮化/氧化(ONO)介质层中。在典型的氮化硅只读存储器(NROM)单元结构中，氮化硅层被用作为捕捉材料，其位于顶氧化层与底氧化层的间。此ONO结构有效地取代了浮动栅极组件中的介质层。此在具有氮化硅层的ONO介质结构中的电荷可以被捕捉于电荷捕捉存储单元中的左侧或是右侧。此左侧位与右侧位的互相作用，也被称为第二位效应，会局限介于编程与擦除之间的临界电压区间。此第二位效应也会因此影响操作区间的尺寸，其则会潜在地限制此氮化硅只读(NROM)存储单元结构中的位数目的微缩性。因此，需要一种在电荷捕捉存储器的操作中增加存储器操作区间以及减缓第二位效应的方法与装置。
发明内容
本发明公开一种多阶存储单元(MLC)装置，包括电荷捕捉结构具有通过从栅极或是衬底注入空穴而在此电荷捕捉结构的每一端产生多个逻辑状态以形成较大的第二位操作区间。注入空穴过程是利用例如傅勒-诺丁汉隧穿技术经由栅极或衬底，且空穴被捕捉于电荷捕捉层中所以会存在负临界电压于字线的边缘，其称为边缘感应效应。此边缘感应效应系发生在字线下方的区域，所以当空穴注入方法被使用于存储装置时，空穴电荷储存在一个与字线交叉的电荷捕捉层中，且空穴电荷沿着字线的边缘储存。在此多阶存储单元装置中的每一存储单元包含总共2m个位而此存储单元的每一侧有m位，总共有2*2m个临界电压Vt分布而此存储单元的每一侧有2m个临界电压Vt分布，以及总共有2*2m个逻辑状态而此存储单元的每一侧有2m个逻辑状态。
在本发明的多阶存储单元装置的第一实施例中，此存储装置的每一个存储单元具有两个位，而每一个存储单元的左侧储存区具有一个位且右侧储存区也具有一个位，以及具有四个临界电压Vt状态，而每一个存储单元的左侧储存区具有两个临界电压Vt状态且右侧储存区也具有两个临界电压Vt状态，以及具有四个逻辑状态，而每一个存储单元的左侧储存区具有两个逻辑状态且右侧储存区也具有两个逻辑状态。在本发明的多阶存储单元装置的第二实施例中，此存储装置的每一个存储单元具有四个位，而每一个存储单元的左侧储存区具有两个位且右侧储存区也具有两个位，以及具有八个临界电压Vt状态，而每一个存储单元的左侧储存区具有四个临界电压Vt状态且右侧储存区也具有四个临界电压Vt状态，以及具有八个逻辑状态，而每一个存储单元的左侧储存区具有四个逻辑状态且右侧储存区也具有四个逻辑状态。
在本发明的多阶存储单元装置的第三实施例中，此存储装置的每一个存储单元具有六个位，而每一个存储单元的左侧储存区具有三个位且右侧储存区也具有三个位，以及具有十六个临界电压Vt状态，而每一个存储单元的左侧储存区具有八个临界电压Vt状态且右侧储存区也具有八个临界电压Vt状态，以及具有十六个逻辑状态，而每一个存储单元的左侧储存区具有八个逻辑状态且右侧储存区也具有八个逻辑状态。在本发明的多阶存储单元装置的第四实施例中，此存储装置的每一个存储单元具有八个位，而每一个存储单元的左侧储存区具有四个位且右侧储存区也具有四个位，以及具有三十二个临界电压Vt状态，而每一个存储单元的左侧储存区具有十六个临界电压Vt
状态且右侧储存区也具有十六个临界电压Vt状态，以及具有三十二个逻辑状态，而每一个存储单元的左侧储存区具有十六个逻辑状态且右侧储存区也具有十六个逻辑状态。
本发明所描述的电荷储存存储装置及方法以通过边缘感应效应来增加第二位操作区间。此边缘感应效应发生在字线下方的区域，所以当空穴注入方法被使用于存储装置时，空穴电荷储存在一个与字线交叉的电荷捕捉层中，且空穴电荷沿着字线的边缘储存。在本发明的第一实施例中的电荷捕捉存储装置，虚拟接地阵列包含电荷捕捉层位于两介质层之间，如此并没有电荷捕捉层于漏极和源极区域之上。在电荷注入方法被施加于此虚拟接地阵列后，此空穴电荷被储存于沿着每一字线边缘处，因为字线边缘处有较字线非边缘处为大的电场。此沿着边缘的空穴电荷导致通到具有较低的临界电压Vt。一个典型的虚拟接地存储阵列的元件操作由一低临界电压端所控制。在本发明第二实施例中的电荷捕捉存储装置，虚拟接地阵列包含电荷捕捉层延伸于漏极和源极区域的上。额外的空穴电荷会注入延伸于漏极和源极区域的上的电荷捕捉层。
在本发明的第三实施例中的电荷捕捉存储装置，虚拟接地阵列包含电荷捕捉层位于两介质层之间，如此并没有电荷捕捉层于漏极和源极区域之上。虚拟接地阵列包括多个字线，其中每一字线包括二边缘以及位于二边缘之间的非边缘部分。每一字线系具有二临界电压，第一临界电压(Vtfringe)与字线的二边缘相关，而第二临界电压(Vtnon-fringe)则与字线的非边缘部分相关。边缘临界电压Vtfringe典型地低于Vtnon-fringe。在电荷捕捉存储器的第四实施例中，虚拟接地阵列包括电荷捕捉层，此电荷捕捉层延伸至源极与漏极区域的上。额外的空穴电荷注入电荷捕捉层被注入到延伸至源极与漏极区域的上的电荷捕捉层中。类似地，每一字线具有二临界电压，第一临界电压(Vtfringe)与字线的二边缘相关，而第二临界电压(Vtnon-fringe)则与字线的非边缘部分相关。边缘临界电压Vtfringe典型地低于Vtnon-fringe。
本发明描述在每一存储单元双位存储器中以第一空穴注入方法增加存储操作区间的方式，其施加正栅极电压+Vg以擦除存储单元至负电压电平。本发明也描述在单存储单元双位存储器中以第二空穴注入方法增加存储操作区间的方式，其施加负栅极电压-Vg以擦除电荷捕捉存储器至负电压电平。或者，电荷捕捉存储器被擦除，使得其电压电平低于初始临界电压电平(Vt(i))。此二种电荷捕捉存储器的方法，无论是擦除至负电压电平，或是擦除至低于初始临界电压的电平，可使用在编程步骤之前(亦即，预编程擦除操作)，或在编程步骤之后(也即，后编程擦除操作)。
在后续的三个本发明的实施例中，示例性说明二种擦除操作。此二擦除操作包括空穴注入擦除操作，以及带至带热空穴擦除操作。在第一实施例中，电荷捕捉存储器利用空穴注入而擦除，其利用正电压空穴隧穿而擦除。在第二实施例中，电荷捕捉存储器利用空穴注入而擦除，其利用负电压空穴隧穿而擦除。在第三实施例中，电荷捕捉存储器利用带至带热空穴操作而擦除。适用于上述电荷捕捉存储器擦除操作的编程技术，包括沟道热电子(CHE)。
本发明的方法适用于多种电荷捕捉结构存储装置，包括但不限于，具有氮化物-氧化物结构、氧化物-氮化物-氧化物结构、氮化物-氧化物-氮化物-氧化物结构、以及氧化物-氮化物-氧化物-氮化物-氧化物结构的存储装置。举例而言，在MNOS存储装置中，电荷捕捉层位于介质层之上，而在电荷捕捉层之上则不具有介质层。取而代之的是，多晶硅层形成于电荷捕捉层之上。不包括介质层的氮化物氧化物结构，允许了空穴直接从多晶硅层注入到电荷捕捉层。
本发明的结构与方法如下所详述。本发明的说明并非用以定义本发明，而是以权利要求书定义的。本发明的其他实施例、特征、目的和优点，将会参照如下说明、权利要求书与附图而更加明显。
附图说明
本发明利用特定的实施例结合附图来描述，其中：
图1是示出本发明第一实施例的电荷捕捉存储单元的结构图，其包括氮化物-氧化物电荷储存结构，而不具有顶介质层，因此说明由空穴注入方法所造成的擦除操作，其将空穴从栅极端注入；
图2是结构示意图，其示出在本发明第二实施例中，包括有ONO电荷捕捉结构与选定顶介质层的电荷捕捉存储器，以允许从栅极端进行空穴注入；
图3为结构示意图，其示出在本发明第三实施例中，包括有ON电荷捕捉结构但不包括底介质层的电荷捕捉存储单元，以允许从衬底进行空穴注入；
图4是结构示意图，其示出在本发明第四实施例中，包括有ONO电荷捕捉结构且具有选定底介质层的电荷捕捉存储器，以允许从衬底进行空穴注入；
图5A是描述每一单元具有m位及2m 临界电压Vt状态的多阶存储单元元件500的结构示意图；
图5B是描述本发明实施例在空穴注入的后一较大的第二位操作区间的示意图；
图6是描述本发明第一实施例中在多阶存储单元元件的左侧储存区每一侧具有一个位而每一个存储单元具有两个位，以及具有两个临界电压Vt状态的结构示意图；
图7是描述本发明第二实施例中在多阶存储单元元件的左侧储存区每一侧具有两个位而每一个存储单元具有四个位，以及具有四个临界电压Vt状态的结构示意图；
图8是描述本发明第三实施例中在多阶存储单元元件的左侧储存区每一侧具有三个位而每一个存储单元具有六个位，以及具有八个临界电压Vt状态的结构示意图；
图9是描述本发明第四实施例中在多阶存储单元元件的左侧储存区每一侧具有四个位而每一个存储单元具有八个位，以及具有十六个临界电压Vt状态的结构示意图；
图10A是描述本发明第一实施例中利用在MNOS存储器上的虚拟接地阵列在空穴注入之前的结构上视图；图10B是描述本发明的虚拟接地阵列在X1方向上的截面图，其并没有电荷捕捉层在源极和漏极结之上；图10C是描述本发明的虚拟接地阵列在Y1方向上的截面图，其具有电荷捕捉层在字线边缘之上；
图11A是描述本发明第一实施例中利用在MNOS存储器上的虚拟接地阵列在空穴注入于多阶存储单元组件之后而具有边缘引发势垒降低(FIBL)效应的结构上视图；图11B是描述本发明的虚拟接地阵列在X2方向上的截面图，其具有空穴电荷储存于电荷捕捉层的中；图11C是描述本发明的虚拟接地阵列在Y2方向上的截面图，其具有电荷捕捉层在字线边缘之上；
图12A是描述本发明第二实施例中利用在MNOS存储器上的虚拟接地阵列在空穴注入之前的结构上视图；图12B是描述本发明的虚拟接地阵列在X1方向上的截面图，其并没有电荷捕捉层在源极和漏极结之上；图12C是描述本发明的虚拟接地阵列在Y1方向上的截面图，其具有电荷捕捉层在字线边缘之上；
图13A是描述本发明第二实施例中利用在MNOS存储器上的虚拟接地阵列在一空穴注入之后的结构上视图；图13B是描述本发明的虚拟接地阵列在X2方向上的截面图，其具有空穴电荷储存于电荷捕捉层的中；图13C是描述本发明的虚拟接地阵列在Y2方向上的截面图，其具有电荷捕捉层在字线边缘之上；
图14是描述本发明第三实施例中利用于MNOS存储器上的虚拟接地阵列在空穴注入之前的结构上视图，其沿着字线具有不对称的临界电压；
图15是描述本发明第三实施例中利用于MNOS存储器上的虚拟接地阵列在空穴注入之前的结构上视图，其沿着字线具有不对称的临界电压。
具体实施方式
以下结合附图图1到第10图来详细说明本发明的结构及方法实施例。必须注意的是，本发明实施例的叙述并非用以限制本发明于所公开的特定实施例与方法中，且本发明可利用其他特征、元素、方法与实施例而实施。此外，在不同实施例中的相似元件被标示为相同的参考符号。
参考图1，其是描述一个根据本发明第一实施例的电荷捕捉存储单元100的结构示意图，其包含没有顶介质层的氮化硅/氧化硅(NO)电荷捕捉结构120，显示出此电荷捕捉存储器的擦除操作，通过从栅极端注入空穴的空穴注入方法来进行。此电荷捕捉存储单元100包含P型衬底110，其具有源极区域112与漏极区域114，而由沟道区域116分隔。此术语“空穴注入”也可以称为“空穴隧穿”。在此实施例中，此氮化硅/氧化硅(NO)电荷捕捉结构120并没有顶介质层。栅极130位于此电荷捕捉结构120的电荷捕捉层124之上。许多不同的材料可以被用来作为栅极130，包括N型多晶硅、P型多晶硅或是金属。
在此实施例中，正栅极电压+Vg 160被施加于栅极130以擦除此电荷捕捉存储单元100至负电压电平或是小于初始临界电压的电压电平，以在此电荷捕捉存储单元100产生较大的操作区间，其具有左方存储储存端124-1在此电荷捕捉层124的左侧以及右方存储储存端124-r在此电荷捕捉层124的右侧。此擦除方法可以在编程步骤(如前编程擦除操作)之前或是编程步骤(如后编程擦除操作)之后进行。
当高偏压被施加于此栅极130的栅极端时，空穴170会从栅极端(如图中的箭号150a、150b)注入至电荷捕捉层124。示例的偏压电平为，此栅极电压Vg 160施加正的电压约16伏特，漏极电压Vd 162施加约0伏特，源极电压Vs 164施加约0伏特，以及衬底电压Vsub166施加约0伏特。通过这些偏压组合可以产生此电荷捕捉存储单元100的空穴隧穿擦除至此负的临界电压-Vt，因此增加了存储器操作区间以及减缓第二位效应。
此电荷捕捉存储单元100中的氮化硅/氧化硅(NO)电荷捕捉结构120由示例描述。此电荷捕捉存储单元100包含没有顶介质层的氮化硅/氧化硅(NO)电荷捕捉结构120，其具有可以让空穴直接进入此没有顶氧化层存在的电荷捕捉结构120的优点。此电荷捕捉存储单元100中的氮化硅/氧化硅(NO)电荷捕捉结构120可以用在如金属氮化物氧化物半导体(MNOS)或是硅氮化物氧化物半导体(SNOS)之类的存储器。其他的电荷捕捉结构组合，如氧化硅/氮化硅/氧化硅(ONO)，或是氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆叠也可以被使用而不会脱离本发明的精神。
参考图2，其是描述一个根据本发明第二实施例的电荷捕捉存储器200的结构示意图，其包含氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构220其具有选取的顶介质层以允许空穴从栅极端中注入。此电荷捕捉存储单元200包含P型衬底210，其具有源极区域212与漏极区域214，而由沟道区域216分隔。此氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构220具有顶介质层226于电荷捕捉层224之上，而此电荷捕捉层224在底介质层222之上，其则置于P型衬底210之上。栅极230位于此电荷捕捉结构220的顶介质层226之上。许多不同的材料可以被用来作为栅极230，包括N型多晶硅、P型多晶硅或是金属。
在此实施例中，正栅极电压+Vg 260被施加于栅极230以擦除此电荷捕捉存储单元200至负电压电平或是小于初始临界电压的电压电平，以在此电荷捕捉存储单元200产生较大的操作区间，其具有左方存储储存端224-1在此电荷捕捉层224的左侧以及右方存储储存端224-r在此电荷捕捉层224的右侧。此擦除方法可以在编程步骤(如前编程擦除操作)之前或是编程步骤(如后编程擦除操作)之后进行。
当高偏压被施加于此栅极230的栅极端时，空穴270会从栅极端注入至电荷捕捉层224，如图中的箭号250a、250b所示。可以选取足够薄的顶介质层226以允许空穴隧穿至通过此顶介质层226。一个示例的偏压电平为，此栅极电压Vg 260施加正的电压约16伏特，漏极电压Vd 262施加约0伏特，源极电压Vs 264施加约0伏特，以及衬底电压Vsub 266施加约0伏特。通过这些偏压组合可以产生此电荷捕捉存储单元200的空穴隧穿擦除至此负的临界电压-Vt，因此增加了存储器操作区间以及减缓第二位效应。
此电荷捕捉存储单元200中的氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构220由示例描述。此电荷捕捉存储单元200中的氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构220可以用在如金属氮化物氧化物半导体(MNOS)或是硅氮化物氧化物半导体(SNOS)之类的存储器。其他的电荷捕捉结构组合，如氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆叠也可以被使用而不会脱离本发明的精神。
参考图3，其是描述一个根据本发明第三实施例的电荷捕捉存储单元300的结构示意图，其包含没有底介质层的氮化硅/氧化硅(NO)电荷捕捉结构320以允许空穴从衬底中注入。此电荷捕捉存储单元300包含P型衬底310，其具有源极区域312与漏极区域314，而由沟道区域316分隔。此氮化硅/氧化硅(NO)电荷捕捉结构320具有介质层324于电荷捕捉层322之上，其在此P型衬底310之上。在此实施例中，此氮化硅/氧化硅(NO)电荷捕捉结构320并没有底介质层。栅极330位于此电荷捕捉结构320的电荷捕捉层322之上。许多不同的材料可以被用来作为栅极330，包括N型多晶硅、P型多晶硅或是金属。
在此实施例中，负栅极电压-Vg 360被施加于栅极330以擦除此电荷捕捉存储单元300至负电压电平或是小于初始临界电压的电压电平，以在此电荷捕捉存储单元300产生较大的操作区间，其具有左方存储储存端322-1在此电荷捕捉层322的左侧以及右方存储储存端322-r在此电荷捕捉层322的右侧。此擦除方法可以在编程步骤(如前编程擦除操作)之前或是编程步骤(如后编程擦除操作)之后进行。
当高偏压被施加于此栅极330的栅极端时，空穴370会从栅极端注入至电荷捕捉层322，如图中的箭号350a、350b所示。示例的偏压电平为，此栅极电压-Vg 360施加负的电压约-16伏特，漏极电压Vd 362施加约0伏特，源极电压Vs 364施加约0伏特，以及衬底电压Vsub 366施加约0伏特。通过这些偏压组合可以产生此电荷捕捉存储单元300的空穴隧穿擦除至此负的临界电压-Vt，因此增加了存储器操作区间以及减缓第二位效应。
此电荷捕捉存储单元100中的氮化硅/氧化硅(NO)电荷捕捉结构120由示例描述。此电荷捕捉存储单元300包含没有底介质层的氮化硅/氧化硅(NO)电荷捕捉结构320，其具有可以让空穴直接进入此没有底氧化层存在的电荷捕捉结构320的优点。此电荷捕捉存储单元300中的氮化硅/氧化硅(NO)电荷捕捉结构320可以用在如金属氮化物氧化物半导体(MNOS)或是硅氮化物氧化物半导体(SNOS)之类的存储器。其他的电荷捕捉结构组合，如氧化硅/氮化硅/氧化硅(ONO)，或是氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆叠也可以被使用而不会脱离本发明的精神。
参考图4，其是描述一个根据本发明第四实施例的电荷捕捉存储器400的结构示意图，其包含氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构420其具有选取的底介质层以允许空穴从衬底中注入。此电荷捕捉存储单元400包含P型衬底410，其具有源极区域412与漏极区域414，而由沟道区域416分隔。此氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构420置于P型衬底410之上，具有顶介质层424在电荷捕捉层422之上，而此电荷捕捉层422位于底介质层426之上。栅极430位于此电荷捕捉结构420的顶介质层424之上。许多不同的材料可以被用来作为栅极430，包括N型多晶硅、P型多晶硅或是金属。
在此实施例中，负栅极电压-Vg 460被施加于栅极430以擦除此电荷捕捉存储单元400至负电压电平或是小于初始临界电压的电压电平，以在此电荷捕捉存储单元400产生较大的操作区间，其具有左方存储储存端422-1在此电荷捕捉层422的左侧以及右方存储储存端422-r在此电荷捕捉层422的右侧。此擦除方法可以在编程步骤(如前编程擦除操作)之前或是编程步骤(如后编程擦除操作)之后进行。
当高偏压被施加于此栅极430的栅极端时，空穴470会从衬底注入至电荷捕捉层422，如图中的箭号450a、450b所示。可以选取足够薄的底介质层426以允许空穴隧穿至通过此底介质层426。一个示例的偏压电平为，此栅极电压Vg 460施加负的电压约-16伏特，漏极电压Vd 462施加约0伏特，源极电压Vs 464施加约0伏特，以及衬底电压Vsub 466施加约0伏特。通过这些偏压组合可以产生此电荷捕捉存储单元400的空穴隧穿擦除至此负的临界电压-Vt，因此增加了存储器操作区间以及减缓第二位效应。
此电荷捕捉存储单元400中的氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构420由示例描述。此电荷捕捉存储单元400中的氧化硅/氮化硅/氧化硅(ONO)电荷捕捉结构420可以用在如金属氮化物氧化物半导体(MONOS)或是硅氮化物氧化物半导体(SNOS)之类的存储器。其他的电荷捕捉结构组合，如氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆叠也可以被使用而不会脱离本发明的精神。代表性的介质层122、222、226、324、424和426包括二氧化硅和氧化氮化硅，其厚度约为5到10纳米，或是其他的高介质数材料，如氧化铝(Al2O3)。代表的电荷捕捉结构包含氮化硅，其厚度约为3至30纳米或其他类似的高介质常数材料，包含如三氧化二铝、二氧化铪或是二氧化铈的金属氧化物及其它。电荷捕捉结构可以是电荷捕捉材料的不连续囊或颗粒组，或图中所示的连续层。此电荷捕捉结构120可以捕捉电子或空穴等电荷。
参考图5A，其是描述每一单元具有m位及2m临界电压Vt状态的多阶存储单元元件500的结构示意图。此多阶存储单元组件500包含栅极510及电荷捕捉结构520在P型衬底530之上，其具有源极区域512与漏极区域514。某些合适的材料可以被用来作为栅极510，包括N型多晶硅、P型多晶硅或是金属。假如栅极510是P型多晶硅材料，则此P型多晶硅具有理想的空穴注入效率而会抑制电子注入。电荷捕捉结构520包含电荷捕捉层522，例如氮化硅，以及介质层524，例如氧化硅，而没有顶介质层在此电荷捕捉层522之上。没有顶介质层的存在可以允许空穴隧穿而从栅极510更快速地移动空穴至电荷捕捉层522的中。一个实例厚度为，但不必局限为，此电荷捕捉层522约为20纳米以防止电荷从栅极510隧穿回来。此多阶存储单元元件500可以利用如，P型多晶硅-氮化硅/氧化硅/硅(PNOS)n型金氧半场效电晶体的结构形成。
此多阶存储单元元件500利用以下的电压电平的通过空穴注入来擦除。此多阶存储单元元件500施加正栅极电压+Vg，来擦除此多阶存储单元元件500至负电压电平。此多阶存储单元元件500施加负栅极电压-Vg，来擦除此多阶存储单元元件500至负电压电平。或者是，此电荷捕捉存储器被擦除至小于初始临界电压Vt(i)的电压电平。这两种擦除电荷捕捉存储器至负电压电平或是小于初始临界电压Vt(i)的方法，可以在编程步骤(如前编程擦除操作)之前或是编程步骤(如后编程擦除操作)之后进行。在擦除操作之后，编程此多阶存储单元元件500通常式利用沟道热电子编程以区域化储存电子在此电荷捕捉层522的左方存储储存端540以及右方存储储存端550。如图5A所示，方向箭号指示此沟道热电子编程被施加于左方存储储存端540，即电子542被捕捉于电荷捕捉层522中。一个类似的此沟道热电子编程也被施加于此多阶存储单元元件500的右方存储储存端550。此多阶存储单元元件500在以下的端施加电压：栅极电压Vg 570、漏极电压Vd 572、源极电压Vs 574以及衬底电压Vsub 576。
参考图5B，其是描述在空穴注入之后较大的第二位操作区间的示意图580。第二位操作区间与被编程的第一端，如左方位，与未被编程的第二端，如右方位，两者之间的电压差相关。在此情况下，此图示580(原文为500)显示第二位操作区间590为4.5伏特，由左端的临界电压移动6.0伏特减去右端的临界电压移动1.5伏特而计算得知，数学算式为6.0伏特-1.5伏特＝4.5伏特。此第二位操作区间590的尺寸用作为设计多阶存储单元元件500中每一个单元m位及2m临界电压Vt状态数目的参数。多阶存储单元元件500中的左侧储存区540可以被设计为具有以下四个实施例之一的多个位，可如同图6所示的左侧储存区540-1每一侧具有一个位而每一个单元具有两个位，或是如同图7所示的左侧储存区540-2每一侧具有两个位而每一个单元具有四个位，或是如同图8所示的左侧储存区540-3每一侧具有三个位而每一个单元具有六个位，也可以是如同图9所示的左侧储存区540-4每一侧具有四个位而每一个单元具有八个位。
参考图6，其是描述本发明第一实施例中在多阶存储单元元件500的左侧储存区540-1每一侧具有一个位而每一个单元具有两个位，以及具有两个临界电压Vt状态的结构示意图。左侧储存区540-1储存一个位的信息，其提供两个布尔状态，一个逻辑“1”状态610和一个逻辑“0”状态620。左侧储存区540-1的左方位从逻辑“1”状态610被编程至逻辑“0”状态620。此逻辑“1”状态610也被称为第一临界电压状态，而逻辑“0”状态620也被称为第二临界电压状态。在逻辑“1”状态，此临界电压在0伏特的高临界电压Vt_HB 614与-1伏特的低临界电压Vt_LB 612之间。在逻辑“0”状态，此临界电压在4伏特的低临界电压Vt_LB 624与5伏特的高临界电压Vt_HB 622之间。在此实施例中，多阶存储单元元件500的第二位操作区间600约为4伏特。一个类似的描述也可以用在此多阶存储单元元件500的右侧储存区。此多阶存储单元元件500中具有两个位，第一位于左方侧而第二位于右方侧。
参考图7，其是描述本发明第二实施例中在多阶存储单元元件500的左侧储存区540-2设计为每一侧具有两个位而每一个单元具有四个位，以及具有四个临界电压Vt状态的结构示意图。左侧储存区540-2储存两个位的信息，其提供四个布尔状态，一个逻辑“00”状态740、一个逻辑“01”状态730、一个逻辑“10”状态720和一个逻辑“11”状态710。左侧储存区540-2的两个位从逻辑“11”状态710被编程至逻辑“00”状态740。此逻辑“11”状态710也被称为第一临界电压状态、逻辑“10”状态720也被称为第二临界电压状态、逻辑“01”状态730也被称为第三临界电压状态、而逻辑“00”状态740也被称为第四临界电压状态。在逻辑“11”状态，此临界电压在0伏特的高临界电压Vt_HB 714与-1伏特的低临界电压Vt_LB 712之间。在逻辑“10”状态，此临界电压在1.65伏特的高临界电压Vt_HB 724与1.48伏特的低临界电压Vt_LB 722之间，其产生大约为170微伏特的位分布723。一个在此逻辑“11”状态的高临界电压Vt_HB 714与逻辑“10”状态的低临界电压Vt_LB 722之间的感应区间715约为1.48伏特。在逻辑“01”状态，此临界电压在2.98伏特的高临界电压Vt_HB 734与2.74伏特的低临界电压Vt_LB 732之间，其产生大约为240微伏特的位分布733。一个在此逻辑“10”状态的高临界电压Vt_HB 724与逻辑“01”状态的低临界电压Vt_LB 732之间的感应区间725约为1.09伏特。在逻辑“00”状态，此临界电压在4伏特的低临界电压Vt_LB
742与5伏特的高临界电压Vt_HB 744之间。一个在此逻辑“01”状态的高临界电压Vt_HB 734与逻辑“00”状态的低临界电压Vt_LB 742之间的感应区间735约为1.02伏特。在此实施例中，多阶存储单元元件500的第二位操作区间700约为4伏特。一个类似的描述也可以用在此多阶存储单元元件500的右侧储存区。此多阶存储单元元件500中具有四个位，第一及第二位于左方侧而第三及第四位于右方侧。
参考图8，其是描述本发明第三实施例中在多阶存储单元元件500的左侧储存区540-3设计为每一侧具有三个位而每一个单元具有六个位，以及具有八个临界电压Vt状态的结构示意图。左侧储存区540-3储存三个位的信息，其提供八个布尔状态，一个逻辑“000”状态880、一个逻辑“001”状态870、一个逻辑“010”状态860、一个逻辑“011”状态850、一个逻辑“100”状态840、一个逻辑“101”状态830、一个逻辑“110”状态820和一个逻辑“111”状态810。左侧储存区540-3的三个位从逻辑“111”状态810被编程至逻辑“000”状态880。此逻辑“111”状态810也被称为第一临界电压状态、逻辑“110”状态820也被称为第二临界电压状态、逻辑“101”状态830也被称为第三临界电压状态、逻辑“100”状态840也被称为第四临界电压状态，此逻辑“011”状态850也被称为第五临界电压状态、逻辑“010”状态860也被称为第六临界电压状态、逻辑“001”状态870也被称为第七临界电压状态、而逻辑“000”状态880也被称为第八临界电压状态。在逻辑“111”状态810，此临界电压在0伏特的高临界电压Vt_HB 814与-1伏特的低临界电压Vt_LB 812之间。在逻辑“110”状态820，此临界电压在0.72伏特的高临界电压Vt_HB 824与0.55伏特的低临界电压Vt_LB 822之间，其产生大约为170微伏特的位分布823。一个在此逻辑“111”状态的高临界电压Vt_HB 814与逻辑“110”状态的低临界电压Vt_LB 822之间的感应区间815约为550微伏特。在逻辑“101”状态830，此临界电压在1.05伏特的高临界电压Vt_HB 834与0.83伏特的低临界电压Vt_LB 832之间，其产生大约为220微伏特的位分布833。一个在此逻辑“110”状态的高临界电压Vt_HB 824与逻辑“101”状态的低临界电压Vt_LB 832之间的感应区间825约为110微伏特。在逻辑“100”状态840，此临界电压在1.65伏特的高临界电压Vt_HB 844与1.48伏特的低临界电压Vt_LB 842之间，其产生大约为170微伏特的位分布843。一个在此逻辑“101”状态的高临界电压Vt_HB 834与逻辑“100”状态的低临界电压Vt_LB 842之间的感应区间835约为430微伏特。
在逻辑“011”状态850，此临界电压在2.27伏特的高临界电压Vt_HB 854与2.04伏特的低临界电压Vt_LB 852(原文为853)之间，其产生大约为230微伏特的位分布853。一个在此逻辑“100”状态的高临界电压Vt_HB 844与逻辑“011”状态的低临界电压Vt_LB 852之间的感应区间845约为390微伏特。在逻辑“010”状态860，此临界电压在2.98伏特的高临界电压Vt_HB 864与2.74伏特的低临界电压Vt_LB 862之间，其产生大约为240微伏特的位分布863。一个在此逻辑“011”状态的高临界电压Vt_HB 854与逻辑“010”状态的低临界电压Vt_LB 862之间的感应区间855约为470微伏特。在逻辑”001”状态870，此临界电压在3.56伏特的高临界电压Vt_HB 874与3.25伏特的低临界电压Vt_LB 872之间，其产生大约为310微伏特的位分布873。一个在此逻辑“010”状态的高临界电压Vt_HB 864与逻辑”001”状态的低临界电压Vt_LB 872之间的感应区间865约为270微伏特。在逻辑“000”状态880，此临界电压在4伏特的低临界电压Vt_LB 882与5伏特的高临界电压Vt_HB 884之间。一个在此逻辑“001”状态的高临界电压Vt_HB 874与逻辑“000”状态的低临界电压Vt_LB 882之间的感应区间875约为440微伏特。在此实施例中，多阶存储单元元件500的第二位操作区间800约为4伏特。一个类似的描述也可以用在此多阶存储单元元件500的右侧储存区。此多阶存储单元元件500中具有六个位，三个位于左方侧而三个位于右方侧。
参考图9，其是描述本发明第四实施例中在多阶存储单元元件500的左侧储存区540-4设计为每一侧具有四个位而每一个单元具有八个位，以及具有十六个临界电压Vt状态的结构示意图。左侧储存区540-4储存四个位的信息，其提供十六个布尔状态，一个逻辑“0000”状态960、一个逻辑“0001”状态950、一个逻辑“0010”状态940、...一个逻辑“1101”状态930、一个逻辑“1110”状态920和一个逻辑“1111”状态910。左侧储存区540-4的四个位从逻辑“1111”状态910被编程至逻辑“0000”状态960。此逻辑“1111”状态910也被称为第一临界电压状态、逻辑“1110”状态920也被称为第二临界电压状态、逻辑“1101”状态930也被称为第三临界电压状态……逻辑“0010”状态940也被称为第十四临界电压状态，此逻辑“0001”状态950也被称为第十五临界电压状态，而逻辑“0000”状态880也被称为第十六临界电压状态。如图示中的电压参数所示，每一逻辑状态或临界电压的位分布约为150微伏特，而介于两个逻辑状态或临界电压之间的感应区间约为200微伏特。举例而言，在逻辑“1110”状态830具有大约为150微伏特的位分布913，而在此逻辑“1110”状态与逻辑“1111”状态之间的感应区间915约为200微伏特，而在此逻辑“1110”状态与逻辑“1101”状态之间的感应区间约为200微伏特。
不同逻辑状态的位分布与在不同逻辑状态之间的感应区间的选取可以是相同或不同。这些位分布与感应区间的特定参数数值与此第二位的操作区间尺寸相关。举例而言，假设第二位操作区间900约为5.2伏特，由空穴注入后左端的临界电压移动6.7伏特减去右端的临界电压移动1.5伏特而计算得知。第二位操作区间5.2伏特然后除以此具有十六个逻辑状态或是临界电压的多阶存储单元元件500中的14个位分布以及15个感应区间。
此第二位的操作区间是设计具有高密度容量的多阶存储单元元件的一个重要参数。一个扩大第二位的操作区间的技术是使用边缘引发的势垒降低(FIBL)效应。参考图10A，其是描述本发明第一实施例中利用在MNOS存储器上的虚拟接地阵列1000在空穴注入之前的结构上视图。此虚拟接地阵列1000包含多个字线(栅极)WL11010、WL21012和WL31014延伸在水平方向上，如图中箭号X11002所示。每一WL11010、WL21012和WL31014具有宽度，由标号Wg 1018所代表。此虚拟接地阵列1000也包含多个位线BL11020、BL21022和BL31024，具有第一电荷捕捉区域1021于BL11020和BL21022之间，以及第二电荷捕捉区域1023于BL21022和BL31024之间，其延伸在垂直方向上，如图中箭号Y11004所示。每一电荷捕捉区域1021、1023具有长度，由标号Lg 1029所代表。此第一电荷捕捉区域1021和第二电荷捕捉区域1023皆为电荷捕捉层的部分。在第一电荷捕捉区域1021与第一、第二和第三字线WL11010、WL21012和WL31014的交会处，第一介质条状物1025和第二介质条状物1026在此第一电荷捕捉区域1021的两侧垂直延伸。在第二电荷捕捉区域1023与第一、第二和第三字线WL1 1010、WL2 1012和WL3 1014的交会处，第三介质条状物1027和第四介质条状物1028在此第二电荷捕捉区域1023的两侧垂直延伸。
此第一字线WL11010具有第一边缘1030和第二边缘1032区域，以及非边缘区域1031。在本发明实施例中所称的非边缘区域1031指远离第一边缘1030和第二边缘1032的区域，且可以大致靠近中央区域1031，其在第一边缘1030和第二边缘1032区域之间。此第二字线WL21012具有第一边缘1040和第二边缘1042区域，以及非边缘区域1041。在本发明的实施例中所称的非边缘区域1041指远离第一边缘1040和第二边缘1042的区域，且可以大致靠近中央区域1041，其在第一边缘1040和第二边缘1042区域之间。此第三字线WL31014具有第一边缘1050和第二边缘1052区域，以及非边缘区域1051。在本发明实施例中所称的非边缘区域1051指远离第一边缘1050和第二边缘1052的区域，且可以大致靠近中央区域1051，其在第一边缘1050和第二边缘1052区域之间。此虚拟接地阵列1000并不具有边缘引发的势垒降低(FIBL)效应，因为此虚拟接地阵列1000尚未被施加空穴注入。
参考图10B，其是描述本发明的虚拟接地阵列1000在X1方向1002上的截面图，其并没有电荷捕捉层在源极和漏极结之上。此虚拟接地阵列1000包含衬底1060，其具有源极区域(n+)1062与漏极区域(n+)1064，而由沟道长度Lg 1029所分隔。在此实施例中，电荷捕捉层1068并没有一直向左延伸而与衬底的左侧对准也没有一直向右延伸而与衬底的右侧对准。而是，此电荷捕捉层1068的左方具有第一介质层1065且右方具有第二介质层1067的方式形成。此第一介质层1065具有底表面与源极区域1062之上表面接触，因此没有提供电荷捕捉层，如图中的虚线圆圈1070所示。此第二介质层1067具有底表面与漏极区域1064的上表面接触，因此没有提供电荷捕捉层，如图中的虚线圆圈1072所示。介质层1066也延伸于第一与第二介质层1065、1067之间，且位于电荷捕捉层1068之下。
参考图10C，其是描述本发明的虚拟接地阵列1000在Y1方向1004上的截面图，其具有电荷捕捉层1068在字线边缘之上。由Y1方向1004上观察可知，第一字线WL11010与第二字线WL21012具有底表面与电荷捕捉层1068接触。此电荷捕捉层1068具有上表面与第一字线WL11010的第一边缘1030和第二边缘1032接触，且与第二字线WL21012的第一边缘1040和第二边缘1042接触。
参考图11A，其是描述本发明第一实施例中利用于MNOS存储器上的虚拟接地阵列1000在空穴注入之后的结构上视图。在空穴注入方法进行之后，空穴会储存在每一条字线的边缘处，因为每一条字线的边缘处其电场大于中央处。多个空穴电荷1130储存于沿着第一字线WL11010的第一边缘1030与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。空穴也会储存于沿着此字线的另一边缘处。更具体而言，多个空穴电荷1132储存于沿着第一字线WL11010的第二边缘1032与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。对于第二字线WL21012，多个空穴电荷1140储存于沿着第二字线WL21012的第一边缘1040与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。多个空穴电荷1142也储存于沿着第二字线WL21012的第二边缘1042与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。对于第三字线WL31014，多个空穴电荷1150储存于沿着第三字线WL31014的第一边缘1050与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。多个空穴电荷1152也储存于沿着第三字线WL31014的第二边缘1052与第一电荷捕捉区域1021和第二电荷捕捉区域1023交会处。第一字线WL11010的第一边缘1030及第二边缘1032，以及其他字线的其他边缘，会增强边缘引发的势垒降低(FIBL)效应而产生较大的第二位操作区间。
请参阅图11B是描述本发明的虚拟接地阵列1000具有空穴电荷1130储存在此电荷捕捉层1068中在X2方向1002上的截面图。此空穴电荷1130导致边缘或感应沟道1063会具有较低的临界电压电平。此感应沟道1063会使此虚拟接地阵列1000开启而使源极区域1062与漏极区域1064导通。此临界电压Vt通常会控制此虚拟接地阵列1000元件的操作。
请参阅图11C，其是描述本发明的虚拟接地阵列1000在Y2方向1104上的截面图，其具有电荷捕捉层1068在字线边缘之上。由Y2方向1104上观察可知，第一字线WL11010与第二字线WL21012具有底表面与电荷捕捉层1068接触。此电荷捕捉层1068具有上表面与第一字线WL11010的第一边缘1030和第二边缘1032接触，且与第二字线WL21012的第一边缘1040和第二边缘1042接触。此第一字线WL11010非边缘区域1031之下的电荷捕捉层以及其下并没有储存空穴电荷。类似地，此第二字线WL21012非边缘区域1041之下的电荷捕捉层以及其下并没有储存空穴电荷。
请参阅图12A，其是描述本发明第二实施例中利用于MNOS存储器上的虚拟接地阵列1200在空穴注入之前的结构上视图。此虚拟接地阵列1200包含多个字线(栅极)WL11210、WL21212和WL31214延伸在水平方向上，如图中箭号X21202所示。每一WL11210、WL21212和WL31214具有宽度，由标号Wg 1218所代表。此虚拟接地阵列1200也包含多个位线BL11220、BL21222和BL31224，具有第一电荷捕捉区域1221于BL11220和BL21222之间，以及第二电荷捕捉区域1223于BL21222和BL31224之间，其延伸在垂直方向上，如图中箭号Y11204所示。每一电荷捕捉区域1221、1223具有长度，由标号Lg 1228所代表。此第一电荷捕捉区域1221和第二电荷捕捉区域1223皆为电荷捕捉层的部分。
此第一字线WL11210具有第一边缘1230和第二边缘1232区域，以及非边缘区域1231。在其他的实施例中，此非边缘区域1231指一远离第一边缘1230和第二边缘1232的区域，且可以大致靠近中央区域1231，其介于第一边缘1230和第二边缘1232区域之间。此第二字线WL21212具有第一边缘1240和第二边缘1242区域，以及非边缘区域1241。在本发明其他实施例中的非边缘区域1241指远离第一边缘1240和第二边缘1242的区域，且可以大致靠近中央区域1241，其在第一边缘1240和第二边缘1242区域之间。此第三字线WL31214具有第一边缘1250和第二边缘1252区域，以及非边缘区域1251。在本发明其他实施例中的非边缘区域1251指远离第一边缘1250和第二边缘1252的区域，且可以大致靠近中央区域1251，其在第一边缘1250和第二边缘1252区域之间。此虚拟接地阵列1200并不具有边缘引发的势垒降低(FIBL)效应，因为此虚拟接地阵列1200尚未被施加空穴注入。
请参阅图12B，其是描述本发明的虚拟接地阵列1200在X2方向1202上的截面图，其具有电荷捕捉层于源极和漏极结之上。此虚拟接地阵列1200包含衬底1260，其具有源极区域(n+)1262与漏极区域(n+)1264，而由沟道长度Lg 1228所分隔。在此实施例中，介质层1266于此衬底1260之上，而电荷捕捉层1268在此介质层1266之上，且栅极1210在此电荷捕捉层1268之上。在此实施例中，电荷捕捉层1268延伸在源极区域1262之上，如图中的虚线圆圈1270所示，且延伸在漏极区域1264之上，如图中的虚线圆圈1272所示。
请参阅图12C，其是描述本发明的虚拟接地阵列1200在Y1方向1204上的截面图，其具有电荷捕捉层1268在字线边缘之上。由Y1方向1204上观察可知，第一字线WL11210与第二字线WL21212具有底表面与电荷捕捉层1268接触。此电荷捕捉层1268具有上表面与第一字线WL11210的第一边缘1230和第二边缘1232接触，且与第二字线WL21212的第一边缘1240和第二边缘1242接触。
请参阅图13A，其是描述本发明第二实施例中利用在MNOS存储器上的虚拟接地阵列1200在空穴注入之后的结构上视图。在空穴注入方法进行之后，空穴会储存在每一条字线的边缘处，因为每一条字线的边缘处其电场大于中央处。多个空穴电荷1330储存于沿着第一字线WL11210的第一边缘1230与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。空穴也会储存于沿着此字线的另一边缘处。更具体而言，多个空穴电荷1332储存于沿着第一字线WL11210的第二边缘1232与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。对于第二字线WL21212，多个空穴电荷1340储存于沿着第二字线WL21212的第一边缘1240与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。多个空穴电荷1342也储存于沿着第二字线WL21212的第二边缘1242与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。对于第三字线WL31214，多个空穴电荷1350储存于沿着第三字线WL31214的第一边缘1250与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。多个空穴电荷1352也储存于沿着第三字线WL31214的第二边缘1252与第一电荷捕捉区域1221和第二电荷捕捉区域1223交会处。
请参阅图13B，其是描述本发明的虚拟接地阵列1200具有空穴电荷1330储存在此电荷捕捉层1268中在X2方向1302上的截面图。此空穴电荷1330导致边缘或感应沟道会具有较低的临界电压电平。此感应沟道1263会使此虚拟接地阵列1200开启而使源极区域1262与漏极区域1264导通。此临界电压Vt通常会控制此虚拟接地阵列1200元件的操作。
请参阅图13C，其是描述本发明的虚拟接地阵列1200在Y2方向1304上的截面图，其具有电荷捕捉层在字线边缘之上。由Y2方向1304上观察可知，第一字线WL11210与第二字线WL21212具有底表面与电荷捕捉层1268接触。此电荷捕捉层1268具有上表面与第一字线WL11210的第一边缘1230和第二边缘1232接触，且与第二字线WL21212的第一边缘1240和第二边缘1242接触。此第一字线WL11210非边缘区域1231之下的电荷捕捉层以及其下并没有储存空穴电荷。类似地，此第二字线WL21212非边缘区域1241之下的电荷捕捉层以及其下并没有储存空穴电荷。
请参阅图14，其是描述本发明第三实施例中利用在MNOS存储器上的虚拟接地阵列1400在空穴注入之前的结构上视图，其沿着字线具有不对称的临界电压。此虚拟接地阵列1400包含多个字线(栅极)WL11410、WL21412和WL31414延伸在水平方向上。每一WL11410、WL21412和WL31414具有宽度，由标号Wg 1418所代表。此虚拟接地阵列1400也包含多个位线BL11420、BL21422和BL31424，具有第一电荷捕捉区域1421在BL11420和BL21422之间，以及第二电荷捕捉区域1423在BL21422和BL31424之间，其延伸在垂直方向上。每一电荷捕捉区域1421、1423具有长度，由标号Lg1429所代表。此第一电荷捕捉区域1421和第二电荷捕捉区域1423皆为电荷捕捉层的部分。在第一电荷捕捉区域1421与第一、第二和第三字线WL11410、WL21412和WL31414的交会处，第一介质条状物1425和第二介质条状物1426在此第一电荷捕捉区域1421的两侧垂直延伸。在第二电荷捕捉区域1423与第一、第二和第三字线WL11410、WL21412和WL31414的交会处，第三介质条状物1427和第四介质条状物1428在此第二电荷捕捉区域1423的两侧垂直延伸。
此第一字线WL11410具有第一边缘1430其标示为虚方块线，以及第二边缘1432区域其也标示为虚方块线，和非边缘区域1431其标示为实线。在本发明实施例中所称的非边缘区域1431指远离第一边缘1430和第二边缘1432的区域，且可以大致靠近中央区域1431，其在第一边缘1430和第二边缘1432区域之间。此第二字线WL21412具有第一边缘1440其标示为虚方块线，以及第二边缘1442区域其也标示为虚方块线，和非边缘区域1441其标示为实线。在本发明实施例中所称的非边缘区域1441指远离第一边缘1440和第二边缘1442的区域，且可以大致靠近中央区域1441，其在第一边缘1440和第二边缘1442区域之间。此第三字线WL31414具有第一边缘1450其标示为虚方块线，以及第二边缘1452区域其也标示为虚方块线，和非边缘区域1451其标示为实线。在本发明其他实施例中的非边缘区域1451指远离第一边缘1450和第二边缘1452的区域，且可以大致靠近中央区域1451，其在第一边缘1450和第二边缘1452区域之间。此虚拟接地阵列1400并不具有边缘引发的势垒降低(FIBL)效应，因为此虚拟接地阵列1400尚未被施加空穴注入。
每一条字线WL11410、WL21412和WL31414硅与两临界电压电平相关，边缘临界电压电平利用标号Vtfringe表示，而非边缘临界电压电平利用标号Vtnon-fringe表示。在某些实施例中，边缘1430、1432与Vtfring。相关，而非边缘区域1431则与Vtnon-fring。相关。通常较低的临界电压电平会控制元件的操作。为了在字线的边缘操作此虚拟接地阵列1400，此边缘临界电压Vtffinge小于此非边缘临界电压Vtnon-fringe。
参考图15，其是描述本发明第四实施例中利用在MNOS存储器上的虚拟接地阵列1400在空穴注入之前的结构上视图，其沿着字线具有不对称的临界电压。此虚拟接地阵列1500包含多个字线WL11510、WL21512和WL31514延伸在水平方向上。每一WL11510、WL21512和WL31514具有宽度，由标号Wg 1518所代表。此虚拟接地阵列1500也包含多个位线BL11520、BL21522和BL31454，具有第一电荷捕捉区域1521在BL11520和BL21522之间，以及第二电荷捕捉区域1523在BL21522和BL31524之间，其延伸在垂直方向上。每一电荷捕捉区域1521、1523具有长度，由标号Lg 1528所代表。此第一电荷捕捉区域1521和第二电荷捕捉区域1523皆为电荷捕捉层的部分。
此第一字线WL11510具有第一边缘1530其标示为虚方块线，以及第二边缘1532区域其也标示为虚方块线，和非边缘区域1531其标示为实线。在本发明实施例中所称的非边缘区域1531指远离第一边缘1530和第二边缘1532的区域，且可以大致靠近中央区域1531，其在第一边缘1530和第二边缘1532区域之间。此第二字线WL21512具有第一边缘1540其标示为虚方块线，以及第二边缘1542区域其也标示为虚方块线，和非边缘区域1541其标示为实线。在本发明实施例中所称的非边缘区域1541指远离第一边缘1540和第二边缘1542的区域，且可以大致靠近中央区域1541，其在第一边缘1540和第二边缘1542区域之间。此第三字线WL31514具有第一边缘1550其标示为虚方块线，以及第二边缘1552区域其也标示为虚方块线，和非边缘区域1551其标示为实线。在本发明其他实施例中的非边缘区域1551指远离第一边缘1550和第二边缘1552的区域，且可以大致靠近中央区域1551，其在第一边缘1550和第二边缘1552区域之间。此虚拟接地阵列1500并不具有边缘引发的势垒降低(FIBL)效应，因为此虚拟接地阵列1500尚未被施加空穴注入。
每一条字线WL11510、WL21512和WL31514硅与两临界电压电平相关，边缘临界电压电平利用标号Vtfring。表示，而非边缘临界电压电平利用标号Vtnon-fring。表示。在某些实施例中，边缘1530、1532与Vtfringe相关，而非边缘区域1531则与Vtnon-fringe相关。通常较低的临界电压电平会控制元件的操作。为了在字线的边缘操作此虚拟接地阵列1500，此边缘临界电压Vtfring。小于此非边缘临界电压Vtnon-fringe。
涉及可在单个单元中储存多位的电荷捕捉存储器的空穴注入方法与第二位效应，请参见美国专利申请号11/425，482，名称为“Methods and Structures for Expanding aMemory Operation Window and Reducing a Second BitEffect”，其发明人与本发明相同，并列为本案的参考。
本领域技术人员应不需要额外信息以发展本发明的方法与系统，但或许可以通过阅读相关领域的一般参考数据，而获得某些有用的信息。
虽然本发明已参照优选实施例来加以描述，将为我们所了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，并且其他替换方式及修改样式将为本领域技术人员所想到。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的皆不脱离本发明的精神范围。因此，所有此等替换方式及修改样式意欲落在本发明与所附权利要求书及其等价物所界定的范围中。任何在前文中提及的专利申请以及印刷文本，均列为本申请的参考。

Claims (11)

1.一种多阶存储单元(MLC)装置，包括：
衬底；
栅极；以及
电荷捕捉结构，其位于所述衬底与所述栅极之间且具有第二位操作区间，所述电荷捕捉结构具有第一电荷储存端与分离的第二电荷储存端，所述第一电荷储存端具有m个位以产生2m个临界电压Vt分布，以及多个感应区间，在所述第一电荷储存端的每一感应区间定义介于两个临界电压Vt分布之间的电压边缘；
其中所述第二位操作区间通过移动空穴至所述电荷捕捉层的空穴注入而扩大。
2.如权利要求1所述的多阶存储单元装置，其中所述第二电荷储存端具有m个位以产生2m个临界电压Vt分布，以及多个感应区间，在所述第二电荷储存端的每一感应区间定义介于两个临界电压Vt分布之间的电压边缘。
3.如权利要求1所述的多阶存储单元装置，其中所述电荷捕捉结构包含两个位，位于所述第一电荷储存端的第一位提供逻辑0状态和逻辑1状态，所述多个临界电压Vt分布包含第一临界电压分布及第二临界电压分布，所述第二位操作区间介于所述第一临界电压分布与所述第二临界电压分布之间。
4.如权利要求1所述的多阶存储单元装置，其中所述电荷捕捉结构包含四个位，位于所述第一电荷储存端的两个位提供逻辑00状态、逻辑01状态、逻辑10状态和逻辑11状态，所述多个临界电压Vt分布包含第一临界电压分布与所述逻辑11状态相关、第二临界电压分布与所述逻辑10状态相关、第三临界电压分布与所述逻辑01状态相关及第四临界电压分布与所述逻辑00状态相关，
其中所述第二位操作区间在介于所述第一临界电压分布与所述第四临界电压分布之间测量，所述第二位操作区间包括所述第二临界电压分布、所述第三临界电压分布、第一感应区间提供第一电压边缘在所述逻辑10与逻辑11状态之间、第二感应区间提供第二电压边缘在所述逻辑10与逻辑01状态之间以及第三感应区间提供第三电压边缘在所述逻辑00与逻辑01状态之间。
5.如权利要求1所述的多阶存储单元装置，其中所述电荷捕捉结构包含六个位，位于所述第一电荷储存端的三个位提供逻辑000状态、逻辑001状态、逻辑010状态、逻辑011状态、逻辑100状态、逻辑101状态、逻辑110状态和逻辑111状态，所述多个临界电压Vt分布包含第一临界电压分布与所述逻辑111状态相关、第二临界电压分布与所述逻辑110状态相关、第三临界电压分布与所述逻辑101状态相关、第四临界电压分布与所述逻辑100状态相关、第五临界电压分布与所述逻辑011状态相关、第六临界电压分布与所述逻辑010状态相关、第七临界电压分布与所述逻辑001状态相关和第八临界电压分布与所述逻辑000状态相关，
其中所述第二位操作区间在介于所述第一临界电压分布与所述第八临界电压分布之间测量，所述第二位操作区间包括所述第二、第三、第四、第五、第六和第七临界电压分布、第一感应区间提供第一电压边缘在所述逻辑110与逻辑111状态之间、第二感应区间提供第二电压边缘在所述逻辑110与逻辑101状态之间、第三感应区间提供第三电压边缘在所述逻辑100与逻辑101状态之间、第四感应区间提供第四电压边缘在所述逻辑100与逻辑011状态之间、第五感应区间提供第五电压边缘在所述逻辑011与逻辑010状态之间、第六感应区间提供第六电压边缘在所述逻辑010与逻辑001状态之间以及第七感应区间提供第七电压边缘在所述逻辑001与逻辑000状态之间。
6.如权利要求1所述的多阶存储单元装置，其中所述电荷捕捉结构包含八个位，位于所述第一电荷储存端的四个位提供逻辑0000状态、逻辑0001状态、逻辑0010状态、逻辑0011状态、逻辑0100状态、逻辑0101状态、逻辑0110状态、逻辑0111状态、逻辑1000状态、逻辑1001状态、逻辑1010状态、逻辑1011状态、逻辑1100状态、逻辑1101状态、逻辑1110状态和逻辑1111状态，所述多个临界电压Vt分布包含第一临界电压分布与所述逻辑1111状态相关、第二临界电压分布与所述逻辑1110状态相关、第三临界电压分布与所述逻辑1101状态相关、第四临界电压分布与所述逻辑1100状态相关、第五临界电压分布与所述逻辑1011状态相关、第六临界电压分布与所述逻辑1010状态相关、第七临界电压分布与所述逻辑1001状态相关、第八临界电压分布与所述逻辑1000状态相关、第九临界电压分布与所述逻辑0111状态相关、第十临界电压分布与所述逻辑0110状态相关、第十一临界电压分布与所述逻辑0101状态相关、第十二临界电压分布与所述逻辑0100状态相关、第十三临界电压分布与所述逻辑0011状态相关、第十四临界电压分布与所述逻辑0010状态相关、第十五临界电压分布与所述逻辑0001状态相关和第十六临界电压分布与所述逻辑0000状态相关，
其中所述第二位操作区间在介于所述第一临界电压分布与所述第十六临界电压分布之间测量，所述第二位操作区间包括所述第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一、第十二、第十三、第十四和第十五临界电压分布、第一感应区间提供第一电压边缘在所述逻辑1110与逻辑1111状态之间、第二感应区间提供第二电压边缘在所述逻辑1110与逻辑1101状态之间、第三感应区间提供第三电压边缘在所述逻辑1100与逻辑1101状态之间、第四感应区间提供第四电压边缘在所述逻辑1100与逻辑1011状态之间、第五感应区间提供第五电压边缘在所述逻辑1011与逻辑1010状态之间、第六感应区间提供第六电压边缘在所述逻辑1010与逻辑1001状态之间以及第七感应区间提供第七电压边缘在所述逻辑1001与逻辑1000状态之间、第八电压边缘在所述逻辑0111与逻辑1000状态之间、第九感应区间提供第九电压边缘在所述逻辑0111与逻辑0110状态之间、第十感应区间提供第十电压边缘在所述逻辑0110与逻辑0101状态之间、第十一感应区间提供第十一电压边缘在所述逻辑0101与逻辑0100状态之间、第十二感应区间提供第十二电压边缘在所述逻辑0100与逻辑0011状态之间、第十三感应区间提供第十三电压边缘在所述逻辑0011与逻辑0010状态之间、第十四感应区间提供第十四电压边缘在所述逻辑0010与逻辑0001状态之间以及第十五感应区间提供第十五电压边缘在所述逻辑0001与逻辑0000状态之间。
7.如权利要求1所述的多阶存储单元装置，其中所述空穴注入包含施加正栅极电压以通过从所述栅极移动空穴至所述电荷捕捉结构来擦除所述存储装置至负电压电平。
8.如权利要求1所述的多阶存储单元装置，其中所述空穴注入包含施加负栅极电压以通过从所述衬底移动空穴至所述电荷捕捉结构来擦除所述存储装置至负电压电平。
9.如权利要求1所述的多阶存储单元装置，其中所述电荷捕捉结构包含电荷捕捉层在介质层之上。
10.如权利要求书第1项所述的多阶存储单元装置，其中所述电荷捕捉结构包含顶介质层在电荷捕捉层之上，以及所述电荷捕捉层在底介质层之上。
11.如权利要求10所述的多阶存储单元装置，进一步包括第一介质部分与第二介质部分，所述电荷捕捉层设置在所述第一与第二介质部分之间。
CN2007101119179A 2006-06-21 2007-06-20 具有放大的第二位操作区间的多阶存储单元结构 Active CN101093841B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US80544506P 2006-06-21 2006-06-21
US60/805,445 2006-06-21
US11/614,916 2006-12-21
US11/614,916 US7471568B2 (en) 2006-06-21 2006-12-21 Multi-level cell memory structures with enlarged second bit operation window

Publications (2)

Publication Number Publication Date
CN101093841A CN101093841A (zh) 2007-12-26
CN101093841B true CN101093841B (zh) 2010-10-13

Family

ID=38873403

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101119179A Active CN101093841B (zh) 2006-06-21 2007-06-20 具有放大的第二位操作区间的多阶存储单元结构

Country Status (3)

Country Link
US (1) US7471568B2 (zh)
CN (1) CN101093841B (zh)
TW (1) TWI343643B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709291A (zh) * 2012-05-22 2012-10-03 上海宏力半导体制造有限公司 Sonos存储单元及其操作方法、sonos存储器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7684252B2 (en) * 2006-06-21 2010-03-23 Macronix International Co., Ltd. Method and structure for operating memory devices on fringes of control gate
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US7580292B2 (en) * 2007-06-14 2009-08-25 Macronix International Co., Ltd. Method for programming a multilevel memory
JP5238208B2 (ja) * 2007-09-27 2013-07-17 株式会社東芝 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置
US7692962B2 (en) * 2007-12-18 2010-04-06 Spansion Llc Reduced state quadbit
US7826262B2 (en) * 2008-01-10 2010-11-02 Macronix International Co., Ltd Operation method of nitride-based flash memory and method of reducing coupling interference
US7804711B2 (en) * 2008-02-22 2010-09-28 Macronix International Co., Ltd. Methods of operating two-bit non-volatile flash memory cells
US7986564B2 (en) * 2008-09-19 2011-07-26 Macronix International Co., Ltd. High second bit operation window method for virtual ground array with two-bit memory cells
US8386884B2 (en) * 2009-07-14 2013-02-26 Macronix International Co., Ltd. Memory apparatus with multi-level cells and operation method thereof
US8077513B2 (en) * 2009-09-24 2011-12-13 Macronix International Co., Ltd. Method and apparatus for programming a multi-level memory
US8098522B2 (en) * 2009-10-06 2012-01-17 Macronix International Co., Ltd. Non-volatile memory and operation method thereof
TWI442400B (zh) * 2010-02-22 2014-06-21 Acer Inc 記憶體元件之操作方法
CN102314942B (zh) * 2010-06-29 2014-08-13 旺宏电子股份有限公司 非挥发性记忆体及其操作方法
US8203879B2 (en) 2010-07-12 2012-06-19 Macronix International Co., Ltd. Non-volatile memory and operation method thereof
TWI514382B (zh) * 2013-07-10 2015-12-21 Macronix Int Co Ltd 多階記憶體的操作方法
US9312017B2 (en) * 2014-01-15 2016-04-12 Apple Inc. Storage in charge-trap memory structures using additional electrically-charged regions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691310A (zh) * 2004-04-26 2005-11-02 旺宏电子股份有限公司 用在电荷陷阱非挥发性记忆体中的频谱位移的动作设计

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
JPH0555596A (ja) * 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
US5379254A (en) * 1992-10-20 1995-01-03 National Semiconductor Corporation Asymmetrical alternate metal virtual ground EPROM array
US5315145A (en) * 1993-07-16 1994-05-24 Board Of Trustees Of The Leland Stanford Junior University Charge monitoring device for use in semiconductor wafer fabrication for unipolar operation and charge monitoring
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
CA2215369C (en) * 1997-09-12 2008-11-18 Nicholas Garry Tarr Method of monitoring radiation using a floating gate field effect transistor dosimeter, and dosimeter for use therein
JP4697993B2 (ja) * 1999-11-25 2011-06-08 スパンション エルエルシー 不揮発性半導体メモリ装置の制御方法
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
TW490675B (en) * 2000-12-22 2002-06-11 Macronix Int Co Ltd Control method of multi-stated NROM
JP4467815B2 (ja) * 2001-02-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ
US6487114B2 (en) * 2001-02-28 2002-11-26 Macronix International Co., Ltd. Method of reading two-bit memories of NROM cell
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US6576922B1 (en) * 2001-12-21 2003-06-10 Texas Instruments Incorporated Ferroelectric capacitor plasma charging monitor
US6707078B1 (en) * 2002-08-29 2004-03-16 Fasl, Llc Dummy wordline for erase and bitline leakage
US6784483B2 (en) * 2002-09-04 2004-08-31 Macronix International Co., Ltd. Method for preventing hole and electron movement in NROM devices
US6912163B2 (en) * 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
JP4480955B2 (ja) * 2003-05-20 2010-06-16 シャープ株式会社 半導体記憶装置
JP4040534B2 (ja) * 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US6765165B1 (en) * 2003-12-20 2004-07-20 Lear Corporation Electric switch
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7142455B1 (en) * 2004-05-04 2006-11-28 Spansion, Llc Positive gate stress during erase to improve retention in multi-level, non-volatile flash memory
US6834012B1 (en) * 2004-06-08 2004-12-21 Advanced Micro Devices, Inc. Memory device and methods of using negative gate stress to correct over-erased memory cells
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
US7130215B2 (en) * 2004-12-28 2006-10-31 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory device
US7251167B2 (en) * 2004-12-29 2007-07-31 Macronix International Co., Ltd. Method for programming multi-level nitride read-only memory cells
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7206225B2 (en) * 2005-01-25 2007-04-17 Macronix International Co., Ltd. Method of dynamically controlling program verify levels in multilevel memory cells
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
TWI257169B (en) * 2005-04-19 2006-06-21 Powerchip Semiconductor Corp Programmable and erasable digital switch device and manufacturing method and operating method thereof
US7227786B1 (en) * 2005-07-05 2007-06-05 Mammen Thomas Location-specific NAND (LS NAND) memory technology and cells
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7292478B2 (en) * 2005-09-08 2007-11-06 Macronix International Co., Ltd. Non-volatile memory including charge-trapping layer, and operation and fabrication of the same
US7388252B2 (en) * 2005-09-23 2008-06-17 Macronix International Co., Ltd. Two-bits per cell not-and-gate (NAND) nitride trap memory
US7599229B2 (en) * 2006-06-21 2009-10-06 Macronix International Co., Ltd. Methods and structures for expanding a memory operation window and reducing a second bit effect
US7512013B2 (en) * 2006-06-21 2009-03-31 Macronix International Co., Ltd Memory structures for expanding a second bit operation window
US20070297244A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
US20080121980A1 (en) * 2006-06-21 2008-05-29 Macronix International Co., Ltd. Bottom Dielectric Structures and High-K Memory Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691310A (zh) * 2004-04-26 2005-11-02 旺宏电子股份有限公司 用在电荷陷阱非挥发性记忆体中的频谱位移的动作设计

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709291A (zh) * 2012-05-22 2012-10-03 上海宏力半导体制造有限公司 Sonos存储单元及其操作方法、sonos存储器

Also Published As

Publication number Publication date
CN101093841A (zh) 2007-12-26
US20070297227A1 (en) 2007-12-27
TW200802825A (en) 2008-01-01
TWI343643B (en) 2011-06-11
US7471568B2 (en) 2008-12-30

Similar Documents

Publication Publication Date Title
CN101093841B (zh) 具有放大的第二位操作区间的多阶存储单元结构
JP4781730B2 (ja) 電荷トラッピング不揮発性メモリにおける検出の方法および装置
CN100539161C (zh) 具有未掺杂源极与汲极区的陷入储存快闪记忆胞结构
CN101295545B (zh) 用以操作双边偏压与非存储器阵列的方法
US20070284620A1 (en) Structure and Method of Sub-Gate and Architectures Employing Bandgap Engineered SONOS Devices
JP2006079802A (ja) 一列の電荷トラッピングメモリセルを作動させるための方法および装置
US7646637B2 (en) Nonvolatile memory having modified channel region interface
JP2005354074A (ja) 不揮発性メモリ素子及びその駆動方法
WO2008078877A1 (en) 2t nor-type non-volatile memory cell array and method of processing data of 2t nor-type non-volatile memory
KR20090006174A (ko) 메모리 디바이스들을 소거하고 메모리 디바이스를 멀티 레벨로 프로그램하기 위한 방법들
JP4522879B2 (ja) 不揮発性半導体記憶装置
CN101211663B (zh) 对虚拟接地存储器的可变编程及编程验证的方法
US8765553B2 (en) Nonvolatile memory array having modified channel region interface
JP4602331B2 (ja) 個別電荷蓄積素子を有するメモリのプログラミング
US7672159B2 (en) Method of operating multi-level cell
US20080006871A1 (en) Nonvolatile Memory Having Raised Source and Drain Regions
US7483299B2 (en) Devices and operation methods for reducing second bit effect in memory device
KR20070104685A (ko) 스플릿 게이트 멀티-비트 메모리 셀
US7561470B2 (en) Double-side-bias methods of programming and erasing a virtual ground array memory
US7714375B2 (en) Flash memory with 4-bit memory cell
JPH11238814A (ja) 半導体記憶装置およびその制御方法
US7684252B2 (en) Method and structure for operating memory devices on fringes of control gate
US20060050554A1 (en) Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7554851B2 (en) Reset method of non-volatile memory
CN100524829C (zh) 在控制栅极边缘上操作存储装置的方法与结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant