CN101095238A - 使用单晶体管的高密度半导体存储单元和存储器陈列 - Google Patents

使用单晶体管的高密度半导体存储单元和存储器陈列 Download PDF

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Abstract

公开了一种可编程存储单元，包括位于列位线和行字线的交叉点处的晶体管。该晶体管的栅极由列位线形成，其源极连接到行字线。通过在列位线和行字线之间施加电压势，而在该晶体管的栅极下面的衬底中产生被编程的n+区，从而对所述存储单元编程。

Description

使用单晶体管的高密度半导体存储单元和存储器陈列
技术领域
本发明涉及非易失性可编程半导体存储器，特别涉及通过晶体管栅极氧化物的击穿而编程的单晶体管存储单元，以及结合了这种存储单元的存储器阵列。
背景技术
当电源移除时，非易失性存储器仍然保留已储存的数据，这是许多不同种类的电子器件所期望的。可编程只读存储器(“PROM”)是一种一般可买到的非易失性存储器，其使用字线-位线交叉点元件，如熔丝、反熔丝以及俘获电荷器件，如浮栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管，来储存逻辑信息。
Reisinger等人在美国专利第6,215,140号中公开一种使用电容内二氧化硅层的击穿以储存数字数据的PROM单元的实例。由Reisinger等人公开的基本PROM，使用氧化物电容器与结型二极管的一系列结合作为交叉点元件(术语“交叉点”指字线与位线的交叉)。未受影响的电容器表示逻辑值0，而被电击穿的电容器表示逻辑值1。调整二氧化硅层的厚度以得到期望的操作规格。二氧化硅层具有约10C/cm2(库仑/cm2)的击穿电荷。如果10伏特电压施加到厚度为10nm的电容器电介质上(所产生的电场强度为10mV/cm)，产生约1mA/cm2的电流流动。使用10伏特的电压，会产生用于存储单元编程的相对大量的时间。然而，为了减少电击穿过程中发生的高功率损耗，将电容器电介质设计的较薄会比较有利。举例而言，具有厚度为3～4nm的电容器电介质的存储单元结构，可以在约1.5V电压下工作。电容器电介质在该电压下仍不会击穿，故1.5V足以从存储单元中读取数据。例如，数据在5V下被存储，在这种情况下可以在约1毫秒内对存储单元结构中的一个单元串编程。那么在这种情况下，电容器电介质每cm2的能量损失大约是50瓦特(10库仑×5V)。如果所期望的功率损耗大约是0.5W，则大约需要100秒对1GB的存储器编程。如果可允许的功率损耗更高一些，则相应地可以更快地进行编程。
一些类型的非易失性存储器可以被重复地编程和擦除，其中包括通常被称作EFROM的可擦除可编程只读半导体存储器，以及通常被称作EEPROM的电可擦除可编程只读半导体存储器。EPROM存储器通过施加紫外光被擦除，且通过施加各种电压被编程，而EEPROM的擦除和编程都是通过施加各种电压实现的。EPROM和EEPROM具有通常已知为浮栅的适合的结构，根据将被存储在其上的数据对其充电或放电。浮栅上的电荷确定该器件的阈值电压或VT，当读取存储器以确定其中存储的数据时感测该电压。通常，人们致力于使这些类型的存储单元中的栅极氧化物应力最小化。
被称为金属氮化物氧化物硅(“MNOS”)器件的器件其沟道位于源和漏之间的硅中并被栅极结构覆盖，该栅极结构包括二氧化硅层、氮化硅层和铝层。通过向该栅极施加适当的电压脉冲，MNOS器件可在两个阈值电压状态VTH(high)和VTH(low)之间转换，其使得电子在氧化物-氮化物栅极中被俘获(VTH(high))或被逐出氧化物-氮化物栅极(VTH(low))。同样，人们也致力于使这些类型的存储单元中的栅极氧化物应力最小化。
在Hoffman等的美国专利No.4,037,243中，公开了一种结击穿存储单元，其使用在栅控二极管的栅极上存储的电荷来存储逻辑值0和1。使用在栅控二极管的p型电极和栅极电极之间形成的电容将电荷存储在栅极上。通过在由二氧化硅和氮化硅层形成的电容器中的复合电介质代替二氧化硅以加强电荷存储。向栅控二极管的电极施加擦除电压使得氧化物-氮化物界面表面填充负电荷，在擦除操作结束后所述负电荷被保持。该负界面电荷使得该栅控二极管即使在移去擦除电压后也能够在感应结(induced junction)模式下工作。之后当读取该栅控二极管时，其表现出沟道的感应场结击穿，且饱和电流流过。场感应结击穿电压低于金属结击穿电压。然而，向该栅控二极管的电极施加写电压使得二氧化硅/氮化硅界面填充正电荷，该正电荷在写操作完成后被保持。之后，当该栅控二极管被读取时，由于没有沟道存在其将不会击穿。只有微小电流流动。这些不同的电流被感测并表示不同的逻辑状态。
用于制造各种类型的非易失性存储器的各种工艺的提高趋向落后于广泛使用的诸如先进CMOS逻辑工艺的工艺提高。例如，用于诸如快闪存储器EEPROM器件的工艺趋向于使用比标准先进CMOS逻辑工艺多30％的掩模步骤，以产生高电压产生电路、三角阱、浮栅、ONO层和通常在所述器件中发现的特殊源和漏结需要的各种特殊的区域和结构。因此，快闪存储器器件的工艺趋向于比标准先进CMOS逻辑工艺落后一代或两代，并且每片晶片的成本约贵30％。另一个例子中，反熔丝的工艺必须适合制造各种反熔丝结构和高压电路，因此也趋向于大约比标准先进CMOS工艺落后一代。
通常，在制造用于诸如电容器和晶体管的金属-氧化物-硅(MOS)器件的二氧化硅层时要特别注意。必须高度小心以保证二氧化硅层在制造或后续的集成电路的正常操作过程中不受应力，从而获得所需要的器件特性和长时间稳定性。在Kuroda的美国专利No.5,241,200中公开了在制造中需要注意到何种程度的一个例子，其公开了在晶片制造工艺中，使用扩散层和分路(shunt)对积累在字线中的电荷放电。避免这种电荷的积累保证了不对栅极绝缘膜施加大的电场，从而防止了使用字线作为其栅极布线的晶体管特性的变化以及栅极绝缘膜的退化和击穿。
在Tamura等的美国专利No.6,249,472中公开了在正常电路操作期间，在设计电路以避免使晶体管的二氧化硅层受应力的情况中需要注意到何种程度的例子。Tamura等公开的反熔丝电路在一个实施例中具有与P-沟道MOS晶体管串联的反熔丝，在另一个实施例中具有与n-沟道MOS晶体管串联的反熔丝。当不使用通常制造反熔丝电路所需要的额外的膜制造工艺来制造反熔丝时，Tamura等提出了另一个问题。当该反熔丝被短路时，串联连接的晶体管暴露在足以击穿该晶体管的二氧化硅层的高电压下。Tamura等公开了向此电路增加另一个晶体管以避免将第一个晶体管暴露于所述击穿电势下。
上述观察普遍表明各个现有的存储器技术都存在缺点。
附图说明
图1是根据本发明的存储器阵列一部分的示意电路图。
图2是图1所示的存储器阵列的一部分的局部布局图示意图。
图3是用于图2中的存储器阵列该部分的集成电路结构的剖面示意图。
图4的电压表示出了图1～3的存储单元的操作。
图5已经被编程的存储单元的截面示意图。
图6是已经被编程的存储单元的电路示意图。
图7是实验设置的截面示意图。
图8的曲线图示出了超薄栅极氧化物上恒定电压应力的效果。
图9的曲线示出了超薄栅极氧化物的电流-电压特性随着退化进行的各个阶段。
图10的曲线示出了对于不同氧化物厚度，在n沟道场效应晶体管(倒置)上测量的半对数坐标下63％分布的击穿时间与电压的关系。
图11的曲线图示出了在探测到连续击穿事件后测量的n型器件的电流-电压特性。
具体实施方式
一种具有围绕栅极氧化物构造的数据存储元件的半导体存储单元被用来存储信息，所述信息的存储是通过向超薄电介质施加应力使其击穿(软或硬击穿)以设定存储单元的泄漏电流水平实现。通过感测被单元汲取的电流来读取该存储单元。适当的超薄电介质是在晶体管中使用的厚约50或更薄的高质量栅极氧化物，这通常从现有的先进CMOS逻辑工艺中可获得。这种氧化物通常通过沉积、硅有源区的氧化物生长、或其结合形成。其它适合的电介质包括氧化物-氮化物-氧化物复合物、化合物氧化物等。
在下面的描述中，提供了大量具体的详细说明以提供对本发明的实施例的全面理解。然而，相关领域的技术人员将会认识到可以不使用这些具体细节其中之一或全部来实现本发明，或者使用其它方法、部件、材料等也可以实现本发明。在其它例子中，为了避免混淆本发明的特征，未详细示出或描述公知的结构、材料或操作。
整个说明书中所提及的“一个实施例”意味着所描述的与该实施例相关的特征、结构或特性至少包括在本发明的一个实施例中。因此，在整个说明书的各处出现的短语“在一个实施例中”并不都是指相同的实施例。此外，可以在一个或多个实施例中以任何适当的方式结合这些特定的特征、结构或特性。
本发明涉及其它类型的基于栅极氧化物击穿的快闪存储器设计，其由本发明人开发并转让给与本发明相同的受让人。这些例子在2001年9月18日提交的题为“SEMICONDUCTOR MEMORY CELL ANDMEMORY ARRAY USING A BREAKDOWN PHENOMENA IN AN ULTRA-THINDIELECTRIC”的序列号为No.09/955,641的美国专利申请，2001年12月17日提交的题为“SEMICONDUCTOR MEMORY CELL AND MEMORYARRAY USING A BREAKDOWN PHENOMENA IN AN ULTRA-THINDI ELECTR IC”的序列号为No.10/024,327的美国专利申请，2001年10月17日提交的题为“SMART CARD HAVING NON-VOLATILE MEMORYFORMED FROM LOGIC PROCESS”的序列号为No.09/982,034的美国专利申请，以及2001年10月17日提交的题为“REPROGRAMMABLENON-VOLATILE OXIDE MEMORY FORMED FROM LOGIC PROCESS”的序列号为No.09/982,314的美国专利申请中示出，其中的每一个均在此引用作为参考。然而，在上述的每个存储单元中，单元尺寸相对较大。本发明提供了更小的单元尺寸，因而允许更高的密度。
图1示出了根据本发明形成的存储器阵列100的一个例子。存储器阵列100是4列×3行的阵列，然而，可以理解该阵列可以是任何尺寸的。存储器阵列100包括12个存储单元102，其每一个包括MOS晶体管104。例如在第一行R1和第一列C1的交叉点处的存储单元102包括MOS晶体管104，其栅极连接到列线C1(本文中也被称作“位线”或“列位线”)，其源极连接到行线R1(本文中也称作“字线”或“行字线”)，其剩下漏极浮置连接到相邻的存储单元102的漏极。
从下面将可以看出，在编程步骤期间，相对大的电压施加到所选中列的晶体管102的栅极上(通过位线Cx，其中x＝1～M，M是总的列数)，以击穿晶体管102的栅极氧化物。在一个实施例中，图1中的其它存储单元102也是由相同的晶体管102形成于列位线Cx和行字线Ry的交叉点，其中y＝1～N，N是总列数。
晶体管102在图1的存储器阵列100中作为数据存储元件使用是有利的，因为这些晶体管可以使用很多传统CMOS工艺制造，这些CMOS工艺只使用单一多晶硅沉积步骤而不增加任何掩模步骤。这与需要至少两层多晶硅层的“浮栅”型快闪存储器相反。此外，采用现代技术性进步，晶体管的尺寸可以制作得更小。例如，当前的0.18微米、0.13微米以及更小线宽的工艺将大大增加快闪存储器的密度。
虽然只示出了4×3的存储器阵列100，实际上当使用例如先进的0.13μm的CMOS逻辑工艺制造时，这种存储器阵列包含大约1G比特量级或更多的存储单元。随着CMOS逻辑工艺的进一步提高，将可以实现更大的存储器。存储器阵列100实际上被组织成字节、页和冗余行(未示出)，其可以通过任何期望的方式实现。在本领域中有很多公知的适合的存储器组织方式。
图2示出了一部分存储器阵列100的局部布局图200，图3示出了说明性MOS集成电路300的截面图，示出了对应于根据图2的布局图由晶体管104形成的存储单元102的其基本结构特征。图2的布局图适合于先进CMOS逻辑工艺。术语MOS通常被理解为与包括掺杂多晶硅和其它良导体的任何栅极材料有关，以及与不限于二氧化硅的各种不同类型的栅极电介质有关，因此在这里使用了此术语。例如电介质可以是任何类型的电介质，诸如氧化物或氮化物，这些电介质一旦被施加电压一段时间就会经历硬击穿或软击穿。在一个实施例中，使用约50埃(对于0.25um为50A、对于0.18um为30A，以及对于0.13um为20A工艺)厚的热生长的栅极氧化硅。
优选存储器阵列100以栅格形式布局，其中诸如C1、C2、C3和C4的列线垂直于诸如R1、R2和R3的行线，以及晶体管104的扩散源极和漏极。位于行线R1和列线C1交叉点的晶体管104以下述方式形成在p阱有源区302中。
使用沉积或热氧化形成超薄栅极氧化物层304。接着的是多晶硅层的沉积和掺杂，其使用包含列位线C1、C2、C3和C4的图形的栅极掩模来进行图形化，其也充当晶体管104的栅极310。或者，列位线也可以是通过列位线段与晶体管的栅极310连接的单独的结构。使用传统工艺步骤(注入、隔离物和n+源/漏注入)形成各个源极和漏极区，产生n+源极区306和n+漏极区308。重要的是，应当注意晶体管104的多晶硅栅极310不应当与n+源/漏区重叠。因此，不使用轻掺杂漏极结构。从下面将可以看出，通过不使多晶硅栅极310与n+源/漏极区重叠或靠近，在编程期间，多晶硅栅极将不会直接与n+源/漏极区短接。
此外，形成到n+源极区306的接触通孔(也被称作行字线段)以允许与行线Ry的连接。行线Ry通过金属沉积形成，其接着被蚀刻。此外，在多晶硅层上沉积层间电介质(未示出)。因此，连接金属行线Ry和n+源极区306的接触通孔在该层间电介质内形成。
现在参照图4中示出的说明性电压来解释存储器阵列100的操作。应当理解，这些电压是说明性的，当使用不同的工艺技术时或在不同的应用中可能要使用不同的电压。在编程期间，存储器阵列100的各个存储单元暴露于四个可能的编程电压组合其中之一，在图4的行401、403、405和407所示。在行409、411、413和415中示出了读电压。假设存储单元102被选择用于编程且位于R1和C1的交叉点。所选择的存储单元102是指处在所选行和所选列(“SR/SC”)。如行401所示，在所选字R1上的电压(用Vw1或“字线上电压”表示)是0伏特且位线C1上电压(用Vb1或“位线上电压”表示)是8伏特。因此，跨越晶体管104栅极(位线C1)和晶体管104的源极(字线R1)的电压是8伏特。晶体管104的栅极氧化物304被设计成在该电势差下击穿，这就对存储单元进行了编程。在编程期间，该电压势击穿栅极氧化物且导致泄漏电流通过栅极氧化物进入下层衬底，且主要由接地的N+源/漏极收集。此外，该操作的结果是被编程的n+区501(见图5)在晶体管104的n+源极区306和n+漏极区308之间的p阱302中形成。
可以理解，所施加的精确电压幅度依赖于栅极氧化物的厚度及其它因素。因此，例如，对于0.13微米的CMOS工艺，栅极氧化物通常更薄，因此在所选的字线和所选的位线之间需要更低的电压差。在一个实施例中，其中使用0.13微米的CMOS工艺，位线C1和未被选择的字线具有4.5伏特的电压，未被选择的位线R1具有0～1.2伏特之间的电压。
当R1和C1是被选择的行和列时，考虑对位于所选择的行和未被选择的列(“SR/UC”)，例如R1和C2的交叉点处的存储单元102的影响。如行405中所示，字线R1上的电压是0伏特，未被选择的位线C2上的电压是3.3伏特。这产生了跨越晶体管104的栅极氧化物304的3.3伏特的电势差，该电势差不足以击穿此交叉点处的晶体管104的栅极氧化物。在这些条件下存储单元102不编程。
当R1和C1是被选择的行和列时，考虑对位于所选择的列和未被选择的行(“UR/SC”)，例如R2和C1的交叉点处的存储单元102的影响。如行403中所示，未被选择的字线R2上的电压是8伏特，位线C1上的电压是8伏特。这产生了跨越晶体管104的栅极氧化物304的0伏特的电势差。在这些条件下存储单元102不编程。
当R1和C1是被选择的行和列时，考虑对位于未被选择的列和未被选择的行(“UR/UC”)，例如R2和C2的交叉点处的存储单元102的影响。如行407中所示，未被选择的字线R2上的电压是8伏特，未被选择的位线C2上的电压是3.3伏特。这产生了跨越晶体管104的栅极304和N+源/漏极的-4.7伏特的负电势差。由于N+源极/漏极是正的且栅极是负的，源极/漏极上更高的电压将不会在栅极之下通过，因此在这些条件下存储单元102不编程。此外，未被选择的字线上的电压可以偏置到中间电压，例如2V～6V以防止该单元被编程。然而，被编程的单元将会引起从被选择的位线到未被选择的字线的泄漏电流。如果未被选择的位线是浮置的，该泄漏电流将对其充电，这使得位线中的电压升高。通过将未被选择的字线Rx偏置到8伏特，就能够防止该泄漏电流并，因此可以减小所选择的位线通过被编程的单元充电的时间。
在通过击穿栅极氧化物304对存储单元102编程后，该单元102的物理特性改变。参见图5，存储单元102的晶体管104已经被编程。在编程期间，被编程的n+区501在晶体管104的栅极下面形成。该被编程的n+区501随着电流(在编程过程中)刺穿栅极氧化物304而形成并且沉积在衬底(p阱302)中。
虽然在图3中难以看清，如上所述，晶体管104的多晶硅栅极310不应当与n+源极/漏极区306和308垂直重叠。实际上，栅极310和n+源极区306和n+漏极区308之间的横向分离，以使用CMOS LDD间隔物为例，应当足以防止编程期间的短路。如图3所示，该横向分离用横向距离D表示。在一个实施例中，该横向距离D由CMOS逻辑器件中的LDD介电间隔物格式化为0.02微米～0.08微米之间。通过使多晶硅栅极不与n+源极/漏极区重叠或相邻，在编程期间，多晶硅栅极不会直接与n+源极/漏极区短路。相反，形成了被编程的n+区501。此外，可以使用其它的方法来避免栅极310与n+区306和308之间的短路。仅作为一个例子，可以在栅极多晶硅蚀刻后，使用多晶硅栅极侧壁氧化将n+区306和308附近的栅极氧化物变得更厚。可以理解其它方法也是适用的。
可以在图6中看到图5的被编程存储单元的示意图。对存储单元编程的结果是形成了两个栅控二极管601和603。栅控二极管601和603防止电流从字线Ry流到位线Cx。然而，在读操作期间允许电流从位线Cx流向字线Ry，因为正的栅极偏置可以导致n+反转，这可以产生到N+源极/漏极区的连接。
以下述方式读取存储器阵列100。在所选择的列位线(“SC”)上施加1.8伏特的读选择电压，且在所选择的行字线(“SR”)上施加0伏特的读选择电压。注意，这些电压对应于典型的0.18微米CMOS工艺。对于更小的更先进的CMOS工艺通常使用更低的电压。例如，对于0.13微米的CMOS工艺，所选列位线上的读选择电压可以大约是1.2伏特。
假设R1和C1是所选择的行和列(“SC/SR”)且该交叉点处的存储单元102被编程。如行409所示，通过位线C1向晶体管104的栅极施加1.8伏特的电压(读选择电压)，通过字线R1向源极施加0伏特的电压。这使得电流从位线C1流经晶体管104的栅极氧化物、并经过接地为零的字线R1流出。通过检测位线上的电流，能够确定存储单元102是否被编程。如果存储单元102未被编程，将没有电流流过，这意味着该存储单元未被编程。
当R1和C1是被选择用于读操作的行和列时，考虑对位于被选择的列和未被选择的行(“UR/SC”)，例如R2和C1的交叉点的存储单元102的影响。如行411所示，被选择的位线C1上的电压是1.8伏特，且通过未被选择的字线R2向源极施加1.8伏特的电压。晶体管上没有电压势且没有电流流过，着意味着该存储单元未被编程。通过将未被选择的字线R2偏置到1.8伏特，可以减少通过被编程的单元对所选择位线充电的时间。这是因为，如果未被选择的字线是浮置的，将会消耗一些时间来通过被选择的位经过被编程的单元对其充电。
当R1和C1是被选择用于读操作的行和列时，考虑对位于未被选择的列和被选择的行(“SR/UC”)，例如R1和C2的交叉点处的存储单元102的影响。如行413所示，未被选择的位线C1上的电压是0伏特，且通过被选择的字线R1向源极施加0伏特的电压。晶体管上没有电压势且没有电流流过，这意味着该存储单元未被编程。
当R1和C1是被选择用于读操作的行和列时，考虑对位于未被选择的列和未被选择的行(“UR/UC”)，例如R2和C2的交叉点处的存储单元102的影响。如行415所示，未被选择的位线C1上的电压是0伏特，且通过未被选择的字线R1向源极施加1.8伏特的电压。甚至对于先前被编程的单元，这些被编程的单元起反向偏置二极管的作用，因此没有电流从未被选择的字线(1.8V)到未被选择的位线(0V)，这意味着该存储单元未被编程。
因此，从上面可看出，在读周期期间，没有电流被具有未被选择的行或未被选择的列的交叉点处的存储单元所汲取。
对于氧化物击穿的各种研究，这些研究与阵列100中示出的存储单元102的角度不同，表明了用于击穿超薄栅极氧化物并建立起击穿是可控的适合的电压电平。当超薄栅极氧化物受到电压引起的应力时，在该栅极氧化物中发生击穿。虽然导致栅极氧化物的本征击穿的实际机制并不是很清楚，但该击穿过程是经过软击穿(“SBD”)阶段接着是硬击穿(“HBD”)阶段的渐进过程。击穿的一个原因被认为是氧化物缺陷位置。这些可以单独引起击穿，或者俘获电荷并因此引起高的局域场、电流和正反馈条件，这些导致热失控。产生更少氧化物缺陷的改进制造工艺减少了这种类型的击穿发生。击穿的另一个原因被认为是即使在无缺陷的氧化物中电子和空穴在不同的位置被俘获，其也导致热失控。
Rasras等进行了载流子分离实验，该实验证明了在正的栅极偏置下，衬底中的电子的碰撞电离是衬底空穴电流的主要来源。MahmoudRasras、Ingrid De Wolf、Guido Groeseneken，Robin Degraeve和Hermane.Maes的Substrate Hole Current Origin after OxideBreakdown，IEDM 00-537，2000。以一种包括沟道反转的结构对超薄氧化物进行了恒定电压应力实验，确定了SBD和HBD都可以用于存储数据，并且可以通过控制栅极氧化物存储元件受到应力的时间来获得所需程度的SBD或HBD。图7示意性示出了该实验装置的截面图。超薄栅极氧化物上的恒定电压应力的效果在图8中示出，其中x轴是以秒为单位的时间，y轴是以对数表示的电流，单位是安培。图8示出了在恒定电压应力下软和硬击穿前和后测得的栅极和衬底空穴电流。大约12.5秒时间，总电流基本恒定且主要由通过Ig测量的电子电流控制。泄漏被认为是由Fowler-Nordheim(“FN”)隧穿和压力引起的泄漏电流(“SILC”)引起的。在大约12.5秒时，观察到测得的衬底空穴电流有大的跳跃，这给出了软击穿(“SBD”)开始的信号。在这一新阶段，总电流基本保持不变，虽然从大约12.5秒到大约19秒时衬底电流中有一些波动。在大约19秒时，电子电流和衬底空穴电流中大的跳跃给出了硬击穿(“HBD”)开始的信号。图8示出了通过控制栅极氧化物存储元件受到应力的时间可以获得所需程度的SBD或HBD。
Sune等研究了超薄二氧化硅薄膜中后SBD传导性。Jordi Sune、Enrique Miranda的Post soft Breakdown conduction in SiO2 GateOxides，IEDM 00-533，2000。图9示出了随着退化进行时超薄栅极氧化物的电流-电压(“I-V”)特性的各个阶段，其中x轴以伏特为单位表示电压，y轴以安培为单位用对数表示电流。图9示出了大范围的电压可以用来编程栅极氧化物存储元件，且可以使用SBD或HBD在栅极氧化物存储元件中存储信息。还包括了几个击穿后的I-V特性，其示出了从SBD到HBD的演变。在SBD和HBD时以及在这两个极端之间的中间状态中产生的泄漏电流的量大致线性地依赖于大约2.5伏～6伏的范围内的电压幅度。
Wu等研究了超薄氧化物的电压加速的电压依赖性。E.T.Wu等的Voltage-Dependent Voltage-Acceleration of Oxide Breakdownfor Ultra-Thin Oxides，IEDM 00-541，2000。图10的曲线图示出了测得的氧化物厚度从2.3nm变化到5.0nm的n沟道FET(反转)中，半对数坐标下63％分布下的击穿时间与栅极电压的关系。该分布通常是一致的且是线性的，进一步表明了该过程是可控的。
Miranda等测量了在探测到连续的击穿事件后，氧化物厚3nm且面积为6.4×10-5cm2的nMOSFET器件的I-V特性。Miranda等的“Analytic Modeling of Leaking Current Through MultipleBreakdown Paths in SiO2 Film”，IEEE 39th Annual InternationalReliability Physics Symposium，Orlando，FL，2001，pp 367-379。图11示出了对应于线性范围的结果，其中“N”是导电通道的数目。该结果非常的线性，意味着该路径基本是电阻性的。
本文中描述的存储单元中使用的晶体管在大多数情况下是正常的低电压逻辑晶体管，具有例如超薄氧化物厚度对于0.25μm工艺在50的量级，或者对于0.13μm工艺在20的量级。在编程期间这种超薄栅极氧化物上的电压可以暂时远远高于Vcc，对于使用0.25μm工艺制造的集成电路其通常为2.5伏特，对于使用0.13μm工艺制造的集成电路其通常为1.2伏特。这种超薄氧化物通常可以经受高达4或5伏特的电压，而晶体管的性能没有明显退化。
前面所描述的本发明及其应用是说明性的并不意图限制本发明的范围。对本说明书中的实施例的进行变化和修改是可能的，且对于本领域的普通技术人员，这些实施例中的各个元件的实际替代物和等效物是已知的。例如，前面各实例中所述的各种电压只是说明性的，因为需要一定的判断力以便在一定的电压范围内选取精确的电压，并且电压的选择在任何情况下都与器件的特性有关。使用术语行字线和列位线描述了通常在存储器中使用的线的类型，但是一些存储器可能对这些线还有另外的名称。此外，各种掺杂类型可以相反，例如上面所述的n-沟道晶体管可以用p-沟道晶体管代替。可以在不脱离本发明的范围和实质的条件下对上述实施例进行这些和其它改变和修改。

Claims (20)

1.一种用在具有列位线和行字线的存储器阵列中的可编程存储单元，该存储单元包括：
晶体管，具有栅极、在衬底上和栅极之间的栅极电介质，以及第一和第二掺杂半导体区，其形成在所述衬底中与所述栅极相邻，并相互隔开从而限定在其间和所述栅极下的沟道区，所述栅极由所述列位线之一形成；以及
耦合到晶体管的第二掺杂半导体区的行字线段，所述行字线段连接到所述行字线之一。
2.权利要求1的存储单元，其中所述列位线通过列位线段连接到所述栅极。
3.权利要求1的存储单元，其中所述栅极不与所述第一和第二掺杂半导体区中的任何一个重叠。
4.权利要求1的存储单元，其中晶体管的栅极电介质在邻近第一和第二掺杂半导体区处比在所述沟道区处更厚。
5.权利要求1的存储单元，其中栅极和所述第二掺杂半导体区横向地分开距离D。
6.权利要求5的存储单元，其中所述距离D足以防止与所述第一或第二掺杂半导体区的短路。
7.权利要求1的存储单元，其中所述第一掺杂半导体区是浮置的。
8.权利要求1的存储单元，还包括当所述存储单元已经被编程时，在所述沟道区中的所述衬底内形成的被编程的掺杂区。
9.一种操作可编程存储器阵列的方法，所述存储器阵列包括多个行字线、多个列位线、以及位于行线和列线的各个交叉点的多个存储单元，所述存储单元包括晶体管，晶体管具有栅极、在栅极和衬底上之间的栅极电介质、第一和第二半导体掺杂区，其形成在所述衬底中与所述栅极相邻，并相互隔开从而限定在其间和所述栅极下的沟道区，所述栅极由所述列位线之一形成，以及耦合到晶体管的第二掺杂半导体区的行字线段，所述行字线段连接到所述行字线之一，该方法包括：
向被选择的列位线之一和被选择的晶体管的栅极施加第一电压；以及
向被选择的行字线之一施加第二电压；
其中第一电压和第二电压跨越所述被选择的晶体管的栅极电介质上形成电势差，以使得在所述被选择的晶体管的所述沟道区中的所述衬底内形成被编程的掺杂区。
10.权利要求9的方法，还包括在不对应于所述被选择的晶体管的行字线上施加第三电压。
11.权利要求9的方法，其中通过在所述被选择的晶体管的栅极上施加第四电压、并监测从所述栅极流到所述被选择的列位线的电流流动，来读取所述被选择的晶体管。
12.权利要求11的方法，还包括在不对应于所述被选择的晶体管的行字线上施加第五电压。
13.一种可编程存储器阵列，包括多个行字线、多个列位线、以及位于行字线和列位线的各个交叉点处的多个存储单元，每个存储单元包括：
晶体管，具有栅极、在该栅极和衬底上之间的栅极电介质、以及第一和第二半导体掺杂区，其形成在所述衬底中与所述栅极相邻，并相互隔开从而限定在其间和所述栅极下的沟道区，所述栅极由所述列位线之一形成；以及
耦合到晶体管的第二掺杂半导体区的行字线段，所述行字线段连接到所述行字线之一。
14.权利要求13的存储器阵列，其中所述列位线通过列位线段连接到所述栅极。
15.权利要求13的存储器阵列，其中所述晶体管的栅极不与所述各个晶体管的所述第一和第二掺杂半导体区中的任何一个重叠。
16.权利要求13的存储器阵列，其中晶体管的栅极电介质在靠近各个第一和第二掺杂半导体区处比在所述沟道区处更厚。
17.权利要求13的存储器阵列，其中所述晶体管具有其栅极，所述第二掺杂半导体区横向地分开距离D。
18.权利要求17的存储器阵列，其中所述距离D足够防止从栅极到所述第一或第二掺杂半导体区的短路。
19.权利要求13的存储器阵列，其中晶体管的第一掺杂半导体区是浮置的。
20.权利要求13的存储器阵列，其中所述存储单元还包括当所述存储单元已经被编程时，形成于所述沟道区中的所述衬底内的被编程的掺杂区。
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