CN101106370B

CN101106370B - 时钟控制方法及其控制电路

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Publication number: CN101106370B
Application number: CN2007101399790A
Authority: CN
Inventors: 佐伯贵范
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1998-06-12
Filing date: 1999-06-14
Publication date: 2011-05-18
Anticipated expiration: 2019-06-14
Also published as: US6501316B2; US20010045852A1; US20040017241A1; US20010040474A1; US6600354B2; US6396320B2; US20010000952A1; US7170333B2; CN1239356A; JPH11355262A; JP3415444B2; US6388493B2; CN101106370A; US7239190B2; CN100336304C; US20050104638A1; US20010045851A1

Abstract

提供降低抖动的时钟控制电路及其控制方法。至少配有一个平均化电路，该电路相对于由第一和第二输入端输入的第一和第二信号，生成具有内分所述第一和第二信号时间差的时间差信号，并从输出端输出，在所述平均化电路的第一和第二输入端上，输入第一和第二时钟信号，生成将所述第一和第二时钟信号脉冲间的时间差平均化的时钟。

Description

时钟控制方法及其控制电路

本申请是1999年6月14日提交的、申请号为99109037.3、题为“时钟控制方法及其控制电路”的申请的分案申请。

本发明涉及时钟控制方法和时钟控制电路，特别涉及适用于通过与系统时钟同步进行内部电路控制的半导体集成电路装置的最佳时钟信号控制方法及其控制电路。更详细地说，本发明涉及在时钟控制中使用的时序平均化电路的电路，以及在延迟锁定环(Delayed LockedLoop)、相位同步环、同步延迟电路等的同步电路中使用时序平均化电路的时钟控制电路。

在通过与系统时钟同步进行内部电路控制的半导体集成电路中，在每个时钟周期，通过实施一定的电路工作，来控制整个内部电路。

在这种半导体集成电路中，为了保证包括因系统时钟的抖动造成波动时也能工作，因此在时钟周期中，在实际电路工作中可以使用的时间应为从时钟周期中扣除抖动部分的时间。

因此，假定在一个时钟周期内实施电路工作中所需最小时间为Tmin，那么如图16所示，时钟的最小周期t Ckmin必须设定为在Tmin中加上抖动时间Tjitter部分的时间Tmin+Tjitter以上。

此外，在以往通过与系统时钟同步进行内部电路控制的半导体集成电路中，为了减小系统时钟与内部时钟的延迟时间，同时使时钟增倍，而使用了锁相环(Phase Locked Loop：PLL(相位同步环))、延迟锁定环(Delayed Locked Loop：DLL(延迟同步环))、或同步延迟电路，但这些时钟控制电路除了有时会成为时钟抖动的发生源外，还存在受系统时钟抖动的影响使同步时间变长等同步特性劣化的倾向。

再有，在锁相环(Phase Locked Loop：PLL)中，不论怎样设定，都有降低抖动的效果。PLL电路由图21所示的反馈系统电路构成的电压控制振荡电路(VCO)105产生与外部时钟相等的频率相位时钟。此时，利用相位比较器102、后级的电荷泵103、环形滤波器104，可以抑制系统时钟的抖动成分，抑制由VCO105产生的时钟抖动。再有，电荷泵103接受来自相位比较器102的输出(上升、下降信号等)，使其输出节点充放电，由此将时钟及与电压控制振荡电路105输出的相位差部分相对应的电压作为环形滤波器104的输入电压。

但是，由于PLL电路是反馈电路，所以直至时钟稳定之前，除需要几百个循环至几千个循环的长周期外，在抖动过大的情况下存在脱离锁定状态的可能性。

另一方面，DLL由图22所示的反馈系统电路构成的电压控制延迟电路115产生与外部时钟相等的相位时钟。因此，存在外部时钟的抖动仍然通过延迟电路从时钟驱动器106传递给内部电路的问题。

同步延迟电路是这样一种电路，使用图23所示的一对延迟电路列和时钟路径的伪延迟电路(伪输入缓冲器905A和伪时钟驱动器905B)，测定与外部时钟相等的相位时钟，并使用一对延迟电路列901、902和伪延迟电路，测定从一个时钟周期t CK部分中扣除伪延迟电路的延迟时间(td1+td2)的延迟量tV，作为在一个延迟电路列901中推进的长度，而用另一个延迟电路列902再现该延迟，使内部时钟与外部时钟同步。

在短时间的同步时间中除去时钟脉冲相位差的同步延迟电路由于电路结构简单，消耗电流少，所以一直用于高速时钟同步电路。作为这种同步延迟电路，例如可参照下述文献。

[1]特开平8-237091号公报。

[2]Jin-Man Han等人的“256兆比特同步DKAM等所用的变形最小化技术.”1996Symp.on VLSI Circ.第192-193页。

[3]Richard B.Watson等人的“具有对过程及环境变化的绝对延迟调节的时钟缓冲芯片.”Proc.of IEEE1992CICC(Custum IntegratedCircuits Conference)，25.2.

[4]Yoshihiro OKAJIMA等人的“高速同步接口的数字延迟锁定环及设计技术.”IEICE TRANS.ELECTRON.VOL.E79-C、NO.61996年6月，第798-807页.

如图23所示，同步延迟电路的基本构成如下：由用于测定一定时间差的延迟电路901，再现被测定延迟时间的延迟电路902的一组延迟电路列、相当于加上输入缓冲器903和时钟驱动器904的延迟时间td1、td2的延迟时间td1+td2的延迟时间的伪延迟电路905。

为了使延迟时间与输入缓冲器903和时钟驱动器904的延迟时间td1、td2相等，采用与输入缓冲器完全相同的电路的伪输入缓冲器905A和伪时钟驱动器905B构成伪延迟电路905的情况很多。

由具有相等的延迟时间的延迟电路列构成延迟电路901和延迟电路902。延迟电路901、902也称为延迟电路列901、902。

该延迟电路901和延迟电路902的目的在于用延迟电路901测定固定的期间，用延迟电路902再现固定的期间。该目的可以这样实现：在要测定的期间中，使信号在延迟电路901中推进，与信号通过延迟电路901中的延迟单元数相等的延迟单元数量，能在延迟电路902中通过信号。

作为可以在延迟电路902中通过与通过延迟电路901信号的延迟单元数相等的延迟单元数信号的方式，按延迟电路901和延迟电路902的方向可分为两类，此外，为了决定延迟电路902的长度，可按选择端部或选择整个路径分为两类，每两类相互分别分类成四类。

就是说，如果按延迟电路901和延迟电路902的方向分类，那么可这样分类，即如图26和图27所示，为了延迟电路901和延迟电路902的方向(信号传输方向)相等，决定延迟电路902的单元数，在延迟电路902的输出端子侧决定其长度，和如图24和图25所示，为了使延迟电路901和延迟电路902的方向(信号传输方向)相反，决定延迟电路902的单元数，在延迟电路902的输入端子侧决定其长度。

此外，为了决定延迟电路902的长度，作为依据选择端部或选择整个路径的分类，可分类成如图24和图27所示的选择端部方式，和如图25和图26所示的选择整个路径方式。

再有，图24与本发明者依据上述文献[1]特开平8-137019公报中所述的方式相当。

此外，图25所示的构成与上述文献[4](IEICE TRANS.ELECTRON.，VOL.E79-C、NO.6，1996年6月，第798-807页)所述的方式相当。

此外，图26所示的构成相当于上述文献[2](1996Symp.On VLSICirc.第192-193页)所述的方式。

图27所示的构成相当于上述文献[3](Proc.Of IEEE1992CICC25.2)和文献[4](1996Symp.On VLSI Circ.第112-113页)所记载的方式。

下面，用图28和图29的模式图和时序图说明除去时钟脉冲相位差的动作。

(1)不使用同步式延迟电路情况下的时钟延迟：

图28表示不使用同步延迟电路的情况，如图28(a)所示，外部时钟906经输入缓冲器903、时钟驱动器904作为内部时钟907使用。此时，由输入缓冲器903的延迟时间td1和时钟驱动器904的延迟时间td2规定外部时钟与内部时钟的延迟时间差。该td1+td2变为时钟脉冲相位差。

(2)采用同步式延迟电路情况下的时钟延迟除去原理：

为了有效地除去这种时钟脉冲相位差，同步延迟电路利用将时钟脉冲输入给每个时钟周期tCK的性质。就是说，备有

tCK-(td1+td2)

的延迟时间的延迟电路，配置在输入缓冲器(延迟时间td1)和时钟驱动器(延迟时间td2)之间，使延迟时间之和等于

时钟周期tCK(＝td1+tCK-(td1+td2)+td2)。

结果，从时钟驱动器输出的内部时钟的时序变得与外部时钟的时序相等。

(3)采用同步式延迟电路情况下的时钟除去方法：

图29表示实际采用同步式延迟电路情况下的时序图。

同步延迟电路的工作必须要有两个周期。

最初的第一个周期被用于测定依赖于时钟周期的延迟时间tCK-(td1+td2)和决定再现tCK-(td1+td2)延迟量的延迟电路的延迟长度。

下一个周期被用于tCK-(td1+td2)延迟量的使用。

首先，在最初的一个周期中，为了测定取决于时钟周期的延迟时间tCK-(td1+td2)，使用时钟驱动器904的伪延迟电路905和延迟电路列901。

在第二脉冲的输入缓冲器903输出之前的一个时钟周期tCK期间，外部时钟906连接的两个脉冲的第一脉冲的输入缓冲器903的输出推进至伪延迟电路905和延迟电路901，由于伪延迟电路905的延迟时间为td1+td2，所以脉冲推进至延迟电路901中的时间变为tCK-(td1+td2)。

设定延迟电路902的延迟时间，以便与脉冲行进至延迟电路901中的时间tCK-(td1+td2)相等。

如上所述，该延迟电路902的延迟时间设定方法大致分为四类，可以分别实现期望的目的。

在后续周期中，移出输入缓冲器903的时钟通过tCK-(td1+td2)延迟量的延迟电路902，从时钟驱动器904输出，正好生成时钟循环tCK延迟量的内部时钟907。

通过上述过程，用两个周期供给没有时钟脉冲相位差的内部时钟907。

这样，在以往的时钟控制电路中，为了在内部时钟使用前使外部时钟的抖动变小，就必须有PLL电路等反馈电路，该反馈电路必须有用于稳定时钟的长时钟周期，除了存在难以实现高速响应性外，还存在因抖动使同步特性劣化的问题。

此外，在DLL的情况下，还存在外部时钟的抖动仍然直接通过延迟电路传送给内部电路的问题。

此外，在同步延迟电路中还存在外部时钟的抖动被放大的问题。

因此，鉴于上述问题，本发明的目的在于提供降低抖动的时钟控制电路和控制方法。

此外，本发明的目的在于提供降低抖动的延迟锁定环电路、相位同步环和同步延迟电路。除此之外的本发明的目的和效果也会从以下的说明中了解。

为了实现上述目的，本发明配有相对于按一定时间差输入的两个信号，产生平均化输入时间差的时间成分信号的时序平均化电路，和在该电路中供给与时钟信号不同脉冲的装置，以便可内分不同脉冲之间的时间差。

此外，本发明配有相对于按一时间差输入的两个信号，产生平均化输入时间差的时间成分信号的时序平均化电路，和在该电路中供给与时钟信号不同脉冲的电路，将内分不同脉冲之间时间差的电路装载在DLL电路中，进行在相位比较下使用的外部时钟输入和内部时钟输入的两个输入，将其输出输入给电压控制延迟电路。

本发明在控制时钟信号的同步延迟电路中包括第一延迟电路列、第二延迟电路列、时钟驱动器和时序平均化电路，第一延迟电路列在一定期间推进脉冲或脉冲边沿，第二延迟电路列输入来自所述第一延迟电路列的信号，使与所述第一延迟电路列中与推进的脉冲或脉冲边沿长度成比例的长度量、脉冲或脉冲边沿可以通过，时钟驱动器输出来自所述第二延迟电路列输出的内部时钟，而时序平均化电路输入来自输入缓冲器的时钟信号和与通过所述时钟驱动器输出的内部时钟信号的具有与所述输入缓冲器等价延迟时间的伪缓冲器的输出，生成并输出具有内分这些信号时间差的时间差信号，

通过伪延迟电路将所述时序平均化电路的输出供给所述第一延迟电路列。

再有，也可以在时钟推进给伪时钟驱动器和输入缓冲器期间使第一延迟电路列停止。

图1是说明本发明实施例的图。

图2是说明本发明实施例的工作原理的时序图。

图3是说明本发明实施例构成的图。

图4是说明本发明实施例的图。

图5是表示本发明实施例构成的图。

图6是表示本发明实施例构成的图。

图7是说明本发明实施例工作的时序图。

图8是说明本发明实施例构成的图。

图9是说明本发明实施例构成的图。

图10是表示本发明实施例模拟结果的信号波形图。

图11是表示本发明实施例模拟结果的信号波形图。

图12是表示本发明实施例构成的图。

图13是表示本发明实施例的固定相位延迟电路构成的图。

图14是表示本发明实施例构成的图。

图15是表示本发明实施例构成的图。

图16是说明现有技术的时序图。

图17是表示本发明实施例的DLL构成的图。

图18是说明本发明实施例工作的时序图。

图19是表示本发明实施例的平均化电路构成的图。

图20是表示本发明实施例的DLL构成的图。

图21是表示以往的PLL构成的图。

图22是表示以往的PLL构成的图。

图23是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图24是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图25是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图26是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图27是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图28是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图29是表示采用构成基础部分的同步延迟电路的时钟控制电路构成的图。

图30是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图31是说明采用本发明实施例的同步延迟电路的时钟控制电路工作的时序图。

图32是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图33是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图34是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图35是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图36是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图37是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图38是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图39是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图40是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图41是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图42是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图43是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图44是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图45是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图46是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图47是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图48是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图49是表示采用本发明实施例的同步延迟电路的时钟控制电路构成的图。

图50是表示配有本发明实施例的时序平均化电路的同步延迟电路构成的图。

图51是表示配有本发明实施例的时序平均化电路的同步延迟电路构成的图。

图52是表示本发明实施例的PLL构成的图。

下面，说明本发明的实施例。

[发明的实施形态1]

如果参照图1，那么在本发明的其一个优选实施例中，配有将来自输入缓冲器3(或时序分割电路)的时钟信号的各脉冲之间的周期平均化的时序平均化电路1，而且，在时序平均化电路1的后面，按照需要，将时序平均化电路2按级联状态连接构成。

图2表示说明本发明实施例工作原理的基本工作信号波形。相对于正常时钟(2-1)，例如在输入包括抖动成分a的时钟2-2情况下，相对于正常时钟(2-1)，相对于周期tCK，抖动成分有tCK+a、tCK-a的周期。

由于包括该抖动的时钟(2-2)通过一个图1的时序平均化电路的一次抖动校正时钟(2-3)的抖动成分在时间轴上被平均化，所以变成0.5a。

而且，一次抖动校正时钟(2-3)通过后面的时序平均化电路2的二次抖动校正时钟(2-4)的抖动成分变为0.25a。

这样，利用将时钟周期平均化的时序平均化电路校正抖动，通过该时序平均化电路以多级串联状态连接，使抖动抑制效果成倍增加。

以下，对于本发明的各种实施例进行说明。

[实施例1-1]

图3是说明本发明第一实施例的图。在本实施例中，采用二相时钟进行时钟信号的时序平均化。因此，在时序平均化电路301、302的前级中，配置生成二相时钟的分频电路(二分频电路)300。为了将二相时钟的各边缘时序平均化，由并联配置仅与时钟的相数相同数的时序分割电路304-1、304-2构成时序平均化电路301。同样，由并联配置的时序分割电路304-3、304-4构成时序平均化电路302，时序分割电路304-3、304-4以前级的时序分割电路304-1、304-2的输出作为输入，输出将这些输入时序平均化的信号。时序平均化电路302的时序分割电路304-3、304-4的输出由多路化电路305多路化并输出，输出与输入时钟同一频率的时钟信号。

图4是说明本发明一实施例的时序分割电路(TMD)工作原理的图。图5是表示本发明一实施例的时序分割电路TMD构成一例的图。

如果参照图5，那么在本发明的一实施例中，用倒相器INV1、INV2使第一输入IN1和第二输入IN2反转，并将其供给漏极共同连接、源极与电源VCC连接的PMOS晶体管MP1、MP2的栅极，PMOS晶体管MP1、MP2的漏极与源极接地的NMOS晶体管MN1的漏极和电容器C(或输出负荷电容器)连接，NMOS晶体管MN1的栅极连接以第一输入IN1、第二输入IN2作为输入的NOR电路的输出，PMOS晶体管MP1、MP2与NMOS晶体管MN1的连接点(输出节点)的电位通过输出缓冲器BUF作为逻辑信号输出给输出端子OUT。

在第一信号IN1、第二信号IN2内，利用脉冲上升沿跃迁时序快的一方的信号IN1的脉冲上升沿，使PMOS晶体管MP1导通，从电源经PMOS晶体管MP1电流流动，使电容器C(负荷电容器)充电，接着，利用第二信号IN2的跃迁(脉冲上升沿)使PMOS晶体管MP2导通，通过导通状态的PMOS晶体管MP1、MP2双方使电容器C充电，按以该电容器C(输出节点的负荷电容器)的端电压作为输入的缓冲器BUF的阈值电压输出逻辑输出OUT，从第一信号IN1的脉冲上升沿边开始，生成具有内分所述第一信号IN1和第二信号IN2之间的时间差的信号OUT。

图4(c)表示本发明一实施例中的时序分割原理。参照图4(a)，相对于有时间差的两个时钟信号IN1、IN2，配置图5所示构成的三个时序分割电路(TMD)，在第一TMD中在其第一、第二输入端上同时供给信号IN1，在第二TMD中在其第一、第二输入端上供给信号IN1、IN2，在第三TMD中在其第一、第二输入端上同时供给信号IN2的情况下，第一～第三TMD的输出OUT1～OUT3的信号波形变为图4(b)所示那样。

就是说，可以明白，在信号IN1、IN2之间的脉冲上升沿边中有时间差T(与时钟周期相等)，以信号IN1、IN2作为输入的第二TMD的输出OUT2大致在第一TMD的输出OUT1和第三TMD的输出OUT3中间的时序位置输出。

图4(b)的信号波形A1、A2、A3是表示在第一至第三TMD中由图5的电容器C充电产生的电容器C端子电位的信号波形的图，将信号波形A1、A2、A3用缓冲器变换成逻辑值的输出是OUT1～OUT3。信号波形A1、A3表示在图5的PMOS晶体管MP1、MP2同时导通后由电流i1+i2对电容器C充电状态的电容器C的端电压，信号波形A2表示图5的PMOS晶体管MP1导通后，由电流i1对电容器C充电T分钟的时间(该第一期间信号波形A2的斜率比信号波形A1、A3的斜率小)，然后，通过PMOS晶体管MP2导通，由电流i1+i2对电容器C充电(该第二期间信号波形A2的斜率与信号波形A1、A3的斜率相同)情况下的电容器C的端电压。

就是说，参照图5，首先在时钟周期T期间由一个PMOS晶体管MP1对电容器C充电，然后，在由PMOS晶体管MP1、MP2充电下，如果由最初的两个PMOS晶体管MP1、MP2进行充电，那么会产生T/2的时间差(t2＝T/2+t1)。

再有，如图4(c)所示，在按

t1＝C(V/(i1+i2)

t2＝T+(C(V-i1(T)/(i1+i2)

＝T(i2/(i1+i2))+t1

t3＝T+C(V/(i1+i2)

设定，i1＝i2时，变为

t2＝t1+T/2。其中，T是时钟周期(IN1与IN2的时间差)，C是电容器C的电容值，V是电容器C的电压，i1、i2是PMOS晶体管MP1、MP2导通时流动的电流。

[实施例1-2]

图6是表示本发明第二实施例的时序分割电路构成例的图。作为时钟信号，由于使用二相时钟，所以变成用互补信号进行时序分割。因此，在时序分割电路中，必须有用PMOS晶体管MP1、MP2中的一个PMOS晶体管进行充电期间和用两个PMOS晶体管进行充电的期间，还必须有将充电电荷放电的期间。

因此，如图6所示，通过用延迟元件DL1对信号IN1延迟的信号IN1d和信号IN1作为输入的NAND电路的输出IN1、IN1d、NAND与形成电容器C充电开关的PMOS晶体管MP2的栅极连接，用延迟元件DL2对信号IN2(与信号IN1的时间差为周期tCK)延迟的信号IN2d和信号IN1作为输入的NOR电路的输出IN1、IN2d、NOR(信号IN1、IN2的周期为2tCK)与形成电容器C充电开关的PMOS晶体管MP1的栅极和构成电容器C放电开关的NMOS晶体管MN1的栅极连接，利用分别产生单触发脉冲，建立用一个PMOS晶体管MP1充电的第一期间，用两个PMOS晶体管MP1、MP2充电的第二期间，和通过NMOS晶体管MN1导通将充电电荷放电的第三期间。图7表示图6所示电路的信号波形。信号波形A1～3是图6的节点A的电压，而输出OUT1～3是缓冲器的输出。

[实施例1-3]

下面，参照图8和图9说明本发明的第三实施例。在本实施例中，用四相时钟进行时序平均化。因此，在时序平均化电路601、602的前级，配置用于生成四相时钟的分频电路603。为了平均化四相时钟的各边沿的时序，如图9所示，由仅与时钟相数相同数的并联配置的时序分割电路TMD701-1～701-4构成时序平均化电路。时序分割电路TMD701-1～701-4输出的各两对输出的单触发脉冲由NAND1～NAND4输出，用NAND5～NAND8分别合成这些输出的各对输出，生成减小抖动的四相时钟。

在本实施例中，虽增加了时钟的相数，但由于采用四相时钟，不必产生一个触发脉冲，具有可以适用于高频时钟的优点。

采用上述第一至第三实施例的多相时钟降低抖动的方法可适用于时钟相数在两个以上的情况。

此外，由于用时序平均化电路能再生成多相时钟，所以有可随意串联连接几级的优点。

图10和图11是表示本发明实施例抖动降低效果电路模拟结果的一例。输入时钟(图10上段的信号波形)是四个脉冲中时序一次偏离1nsec的周期8nsec的时钟脉冲。在输入脉冲的眼图中，可知输入偏差的1ns用一级时序平均化电路变成约一半，用两级则再减小一半(参照图11)。

[实施例1-4]

下面说明本发明的第四实施例。图12是表示本发明第四实施例构成的图。如图12所示，本发明的第四实施例利用把输入缓冲器1003输入的时钟进行与该时钟周期相当的延迟的固定延迟电路列(360度移相电路)1001，通过用时序平均化电路1002将相位被延迟360度的时钟和未延迟时钟的输出进行平均化，以便进行抖动的降低。

作为固定延迟电路列，如图13所示，在一组延迟电路列内，采用一个延迟电路列91测定时钟周期，用另一个延迟电路列92进行再现的电路。在输入给延迟电路列91的时钟把时钟周期tCK部分传送给延迟电路列91时，输入下一个时钟脉冲，在该位置的锁存器电路93锁存，并由开关94输入给延迟电路列92。

在本实施例中，作为时序平均化电路，也可以如图14所示的构成，以便进行脉冲上升沿、脉冲下降沿两方的时序平均化。在图14所示的电路中，作为并联的MOS晶体管，利用NAND门(MN3、MN1、MP1等)、NOR门(MN5、MP4、MP2等)的内部晶体管。

参照图14，通过倒相器INV1、INV2分别将输入信号IN1、IN2连接在其栅极的晶体管MN1、MN2在输入信号IN1、IN2由高电平向低电平下降时顺序导通，由此控制共同连接的输出端(晶体管MP6的栅极节点，其在输入信号IN1、IN2为高电平时通过晶体管MP1达到电源电位VCC)的负荷电容器的电荷放电。如果晶体管MP6的栅极电位变为低电平，那么晶体管MP6导通，倒相器INV5的输出的脉冲下降沿的定时被平均化。

通过倒相器INV3、INV4将输入信号IN1、IN2连接到栅极的晶体管MP5、MP4在输入信号IN1、IN2的低电平向高电平上升时顺序导通，对共同连接的输出(晶体管MN6的栅极节点，输入信号IN1、IN2低电平时通过晶体管MN5达到接地电位)进行充电，如果晶体管MN6的栅极电位变为高电平，那么晶体管MN6导通，将倒相器INV5输出的脉冲上升沿的时序平均化。

在本实施例中，通过使用与时钟周期相当的固定延迟电路列，可以使输入给时序平均化电路的时钟时序差变小，能够便于用NAND、NOR等基本逻辑元件实现时序平均化电路。此外，通过使用与时钟周期相当的固定延迟电路列，具有可以扩大相对于时钟周期的工作范围的优点。

在本实施例中，固定延迟电路中相位的移动量为360度，但如图15所示，也可以串联连接两组实现180度相位移动的电路。

[发明的实施形态2]

下面说明本发明的第二实施形态。图17是表示本发明实施例的延迟锁定环(Delay Locked Loop；DLL)构成的图。参照图17，该实施例有以下构成，有平均化时钟信号的各脉冲间周期的时序平均化电路101，在相位比较中使用的外部时钟输入和内部时钟输入输入给时序平均化电路101，将时序平均化电路101的输出输入给电压控制延迟电路115。

图18是说明本发明实施例工作原理的基本工作波形的图。在DLL锁定后，对于正常时钟(2-1)，例如输入包括抖动成分a的时钟(2-2)的情况下，相对于正常时钟(2-1)，相对于周期tCK，抖动成分有tCK+a、tCK-a的周期。包含该抖动的时钟(2-2)通过一个时序平均化电路的一次抖动补偿时钟(2-3)的抖动成分变为0.5a。这样，利用平均化时钟周期补偿抖动，有使抖动不断减小的效果。

[实施例2-1]

下面说明本发明第二实施形态的第一实施例。参照图17，在本实施例中，通过上述实施例2中的说明，有平均化时钟信号各脉冲间周期的时序平均化电路101。此外，DLL由相位检测电路102、电荷泵103、环形滤波器104和电压控制延迟电路115构成，时钟驱动器106、输入缓冲器107、伪输入缓冲器108构成作为时钟路径的反馈电路系统。有将输入缓冲器107、伪输入缓冲器108的输出输入给时序平均化电路101，将时序平均化电路101的输出输入给电压控制延迟电路115的构成。在电压控制延迟电路115中，根据环形滤波器104的输出电压，可变延迟并输出时序平均化电路101的输出。

在本实施例中，如图5所示，时序分割电路TMD由包括并联MOS晶体管MP1、MP2构成。其工作原理前面已经说明，而时序分割的原理，如图4(b)所示，首先在时钟周期T期间用一个MOS门对电容器C充电，然后用两个MOS充电，这样与最初就由两个MOS充电相比，会产生T/2的时间差。

图19表示本实施例中使用的时序平均化电路101的电路构成的一例。参照图19，作为对负荷电容器充电的开关，由PMOS晶体管MP1、MP2、MP3、MP4四个开关组构成，在信号IN1的脉冲下降沿时，PMOS晶体管MP1首先导通，用电流i1充电，接着利用信号IN2的脉冲下降沿使PMOS晶体管MP2、MP3、MP4三个晶体管也导通，由来自四个开关的电流i1～i4对负荷电容器充电。此外，信号IN1、IN2同时上升时，从NMOS晶体管MN1、MN2、MN3、MN4放电。在该电路中，作为并联连接的MOS晶体管，利用作为基本门电路的NAND、NOR的内部晶体管。

[实施例2-2]

下面说明本发明第二实施形态的第二实施例。图20是表示本发明第二实施例构成的图。参照图20，在本实施例中，作为时序平均化电路，其时序分割电路采用与图14相同的电路构成，但作为图14的时序平均化电路内部的NAND电路，使用图19所示的电路。在该电路中，PMOS晶体管的驱动能力有在输入IN1、IN2时的3倍的构成。因此，时序分割的效果在输入IN1、IN2期间IN1输入和IN2输入的时序差进行4分割，此IN2得到具有1/4的IN1时序差的输出。

因此，通过IN1与输入缓冲器107连接，IN2与伪输入缓冲器108连接，既使外部时钟的抖动变大，输入到电压控制延迟电路115的时钟抖动成分也可降低到1/4。

在本实施例中，通过变更时序平均化电路的平均值的获得比例(两个信号时间差的内分比例)，具有可以将外部时钟的抖动降低几分之一的作用效果。

[实施例2-3]

下面，参照图20说明本发明第二实施形态的第三实施例。在本实施例中，作为DLL、时序平均化电路，采用与本发明第2—1实施例或所述第2—2实施例相同的电路结构。但是，配置了锁定检测电路109和切换电路110，在锁定时刻，将输入给相位检测电路102的时钟也转换成时序平均化电路100的输出。

在本实施例中，由于外部时钟不直接输入给相位检测电路102，所以可以抑制抖动对DLL稳定工作的影响。

[实施例2-4]

下面说明本发明第二实施形态的第四实施例。参照图52，在本实施例中，将上述发明的形态2用于PLL(相位同步环)电路中，具有平均化时钟信号各脉冲间周期的时序平均化电路180，PLL电路由相位检测电路102、电荷泵103、环形滤波器104和电压控制振荡电路(VCO)105构成，时钟驱动器106、输入缓冲器107、伪输入缓冲器108构成作为时钟路径的反馈电路系统。输入缓冲器107、伪输入缓冲器108的输出输入给时序平均化电路100，将时序平均化电路100的输出输入给相位检测电路102。在本实施例中，作为时序平均化电路100，例如有图19所示的电路构成。就是说，在本实施例中，配置锁定检测电路109和切换电路110，在锁定时刻，将输入相位检测电路102的时钟由来自输入缓冲器107的时钟转换成时序平均化电路100的输出。在本实施例中，由于外部时钟不直接输入给相位检测电路102，所以可以抑制抖动对DLL稳定工作的影响。

[发明的实施形态3]

图30是表示本发明实施形态的同步延迟电路构成的图。图31是说明时序平均化电路工作原理的时序图。参照图30，本发明的实施例有这样的构成，具有平均化时钟信号各脉冲间周期的时序平均化电路1001(参照图3所示的时序平均化电路结构)，将输入缓冲器903所输入的外部时钟输入和时钟驱动器904输出的内部时钟信号907还输入给与输入缓冲器903具有相同的延迟时间特性，通过伪输入缓冲器905A将所得到信号输入到时序平均化电路1001，将时序平均化电路1001的输出通过伪延迟电路905输入给延迟电路列901。输入给延迟电路列901的信号在时钟周期部分推进时刻通过随后的时钟脉冲传送给延迟电路列902，在延迟电路列902中把延迟电路列901中推进的长度部分传送输出。再有，在伪延迟电路中，输入缓冲器和时钟驱动器的各伪电路以串联形态连接。

对于本发明的实施形态来说，如果参照图31所示的时序图说明其工作原理，那么在同步延迟电路锁定后，相对于正常时钟2-1，例如在输入包含抖动成分a的时钟2-2的情况下，相对于正常时钟，相对于同步tCK，抖动成分有tCK+a、tCK-a的周期。包含该抖动的时钟(2-2)通过一个时序平均化电路的一次抖动补偿时钟(2-3)的抖动成分变为0.5a。这样，利用平均化时钟周期的电路校正抖动，对减少抖动很有效果。

[实施例3-1]

图32是表示本发明第三实施形态第一实施例构成的图。本实施例也把本发明的平均化电路用于图24所示的基础部分。在本实施例中，使用以两个信号作为输入，并输出内分两个信号时间差的时间差信号的两个时序平均化电路1001(该时序平均化电路例如由图3的时序分割电路构成)，两个时序平均化电路都输入输入缓冲器903的输出和伪输入缓冲器905A的输出，将第一时序平均化电路的输出输入给延迟电路列901，将第二时序平均化电路的输出作为从延迟电路列901向延迟电路列902的信号传送控制用信号(决定延迟长度的信号)来使用。时序平均化电路1001有基本相同的构成，具有可以分别设定两组输入信号平均化(内分比例)的构成。可以实现按接收时序平均化电路内两组(一对)的输入信号的晶体管的大小(例如，晶体管宽度)比例设定两个输入信号的平均比例、内分比例。

于是，通过分别设定两个时序平均化电路的平均比例、内分比例，配置两个时序平均化电路，可以调整其输出的相位，并可以抑制相位误差的产生。

[实施例3-2]

图33和图34表示本发明第三实施形态的第二实施例。本实施例把本发明的时序平均化电路用于图25所示的现有技术。在本实施例中，也使用两个时序平均化电路1001。在图34所示的构成中，对来自第二时序平均化电路的时钟用1/2分频电路24分频，把分频过的时钟和其互补信号作为决定延迟电路列901、902延迟长度的信号来供给，用合成器20A合成并取出延迟电路列901、902的输出，由时钟驱动器904作为内部时钟供给。在本实施例中，通过交替使用图25所示的以往例的电路，实现连续工作。

[实施例3-3]

图35表示本发明第三实施形态的第三实施例。本实施例把本发明的时序平均化电路用于图26所示的现有技术。在本实施例中，也使用两个时序平均化电路1001。把来自第二时序平均化电路的时钟用1/2分频电路24分频，把分频过的时钟和其互补信号作为决定延迟电路列901、902延迟长度的信号来供给，用合成器20A合成并取出延迟电路列901、902的输出，由时钟驱动器904作为内部时钟供给。

[实施例3-4]

图36表示本发明第三实施形态的第四实施例。本实施例把本发明的时序平均化电路用于图27所示的现有技术。在本实施例中，也使用两个时序平均化电路1001。将第一时序平均化电路的输出由伪延迟电路905输入给延迟电路列901，将第二时序平均化电路的输出作为控制从延迟电路列901向延迟电路列902传送信号的锁存器电路的控制信号(决定延迟长度的信号)来使用。

[发明的实施形态4]

下面说明本发明第四实施形态。图37是表示本发明第四实施形态构成的图。如图37所示，本发明的同步延迟电路包括一对延迟电路列911、912和时钟路径延迟量检测的监视器信号发生电路19(采用监视器信号发生电路的同步延迟电路的细节通过例如本发明者在特愿平9-157974号等中详细披露的引用相同的论述编入本说明书)。

本电路的工作首先使用一个延迟电路列和延迟量检测电路，测定从一个周期部分的延迟量中减去时钟路径延迟量的延迟量(Tck-(td1+td2))，作为向延迟电路中信号推进的长度，利用另一个延迟电路列与原来的时钟路径产生与外部时钟相等相位的时钟。而且，将平均化时钟信号的各脉冲间周期的时序平均化电路1001的输出，输入给延迟电路列和监视信号发生电路19。

用图37(a)所示的电路构成和图37(b)所示的时序图说明产生与外部时钟相等相位的时钟动作。

在该电路中，具有由测定固定时间的延迟电路列911和再现被测定的延迟时间的延迟电路列912构成的同步式延迟电路，并由输入缓冲器13和时钟驱动器14等构成。通过使信号从测定延迟电路列911通过来测定时钟周期，但在时钟脉冲向时钟驱动器14推进期间和伪输入缓冲器15通过期间等造成时钟脉冲相位差原因的期间，为了不向延迟电路列911推进信号，应停止时钟周期tCK的测定。

因此，由于对延迟电路列911推进信号期间正好变为时钟周期tCK减去输入缓冲器的延迟时间td2和时钟驱动器的延迟时间td1的时间tCK-(td1+td2)，延迟电路列912再现延迟时间也变为tCK-(td1+td2)。结果，时钟脉冲通过输入缓冲器13、延迟电路列912、时钟驱动器14正好需要一个时钟，实际上与外部时钟的脉冲相位差就没有了。

此外，用RS(复位和设置)型触发电路等构成对时钟驱动器14和输入缓冲器15推进脉冲期间产生监视信号的监视信号发生电路19，在满足时钟驱动器14和伪输入缓冲器15的延迟量的时间比时钟周期tCK长的情况下，可以停止比时钟周期tCK长的部分，即可以停止时钟驱动器和输入缓冲器的测定延迟电路列911中的信号。就是说，在满足时钟驱动器14和伪输入缓冲器15的延迟量的时间比时钟周期tCK长的情况下，也可以除去时钟脉冲相位差。

此外，由于图37(b)所示的时序图中停止时钟信号推进的监视信号D监视时钟脉冲通过时钟驱动器中的期间，所以从时钟同步开始，推进时钟驱动器的时序提前为tCK-(td1+td2)。

因此，在从同步前转换成同步后时，在一个周期中监视信号D产生两次(时序图的斜线脉冲信号和其后的脉冲信号)，而在内部时钟的第一次输出后，或在第一次监视信号D的输出后，这种现象可以按：

(1)停止时序图(图37(b))的斜线监视信号D，

(2)转换时钟路径，停止对时钟驱动器的脉冲推进

等方法，通过停止图37所示时序图的斜线监视信号D来避免。

在本实施例中，由于仅产生未除去一次脉冲相位差的时钟信号，所以在比第一实施形态早一个周期的时序中，就可以除去时钟脉冲相位差。

时序平均化电路1001与上述各实施例说明的构成相同，获取从外部时钟和内部时钟的各自输入缓冲器13、伪输入缓冲器14输出的时序平均，把时序平均化电路1001的输出信号输入给延迟电路列。此外，是否将时序平均化电路1001的输出供给延迟电路列911，由切换器10B转换，从内部时钟经延迟电路列输出时开始，进行时序平均化。

[实施例4-1]

图38表示本发明第四实施形态的第一实施例。参照图38，本实施例是将本发明的平均化电路、和监视信号发生电路构成的同步延迟电路中停止时钟推进技术构成的上述第四实施形态的构成用于图24所示的基础部分的实施例。在本实施例中，也使用两个时序平均化电路，第一、第二时序平均化电路1、2都输入输入缓冲器13的输出和伪输入缓冲器15的输出，其中一个输出输入给延迟电路列11，将另一个输出作为从延迟电路列11向12传送的信号来使用。两组时序平均化电路有基本相同的构成，但可以分别设定两组输入信号的平均化(内分比例)。可以实现按接收时序平均化电路内的两组输入信号的晶体管尺寸(例如晶体管宽度)的比例设定两组输入信号的平均比例、内分比例。

于是，通过各自设定两组时序平均化电路的平均化比例、内分比例，可以抑制因配置时序平均化电路而产生的相位误差。

此外，在本实施例中，是用切换器(图中未示出)交替进行时序平均化电路的使用和不使用的构成，从内部时钟信号经延迟电路列输出时开始，就进行时序的平均化。

[实施例4-2]

图39表示本发明第四实施形态的第二实施例的构成。本实施例是将上述第四实施形态的构成用于图25所示的基础部分的实施例。在本实施例中，也使用两个时序平均化电路。在图39所示的构成中，通过分频时钟，把图25所示的基础部分以两组交替使用，实现连续工作。

此外，在时钟分频器24中，分别输入第一、第二时序平均化电路1、2的输出，有在内部选择或在逻辑合成的分频信号的脉冲上升沿、脉冲下降沿上可以选择两个时序平均化电路输出中适当时序。该时序选择究竟是使外部抖动降低优先，还是使相位差的降低优先依情况而定，这里省略其说明。此外，选择电路本身、分频电路本身可以用通常的电路设计来实现，这里省略说明。用切换器10B选择各组两个延迟电路列12的输出，输入给转换器10A，并供给时钟驱动器14。

[实施例4-3]

图40表示本发明第四实施形态的第三实施例的构成。本实施例是将实施形态4用于图26所示的基础部分的实施例。在本实施例中，也使用两个时序平均化电路。

[实施例4-4]

图41表示本发明第四实施形态的第四实施例的构成。本实施例是将实施形态4用于图27所示的基础部分的实施例。在本实施例中，也使用两个时序平均化电路。第一、第二时序平均化电路1、2的输出用1/2分频电路24分频，作为两组延迟电路列的延迟电路列11的输入和决定的延迟长度的信号来使用，各组延迟电路列12的输出用切换器10B选择，输入给切换器10A，并供给时钟驱动器14。

[发明的实施形态5]

下面说明本发明第五实施形态。如图42所示，本发明第五实施形态的同步延迟电路的构成具有多个将时钟信号的各脉冲间周期进行平均化的时序平均化电路，把来自输入缓冲器13的外部时钟信号和来自伪输入缓冲器15的内部时钟信号输入给各时序平均化电路1、2，将各个时序平均化电路1、2的输出与延迟电路列11、12和监视信号发生电路19连接。

第一、第二时序平均化电路1、2有基本相同的构成，但有可以分别各自设定两个输入信号的平均化(内分比例)的构成。可以实现按接收时序平均化电路内的两个输入信号的晶体管尺寸(例如晶体管宽度)比例设定两个输入信号的平均比例、内分比例。

于是，通过各自设定两个时序平均化电路1、2的平均化比例、内分比例，可以抑制由配置时序平均化电路产生的相位误差。

[实施例5-1]

图43表示本发明第五实施形态的第一实施例的结构。本实施例是将第五实施形态用于图24所示的基础部分的实施例。在本实施例中，配有三个时序平均化电路，时序平均化电路1、2、3都输入输入缓冲器13的输出和伪输入缓冲器15的输出，时序平均化电路1的输出输入给延迟电路列11，时序平均化电路2的输出作为从延迟电路列11向12的传送信号来使用，而时序平均化电路3的输出输入给监视信号发生电路19。

此外，构成中用转换器(图中未示出)交替进行时序平均化电路的使用和不使用，内部时钟信号经延迟电路列11、12从时钟驱动器14输出时进行时序的平均化。

[实施例5-2]

图44表示本发明第五实施形态的第二实施例的结构。本实施例是将第五实施形态用于图25所示的基础部分的实施例。在本实施例中，也使用三个时序平均化电路。在图44所示的构成中，用分频电路24对时钟进行分频，通过交替使用图25所示的基础部分的电路，即两组延迟电路列，实现连续工作。

此外，在时钟分频器24中，分别输入两个时序平均化电路1、2的输出，在内部选择或在逻辑合成的分频信号的脉冲上升沿、脉冲下降沿上可以选择两个时序平均化电路输出中适当时序。该时序选择依据情况使外部抖动降低优先，或使相位差的降低优先，这里省略其说明。此外，切换电路本身、分频电路本身可以用通常的电路设计来实现，这里省略说明。

[实施例5-3]

图45表示本发明第五实施形态的第三实施例的结构。本实施例是将第五实施形态用于图26所示的基础部分的实施例。在本实施例中，也使用三个时序平均化电路。在本实施例中，将分频时序平均化电路1、2输出的分频电路24的输出供给各组延迟电路列，通过切换器10B，利用交替选择各组的延迟电路列12，实现连续工作。

[实施例5-4]

图46表示本发明第五实施形态的第四实施例的结构。本实施例是将第五实施形态用于图27所示的基础部分的实施例。在本实施例中，也使用三个时序平均化电路。时序平均化电路1、2、3都把输入缓冲器和通过伪输入缓冲器15的内部时钟17的信号作为输入，将时钟控制方法1的输出供给延迟电路列11，将时序平均化电路2的输出作为从延迟电路列11向延迟电路列12传送控制的信号来供给，将时序平均化电路3的输出供给监视信号发生电路19。

[发明的实施形态6]

下面说明本发明第六实施形态。如图47所示，本发明实施形态的同步延迟电路对时钟信号的各脉冲间周期平均化的时序平均化电路并未以电路块的形式出现。如图50所示，时序平均化电路被内装在延迟电路列中，延迟电路列本身构成并联配置门电路，有作为时序平均化电路的功能。

更详细地说，参照图50，第一、第二延迟电路列11、12作为一级延迟电路，对于输入信号，配有并联配置的第一、第二时钟倒相器电路(MN11、MP11、MN11C、MP11C、MN12、MP12、MN12C、MP12C)，使第一、第二时钟倒相器电路的共用连接的输出节点(FIn+1b、FIn+1a)充电，第一延迟电路列11的延迟电路的各级节点与对应的第二延迟电路列12的各级节点(BIn+1b、BIn+1a)连接。再有，在图50所示的构成中，时钟倒相器的PMOS晶体管MP11、NMOS晶体管MN11要比激活和非激活控制晶体管MP11C、MN11C分别更靠近电源和接地端连接配置。就是说，控制时钟倒相器的活性和非活性的控制晶体管MP11C、MN11C要比信号驱动的CMOS晶体管在电源和接地之间的更内侧配置。

参照图47，由1/2分频电路分频来自输入缓冲器13的外部时钟输入和通过伪输入缓冲器15的内部时钟信号17的信号，作为两个输入输入给延迟电路列11。开关控制晶体管MP11C、MN11C用图47所示的分频电路24的分频信号进行导通和截止控制。

并联配置的延迟电路列有基本相同的构成，但构成中根据晶体管的尺寸(例如，晶体管的栅极宽度)比例，可以分别单独设定时序平均化的平均比例(内分比例)。

在本实施形态中，由于仅为了时序平均化而未占有时钟路径，所以其优点是没有因时序平均化电路而产生的高速工作限制，并且外部时钟和内部时钟的时序差未被限制在时序平均化电路的延迟时间差内。

[实施例6-1]

图48表示本发明第六实施形态的第一实施例的构成。在本实施例中，如图50所示，时序平均化电路内装在延迟电路列中，延迟电路列本身构成与门电路并联配置，有作为时序平均化电路的功能。参照图48，将来自输入缓冲器13的外部时钟输入和通过输入缓冲器15的内部时钟信号17的信号用1/2分频电路24分频，分别作为两个信号输入给两组延迟电路列的延迟电路列11、11′，同时作为决定延迟长度的信号输入。在由分频电路24分频的信号脉冲上升沿、脉冲下降沿上，可以用切换器10B选择时序平均化电路的两组输出内适当的时序。该时序选择依据情况使外部抖动降低优先，或使相位差的降低优先，这里省略其说明。此外，切换电路、分频电路本身可以用通常的电路设计来实现，这里省略说明。

[实施例6-2]

图49表示本发明第六实施形态的第二实施例。在本实施例中，与图48所示的构成一样，在延迟电路列11、12内构成时序平均化电路，而不同点在于，为了使各组延迟电路列11中的时钟推进在时钟驱动器和伪输入缓冲器的延迟时间部分停止，对应于各组延迟电路列配有两个输出监视信号的监视信号发生电路19。

本实施例和实施形态所表示的是以图25所示的基础部分为基础，但以图24、图27、图28所示的现有技术为基础也可获得同样的效果。

此外，上述延迟电路列11、12由时钟倒相器构成的延迟电路单位构成，在延迟电路串联连接的晶体管中，把时序脉冲门的晶体管配置在输出端，与延迟电路中的推进相比，时序平均化、时钟推进的控制更为优先。

仅取出一部分图50所示的延迟电路列的延迟电路列一个方向部分，也可以作为同步延迟电路的时序平均化来利用。

此外，为了减少延迟电路列的元件数，也可以按反复交替地排列PMOS、NMOS晶体管的每一方，构成图50所示的延迟电路列。图51表示这种构成。利用这种构成，元件数大致减少一半。

参照图51，延迟电路列11在一级中配有由第一、第二输入信号的脉冲下降沿进行导通的第一、第二PMOS开关MP11、MP12，对于第一、第二输入信号，由于是脉冲下降沿，使所述第一、第二PMOS开关导通，由电源侧对该第一、第二PMOS开关的共用输出节点充电，在共用连接节点上，对下级的第一、第二NMOS开关MN21、MN22进行输入，利用所述共用连接节点的脉冲上升沿使下一级的第一、第二NMOS开关MN21、MN22导通，并使其输出节点在接地侧放电，而在与延迟电路列11推进方向相反的方向上传送信号的延迟电路列12在与延迟电路列11各级的PMOS开关MP12、MP13、NMOS开关MN21、MN22对应的级中配有PMOS开关MP13、MP14、NMOS开关MN23、MN24，延迟电路列11的PMOS开关级的输出节点与延迟电路列12中该级对应的PMOS开关的前级NMOS开关的输出节点连接。在各PMOS开关与电源VCC之间，在NMOS开关和输出之间，插入控制其通路导通和断开的开关。

此外，为了与长的循环对应，也可以使延迟电路列成环状，用计数器控制环中信号循环的次数(参照特开平8-137091号公报)。

如以上说明，按照本发明，相对于按一定时间差输入的两个信号，配有产生具有使输入时间差平均化的时间差成分信号的平均化电路，由于通过向该电路供给时钟信号不同的脉冲，生成内分不同脉冲间时间差的时钟信号，所以不使用PLL等反馈电路就具有可以减小时钟信号抖动的效果。

此外，按照本发明，通过串联连接时序平均化电路，具有可以使抖动降低效果成倍增加的效果。

而且，按照本发明，通过使用分频时钟的多相时钟，可以使用将MOS晶体管简单并联配置的时序平均化电路。

而且，通过增加多相时钟的相数，还可以用于高频时钟信号。

再有，按照本发明，通过使用固定延迟电路列，可以用NAND、NOR的简单构成实现时序平均化电路。

而且，按照本发明，提供一种方式，具有对于按一定时间差输入的两个信号，产生有将输入时间差平均化的时间成分信号的电路；和对该电路供给与时钟信号不同脉冲的电路，把内分不同脉冲间时间差的电路装载在DLL电路中；并把相位比较中使用的外部时钟输入和内部时钟输入输入给内分该不同脉冲间时间差的电路；把其输出输入给电压控制延迟电路。所以通过使内部时钟和内分进行平均化，使之取得了降低时钟信号抖动的效果。

此外，按照本发明，在利用内部时钟和内分，进行平均化时钟信号的抖动时，通过获得内分比例，以便内部时钟的时序成分变大，可以使抖动降低效果成倍增加。

而且，按照本发明，在进行锁定后，通过将进入相位比较电路的信号从外部时钟切换成内分外部时钟和内部时钟的信号，可以降低外部时钟的抖动对DLL或PLL电路稳定工作产生的影响。

而且，按照本发明，通过在同步延迟电路中配有平均化电路，具有降低内部时钟的抖动成分的效果。

Claims

1.一种时钟控制电路，该时钟控制电路是由输入的外部时钟生成内部时钟的半导体集成电路装置的时钟控制电路，其特征在于，该时钟控制电路包括：

(a)延迟锁定环电路，其至少配有相位检测电路(102)、电荷泵(103)、环形滤波器(104)和以所述环形滤波器的输出作为控制电压输入而使输入信号的延迟改变的电压控制延迟电路(115)，

(b)时序平均化电路(100)，其配有相对于按一时间差输入的两个信号，产生具有按预定比例内分所述两个信号时间差的时间差信号；

(c)所述电压控制延迟电路(115)的输出通过时钟驱动器(106)作为内部时钟供给，

(d)将通过输入缓冲器(107)输入的外部时钟而获得的时钟信号和使所述内部时钟通过伪输入缓冲器电路(108)而获得的信号提供给所述时序平均化电路(100)，其中所述时钟信号被输入给所述相位检测电路(102)并且所述伪输入缓冲器电路(108)具有与所述输入缓冲器等价的延迟时间，将所述时序平均化电路(100)的输出作为输入信号供给所述电压控制延迟电路(115)。

2.如权利要求1所述的时钟控制电路，其特征在于，在输入来自所述输入缓冲器(107)的外部时钟和从所述电压控制延迟电路(115)经所述时钟驱动器(106)和伪输入缓冲器电路(108)供给的内部时钟信号的所述时序平均化电路(100)中，通过使所述内部时钟信号的时序比变大的方式来确定内分比例作为内分时间差的比例。

3.如权利要求1所述的时钟控制电路，其特征在于，该时钟控制电路具有：

(e)利用所述相位检测电路(102)的输出检测锁定状态的锁定检测电路(109)，和

(f)根据来自锁定检测电路(109)的输出，向所述相位检测电路(102)供给所述外部时钟或所述时序平均化电路的输出的其中之一的切换电路(110)，

(g)锁定检测后，所述切换电路(110)将供给所述相位检测电路(102)的信号由所述输入缓冲器输入的外部时钟切换成所述时序平均化电路内分所述外部时钟与所述内部时钟时间差而产生的信号。

4.一种延迟锁定环电路，其特征在于，该电路有这样的结构：

(a)该延迟锁定环电路至少包括相位检测电路(102)，电荷泵(103)，环形滤波器(104)和以所述环形滤波器的输出作为输入使输入信号的延迟改变的电压控制延迟电路(115)，

(b)配有时序平均化电路(100)，相对于按一时间差输入的两个信号，产生具有按预定比例内分所述时间差的时间差信号，

(c)其中向所述时序平均化电路(100)提供输入时钟信号和来自所述电压控制延迟电路(115)的输出信号，其中所述输入时钟信号被输入给所述相位检测电路(102)，将所述时序平均化电路(100)的输出提供给所述电压控制延迟电路(115)。

5.如权利要求4所述的延迟锁定环电路，其特征在于，该电路还有：

(d)锁定检测电路(109)，依据所述相位检测电路(102)的输出检测锁定状态，

(e)切换电路(110)，根据来自锁定检测电路(109)的输出，向所述相位检测电路(102)供给所述外部时钟或所述时序平均化电路的输出的其中一个，

(f)在锁定检测后，所述切换电路(110)将供给所述相位检测电路(102)的信号切换成由所述时序平均化电路根据外部时钟而输出的信号。