CN101111927A - 通过利用穿过栅极介质电流的电化学处理的栅极叠层设计 - Google Patents

通过利用穿过栅极介质电流的电化学处理的栅极叠层设计 Download PDF

Info

Publication number
CN101111927A
CN101111927A CNA2005800472675A CN200580047267A CN101111927A CN 101111927 A CN101111927 A CN 101111927A CN A2005800472675 A CNA2005800472675 A CN A2005800472675A CN 200580047267 A CN200580047267 A CN 200580047267A CN 101111927 A CN101111927 A CN 101111927A
Authority
CN
China
Prior art keywords
metal
medium
substrate
semiconductor
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800472675A
Other languages
English (en)
Other versions
CN100587917C (zh
Inventor
P·M·韦雷肯
V·巴斯克尔
C·小卡布拉尔
E·I·库珀
H·德利吉安尼
M·M·弗兰克
R·詹米
V·K·帕鲁丘里
K·L·森格尔
邵晓燕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101111927A publication Critical patent/CN101111927A/zh
Application granted granted Critical
Publication of CN100587917C publication Critical patent/CN100587917C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/50—Electroplating: Baths therefor from solutions of platinum group metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/024—Electroplating of selected surface areas using locally applied electromagnetic radiation, e.g. lasers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/54—Electroplating of non-metallic surfaces
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/54—Electroplating of non-metallic surfaces
    • C25D5/56—Electroplating of non-metallic surfaces of plastics
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D9/00—Electrolytic coating other than with metals
    • C25D9/04—Electrolytic coating other than with metals with inorganic materials
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F3/00—Electrolytic etching or polishing
    • C25F3/02—Etching
    • C25F3/14—Etching locally
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

本发明提供了一种用于在栅极介质(2)上电镀栅极金属(9)或其它导体或半导体材料的方法。该方法包括选择衬底(3，4)，介质层，和电解质溶液或熔液，其中衬底，介质层，和电解质溶液或熔液的组合允许在介质层和电解质溶液或熔液之间的界面处产生电化学电流。

Description

通过利用穿过栅极介质电流的电化学处理的栅极叠层设计
技术领域
本发明涉及栅极介质上的电镀以形成栅极电极。更具体地说，本发明涉及如电沉积，电蚀刻，和/或电修饰的电化学处理，以允许电流穿过至少一个介质层的方式进行。
背景技术
在钝化氧化物形成和电蚀刻技术中已公知金属和半导体上的氧化物的电化学处理。因为当电化学形成的氧化物厚到足以阻止电流时，电化学过程会停止，所以衬底上的钝化自然氧化物的形成倾向于自限制。通过正确控制工艺条件，可以获得好的覆层。在这点上，参见，例如，Birss等人的美国公开申请No.2002/0104761 A1，这里通过参考引入其整个内容。
W-J.Lia等人在J.Electrochem.Soc.151(9)G549-G553(2004)中示出了通过电化学阳极氧化和常规氧化物形成技术的结合，在p型Si上形成可靠的SiO2栅极氧化物，这里通过参考引入其整个内容。从含稀土金属的盐的有机以及电解质水溶液直接在衬底上沉积稀土金属氧化物。例如，Y.Matsuda等人使用二甲基甲酰胺(DMF)添加YCl3和EuCl3盐，在导电SnO2衬底上电沉积Y2O3和Y2O3:Eu(III)，如Journal of Alloys andCompounds，193，277-279(1993)中描述的，这里通过参考引入其整个内容。另外，M.A.Petit等人已经通过K3IrCl6，草酸和碳酸钾的水溶液的阳极氧化在SnO2衬底上电沉积导电铱氧化物膜，如在Electroanal.Chem.444，247-252(1998)中描述的，这里通过参考引入其整个内容。
Hwu等人的美国专利No.6,352,939描述了栅极氧化物的电化学修饰的现有技术方法，这里通过参考引入其整个内容。在此方法中，低水平电流穿过在Si(衬底)/栅极氧化物/电解质结构中的栅极介质流向电解质水溶液中的金属极板。随后，通过后处理退火修复贯穿介质厚度的断键。对SiO2，Si3N4或Ta2O5已经报道提高了介质性能。然而，没有期望应用非反应溶液化学试剂(稀释含水HF)的化学修饰(即，引入在介质中没有的新元素)，并且该处理旨在修饰介质的体而不是其表面。
在用于半导体制造和介质上的金属制造的电沉积技术中，电沉积金属几乎总是沉积在通过电沉积以外(例如，物理气相沉积(PVD)，化学气相沉积(CVD)，等)的方法在衬底上形成的金属籽晶或镀覆基层上。驱动电沉积的电流的主路径是从籽晶层边缘处建立的接触横向穿过籽晶层。穿过衬底本身以及其中包括的任何介质层的电流典型地可以完全忽略。通过使用穿过掩模镀覆技术，镀覆可以限制在籽晶层的选定区域，其中一种镀覆穿过直接设置在籽晶层上的绝缘掩模层中的开口。
高性能CMOS器件被期望用于提高高K栅极介质和金属栅极的结合。在金属栅极的制造中，常规方法是减去，即作为覆层施加金属栅极材料并且随后从不希望的区域选择除去。在标题为“Field Effect Transistor withElectroplated Metal Gate”的美国专利申请序列No.10/694,793中，作为为场效应晶体管形成金属栅极的添加方法对上述电沉积方法进行了描述，这里通过参考引入其整个内容。通过穿过掩模镀覆在覆盖导电籽晶层上，在期望栅极区域上选择沉积栅极金属，其在镀覆工艺后典型地从掩蔽区域除去。此现有技术还公开了，对nFET和pFET器件，栅极功函数是不同的金属，这意味着必须进行多次添加的穿过掩模镀覆方法。
因此，希望提供一种直接在栅极介质上镀覆栅极金属而不需要籽晶层的方法。还期望拥有穿过掩模镀覆方法，其可以在掩模开口的第一子集中选择镀覆第一材料，然后向掩模开口的第二子集选择镀覆第二材料，其中掩模开口的第一和第二子集在栅极介质下的半导体材料的掺杂不同。另外，希望拥有栅极介质界面设计方法，从而可以通过表面修饰改变或微调栅极材料的性能。
发明内容
本发明涉及一种方法，该方法用于在栅极介质上电镀栅极金属或其它导体或半导体材料。该方法包括选择衬底，介质层，和电解质溶液或熔液，其中衬底，介质层，和电解质溶液或熔液允许在介质层和电解质溶液或熔液之间的界面处产生电化学电流。该方法还包括向衬底和介质层的至少一个提供至少一个电接触，提供至少一个辅助电极与电解质溶液或熔液接触，并且在介质层上电镀栅极金属或导体或半导体材料。另外，本发明涉及的栅极电极包括根据上述方法电镀到介质层上的棚极金属或其它导体或半导体材料。
本发明提供一种电沉积方法，用于通过穿过介质厚度的电流直接在包括至少一层介质层的介质上形成金属。更具体地说，本发明提供一种方法，用于直接在绝缘层上形成如合金，半导体，导体氧化物，复合材料，导电聚合物，和/或半导体聚合物的金属或其它可镀材料。
在本发明的第一方面，电沉积是非选择性的并且在设置在导体或半导体衬底上的介质层的表面上相对均匀。衬底可以是平面的或者具有使其不平整的一些形貌。
在本发明的第二方面，电沉积是选择性的。选择性电沉积可以如下完成：
通过在选定区域增加或减小介质厚度(其中该应用基于电沉积在具有对电流的电阻更小的薄介质区域上选择形成的事实)；
通过改变在选定区域中的介质材料以使其对电流的电阻更大或更小，例如，通过破坏介质，使其与其它材料反应，或用其它介质替代和/或扩展；以及
通过掺杂选定的介质区域，以使在这些衬底区域上的介质上发生(或不发生)电沉积而在未这样掺杂的衬底区域上不发生(或发生)电沉积。
可以通过适当改变电镀电势以及通过如光的其它外部电镀促进剂增强和/或启动引起选择沉积的上述方法。
本发明的第三方面，提供电化学方法用于栅极介质的表面修饰，以控制功函数，限定厚度和热稳定性。
本发明的第四方面，提供电化学方法用于电蚀刻薄介质和/或通过穿过介质的电流在薄介质上电沉积另外的绝缘体膜。
本发明的第五方面提供由本发明的方法制造的结构。更具体地说，本发明提供FET器件，其包括直接在栅极介质上电沉积形成的金属栅极。
附图说明
当参考附图阅读本发明随后的详细描述时，本发明的这些和其它特征会更清楚，其中：
图1A-1C示出了半导体衬底中导带和价带的电子结构和含氧化剂溶液的示意图，具有高斯分布的电子态密度；
图2A-2B通过截面图示出了使用穿过栅极介质电流覆盖电沉积的示意图；
图3A-3D通过截面图示出了使用绝缘掩模的穿过掩模镀覆示意图；
图4A-4D通过截面图示出了穿过掩模镀覆的示意图，其中在绝缘掩模上沉积栅极氧化物。
图5A-5D通过截面图示出了穿过掩模镀覆的可选集成方案；
图6A-6B通过截面图示出了不使用掩模的选择镀覆的可选集成方案；
图7示出了向负电势的动电位扫描期间获得的电流电压曲线；
图8A-8B通过截面图示出了在由入射粒子束破坏的构图区域上的薄介质上选择镀覆金属的方案；
图9A-9B通过截面图示出了由入射粒子束破坏的构图区域的选择蚀刻方案；
图10示出了在黑暗中或白光照射下，在硫酸镍溶液中n型和p型Si/SiO2(1nm)/HfO2(3nm)的电流电压曲线；
图11A-11B示出了在向负电势的动电位扫描期间(向前扫描)和扫描方向向正电势翻转(向后扫描)后，在硫酸镍基，氯化钌基，和高铼酸基溶液中，照射下(图11B)的n型Si/SiO2(1nm)/HfO2(3nm)(图11A)和p型Si/SiO2(1nm)/HfO2(3nm)的电流电压曲线；
图12A-12B通过截面图示出了通过穿过掩模的衬底照射同时施加电势或电流，在覆盖栅极介质上金属图形的选择光电沉积的示意图；
图13A-13B通过截面图示出了在AFM或STM探针下选择镀覆的示意图；
图14A-14B示出了选择镀覆在HfO2(3nm)高K介质上的电沉积的Ru/Ni双层结构的聚焦离子束(FIB)图像；
图15通过截面图示出了使用电化学后触点的薄类栅极介质的电化学处理的装置示意图。
图16A-16B通过截面图示出了用于制造具有暴露栅极氧化物的绝缘掩模，隔离晶体管的浅沟槽绝缘体或STI以及源极和漏极区域的金属栅极晶体管的结构；
图17示出了通过在0.1摩尔/升的NiSO4+0.25摩尔/升的H3BO3中在n型和p型Si/RTNO(1nm)/HfO2(3nm)上的Ni电沉积制备的覆盖Ni/HfO2/SiON/Si金属电容器结构的电流-电压(I-V)特性；
图18A-18B示出了电沉积的p-FET Re/HfO2/SION/Si MOS测试结构(100微米乘100微米)的电容-电压(Cp-V)特性，该结构这样制造：通过具有从1到54克/升的浓度范围的高铼酸铵(NH4ReO4)的Re镀覆溶液进行恒电流沉积(120秒10mA/cm2)，并随后对n型Si/RION(1nm)/HfO2(4nm)衬底(图18A)和p型Si/SiO2(1nm)/HfO2(3nm)衬底(图18B)在形成气体中，在550℃下退火30分钟；以及
图19示出了电沉积的p-FET Ru/HfO2/SiON/Si MOS测试结构(100微米乘100微米)的电容-电压(Cp-V)特性，该结构这样制造：通过RuCl3基镀覆溶液进行恒电流沉积(120秒10mA/cm2)，并随后在氮气气氛中(RTA在不同温度下进行5秒钟)以及在形成气体中(550℃下30分钟)退火。
具体实施方式
在绝缘体，特别是在金属或半导体上的薄氧化物覆层对电流具有一定电导率的地方潜在地发生绝缘材料或绝缘体的电化学处理。对于薄覆层，电子隧穿是介质导电或电流泄漏的一种基本机制，其可以应用于电化学处理。在绝缘体的带隙中，缺陷也可以提供许多电子态，并且对高密度带隙态，其还为电流形成可能的路径。还可以通过直接穿过氧化物的价带或导带的电荷输运提供导电率。与如TiO2，ZnO和Ta2O5的半导体氧化物以及任何n型宽带隙半导体一起工作时，后面的情况更重要。
因为电镀通常发生在溶液中，在氧化物/电解质界面处发生电化学电流的可能性依赖于几个因素。这些因素包括：相对于氧化物和下面的半导体衬底的价带边缘和导带边缘，电解质的电子态的能量态和密度。考虑到这些因素，电流如何发展依赖于在界面的两侧能量相同的填充和空穴电子态之间发生界面处的电荷迁移原理。
图1示出了此原理。当溶液中的空氧化剂态与半导体的导带电子态交迭时(图1A)，在n型掺杂衬底(获得导带电子)而不是p型掺杂衬底(在暗处没有获得导带电子)上可能发生氧化剂的电还原。注意，后者可以通过照射激活以在导带中产生光电子。然而，当氧化剂态相对于半导体带隙中的能量成高斯分布时，不可能出现电荷输运并且希望在此特殊衬底处氧化剂为静态(图1B)。最后，当溶液中的氧化剂态与半导体的价带交迭时，对n型掺杂和p型掺杂衬底两者都可能发生电荷迁移(图1C)。然而，在氧化物存在时，通过价带的电荷迁移会受阻。总而言之，绝缘体和半导体衬底的电子结构与溶液中电解质的氧化还原作用的电子结构结合，通常仅允许特定电荷迁移组合。
图2A和2B示出了落入本发明的范围内的接触方案。在如硅的一个或多个衬底3，4(导体或半导体)顶上设置如薄栅极氧化物的介质层(还称为绝缘层或绝缘体)2。在下面的导体或半导体衬底的至少一个上制造电接触5，例如在晶片的背面制造后触点。如果绝缘层2是半导体(例如，如n-ZnO，n-TiO2或n-Ta2O5的宽带隙半导体)，对已知的欧姆接触方案，可以直接在绝缘层上制造电接触。电解质溶液或熔液1与此层接触，晶片前侧完全浸没或者仅浸没希望处理的区域。具有此层的结构用作一个电极并且将第二辅助电极6引入电解质溶液或熔液中。虽然图2显示(半导体)导体衬底4和绝缘层2平整，应该注意，衬底4还可以具有一些表面形貌并且绝缘层2可以是保形覆层。
对电化学处理，通过电源7和电引线8在两电极之间提供电偏置、电压或电流。需要时，可以通过引入如具有恒定电化学电势的、称为参考电极的第三电极更精确地控制结构/电解质或结构/熔液界面的电化学电势。参考电极的实例包括饱和甘汞电极(SCE)和银-氯化银(Ag/AgCl)参考电极。图2B示出了在结构/电解质或结构/熔液界面处，即直接在介质或绝缘层2上形成的镀覆金属膜9。
由于电子迁移工艺的强电阻特性，电化学处理优先发生在更易导电的区域，因为电流沿着低电阻路径流动。在这点上，通过穿过绝缘体的电流直接电化学处理可以描述为高选择工艺。决定选择性的几种因素或参数包括：绝缘体厚度，绝缘体类型，下层衬底，电解质溶液，物理阻断，光和其它外部装置。下面讨论这些参数或因素的每一个：
绝缘体厚度
电流优先经过具有更薄氧化物或绝缘体的区域。例如，在由如SiO2的厚介质掩模环绕的HfO2薄栅极介质的情况中，直接镀覆优先发生在如图3和4示出的薄栅极介质上。
图3A-3D通过截面图示出了使用与图2A中描述的装置类似的装置穿过掩模镀覆的方案，该装置具有如图3A示出的在介质2顶上的另外的绝缘掩模10。期望镀覆仅发生在掩模开口内侧的暴露栅极介质上，如图3B的最终结构所示。除去掩模10后，获得栅极介质顶上的构图金属结构，如图3C所示。介质的选择蚀刻提供构图金属栅极结构，如图3D所示。
图4A-4D通过截面图示出了使用与图3A中描述的装置类似的装置穿过掩模镀覆的可选方案，其中在绝缘掩模上沉积栅极氧化物。图4A示出了用于电化学金属沉积的装置。图4B示出了镀覆金属后的结构。在场中将绝缘掩模和栅极介质一起除去，导致图4C示出的构图金属栅极结构。如果需要，还可以除去电接触层5留下图4D示出的构图结构。
在图3和4示出的两中情况下，电流流过不存在厚介质掩模的那些区域中的薄栅极介质，无论栅极介质在掩模的底下还是顶上。在这点上，参见图5，其示出了使用与图3和4中描述的装置类似的装置穿过掩模镀覆的可选方案，其中，相同的介质层2具有厚2’和薄2区域的图形。图5A示出了用于电化学金属沉积的装置。希望在薄区域中选择电沉积需要的金属，最终的结构如图5B-D所示，具有部分填充(图5B)，完全填充(图5C)和过量填充(图5D)的金属。
绝缘体的类型
不同的氧化物或绝缘体具有不同的介电常数或电子结构，允许电流优先流过对电流具有更低电阻的那些氧化物或绝缘体。在这点上，参见图6，其示出了不使用掩模，使用图2A中描述的类似装置选择镀覆的集成方案。在此情况下，介质具有对电流的电阻高于栅极介质2的区域11。例如，这可以通过在覆盖薄介质层中的特定区域的化学修饰获得。可选地，两种不同的介质材料(例如HfO2和SiO2)可以消减到具有相同的厚度。希望镀覆发生在对溶液中的电流流动具有更低电阻的区域中。
在这点上，参见图7，其示出了用于n-Si/SiON(1nm)/HfO2(3nm)和n-Si/SiO2(4nm)的钌镀覆槽中的电流-电压曲线。在图7中，电流密度i以毫安每平方厘米(mA/cm2)给出并且电极电势U以伏特对标准氢电极(NHE)给出。扫描速率是50毫伏每秒并且电极旋转速率是400rpm。
如图7所示，在SiON/HfO2栅极氧化物叠层上的Ru电沉积开始于-2V，而在具有4nm的相同标称厚度的SiO2层上的Ru电沉积开始于-2.5V；即，优先在SiON/HfO2叠层上发生电沉积。
氧化物的电导率通常与缺陷和杂质的存在有关。因此，可以有意破坏或注入覆盖氧化物的特定区域以增加它们的导电性，这样以便优先在那些区域发生电化学处理。例如，图8和9示出了在离子注入或用离子或电子束(“e-束”)破坏后，选择镀覆和蚀刻绝缘体膜的特定区域。具体地，图8示出了与图2A描述的装置类似的装置，其被入射粒子束12破坏的区域构图，通过如e-束或离子束写入的技术制造。图8A示出了用于电沉积的装置并且图8B示出了获得的结构。图9A-9B通过截面图示出了用于通过由入射粒子束12破坏的构图区域的穿过介质电流，选择性电化学蚀刻的类似方案，这样完成e-束或离子束写入。图9A示出了用于电蚀刻的装置并且图9B示出了电蚀刻后的构图结构。通过这样的方法，在氧化物中e-束写入的图形的电化学蚀刻可以，例如，消除对用于离子研磨的保护掩模的需要。
下层衬底和沉积电势
电流-电压特性以及由此的电极动力学还决定于下层衬底的组成。例如，这些特性可以根据使用的衬底的材料类型和使用的掺杂类型明显改变。因此，期望它们对于金属，n型半导体，p型半导体及其组合不同。例如，可以通过n型半导体衬底的导带(电子俘获过程)或价带(空穴注入过程)获得用于金属电沉积的来自溶液的金属离子的电化学还原，尽管电还原仅可能通过p型半导体衬底(在暗处)的空穴注入过程或被驱动到翻转时获得。由于此情况，薄介质膜或栅极氧化物覆盖半导体，低能空穴的隧穿受阻并且仅可能以电子积聚或相近的模式发生电荷输运。另外，半导体材料(包括其带隙和能带边缘的能量)和掺杂浓度(包括其平带电势和耗尽层厚度)可以决定半导体/绝缘体/电解质(SIE)接触的电化学特性。
在这点上，参见图10，其示出了在向负电势(向前扫描)动电位扫描期间，在暗处和在白光照射(21V，150W卤灯)下，n型和p型Si/SiO2/HfO2衬底在硫酸镍槽(0.1M NiSO4+0.1M H3BO3)中的电流-电压特性(向负电压扫描)。在图10中，电流密度i以毫安每平方厘米给出并且电极电势U以伏特对标准氢电极(NHE)给出。扫描速率是50毫伏每秒并且电极旋转速率是250rpm。
如图10所示，n型衬底显示在暗处和照射下，负电压经过-2V时电流指数增加。在暗处p型衬底没有显示任何电流，并且显示仅当用白光照射样品时，有在低于-1.5V下Ni2+还原的阴极电流。此现象允许同时通过掩模开口暴露的n型和p型区域的选择镀覆。例如，通过在暗处的电沉积可以选择金属化n型衬底，并且通过光电沉积选择用另一种金属金属化p型区域。在后一种情况下，n-和p-型区域两者都被镀覆(即，已经沉积在n型区域上的金属在其顶上覆盖另一种金属)，或通过正确选择沉积电势，选择金属化p型区域(在n型区域没有附加镀覆)。
在这点上，参见图11A和11B，其显示了对n型(图11A)和p型(图11B)Si/SiON(1nm)/HfO2(3nm)在照射下，在镍，钌和铼镀覆槽中的电流-电压曲线实例(向前和向后扫描)。图11A和11B中，电流密度i以毫安每平方厘米给出并且电极电势U以伏特对标准氢电极(NHE)给出。扫描速率是50毫伏每秒并且电极旋转速率是对镍250rpm，对钌400rpm并且对铼100rpm。
如图11A和11B所示，对三种溶液在电流-电压曲线的向前扫描(向更负的电势)中，在裸露的n型衬底上的金属沉积开始于约-2V。在扫描方向反向后(向正电势)，可以看到滞后现象，由于从裸露到金属覆盖的HfO2的变化或金属栅极电极的形成。电流连续升高到约-1.8V对Ru，和约-0.75V对Ni和Re。对照射下(21V/150W卤灯)的p型衬底，在裸露HfO2上的金属沉积开始于-1.6V对Ni，-1.2V对Ru和-0.9V对Re。在Ni和Ru的覆盖HfO2上金属连续沉积直到-0.9V，并且在p-Si/SiON/HfO2/Re上直到-0.4V。注意，对p型半导体，在施加电势足够负的地方电流受光密度的限制。当光被溶液和沉积金属吸收时，入射光子通量和由此测量的光电流降低。用于在p型衬底上镀覆的电流密度可以通过光密度控制。例如，可以在恒电势下通过光束的频闪或切断进行脉冲镀覆。电流-电压特性显示了在n-和p-型衬底上金属沉积的选择性。根据上面给出的实例，可以在暗处，在比-2V更负的电势下(通过施加恒定电压或恒定电流)的n型区域上选择沉积Ni，Ru以及Re。在n型区域中沉积Ru的情况下，可以在照射下在p型区域处选择沉积Re和Ni，对Ni电势在-0.9V和-1.8V之间并且对Re在-1.6V和-1.8V之间。在n型区域中沉积Ni和Re的情况下，期望Ru，Re或Ni的沉积发生在非选择区域或在照射下的裸露p型区域和已经金属化的n型区域两者中。
对于制造CMOS器件，在许多情况下使用p型硅衬底。可以通过特定区域的n型掺杂(公知为n阱)制造p-FET栅极，而可以在具有另外的p掺杂的p型衬底或区域上形成n-FET栅极。在此情况中，形成p-n结并且期望照射用于在p型区域和n阱区域(p-n结)两者上的电沉积。然而，仍旧可以通过电流-电压特性的不同得到选择性，即可以在不同沉积电势下选择金属化n阱和/或p型区域。
电解质溶液
如上讨论，在固体/电解质界面处的电荷迁移仅希望发生在类似的电子能级之间。因此，希望在电解质侧的电子态的分布和密度确定电化学处理的可能性和动力学。在这点上，可以调节电解质的电子配置(例如，通过浓缩，络合，溶剂，PH)，以使特定衬底/绝缘体组合有利于电荷迁移，因此通过溶液成分为电化学处理提供选择性。例如，通过选择溶液条件以便电解质中的受主态的密度很高并且靠近半导体衬底的导带边缘，使电化学金属沉积有利于n型区域而对p型区域不利。
物理阻断
还可以通过物理阻断的方式钝化栅极-介质-型氧化物上的特定区域，即，通过施加如光致抗蚀剂或SiO2介质的绝缘掩模，或通过典型的光刻，e-束光刻或冲压技术施加的有机分子的吸收层(例如强吸收S-终端分子或吸收聚合物膜)获得选择性。在这点上，参见图3，其示出了在薄介质膜顶上的阻挡掩模，阻挡在具有掩模的区域中的电流，并且允许电流流入掩模开口中的区域。
光
为了在p型半导体处引起阴极导带过程并且在n型半导体衬底处引起阳极价带过程，需要高于带隙的价带电子的光子激发。这可以通过例如穿过绝缘体的或来自背面的照射的衬底照射获得。可以通过几种方式获得选择性。例如，仔细选择光波长将仅在衬底或氧化物的整个带隙可以经过或界面或间隙态可以被激发以调节电极反应的地方激发电化学处理。可选地，可以使用窄激光束直接写入，可以使用蚀刻或沉积图形或掩模以仅照射绝缘体表面的特定区域。
在这点上，参见图12，其示出了如图2A中描述的装置类似的装置，除了通过用光源20穿过掩模13中的几个开口照射衬底，同时在衬底3和4之间施加用电接触5和辅助电极6提供的电势或电流，获得在覆盖栅极介质2上的金属图形9的选择光电沉积。图12A示出了用于光电沉积的装置并且图12B示出了在没有被掩模阻挡的照射区域中获得的构图金属。
另外，当使用如X射线激发的极高能量源时，可以在绝缘体中产生导带电子。另外，可以使用其它电磁辐射激发半导体，氧化物或金属。
其它外部装置
还可以通过如导电探针或磁场的其它外部装置获得选择性。在这点上，参见图13A和13B，其示出了与图2A中描述的装置类似的装置，除了在原子力显微镜(AFM)或扫描隧道显微镜(STM)尖端14下发生局部化镀覆。
AFM或STM尖端可以导电并且用作局部辅助电极以直接在探针下提供电化学处理(图13A)。可选地，探针不必导电，在此情况下，其可以与辅助电极6一起使用，从而，尖端的接近引起充分的临时效应和间隙态以仅在尖端区域下允许电化学处理的电流通路(图13B)。通过移动尖端，可以在绝缘体上沉积或蚀刻图形。
如上面注意的，使用本发明可以获得不同掺杂衬底电极动力学的强烈差异的优点以获得选择性。在本发明的范围内，可以使用单掩模以同时暴露n-FET以及p-FET栅极并且可以在不同掺杂的衬底上选择性沉积特定金属。
在一个实施例中，p-FET金属被选择电沉积在用栅极氧化物覆盖的n型半导体区域上。然后施加n-FET金属：(1)在p型区域中选择(即，通过选择沉积电势)；(2)在n型和p型区域两者中但不在掩模上通过电沉积半选择；或者(3)完全不选择，通过如物理气相沉积(PVD)，化学气相沉积(CVD)或原子层沉积(ALD)的方法用金属或多晶硅覆盖整个晶片，包括掩模，n型和p型区域。
在另一个实施例中，n-FET金属选择性电沉积到首先用栅极氧化物覆盖的p-型半导体区域上。然后，如上所述在n-型区域上选择或不选择施加p-FET金属。
在另一个实施例中，可以发展单槽用于同时形成n-和p-型场效应晶体管(FET)。例如，如Ni，Ru，Rh，Pt和Re的P-FET金属已经成功地电沉积到具有约1nm的SiO2和约3-4nm的高K氧化物的Si/SiO2/HfO2和Si/SiO2/HfSiO晶片上。
在这点上，参见图14，其示出了聚焦离子束(FIB)图像的顶视图(图14A)和截面图(14B)，该图像为在n-Si/SiO2(1nm)/HfO2(3nm)晶片顶上厚SiO2掩模中的1乘1微米宽和0.3微米深的开口，其由约20nm的电沉积Ru填充并且由厚电沉积Ni覆盖。在室温下，从RuCl3基槽以10mA/cm2的电流密度电沉积Ru 120秒。膜在形成气体中550℃下退火30分钟。然后，在室温下，从Watts槽以10mA/cm2的电流密度电沉积镍覆层120秒。注意，为探测Ru栅极沉积厚镍覆层用于电测试，并且不必应用于功能FET器件。在此情况中，厚镍覆层还帮助示出选择性因为薄Ru膜很难观察。薄Ru膜仅存在于掩模开口中并且生长Ni以便其从箱开口蘑菇形生长到周围掩模上。晶片背面具有As注入(20keV As；4×1015cm-2，接着1000℃，5秒钟的激活退火)用于欧姆接触。
然而，在本发明的另一方面中，利用衬底形貌以直接在绝缘层上产生构图后的电沉积，而不使用掩模。在衬底中的形貌上保形沉积薄介质层(例如，栅极介质)。典型的衬底形貌可以包括，例如，沟槽形状的凹陷，过孔等，在衬底上表面的平面下延伸。然后进行穿过介质的覆盖电沉积以填充并且过填充衬底形貌中的凹陷。然后，通过如化学机械抛光(CMP)的技术上公知的平整化工艺除去衬底上表面的平面上的电沉积材料，以在衬底凹陷中留下构图电镀特征。
根据上面的描述，具有多层沉积层的结构落入本发明的范围内，只要包括至少一个电化学步骤，要求电流穿过薄类栅极介质或氧化物。所述层可以包括任何材料，包括金属，合金，半导体，氧化物，绝缘体，聚合物以及有机物和生物材料。
另外，可以发生高K介质的激活作用或籽晶形成。例如，为了在介质表面上电化学金属沉积期间获得较好的成核，可以引入优选使用无电镀工艺的钯激活步骤。特别地，在无电镀中，Pd催化剂被认为是开始自动催化无电金属沉积所必须的。然而在这样的情况中，Pd团簇被用作成核位置用于具有穿过栅极介质电流的电化学金属沉积。虽然优选Pd覆盖包括掩模表面的整个表面，但是希望电流仅穿过薄类栅极介质流动并且希望金属化仅发生在位于薄介质上的那些Pd位置。另外，即使在某些情况下Pd激活步骤促进了电沉积并且有益于膜的粘附和均匀性，其还被期望决定如金属栅极的电性能，
在这点上，进行一个实验，其中使用Pd激活步骤在构图SiO2掩模中电沉积Ni(掩模开口范围从1μm乘1μm到400μm×400μm)到n-Si/SiON(1nm)/HfO2(3nm)上。样品浸入SnCl2溶液中5分钟(1g SnCl2+40mlHCl(38wt.％)+120ml水)，接着浸入PdCl2溶液中5分钟(0.1g PdCl2+40mlHCl(38wt.％)+120ml水)。然后将样品装入来自Watts槽(300g/lNiSO4+30g/l H3BO3+30g/l NiCl2；10mA/cm2下120s)用于电沉积Ni的电化学单元中。沉积后的样品的电容-电压(Cp-V)特性显示出强p-FET特性，具有Vfb＝1.0V的平带电势，主要由在HfO2/金属界面出的Pd决定，而退火后C-V曲线移向更靠近带隙中(Vfb＝0.31V)，对于电沉积Ni更典型。
可选地，可以在穿过衬底/介质/金属籽晶叠层镀覆前通过物理沉积技术(PVD，ALD或CVD)施加金属籽晶层。
电栅极特性的电化学控制
在主要目标是获得结构的电特性时，例如对金属栅极和场效应晶体管(FET)，电化学条件可以帮助确定期望的物理性能，如金属栅极的平带电势(Vfb)和功函数以及FET的阈值电压(VT)。例如，对在金属/半导体肖特基接触的制造中在如Si，GaAs和GaP(没有栅极氧化物)的半导体上直接电沉积金属，显示形成的二极管或肖特基势垒的势垒高度强烈依赖于如沉积电势，温度和电解质成分的沉积条件。在这点上，参见例如A.De Vrieze等人的Phys.Chem.Chem.Phys.，3，5297-5303(2001)；P.M.Vereecken，等人的Appl.Phys.Lett.，75，3135(1999)；K.Strubbe等人的J.Electrochem.Soc.，146，1412(1999)；和P.M.Vereecken等人的J.Chem.Soc.，Faraday Trans.，92，4069(1996)，这里通过参考引入其整个内容。
在多数情况下，获得的势垒高度的不同是由于在金属/半导体界面处成分的轻微不同，该不同由电极电势以及电解质的成分和pH值决定。同样，在栅极氧化物的情况下，期望金属/栅极氧化物界面的轻微修饰反映在电性能中。考虑到这些原理，可能通过使用电化学条件控制电性能。一种可能是栅极氧化物的直接电化学修饰，在下面进行讨论。另外，在金属沉积期间通过如沉积电势，沉积电流和溶液成分(pH，金属离子浓度和添加剂)可以原位控制金属/栅极氧化物界面的性能。
在这点上，参见下面详细讨论的图18A，示出了Re/HfO2/SiON/Si栅极的电容-电压特性(Cp-V)，该栅极通过在溶液中具有不同浓度的Re的高铼酸铵溶液在n型Si/SiON(1nm)/HfO2(4nm)上的Re电沉积制造。Re栅极的电特性可以通过溶液中Re浓度调节。在这点上，对Re浓度接近10g/l NH4ReO4可以获得具有极好的p-FET性能(平带电势接近1V)和好的最大电容值(Cp，max接近1.7微法/cm2)的Re栅极。
直接电镀MOS栅极的热性能
在如通过如蒸发和磁控溅射的物理气相沉积(PVD)技术，和包括原子层沉积(ALD)和金属有机化学气相沉积(MOCVD)的化学气相沉积(CVD)技术沉积的HfO2和HfSiO的高K介质上的金属栅极具有一个再现问题，即金属氧化物半导体(MOS)结构的平带电势并且因此测量的金属功函数在更高的温度下不稳定。在刚沉积后如Ru和Re的金属显示出极好的p-FET特性(金属功函数接近半导体价带边缘)时，在如氮气的惰性气氛中快速热退火(RTA)后，功函数强烈移向半导体带隙的中间(带隙中)。因为在随后的集成步骤期间，需要1000℃的RTA用于激活注入的源极和漏极区域，所以要求p-FET具有稳定的功函数。已经发现，通过穿过栅极叠层的电流直接电镀在高K介质上的金属栅极，即使在升高的温度下退火后仍能保持p-FET特性。
在这点上，参见图19，其示出了几种Ru/HfO2/SiON/Si MOS测试结构(100微米×100微米)的电容-电压特性，这些结构通过在RuCl3基槽(10mA/cm2，120s，400rpm)中的n-Si/SiON(1nm)/HfO2(3nm)上选择电沉积Ru制造。沉积后，在氮气下，在不同温度下退火测试结构(5秒RTA)。为了比较，示出了在形成气体(FGA)中在550℃下退火30分钟的测试结构。除了系统铺开样品与样品，在上至800℃时MOS保持极好的p-FET特性。
在落入本发明的范围内的工艺中，可以通过后接触布置，可以在导体或如Si的半导体衬底上制造电接触。另外，可以在晶片或器件上的任何地方制造到下面的导电衬底的电接触，例如通过在氧化物中的开口。从接触点到衬底上的介质的导体或电路径可以经过一个或多个界面，并且为电化学处理提供电流通路。电接触可以包括例如干固态接触或湿电化学接触。
为了给半导体制造干固态接触，必须提供欧姆接触。优选通过注入掺杂剂元素提供高掺杂表面(约1019cm-3)或制造表面缺陷来制造这样的接触。可选地，可以向半导体表面提供特定金属。例如，具有低功函数的金属如In可以为n型衬底提供欧姆接触，并且具有高功函数的金属可以为p型衬底提供欧姆接触。
例如，向Si施加共晶In-Ga，以提供制造与n-和p-型衬底两者的欧姆接触的快速方法。在这点上，图2-6，8-9和12-13的每一个都示出了在晶片的背面的干固态电接触。当由于集成或污染而很难使用干接触时，可以使用湿接触。在此情况下，可以使用在衬底上提供辅助电极反应的电解质接触衬底。因为半导体典型地表现为二极管，所以必须选择合适的氧化剂和还原剂，其优先在半导体价带处电化学活跃，例如，具有Fe(III/II)，Cu(II/I)，和甲基紫精MV(II/I)的溶液。在这点上，参见图15，其示出了使用湿电化学接触的薄栅极类型介质的电化学处理的示意图。包括在一个或多个衬底3和4顶上的薄栅极类型介质膜2的工件放在两个辅助电极6之间，一个用作阳极并且另一个用作阴极，具有暴露于溶液1的薄介质2，用于介质的电化学处理，并且衬底4暴露于接触电解质19以提供电化学接触。不用特意在晶片背面制造电化学接触而是可以例如在晶片的边缘周围暴露衬底的地方制造。
图16A中示出了穿过用于制造n-和p-FET器件的衬底的电流传输接触方案。在体Si衬底上建立器件的情况下(即，没有SOI，参见下面)，电流这样流动，从背接触5例如用于制造欧姆接触的注入区域，穿过导电衬底3，到晶体管4的栅极下的n-或p-掺杂区域，穿过栅极介质2进入通过绝缘掩模10暴露的溶液中，其在上面显示为窄沟槽绝缘体(STI)16和源极和漏极区域15。图16A示出了体硅器件的情况，对此从电接触5穿过体硅穿过栅极氧化物提供电流传输。
图16B示出了在氧化物上硅(SOI)技术的情况中电流传输的接触方案。在此情况中，用于栅极损耗层的如Si，SiGe或Ge的掺杂半导体封装在厚绝缘材料中，下面具有掩埋氧化物(“BOX”)17和两侧的浅沟槽绝缘体(“STI”)隔离物。在许多情况中，在BOX中存在多晶硅栓18作为地。硅栓可以不直接连到在栅极介质正下方示出的掺杂半导体层，但是实际上可以间接通过接触连接到源极和漏极区域15。
虽然上面的描述集中在金属栅极在用于n-和p-FET的高K栅极氧化物上的直接电沉积，但是本发明没有被限制。例如，本发明的范围延伸到半导体器件上薄绝缘体的电化学处理，例如电蚀刻和表面修饰，两者都作为分离或集成工艺步骤。栅极介质的直接电化学处理还可以应用到超出使用栅极-介质-半导体结构的CMOS技术，例如非易失闪存。另外，覆盖如在金属衬底上的绝缘材料的电化学处理的非半导体应用。其它可能的应用包括纳米结构晶体管器件，其中半导体或金属栅极是纳米尺寸的点或线，其被选择镀覆在氧化物的有源区域(例如，通过e-束写入)或通过使用原子力显微镜(AFM)或扫描隧道显微镜(STM)探针。在纳米结构器件的情况中，可以以相同的方式形成连接不同器件的互连线。
本发明包括的电化学处理包括来自水，无水或混合电解质溶液或熔液的所有可镀金属，合金，化合物，半导体和/或聚合物的镀覆。直接在薄绝缘体或氧化物上镀覆的应用包括在薄SiO2或如HfO2，HfOSi和Ta2O5的高K栅极氧化物上制造MOS场效应晶体管，在下面的n-和p-型半导体上，结合直接电镀的金属栅极，例如n-和p-型MOSFET的或直接镀覆的半导体栅极。在此情况中，图3和4示出了用于选择电镀的方法实例的简图。
用于执行落入本发明的范围内的方法的施加的电压或电流程序依赖于期望的电化学处理，并且可以包括恒定的，变化的或脉冲电压或电流。因此，在对应本发明的方法中获得镀覆必须的电流密度不受限制并且可以覆盖很宽的范围。例如，依赖于应用，电镀工艺，电镀材料和电镀槽中的金属离子浓度，电流密度的范围可以从约10μA/cm2到约2A/cm2。优选电流密度设定在从约0.1mA/cm2到约100mA/cm2的范围内，例如从约1mA/cm2到约20mA/cm2。电压依赖于氧化物或介质的厚度，它们的介电常数，电镀工艺，电接触，工具配置，以及是否使用参考电极(第三电极)。虽然没有限制，但是使用的电压范围优选从约0到约100伏特，例如从约0到约10伏特，或从约0到约5伏特。
与本发明一起使用的电解质溶液可以是水，无水或混合溶剂，或熔液，包括金属和非金属盐类，两者都用于溶液的电导率并且用作活跃成分。例如，电解质溶液可以包括用于金属沉积的金属离子，用于在电化学蚀刻期间溶解的复杂配位体，如氮化合物的杂质源，和/或用于栅极氧化物的电化学修饰的卤素。在某些情况中，例如，电沉积金属栅极中，可以避免杂质或镀覆添加物，因为它们对制造的金属栅极的电性能有害。在其它情况下，可以有意添加特定杂质以通过在沉积期间高K/金属界面的原位修饰控制电性能。
例如，对于用于p-FET金属栅极结构的如Ru，Re，Rh，Pd和Pt的贵金属的电沉积，可以使用具有如贵金属无机盐和无机酸的简单成分的镀覆液。例如，在将要镀覆的材料是Ru的情况下，电解质溶液可以包括氯化钌盐和盐酸。还可以使用商业可获得的贵金属镀覆溶液(例如，TechnicInc.，Enthone OMI，Rohm and Haas Electronic Materials L.L.C.)。
例如镀覆溶液和条件可以包括在HfO2和HfSiO栅极介质叠层上的金属电沉积。在这样的实施例中，优选金属膜为约1nm到约100nm厚，例如从约10nm到约50nm厚。衬底可以是，例如，具有约3nm和约4nm的HfO2或HfSiO膜(MOCVD)的n-和p-类型Si/SiON/高K介质和Si/SiO2/高K介质。优选，铂网(mesh)或板用作辅助电极，并且可选地饱和甘汞电极(SCE；Hg/Hg2Cl2；KCI，sat)，银-氯化银电极(Ag/AgCl/3摩尔/升NaCl)或饱和硫酸汞电极(Hg/Hg2SO4/K2SO4，sat)可以用作参考电极。用于电沉积的电源是电流低于1A的Autolab PGSTAT30稳压器(Brinkman Instruments)和用于如200mm覆盖沉积的更高电流的KEPCO电源。对于p型衬底的金属沉积，可以对直径大到约20mm的小样品使用21V，150W卤灯，而对200mm的晶片使用120V，500W的卤灯。
这样的电镀条件可以用于，例如，铂，铑，钌和铼的电沉积，下面将更详细的讨论。
电沉积铂
使用一种镀覆溶液，该镀覆溶液包括具有从约0.001摩尔/升到约0.1摩尔/升的浓度范围的(NH4)2PtCl6，具有上至约1摩尔/升的Na2HPO4，其中溶液的PH值范围从约2到约9。例如，镀覆溶液可以包括具有约0.01摩尔/升的浓度的(NH4)2PtCl6，和具有约0.4摩尔/升的浓度的Na2HPO4，其中溶液具有的PH值约为7。
在可选实施例中，镀覆溶液可以包括至少一种商业可获得的铂镀覆槽，例如来自Technic Inc.的公知的“Platinum TP”和“Platinum AP”和来自Enthone Inc.的“Platanex”。
在使用上述镀覆槽的电镀工艺中，可以使用几种施加电流或电压的方法的一种或多种。这些方法包括，例如：施加在约3mA/cm2和约50mA/cm2之间的恒定电流或等效电势(相对NHE，-2V到-3V的电极电势)；具有在约5mA/cm2和约250mA/cm2之间的第一电流的脉冲镀覆，进行约20毫秒到约5秒，例如约0.1秒，和0mA到约2mA的第二电流，进行约0.1秒到约10秒，包括具有相对于NHE的-2V到3.5V的电势的脉冲镀覆，进行约1个周期到约500个周期，例如约25个周期。在此工艺期间的温度可以例如，在从约20℃到约90℃的范围内。发生此工艺可以具有或没有搅拌。
上述工艺条件中包括的条件如下，其中应用：
(1)约25mA/cm2的脉冲电流波形进行约0.2秒，接着0电流进行约5秒，在室温下，约50rpm旋转速率下重复约25个周期；
(2)约25mA/cm2的脉冲电流波形进行约0.2秒，接着0电流进行约5秒，在约50℃的温度下，约50rpm旋转速率下重复约25个周期；
(3)约50mA/cm2的脉冲电流波形进行约0.2秒，接着0电流进行约5秒，在约50℃的温度下，约50rpm旋转速率下重复50个周期；
(4)约250mA/cm2的脉冲电流波形进行约0.1秒，约10μA/cm2进行约5秒，在室温下，没有搅拌重复5个周期；
电沉积铑：
使用包括约1到约30g/l的Rh2SO4和约1到约100ml/l的H2SO4的镀覆溶液。优选这样的溶液包括其它无机成分(例如，溴化物，碘化物，氟化物，硫化物，硫酸盐，硼酸，硼酸盐和金属盐)，有机添加剂(例如，表面活性剂或增亮剂)，和/或应力减低剂。例如，镀覆溶液可以包括约10g/l的Rh2SO4和约10ml/l的H2SO4。
在可选实施例中，镀覆溶液可以包括至少一种商业可获得的铑镀覆槽，例如来自Technic Inc.的公知为“Techni-Rhodium”和“Rhodium S-less”和来自Enthone Inc.的“Rhodex”。
在使用上述镀覆槽的电镀工艺中，可以使用几种施加电流和电压的方法中的一种或多种。这些方法包括，例如：施加在约1mA/cm2和约50mA/cm2之间的恒定电流或等效电势(相对NHE，-2V到-3V的电极电势)；具有在约5mA/cm2和约250mA/cm2之间的第一电流的脉冲镀覆，进行约20毫秒到约5秒，例如约0.1秒，和在0mA到约2mA的第二电流下进行约0.1秒到约10秒，包括具有(相对于NHE的-2V到-3.5V)等效电势的脉冲镀覆，进行约1个周期到约500个周期，例如约25个周期。在此工艺期间的温度可以在如从约20℃到约90℃的范围内。发生此工艺可以具有或没有搅拌。
上述工艺条件中包括的条件如下，其中施加25mA/cm2的电流约0.1秒，接着约1mA/cm2的电流约5秒，在室温下没有搅拌重复约25个周期。
电沉积钌：
使用一种镀覆溶液，包括约1g/l到约20gg/l的RuCl3.xH2O，约1g/l到约10g/l的NaNO2，上至约40ml/l的NH4OH(28wt％)和上至约40ml/l的HCl(38wt％)，其中溶液具有的pH值范围从约1到约9。溶液可以加热到沸腾，保持约10分钟到1小时，将溶液从不透明的黑色转到清澈的橙棕色。例如，溶液可以包括约5.2g/l的RuCl3.xH2O，约5.2g/l的NaNO2，约8ml/l的NH4OH和约4ml/l的HCl，其中溶液具有的pH值约2.3。除了RuCl3.xH2O以外还可以使用其它的钌盐，例如，无水氯化钌，氯化亚硝酰钌，硫酸亚硝酰钌以及硝酸亚硝酰钌。另外，可以添加其它无机成分(例如，溴化物，碘化物，氟化物，硫化物，硫酸盐，硼酸，硼酸盐和金属盐)，有机添加剂(例如，表面活性剂或增亮剂)，和/或应力减低剂。
在可选实施例中，可以使用包括约0.001摩尔/升到约0.025摩尔/升的RuCl3，上至约1摩尔/升的HCl和上至约1摩尔/升的H3BO3的镀覆溶液。例如，镀覆溶液可以包括约0.02摩尔/升的RuCl3，0.05摩尔/升的HCl，和约0.4摩尔/升的H3BO3。除了RuCl3外，可以使用其它钌盐，例如，无水氯化钌，氯化亚硝酰钌，硫酸亚硝酰钌以及硝酸亚硝酰钌。除了HCl，可以使用其它无机氯化物盐。另外，可以添加其它无机成分(例如，溴化物，碘化物，氟化物，硫化物，硫酸盐，硼酸盐和金属盐)和有机添加剂(例如，表面活性剂)，和/或应力减低剂。
在其它可选实施例中，镀覆溶液可以包括至少一种商业可获得的钌镀覆槽，例如来自Enthone Inc.的“Ruthenex”和来自Technic Inc.的“Ruthenium U”的镀覆槽。
在使用上述镀覆槽的电镀工艺中，可以使用几种施加电流和电压的方法中的一种或多种。这些方法包括，例如：施加在约3mA/cm2和约50mA/cm2之间的恒定电流或等效电势(相对NHE，-2到-3V的电极电势)；具有在约5mA/cm2和约250mA/cm2之间的第一电流的脉冲电镀，进行约20毫秒到约5秒，例如约0.1秒，和在0mA到约2mA的第二电流下进行约0.1秒到约10秒，包括具有(相对于NHE的-2V到-3.5V)等效电势的脉冲镀覆，进行约1个周期到约500个周期，例如约25个周期。在此工艺期间的温度可以在如从约20℃到约90℃的范围内。发生此工艺可以具有或没有搅拌。
上述工艺条件中包括的条件如下，其中在室温下，具有约400rpm的搅拌，施加约10mA/cm2的稳恒电流约120秒。
电沉积铼：
使用包括约1g/l到约100g/l的NH4ReO4和约1ml/l到约250ml/l的HCl(38wt％)的镀覆溶液。例如，镀覆溶液可以包括约10g/l的NH4ReO4和约10ml/l的HCl(38wt％)，其具有的pH值约1到2。除了NH4ReO4以外，可以使用其它高铼酸盐和无机Re盐。除了HCl以外，可以使用其它高氯化物盐。另外，可以添加其它无机成分(例如，溴化物，碘化物，氟化物，硫化物，硫酸盐，硼酸，硼酸盐和金属盐)和有机添加剂(例如，表面活性剂)。
在使用上述镀覆槽的电镀工艺中，可以使用几种施加电流或电压的方法中的一种或多种。这些方法包括，例如：施加在约1mA/cm2和约50mA/cm2之间的恒定电流或等效电势(相对NHE，对于n型-2到-3V和对于p型-1.5和-5V的电极电势)；具有在约1mA/cm2和约250mA/cm2之间的第一电流的脉冲镀覆，进行约20毫秒到约5秒，例如约0.1秒，和在0mA/cm2到约2mA/cm2下的第二电流下进行约0.1秒到约10秒，或等效电势(相对于NHE对n型的-2V到-3.5V；相对于NHE对p型的-1V到-5V)的脉冲镀覆，进行约1个周期到约500个周期，例如约25个周期。在此工艺期间的温度可以例如，在从约20℃到约90℃的范围内。发生此工艺可以具有或没有搅拌。
上述工艺条件中包括一些条件，其中在室温下，具有约100rpm的搅拌，施加约10mA/cm2的稳恒电流约120秒。
在其它情况下，例如保护覆层或金属导体的电沉积，槽成分不重要并可以使用用于光亮沉积的添加剂。例如，在将要电镀的材料是铜的情况下，电解质溶液可以包括铜盐，可选地包括无机酸或者可选地一种或多种添加剂，选自具有水加溶基的有机硫化合物，槽可溶含氧化合物，槽可溶聚醚化合物，或包括至少一个硫原子的槽可溶有机氮化物。
通常，绝缘层可以包括金属氧化物，金属氮化物，金属氧氮化物，金属碳化物，金属硼化物，包括例如SiO2，SiN和SiC，及其组合的单层，多层和/或混合层。例如，将要沉积的高K介质可以选自金属氧化物，金属氧氮化物，金属硅氧化物，金属硅酸盐，金属硅氧氮化物，金属锗酸盐，金属锗氧氮化物以及上述材料的合金，混合物或多层。高K栅极介质还可以包括金属界面处的无金属介质的界面层。可以在上述金属氧化物，金属氧氮化物，金属硅氧化物，金属硅酸盐，金属硅氧氮化物，和/或金属锗酸盐中使用的包括稀土金属的金属可以选自Al，Ba，Be，Bi，C，Ca，Ce，Co，Cr，Dy，Fe，Ga，Gd，Ge，Hf，In，La，Li，Mg，Mn，Mo，Nb，Ni，Pr，Si，Ta，Ti，V，W，Y，Zn和Zr以及其合金，混合物和多层。
栅极氧化物的典型实例包括SiO2，硅氧氮化物(SiON)和Al2O3。高K栅极氧化物的典型实例包括HfO2，HfSiO，Ta2O5，La2O5，ZrO2和Y2O3。另外，可以使用如SiC和包括例如选自Cd，Zn，Sr，Se，S和Te的II-VI半导体的本征和低掺杂宽带隙化合物半导体作为绝缘体。
衬底材料可以包括掺杂和未掺杂半导体，例如，包括Si，Ge及其组合。另外，衬底材料可以包括掺杂和未掺杂的包括Ga，As，P，Sb，In，Se和Al的二元，三元和四元半导体，例如：GaAs；包括Cd，Zn，Te，Se和S的掺杂和未掺杂II-VI半导体；例如TiO2和ZnO的掺杂和未掺氧化物半导体；Cu和Sr基半导体；如聚乙炔，聚(二烷氧基对亚苯基-亚乙烯基)，聚(二烷基芴)及它们的衍生物的半导电或电致发光聚合物；半导体多层和混合层；以及如绝缘体上硅和绝缘体上硅锗组合的绝缘体上半导体。导电衬底可以包括，例如，选自Cd，Sn，Ga，In，Cu，Ru，Re，Pb的金属及其合金，混合物和多层。导电衬底还可以包括，例如，选自Cu，Ag，Au，Pt，Ru，Rh，W，V，Fe，Co，Ni，Zn，Sn，In，Pd，Mo，Nb，Hf，Ta，Ti，Al，C，Sb，Bi，Tl，Ir，Os，Re，Tc，Zr，Li，Hg，Cr，Mn，As，In，Pb的金属及其合金，混合物和多层。另外，导电衬底可以选自如polyanyline和聚(3，4-亚乙基二氧噻吩)/聚(strenesulfonate)的导电聚合物。
可以根据落入本发明的范围内的工艺镀覆的金属包括，例如，那些选自Ru，Re，Ni，Pd，Co，Tc，Pt，Rh，Cr和Mn的金属，以及其合金，混合物和多层。可以镀覆的其它金属包括，例如，那些选自Os，Ir，Sb，Bi，Sn，In，Fe，Zn，Cd，Se，Te，Cu，Ag，Au，Pd的金属，以及其合金，混合物和多层，以及任何上述金属与Al，Mg，W，V，Ti，Ta，Mo，Ce，Ga，Gd，Hf，Zr，La，Y，Sr，Tl，Eu，Dy，Ho和Nb的合金，混合物及多层。另外，可以使用任何上述金属的氧化物，硫化物，磷化物和硼化物，以及任何上述材料与Si，C，Ge，As，O，P，S和/或B的任何合金混合物或多层。
可以镀覆的材料还包括如Si和Ge的元素半导体，其还可以包括C，H和/或F，以及其合金，混合物和多层。另外，可以镀覆的材料包括：如ZnO和TiO2的半导体氧化物；如InAs，InP，InSb和GaS的III-V族半导体；如CdSe，CdS，CdTe，ZnS，ZnSe，ZnTe的II-VI半导体；以及上述组合和与Cu，Sr，Ba和合金的三元和四元半导体化合物，混合物及其多层。另外，可以镀覆的材料包括：导电氧化物，其中金属选自Cd，Sn，Ga，In，Cu，Ru，Re和Pd及其合金，混合物和多层；如聚吡咯和聚苯胺的导电聚合物；半导体聚合物；以及生物分子。
镀覆的材料的最终厚度，举例来说，在从约1nm到约100微米范围内，如从约10nm到约1微米，包括从约10nm到约50nm，但不限制。衬底的厚度，举例来说，在从约1cm到约0.1微米的范围内，如从约1mm到约300微米。栅极氧化物的厚度，举例来说，在从约1nm到约20nm的范围内，如从约2nm到约4nm。
沉积的镀覆材料的量是镀覆时间的函数，并且栅极开口可以部分地-，完全地-或过量填充，如图5所示。例如，优选电镀时间的范围从约0.1秒到约3小时，如从约10秒到约30分钟，包括从约10秒到约2分钟。可以结合如PVD，ALD和CVD的其它沉积技术形成整个栅极叠层。例如，可以通过根据本发明的方法的穿过介质镀覆在介质顶上形成第一金属层以形成栅极电极的底部，接着沉积第二层以形成栅极电极的上部。可以通过电沉积，物理气相沉积，化学气相沉积等沉积第二层，并且可以可选地与下层金属合金化和/或附加地退火以形成最终的栅极电极。例如，可以用于这样的工艺的材料可以包括一层或多层纯金属或金属合金，金属或金属合金硅化物，金属或金属合金锗化物或者含金属的导电氧化物或氮化物，其中这些层的至少一层与器件的栅极介质接触。金属或金属合金元素可以，举例来说，选自Al，Co，Cr，Fe，Ir，Hf，Mg，Mo，Mn，Ni，Pd，Pt，Ir，La，Os，Nb，Rh，Re，Ru，Sn，Ta，Ti，V，W，Y和Zr及其合金，混合物和多层。还可以用非金属化元素掺杂这些层。可以通过如，化学气相沉积(CVD)，金属有机CVD(MOCVD)或溅射的技术上公知的方法沉积金属和合金元素。在这点上，例如，可以不需要高温步骤(与CVD相对)控制如Si的半导体在栅极介质上的沉积。因此，使用落入本发明的范围内的方法，可以发展在栅极沉积前或期间界面设计的全新路线。例如，这样的工艺可以帮助防止界面Hf-Si键的形成或者可以促使沉积期间Si的原位掺杂，其可以减少多晶-Si损耗。
根据以上所述，通过在n型和p型Si/SiON/HfO2覆盖膜上沉积Ni制备了在栅极介质上沉积覆盖金属的实例。在图17中示出了最终的覆盖Si/SiON/HfO2/Ni MOS电容器的电流-电压特性。观察到了典型的二极管型电流-电压曲线或肖特基型行为。
根据要求的实施例，通过在具有厚SiO2掩模，具有从(1微米乘1微米)到(400微米乘400微米)的开口范围，在高K/SiON/Si和高K/SiO2/Si叠层的顶上的构图测试结构中Re和Ru金属的电沉积，制备用于制造构图MOS结构的选择电沉积的实例。高K材料是通过MOCVD制备的3nm和4nm厚的HfO2和HfSiO。通过快速热氧化制备SiON或硅氧氮化物并且SiO2是化学氧化物，这两者都是1nm厚。
图18A和18B示出了在(100微米乘100微米)MOS测试结构中测量的用于Re栅极的电容-电压特性的典型实例，通过对n型和p型Si衬底具有变化高铼酸铵浓度的溶液制备。对n型衬底，恒电流沉积Re(室温，100rpm下10mA/cm2进行120s)。对p型衬底，在白光照射下恒电势沉积Re(-3V对SCE；21V/150W卤光，100rpm)。这些实例示出了穿过栅极叠层电镀技术的另外的能力，用于为不同衬底修正金属栅极的电性能。
图19示出了Ru栅极在(100微米乘100微米)MOS测试结构中测量的电容-电压特性的典型实例，通过来自RuCl3基溶液的恒电流电沉积(400rpm，10mA/cm2进行120s)到n-Si/SiON(1nm)/HfO2(4nm)上并且在不同条件下退火制造。这些实例示出了热处理通过栅极叠层电流电镀的金属栅极后稳定的p-FET性能。
落入本发明的范围内的工艺可以另外包括电化学蚀刻或电蚀刻以选择除去所有或部分氧化物或绝缘体。这样的工艺的具体应用可以包括通过使用掩模或通过由电子束或离子束写入的破坏轨迹构图，蚀刻浅沟槽图形。另外，电蚀刻工艺可以包括如多孔硅的多孔膜的形成。
落入本发明的范围内的电化学处理还包括如阳极氧化的电化学阳极处理，其中可以有选择地增加氧化物层的厚度，或者在第一氧化物层上沉积至少一种另外的氧化物层。这样的方法典型地要求掩模氧化物比期望的最终氧化物厚度更厚，或者生长的氧化物的导电性远低于周围介质的导电性。
除了以上所述，落入本发明的范围内的电化学处理可以包括氧化物绝缘体的电化学修饰。这样的工艺可以，举例来说，通过掺入如Cl，Br和I的卤素，和/或掺入包括N，C，P，O的其它元素或材料，如Hf，Zr，Al和/或Ti的金属，以及如Si和Ge的可以用作半导体的材料，带来绝缘体表面化学性质的变化。这些材料可以掺入绝缘体的表面或栅极介质的体内。用于这样的电化学修饰的工艺可以包括，例如：
(1)栅极介质的阳极氧化或氮化，为了降低如陷阱或界面态的结构或电缺陷态的浓度；
(2)在Si栅极电极的沉积前，如HfO2的含金属栅极介质的阳极氧化或氮化，为了最小化界面金属-硅键的形成(这样的键可能在包括具有多晶Si栅极的Hf基介质的pFET中引起‘Vt飘逸问题’，其中发现阈值电压始终在约0.6V，对SiO2基器件更负，参见C.Hobbs等人的VLSI 2003Digest，P.9)；
(3)栅极介质膜中掺入氮，以形成具有增加的热稳定性并且更有效地抑制氧的扩散和硼的渗透的介质(此增加的稳定性被认为对防止在器件的热处理期间栅极叠层的结构改变很关键，例如源极/漏极激活)。
(4)介质中掺入如S，Se和Cl的元素，为了改变空穴形成的热力学并且从而最小化介质缺陷的浓度；
(5)在介质-衬底界面处悬空键的氢化，为了降低界面态的浓度，例如通过正确选择电势程序；
(6)栅极介质膜中掺入金属或半导体，以形成具有更期望性能的介质，例如更高的介电常数，更高的带隙，或更高的热稳定性；
(7)在介质顶上形成薄金属或半导体膜，随后氧化或氮化以形成栅极介质叠层的一部分；以及
(8)在介质表面上吸附如B，Al，In，As或Sb的掺杂剂元素，以修正随后形成的导体栅极的功函数和阈值电压。
虽然以示意性的方式描述了本发明，但是应该明白，使用的术语旨在以自然的语言或描写叙述，而不是限制。另外，虽然本发明根据几个示意性实施例进行了描述，但是本领域的技术人员应该明白，可以容易地将这些技术应用到本发明的其它可能变化中。

Claims (51)

1.一种用于处理至少一种介质的方法，包括如下步骤：
(i)在导体和/或半导体衬底上提供至少一种介质，其中所述至少一种介质至少部分浸入电解质溶液或熔液中，所述电解质溶液或熔液包括至少一种活性成分用于电化学处理；
(ii)提供至少部分浸入所述电解质溶液或熔液中的至少一个辅助电极；以及
(iii)在所述衬底和所述辅助电极之间施加电流或电压，使所述电流穿过所述介质流到所述辅助电极，促使所述介质处的电化学处理。
2.根据权利要求1的方法，其中所述电化学处理还包括选自如下的至少一个步骤或结果：
(i)在所述介质上电镀或电沉积导体或半导体材料；
(ii)电化学修饰所述介质；
(iii)电化学蚀刻；
(iv)电蚀刻；
(v)电抛光；以及
(vi)通过所述电解质电沉积绝缘体或氧化物。
3.根据权利要求2的方法，其中所述至少一种介质包括至少一部分具有导体或半导体覆层的介质。
4.根据权利要求2的方法，其中所述电化学处理是非选择性的并且在所述介质层的表面上相对均匀。
5.根据权利要求2的方法，其中所述电化学处理是选择性的，仅在所述介质的选定区域上发生。
6.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过使所述至少一种介质在期望电化学处理的至少一个第一区域中具有第一总厚度并且在不期望电化学处理的至少一个第二区域中具有第二总厚度。
7.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过改变在选定区域中所述介质的材料以使所述介质对电流的电阻更大或更小，所述方法包括选自如下的至少一个步骤：破坏所述介质；使所述介质与另一种材料反应；用另一种介质替代所述介质；以及用另一种介质加强所述介质。
8.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过选择衬底以使期望电化学处理的至少一个第一衬底区域具有第一载流子类型和密度并且不期望电化学处理的至少一个第二衬底区域具有第二载流子类型和密度。
9.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过选择至少两个衬底类型以使期望电化学处理的至少一个第一衬底区域具有第一衬底类型并且不期望电化学处理的至少一个第二衬底区域具有第二衬底类型。
10.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过向光照射的构图曝光，其中期望第一电化学处理的至少一个第一衬底区域暴露于光照射，并且不期望电化学处理的至少一个第二衬底区域不暴露于光照射。
11.根据权利要求10的方法，其中通过可写入激光进行所述构图曝光。
12.根据权利要求10的方法，其中通过在所述介质的前面布置或在所属介质上设置的光阻挡掩模，进行所述构图曝光。
13.根据权利要求5的方法，其中所述选择性电化学处理如下进行：通过原子力显微镜(AFM)尖端或扫描隧道显微镜(STM)尖端，其中所述尖端布置在期望电化学处理的至少一个衬底区域上，并且通过沿期望的图形在介质表面上移动所述尖端进行电处理结构的写入。
14.根据权利要求2的方法，其中所述介质的厚度在从约0.2nm到约100nm的范围内。
15.根据权利要求14的方法，其中所述介质的厚度在从约1nm到约25nm的范围内。
16.根据权利要求2的方法，其中所述施加的电流密度在从约10μA/cm2到约1A/cm2的范围内。
17.根据权利要求2的方法，其中所述施加的电压与在从约10μA/cm2到约1A/cm2的范围内的电流密度对应。
18.根据权利要求2的方法，其中通过覆盖光照射辅助所述电化学处理，其中所述处理包括前面照射和背面照射。
19.根据权利要求2的方法，其中所述介质层选自除了导体的金属氧化物，金属氮化物，金属碳化物，金属硼化物，金属氧氮化物，金属硅氧化物，金属硅氧氮化物，金属锗酸盐和金属锗氧氮化物，其中所述金属选自Al，Ba，Be，Bi，C，Ca，Ce，Co，Cr，Dy，Fe，Ga，Gd，Ge，Hf，In，La，Li，Mg，Mn，Mo，Nb，Ni，Pr，Si，Ta，Ti，V，W，Y，Zn和Zr，以及其合金，混合物和多层。
20.根据权利要求2的方法，其中所述衬底选自导电金属，导电金属的氧化物，导电金属的硫化物，导电金属的磷化物，导电金属的硼化物和导电聚合物，以及其合金，混合物和多层。
21.根据权利要求20的方法，其中所述导电金属选自Ag，Al，As，Au，Cd，Co，Cu，Hf，Ir，Ga，Ge，Fe，In，Mo，Nb，Ni，P，Pb，Pd，Pt，Ru，Re，Rh，Se，Si，Sb，Sn，Ta，Ti，W，V，Zn和Zr，以及其合金，混合物和多层。
22.根据权利要求2的方法，其中所述衬底具有非平面形貌。
23.根据权利要求5的方法，还包括平整化电沉积材料以暴露所述介质的至少一个选定区域的步骤。
24.根据权利要求2的方法，其中所述衬底包括选自如下的至少一种材料：
(i)一种或多种掺杂或未掺杂半导体，包括Si，Ge及其组合；
(ii)掺杂或未掺杂二元，三元和四元半导体，包括至少两种选自Ga，As，P，Sb，In，Se和Al的材料；
(iii)掺杂或未掺杂II-VI族半导体，包括Cd，Zn，Te，Se和S；
(iv)掺杂或未掺杂氧化物半导体；
(v)半导体或电致发光聚合物；
(vi)半导体多层和混合层；以及
(vii)绝缘体上半导体组合。
25.根据权利要求2的方法，其中所述介质层选自SiO2，硅氧氮化物(SiON)，GeO2，GeON，Al2O3，HfO2，Ta2O5，La2O5，ZrO2和Y2O3以及其合金，混合物和多层，具有氮，硅和碳的杂质。
26.根据权利要求2的方法，其中所述电镀的导电材料是选自Ru，Re，Ni，Pd，Co，Tc，Pt，Rh，Cr，Mn，Os，Ir，Si，Ge，Sb，Bi，Sn，In，Fe，Zn，Cd，S，Se，Te，Cu，Ag，Au和Pd的金属，以及其合金，混合物和多层。
27.根据权利要求2的方法，其中所述电沉积材料的厚度范围从约1nm到约5000nm。
28.根据权利要求2的方法，其中所述电解质溶液选自如下：
(i)镀覆溶液，包括具有从约0.001摩尔/升到约0.1摩尔/升的浓度范围的(NH4)2PtCl6和具有上至约1摩尔/升的浓度的Na2HPO4，其中溶液的PH值范围从约2到约9；
(ii)镀覆溶液，包括约1到约30g/l的Rh2SO4和约1到约100ml/l的H2SO4；
(iii)镀覆溶液，包括约1g/l到约20g/l的RuCl3.xH2O，约1g/l到约10g/l的NaNO2，上至约40ml/l的NH4OH(28wt％)和上至约40ml/l的HCl(38wt％)，其中溶液具有的pH值范围从约1到约9；
(iv)镀覆溶液，包括约0.001摩尔/升到约0.025摩尔/升的RuCl3，上至约1摩尔/升的HCl和上至约1摩尔/升的H3BO3；以及
(v)镀覆溶液，包括约1g/l到约100g/l的NH4ReO4和约1ml/l到约250ml/l的HCl(38wt％)。
29.根据权利要求28的方法，其中所述电解质溶液选自如下：
(vi)镀覆溶液，包括具有约0.01摩尔/升的浓度的(NH4)2PtCl6和具有约0.4摩尔/升的浓度的Na2HPO4，其中溶液的PH值约7；
(vii)镀覆溶液，包括约10g/l的Rh2SO4和约10ml/l的H2SO4；
(viii)镀覆溶液，包括约5.2g/l的RuCl3.xH2O，约5.2g/l的NaNO2，约8ml/l的NH4OH和约4ml/l的HCl，其中溶液的pH值约2.3；
(ix)镀覆溶液，包括约0.02摩尔/升的RuCl3，0.05摩尔/升的HCl和约0.4摩尔/升的H3BO3；以及
(x)镀覆溶液，包括约10g/l的NH4ReO4和约10ml/l的HCl(38wt％)，其中所述溶液的pH值约1到约2。
30.根据权利要求3的方法，其中所述介质包括氧化物绝缘体或栅极介质。
31.根据权利要求30的方法，其中所述氧化物绝缘体选自SiO2，硅氧氮化物(SiON)，GeO2，GeON，Al2O3，HfO2，Ta2O5，La2O5，ZrO2和Y2O3以及其合金，混合物和多层，具有氮，硅和碳的杂质。
32.根据权利要求3的方法，其中所述电化学修饰包括通过掺入选自如下的至少一种元素修饰所述介质的表面：
(i)卤素(F，Cl，Br和I)；
(ii)金属Hf，Zr，Ta，La，Al，Ti，Sb和In；以及
(iii)其它元素，选自N，C，B，P，O，S，Si，Ge，As，和其组合。
33.根据权利要求3的方法，其中所述电化学修饰包括通过掺入选自如下的至少一种元素修饰所述介质的体：
(i)卤素(F，Cl，Br和I)；
(ii)金属Hf，Zr，Ta，La，Al，Ti，Sb和In；以及
(iii)其它元素，选自N，C，B，P，O，S，Si，Ge，As，和其组合。
34.根据权利要求30的方法，其中电化学修饰包括介质的阳极氧化或氮化，以降低如陷阱或界面态的结构或电缺陷态的浓度。
35.根据权利要求30的方法，其中电化学修饰包括在Si栅极电极的沉积前，含金属栅极介质的阳极氧化或氮化，以最小化界面金属-硅键的形成。
36.根据权利要求30的方法，其中电化学修饰包括在栅极介质膜中掺入氮，以形成具有增加的热稳定性和更有效地抑制氧的扩散和硼的渗透的介质。
37.根据权利要求30的方法，其中电化学修饰包括在介质-衬底界面处悬空键的氢化，以降低界面态的浓度。
38.根据权利要求30的方法，其中电化学修饰包括在栅极介质膜中掺入金属或半导体，以形成具有更多期望性能的介质，例如更高的介电常数，更高的带隙，或更高的热稳定性。
39.根据权利要求30的方法，其中电化学修饰包括在介质顶上形成薄金属或半导体膜，随后氧化或氮化所述膜以形成栅极介质叠层的一部分。
40.根据权利要求32的方法，其中提供所述方法以修饰随后形成的导体栅极的功函数和阈值电压。
41.一种栅极电极，包括根据权利要求2的方法电镀到介质层上的金属或其它导体或半导体材料。
42.根据权利要求41的栅极电极，其中在所述栅极电极上进行退火步骤。
43.根据权利要求41的栅极电极，还包括沉积到(i)所述电镀金属或其它导体或半导体材料以及(ii)所述介质层的至少一个上的至少一种其它金属或其它导体或半导体材料。
44.根据权利要求43的栅极电极，其中在所述栅极电极上进行退火步骤。
45.一种金属氧化物半导体(MOS)，包括衬底，至少一种介质，和直接电镀在所述介质上的至少一种金属。
46.根据权利要求45的金属氧化物半导体(MOS)，其中所述至少一种电镀的金属包括由所述电解质溶液提供的小于约5原子％的杂质。
47.根据权利要求45的金属氧化物半导体(MOS)，其中所述衬底包括Si；所述介质包括选自SiO2，SiON，HfO2和HfSiO的至少一层；并且直接电镀在所述介质上的所述金属选自Ru，Re，Pt，Rh和Ni。
48.根据权利要求45的金属氧化物半导体(MOS)，包括共面栅极电极，其中所述共面栅极电极包括不同功函数的金属。
49.一种场效应晶体管(FET)，包括权利要求45的所述金属氧化物半导体(MOS)。
50.一种电路，包括多个FET，其中所述多个FET的至少一个FET具有权利要求45的MOS结构。
51.根据权利要求50的电路，其中所述多个FET包括至少一个第一FET和至少一个第二FET，所述第一和第二FET具有权利要求45的MOS结构，其中第一FET的金属包括第一金属并且第二FET的金属包括第二金属，其中所述第一金属不同于所述第二金属。
CN200580047267A 2005-01-27 2005-12-02 处理介质的方法 Expired - Fee Related CN100587917C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/050,790 US7368045B2 (en) 2005-01-27 2005-01-27 Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
US11/050,790 2005-01-27

Publications (2)

Publication Number Publication Date
CN101111927A true CN101111927A (zh) 2008-01-23
CN100587917C CN100587917C (zh) 2010-02-03

Family

ID=36697402

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200580047267A Expired - Fee Related CN100587917C (zh) 2005-01-27 2005-12-02 处理介质的方法

Country Status (6)

Country Link
US (2) US7368045B2 (zh)
EP (1) EP1846947A4 (zh)
JP (1) JP2008529300A (zh)
CN (1) CN100587917C (zh)
TW (1) TW200636834A (zh)
WO (1) WO2006080980A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378393B2 (en) 2008-10-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Conductive oxynitride and method for manufacturing conductive oxynitride film
CN103367134A (zh) * 2013-08-08 2013-10-23 电子科技大学 一种基于金属钌修饰的多孔硅表面金属电极制备方法
US8716061B2 (en) 2008-11-07 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105388407A (zh) * 2014-09-09 2016-03-09 中芯国际集成电路制造(上海)有限公司 栅介质层的完整性检测方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU6531600A (en) 1999-08-27 2001-03-26 Lex Kosowsky Current carrying structure using voltage switchable dielectric material
US20100038119A1 (en) * 1999-08-27 2010-02-18 Lex Kosowsky Metal Deposition
US20100038121A1 (en) * 1999-08-27 2010-02-18 Lex Kosowsky Metal Deposition
KR20080084812A (ko) 2005-11-22 2008-09-19 쇼킹 테크놀로지스 인코포레이티드 과전압 보호를 위해 전압 변환가능 재료를 포함하는 반도체디바이스
US20070256937A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Apparatus and method for electrochemical processing of thin films on resistive substrates
US7981325B2 (en) 2006-07-29 2011-07-19 Shocking Technologies, Inc. Electronic device for voltage switchable dielectric material having high aspect ratio particles
US20080029405A1 (en) * 2006-07-29 2008-02-07 Lex Kosowsky Voltage switchable dielectric material having conductive or semi-conductive organic material
WO2008036984A2 (en) * 2006-09-24 2008-03-27 Shocking Technologies Inc Technique for plating substrate devices using voltage switchable dielectric material and light assistance
EP2084748A4 (en) 2006-09-24 2011-09-28 Shocking Technologies Inc FORMULATIONS FOR A VOLTAGE-SWITCHABLE DIELECTRIC MATERIAL WITH A DEVICED VOLTAGE CONTACT BEHAVIOR AND METHOD OF MANUFACTURING THEREOF
WO2008085974A2 (en) * 2007-01-08 2008-07-17 Unniversity Of Connecticut Nonvolatile memory and three-state fets using cladded quantum dot gate structure
US7683439B2 (en) * 2007-03-12 2010-03-23 Freescale Semiconductor, Inc. Semiconductor device having a metal carbide gate with an electropositive element and a method of making the same
EP1983592A1 (en) * 2007-04-17 2008-10-22 Nederlandse Organisatie voor Toegepast-Natuuurwetenschappelijk Onderzoek TNO Method for manufacturing an electrode
US8372744B2 (en) * 2007-04-20 2013-02-12 International Business Machines Corporation Fabricating a contact rhodium structure by electroplating and electroplating composition
US20080277285A1 (en) * 2007-05-08 2008-11-13 Interuniversitair Microelektronica Centrum Vzw (Imec) Bipolar electroless processing methods
EP2009143B1 (en) * 2007-05-08 2017-08-09 Imec Bipolar electroless deposition method
CN101720509B (zh) * 2007-06-28 2012-08-29 3M创新有限公司 用于形成栅结构的方法
US20090050856A1 (en) * 2007-08-20 2009-02-26 Lex Kosowsky Voltage switchable dielectric material incorporating modified high aspect ratio particles
JP2010536534A (ja) * 2007-08-24 2010-12-02 ブラウン ユニヴァーシティ メディカルインプラントの表面にナノ構造を生成する方法
US7905994B2 (en) 2007-10-03 2011-03-15 Moses Lake Industries, Inc. Substrate holder and electroplating system
US8551313B2 (en) * 2007-11-15 2013-10-08 International Business Machines Corporation Method and apparatus for electroplating on soi and bulk semiconductor wafers
US7776680B2 (en) * 2008-01-03 2010-08-17 International Business Machines Corporation Complementary metal oxide semiconductor device with an electroplated metal replacement gate
US7944006B2 (en) * 2008-01-15 2011-05-17 International Business Machines Corporation Metal gate electrode stabilization by alloying
US8206614B2 (en) 2008-01-18 2012-06-26 Shocking Technologies, Inc. Voltage switchable dielectric material having bonded particle constituents
US20090220771A1 (en) * 2008-02-12 2009-09-03 Robert Fleming Voltage switchable dielectric material with superior physical properties for structural applications
EP2157209B1 (en) * 2008-07-31 2014-10-22 Rohm and Haas Electronic Materials LLC Inhibiting Background Plating
US9208931B2 (en) 2008-09-30 2015-12-08 Littelfuse, Inc. Voltage switchable dielectric material containing conductor-on-conductor core shelled particles
US9208930B2 (en) 2008-09-30 2015-12-08 Littelfuse, Inc. Voltage switchable dielectric material containing conductive core shelled particles
US8272123B2 (en) 2009-01-27 2012-09-25 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
US9226391B2 (en) 2009-01-27 2015-12-29 Littelfuse, Inc. Substrates having voltage switchable dielectric materials
US8399773B2 (en) 2009-01-27 2013-03-19 Shocking Technologies, Inc. Substrates having voltage switchable dielectric materials
US8968606B2 (en) 2009-03-26 2015-03-03 Littelfuse, Inc. Components having voltage switchable dielectric materials
US8262894B2 (en) * 2009-04-30 2012-09-11 Moses Lake Industries, Inc. High speed copper plating bath
US9053844B2 (en) 2009-09-09 2015-06-09 Littelfuse, Inc. Geometric configuration or alignment of protective material in a gap structure for electrical devices
KR101520024B1 (ko) * 2009-11-28 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8598027B2 (en) 2010-01-20 2013-12-03 International Business Machines Corporation High-K transistors with low threshold voltage
US9224728B2 (en) 2010-02-26 2015-12-29 Littelfuse, Inc. Embedded protection against spurious electrical events
US9320135B2 (en) 2010-02-26 2016-04-19 Littelfuse, Inc. Electric discharge protection for surface mounted and embedded components
US9082622B2 (en) 2010-02-26 2015-07-14 Littelfuse, Inc. Circuit elements comprising ferroic materials
WO2011112620A2 (en) * 2010-03-08 2011-09-15 University Of Washington Composite photoanodes
US20110253545A1 (en) * 2010-04-19 2011-10-20 International Business Machines Corporation Method of direct electrodeposition on semiconductors
US8795502B2 (en) * 2010-05-12 2014-08-05 International Business Machines Corporation Electrodeposition under illumination without electrical contacts
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI409883B (zh) * 2010-11-29 2013-09-21 E Ink Holdings Inc 圖案化金屬層之方法以及利用其之半導體元件製造方法
EP2463410B1 (en) 2010-12-13 2018-07-04 Rohm and Haas Electronic Materials LLC Electrochemical etching of semiconductors
US20120237670A1 (en) * 2011-03-15 2012-09-20 Electronics And Telecommunications Research Institute Fabricating method of solar cell
US9242271B2 (en) * 2011-09-21 2016-01-26 Board Of Regents, The University Of Texas System Chemical and electrochemical synthesis and deposition of chalcogenides from room temperature ionic liquids
US8895425B2 (en) * 2012-09-14 2014-11-25 Snu R&Db Foundation Method of forming channel layer of electric device and method of manufacturing electric device using the same
US9019769B2 (en) * 2012-12-11 2015-04-28 Macronix International Co., Ltd. Semiconductor device and manufacturing method and operating method for the same
US9312136B2 (en) 2014-03-06 2016-04-12 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
KR102434987B1 (ko) 2015-04-23 2022-08-22 삼성전자주식회사 박막 형성 방법 및 반도체 소자의 제조 방법
US10399166B2 (en) 2015-10-30 2019-09-03 General Electric Company System and method for machining workpiece of lattice structure and article machined therefrom
KR101907490B1 (ko) * 2017-01-03 2018-10-12 주식회사 티지오테크 모판 및 마스크의 제조방법
ES2798874T3 (es) * 2017-09-21 2020-12-14 Hymeth Aps Procedimiento de preparación de un electrocatalizador
EP3570307A1 (en) * 2018-05-18 2019-11-20 Murata Manufacturing Co., Ltd. Integrated energy storage component

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1949131A (en) * 1932-11-14 1934-02-27 Thomas P Shields Rhodium plating
US3320484A (en) * 1963-11-12 1967-05-16 Texas Instruments Inc Dielectric devices
US3634203A (en) * 1969-07-22 1972-01-11 Texas Instruments Inc Thin film metallization processes for microcircuits
US3827949A (en) * 1972-03-29 1974-08-06 Ibm Anodic oxide passivated planar aluminum metallurgy system and method of producing
US4037307A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
NL188432C (nl) * 1980-12-26 1992-06-16 Nippon Telegraph & Telephone Werkwijze voor het vervaardigen van een mosfet.
US4459739A (en) * 1981-05-26 1984-07-17 Northern Telecom Limited Thin film transistors
US4564720A (en) * 1983-05-13 1986-01-14 The United States Of America As Represented By The United States Department Of Energy Pure silver ohmic contacts to N- and P- type gallium arsenide materials
US5032237A (en) * 1989-08-23 1991-07-16 Aluminum Company Of America Anodic phosphonic/phosphinic acid duplex coating on valve metal surface
US5342501A (en) * 1989-11-21 1994-08-30 Eric F. Harnden Method for electroplating metal onto a non-conductive substrate treated with basic accelerating solutions for metal plating
US5071517A (en) * 1989-11-21 1991-12-10 Solution Technology Systems Method for directly electroplating a dielectric substrate and plated substrate so produced
US5196361A (en) * 1991-05-15 1993-03-23 Intel Corporation Method of making source junction breakdown for devices with source-side erasing
KR0157889B1 (ko) * 1995-07-24 1999-02-01 문정환 선택적 구리 증착방법
JPH1197393A (ja) * 1997-09-16 1999-04-09 Ebara Corp 微細窪み内への金属堆積方法
JP3125748B2 (ja) * 1998-05-27 2001-01-22 富士ゼロックス株式会社 画像記録方法
US6309969B1 (en) * 1998-11-03 2001-10-30 The John Hopkins University Copper metallization structure and method of construction
TW417199B (en) * 1999-06-10 2001-01-01 Nat Science Council Method of strengthening gate oxide layer
AU6531600A (en) * 1999-08-27 2001-03-26 Lex Kosowsky Current carrying structure using voltage switchable dielectric material
DE10015931A1 (de) * 2000-03-30 2001-10-04 Schimmel Thomas Verfahren zur elektrochemischen Nanostrukturierung
JP2002322592A (ja) * 2001-04-24 2002-11-08 Hitachi Ltd 半導体装置の製造方法
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6899815B2 (en) * 2002-03-29 2005-05-31 Intel Corporation Multi-layer integrated circuit package
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP3694001B2 (ja) * 2003-03-07 2005-09-14 松下電器産業株式会社 メッキ方法、半導体装置の製造方法およびメッキ装置
US6686282B1 (en) * 2003-03-31 2004-02-03 Motorola, Inc. Plated metal transistor gate and method of formation
US6887776B2 (en) * 2003-04-11 2005-05-03 Applied Materials, Inc. Methods to form metal lines using selective electrochemical deposition
US6919647B2 (en) * 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7105886B2 (en) * 2003-11-12 2006-09-12 Freescale Semiconductor, Inc. High K dielectric film

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378393B2 (en) 2008-10-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Conductive oxynitride and method for manufacturing conductive oxynitride film
CN101728000B (zh) * 2008-10-31 2014-05-07 株式会社半导体能源研究所 导电氧氮化物及导电氧氮化物膜的制造方法
US8716061B2 (en) 2008-11-07 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103367134A (zh) * 2013-08-08 2013-10-23 电子科技大学 一种基于金属钌修饰的多孔硅表面金属电极制备方法
CN103367134B (zh) * 2013-08-08 2015-11-11 电子科技大学 一种基于金属钌修饰的多孔硅表面金属电极制备方法
CN105388407A (zh) * 2014-09-09 2016-03-09 中芯国际集成电路制造(上海)有限公司 栅介质层的完整性检测方法
CN105388407B (zh) * 2014-09-09 2018-08-24 中芯国际集成电路制造(上海)有限公司 栅介质层的完整性检测方法

Also Published As

Publication number Publication date
TW200636834A (en) 2006-10-16
US20060166474A1 (en) 2006-07-27
EP1846947A4 (en) 2009-04-15
WO2006080980A1 (en) 2006-08-03
US7368045B2 (en) 2008-05-06
US20080142894A1 (en) 2008-06-19
JP2008529300A (ja) 2008-07-31
EP1846947A1 (en) 2007-10-24
US7868410B2 (en) 2011-01-11
CN100587917C (zh) 2010-02-03

Similar Documents

Publication Publication Date Title
CN100587917C (zh) 处理介质的方法
CN101070602B (zh) 电化学方法和用于电化学方法的设备
CN100399524C (zh) 作为铜阻挡层的电镀CoWP复合结构
CN101263247B (zh) 用于使用金属涂布基底表面的电镀组合物
CN101263246B (zh) 通过电镀使用金属涂布基底表面的方法
JP2008529300A5 (zh)
US7918984B2 (en) Method of electrodepositing germanium compound materials on a substrate
US20080277285A1 (en) Bipolar electroless processing methods
Williams Electrochemical reactions of semiconductors
EIECTROCHEMICA et al. Vereecken et al.
CN101488520A (zh) 金属栅极电极及其制作方法
EP2009143B1 (en) Bipolar electroless deposition method
Maldonado et al. Behavior of electrodeposited Cd and Pb schottky junctions on CH3-terminated n-Si (111) surfaces
Philipsen et al. Nucleation and growth kinetics of electrodeposited Ni films on Si (100) surfaces
Allongue Scanning tunneling microscopy of semiconductor electrodes
CN100585830C (zh) 电涂布金属,特别是铜的方法、该方法的使用及集成电路
Li et al. Ohmic Contacts Formed on n‐GaSb by Electrochemical Deposition
Mehta et al. Electron and hole-doping for influencing the electronic transport properties of MoS2 devices at room temperature
Frese et al. Hot Electron Reduction at Etched n‐Si/Pt Thin Film Electrodes
Prados Díaz et al. Use of light for the electrochemical deposition of Bi on n-GaAs substrates
Kuddus et al. Emerging II-VI wide bandgap semiconductor device technologies
Chazalviel The silicon/electrolyte interface
Qiao Electrodeposition of Electroluminescent CdSe Nanowire Devices
Chassaing et al. Challenging the Electrodeposition of Multinary Semiconductor Compounds: Case of CuInSe2
Moffat Electrochemical Processing in ULSI and MEMS 4

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100203

Termination date: 20111202