CN101128883B - 闪存装置、电子系统及用于编程多级非易失性存储器装置的方法 - Google Patents

闪存装置、电子系统及用于编程多级非易失性存储器装置的方法 Download PDF

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Abstract

本发明的编程方法通过最初编程存储器区块的下部页面来最小化非易失性存储器装置中的编程扰乱。接着编程所述存储器区块的上部页面。

Description

闪存装置、电子系统及用于编程多级非易失性存储器装置的方法
技术领域
本发明大体上涉及存储器装置，且明确地说，本发明涉及非易失性存储器装置。
背景技术
存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已发展为非易失性存储器用于广泛范围的电子应用的普遍来源。快闪存储器装置通常使用单晶体管存储器单元，其允许高存储器密度、高可靠性和低功率消耗。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话。程序代码和系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中以用于个人计算机系统。
随着电子系统的性能和复杂性的增加，对系统中的额外存储器的需求也增加。然而，为了不断降低系统成本，必须将零件数保持为最小。这可通过增加集成电路的存储器密度来实现。
可通过减小浮动栅极单元之间的距离和通过减小所述单元的尺寸来增加存储器密度。另外，使用多级单元(MLC)可增加存储在集成电路中的数据量，而不需要添加额外的单元且/或增加晶粒的尺寸。MLC方法在每一存储器单元中存储两个或两个以上数据位。
MLC要求严格控制阈值电压，以便对每一单元使用多个阈值电平。对于紧密间隔的非易失性存储器单元(且尤其是MLC)的一个问题是：浮动栅极到浮动栅极的电容性耦合导致单元之间的干扰。当对一个单元进行编程时，所述干扰改变相邻单元的阈值电压。这被称作编程扰乱状态，其可能对不需要编程的单元进行编程。
已用以减少此问题的一种方式是在任何单元的上部页面编程之前对与第一单元相邻的单元执行下部页面(即，较低的阈值电压)编程。因此，干扰得以减少，因为当执行上部页面编程时，受影响的单元的阈值电压将受到重新调整。然而，此编程方法使编程过程变得较为复杂。
了解的下文陈述的其它原因，此项技术中需要一种用于编程多级非易失性存储器单元且同时减少编程扰乱的较不复杂的方法。
发明内容
通过本发明来解决快闪存储器的上述问题和其它问题，且通过阅读和学习以下说明书将了解所述问题。
本发明包含一种用于编程多级非易失性存储器装置的方法。所述存储器装置具有多个存储器单元，所述存储器单元被组织成多个存储器区块。每一存储器区块具有位线列和字线行。
所述方法最初编程所述多个存储器区块中的第一存储器区块的下部页面。所述下部页面编程在第一存储器区块的最下部字线处开始，且在上升字线方向上继续，直到第一存储器区块的整个下部页面都被编程为止。接着编程第一存储器区块的上部页面。此编程在第一存储器区块的最下部字线处开始，且在上升字线方向上继续，直到第一存储器区块的整个上部页面都被编程为止。
本发明的其它实施例包含具有变化范围的方法和设备。
附图说明
图1展示本发明的NAND快闪存储器阵列的一个实施例的简化图。
图2展示本发明的用于多级编程存储器装置的方法的一个实施例的图。
图3展示根据图2的多级编程方法实施例的非易失性存储器阵列的简化电路图。
图4展示根据图2的多级编程实施例的一系列阈值电压表格。
图5展示本发明的电子系统的一个实施例的方框图。
具体实施方式
在本发明的以下详细描述中，参考形成本文一部分且其中以说明方式展示可实践本发明的特定实施例的附图。在所述图式中，相同数字在所述若干视图中始终描述大致类似的组件。这些实施例经充分详细地描述，以使得所属领域的技术人员能够实践本发明。可利用其它实施例，且在不脱离本发明范围的情况下可作出结构、逻辑和电气改变。因此，以下详细描述并没有限制意义，且本发明的范围仅由所附权利要求书和其等效物界定。
图1说明本发明的半导体NAND快闪存储器阵列的一个实施例的简化图。此存储器阵列仅用于说明目的，因为本发明不限于NAND快闪，而是可用于其它快闪结构(例如，NOR、AND)和例如电可擦除可编程只读存储器(EEPROM)的其它非易失性存储器技术。
出于清楚起见，图1的存储器阵列不展示存储器阵列中通常所需的所有元件。举例来说，仅展示三个位线(BL1、BL2和BLN)，而实际上所需的位线数目取决于存储器密度和芯片结构。位线随后被称作(BL1-BLN)。所述位线(BL1-BLN)最终耦合到检测每一单元的状态的读出放大器(未图示)。
所述阵列包括排列于串联串104、105中的浮动栅极单元101的阵列。在每一串联链104、105中，每一浮动栅极单元101以漏极到源极方式进行耦合。横跨多个串联串104、105的字线(WL0-WLN)耦合到行中的每个浮动栅极单元的控制栅极，以便控制其操作。在一个实施例中，阵列包括32个字线。然而，本发明不限于任何一个字线数量。
在操作中，字线(WL0-WLN)选择串联链104、105中待写入或读取的各个浮动栅极存储器单元，且在通过模式中操作每一串联串104、105中的剩余浮动栅极存储器单元。浮动栅极存储器单元的每一串联串104、105通过源极选择栅极116、117耦合到源极线106，且通过漏极选择栅极112、113耦合到各个位线(BL1-BLN)。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D)114控制。
在图1的实施例中，阵列的顶部(即，WL0)位于页面的顶部，且阵列的底部(即，WLN)位于页面的底部。然而，这些标记仅出于说明目的，因为WL0也可在页面的底部处开始，且字线编号朝着页面顶部增加。
每一单元可被编程为每单元单个位(即，单级单元-SLC)或每单元多个位(即，多级单元-MLC)。每一单元的阈值电压(Vt)确定存储在所述单元中的数据。举例来说，在每单元单个位中，0.5V的Vt可能指示经编程的单元，而-0.5V的Vt可能指示经擦除的单元。多级单元可具有多个Vt窗，其每一者指示不同状态。通过将位图案指派到存储在单元上的特定电压范围，多级单元利用传统快闪单元的模拟性质。此技术准许每单元存储两个或两个以上位，这取决于指派给单元的电压范围的数量。
举例来说，可给单元指派四个不同的电压范围，每一范围为200mV。通常，在每一范围之间有0.2V到0.4V的死区或空白。如果存储在单元上的电压在第一范围内，那么所述单元正存储01。如果电压在第二范围内，那么所述单元正存储00。对于用于所述单元的所有范围均以此类推。
本发明的实施例不限于每单元两个位。某些实施例可在每单元存储两个以上的位，这取决于单元上可区分的不同电压范围的数量。
在典型的先前技术编程操作期间，用编程脉冲将待编程的快闪存储器单元的选定字线偏置为一电压(在一个实施例中，其大于16V)。接着执行字线电压为0V的检验操作，以确定浮动栅极是否处于恰当电压(例如，0.5V)。在编程操作期间，通常将剩余单元的未选定字线偏置为约10V。在一个实施例中，未选定的字线电压可为高于接地电位的任何电压。以大致类似的方式来编程所述存储器单元中的每一者。
典型的存储器区块可包括64个页面的单级单元。MLC存储器区块通常包括128个页面。当存取这些页面中的一者时，区块中的剩余页面可经历扰乱状态。对于读取和写入存取，这都会出现。在这两种情况下，所述页面共用不管何时编程/读取所述页面中的任一者均可经历较高的编程/读取电压的共同字线和位线。这些电压可通过扰乱未被存取的单元的分布来引起问题。
图2说明本发明的用于多级编程存储器装置的方法的一个实施例的图。此图展示对装置的单元和页面进行编程的次序。出于清楚起见，仅讨论八个单元(即，四个字线)。然而，此方法经重复以包含整个区块的存储器字线。随后参考图3来说明并论述此概念。
图2的图中的每一行说明对图1中所说明的每一单元1-8的写入操作。每一列200、201说明被编程的页面(即，第一或第二)。每一页面200、201内的是指示写入操作次序的加圈数字。
在第一写入操作中，将一个数据位写入存储器单元1的第一页面。第二写入操作将一个数据位写入存储器单元2的第一页面(即，下部页面)。第三写入操作将一个数据位写入存储器单元3的第一页面。第四写入操作将一个数据位写入存储器单元4的第一页面。第五写入操作将一个数据位写入存储器单元5的第一页面。第六写入操作将一个数据位写入存储器单元6的第一页面。第七写入操作将一个数据位写入存储器单元7的第一页面。第八写入操作将一个数据位写入存储器单元8的第一页面。
类似地，第九写入操作将一个数据位写入存储器单元1的第二页面(即，上部页面)。第十写入操作将一个数据位写入存储器单元2的第二页面。第十一写入操作将一个数据位写入存储器单元3的第二页面。第十二写入操作将一个数据位写入存储器单元4的第二页面。第十三写入操作将一个数据位写入存储器单元5的第二页面。第十四写入操作将一个数据位写入存储器单元6的第二页面。第十五写入操作将一个数据位写入存储器单元7的第二页面。第十六写入操作将一个数据位写入存储器单元8的第二页面。
如此项技术中众所周知，在上述写入操作之前对存储器区块执行擦除操作。这将存储器单元初始化为逻辑“11”状态。另外，在写入操作之后执行检验操作以检验恰当的编程。所述擦除和检验操作在此项技术中是众所周知的，且不再作进一步论述。
图3说明使用图2的多级编程实施例对存储器阵列的写入图案。出于清楚起见，仅展示存储器区块的一小部分单元。
每一单元在每一存储器单元栅极附近处展示一对数字，所述数字指示如先前参考图2所论述的写入操作次序。下部数字指示编程所述单元的下部页面的次序。上部数字指示编程所述单元的上部页面的次序。此图案在整个128页面的区块中重复。
图4说明由本发明的编程方法产生的一系列阈值电压(Vt)表格400-402。第一表格400说明处于擦除(即，逻辑“11”)状态中的九个存储器单元矩阵的阈值电压。在此实施例中，所述阈值电压中的每一者在此状态中均为-3.50V。
第二表格401说明在下部页面编程操作之后存储器单元矩阵的所得阈值电压。具有1.00V阈值电压的存储器单元已被编程到逻辑“01”状态，而剩余单元仍处于擦除状态。可看出，邻近已编程单元的单元在其阈值电压上已表现出微小改变。
第三表格402说明在将矩阵的所有单元都编程到逻辑“01”状态之后存储器单元矩阵的“最坏情况”所得阈值电压。具有1.15V阈值电压的单元表现出微小量的编程电容干扰，因为它们在没有经历相邻单元的干扰的情况下将会处于1.00V。矩阵402的中心单元410由已经编程的单元围绕，且因此应表现出最大的编程扰乱。然而，此单元仅经历150mV的扰乱状态。在典型的现有技术编程操作中，此单元可能具有偏离已编程阈值电压230mV的阈值电压。
图5说明可并入有本发明的快闪存储器阵列和编程方法实施例的存储器装置500的功能方框图。存储器装置500耦合到处理器510。处理器510可以是微处理器或某一其它类型的控制电路。存储器装置500和处理器510形成电子系统520的一部分。存储器装置500已经简化以集中在存储器的有助于理解本发明的特征上。
存储器装置包含如上文参考图1描述的快闪存储器单元阵列530。所述存储器阵列530被排列成多组行和列。每一行存储器单元的控制栅极与字线耦合，且同时存储器单元的漏极与源极连接耦合到位线。如此项技术中众所周知，单元与位线的连接决定阵列是NAND结构、AND结构还是NOR结构。
提供地址缓冲器电路540以锁存地址输入连接A0-Ax 542上提供的地址信号。由行解码器544和列解码器546接收并解码地址信号，以存取存储器阵列530。借助于本描述内容，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列530的密度和结构。也就是说，地址的数目随着增加的存储器单元数和增加的组和区块数而增加。
存储器装置500通过使用读出/缓冲器电路550读出存储器阵列列中的电压或电流变化来读取存储器阵列530中的数据。在一个实施例中，读出/缓冲器电路经耦合以读取和锁存来自存储器阵列530的一行数据。包含数据输入和输出缓冲器电路560以经由多个数据连接562而与控制器510进行双向数据传送。提供写入电路555以将数据写入到存储器阵列。
控制电路570解码由处理器510在控制连接572上提供的信号。这些信号用于控制对存储器阵列530的操作，包含数据读取、数据写入(编程)和擦除操作。控制电路570可以是状态机、定序器或某一其它类型的控制器。在一个实施例中，控制电路570负责执行本发明编程方法的实施例以获得MLC阵列中改进的干扰免疫性。
已经简化了图5中所说明的快闪存储器装置以有利于对存储器特征的基本理解。所属领域的技术人员已知快闪存储器的内部电路和功能的更详细理解。
结论
总起来说，本发明的实施例改进了MLC级之间的空白，且同时维持了编程处理量。这通过最初编程存储器区块的所有下部页面位来实现。接着编程存储器区块的上部页面位。在一个实施例中，与现有技术编程方法相比，此编程方法可减少经编程单元中30-40％的干扰。
尽管本文已说明并描述特定实施例，但所属领域的技术人员将了解，计划用以实现相同目的的任何排列可替代所展示的特定实施例。所属领域的技术人员将容易了解本发明的许多修改。因此，希望本申请案涵盖本发明的任何修改或变化。显然希望本发明仅由所附权利要求书和其等效物限制。

Claims (18)

1.一种用于编程多级非易失性存储器装置的方法，所述多级非易失性存储器装置具有多个存储器区块，所述存储器区块具有在第一选择栅和第二选择栅之间的位线列(BL1-BLN)及字线行(WL0-WLN)，每个存储器单元具有上部页面数据和下部页面数据，所述方法包括：
编程所述多个存储器区块的第一存储器区块上部页面之前，最初编程所述多个存储器区块的第一存储器区块的下部页面；以及
在所述第一存储器区块的整个下部页面编程之后，编程所述多个存储器区块的第一存储器区块的上部页面。
2.根据权利要求1所述的方法，其中所述第一存储器区块由128个页面组成。
3.根据权利要求1所述的方法，其中所述多个存储器单元中的每一者均为多级存储器单元。
4.根据权利要求1所述的方法，其中所述多个存储器单元以NAND结构排列。
5.根据权利要求1所述的方法，其中所述多个存储器单元以NOR结构排列。
6.根据权利要求1所述的方法，且进一步包含最初即具有擦除状态的所述存储器单元。
7.根据权利要求1所述的方法，其中编程所述第一存储器区块的所述下部页面包含：
在位线方向上对第一字线的每一交替存储器单元执行第一写入操作；对所述第一区块的耦合到所述第一字线的剩余存储器单元执行第二写入操作；在所述位线方向上对第二字线的每一交替存储器单元执行第三写入操作；对所述第一区块的耦合到所述第二字线的剩余存储器单元执行第四写入操作；在所述位线方向上对第三字线的每一交替存储器单元执行第五写入操作；对所述第一区块的耦合到所述第三字线的剩余存储器单元执行第六写入操作；在所述位线方向上对第四字线的每一交替存储器单元执行第七写入操作；以及对所述第一存储器区块的耦合到所述第四字线的剩余存储器单元执行第八写入操作。
8.根据权利要求1所述的方法，其中编程所述第一存储器区块的所述上部页面包含：在位线方向上对所述第一字线的每一交替存储器单元执行第九写入操作；对所述第一区块的所述耦合到所述第一字线的剩余存储器单元执行第十写入操作；在所述位线方向上对所述第二字线的每一交替存储器单元执行第十一写入操作；对所述第一区块的所述耦合到所述第二字线的剩余存储器单元执行第十二写入操作；在所述位线方向上对所述第三字线的每一交替存储器单元执行第十三写入操作；对所述第一区块的所述耦合到所述第三字线的剩余存储器单元执行第十四写入操作；在所述位线方向上对所述第四字线的每一交替存储器单元执行第十五写入操作；以及对所述第一区块的所述耦合到所述第四字线的剩余存储器单元执行第十六写入操作。
9.根据权利要求1所述的方法，且进一步包含在编程所述下部页面之前擦除所述第一存储器区块。
10.根据权利要求1所述的方法，且进一步包含在编程所述下部和上部页面之后检验所述第一存储器区块。
11.根据权利要求7所述的方法，其中每一写入操作增加经编程存储器单元的阈值电压。
12.一种快闪存储器装置，其包括：
存储器阵列，其包括多个多级存储器单元，所述多个存储器单元被组织成在第一选择栅和第二选择栅之间具有多个字线行(WL0-WLN)和多个位线列(BL1-BLN)的存储器区块，每个存储单元包含上部页面数据和下部页面数据；以及
控制电路，其经耦合以编程所述存储器阵列，所述控制电路适于在编程第一存储器区块的上部页面之前最初编程所述第一存储器区块的整个下部页面，每一编程操作在所述第一存储器区块的最下部字线处开始并在上升字线方向上继续。
13.根据权利要求12所述的快闪存储器装置，其中所述最下部字线是字线0。
14.根据权利要求12所述的快闪存储器装置，其中所述控制电路适于响应于所接收的命令而对所述存储器阵列执行擦除、读取和检验操作。
15.根据权利要求12所述的快闪存储器装置，且进一步包含读出放大器，所述读出放大器耦合到所述存储器阵列以用于确定所述存储器区块的编程状态。
16.根据权利要求12所述的快闪存储器装置，其中所述多个多级存储器单元被组织成NAND结构、AND结构或NOR结构中的一者。
17.一种电子系统，其包括：
处理器，其用于产生存储器信号；以及
存储器装置，其耦合到所述处理器，用于响应于所述存储器信号进行操作，所述存储器装置包括：
存储器阵列，其包括多个字线，所述字线中的每一者均耦合到多个多级存储器单元，所述多个存储器单元被组织成存储器区块，每个存储器区块具有在第一选择栅和第二选择栅之间的位线列(BL1-BLN)及字线行(WL0-WLN)每个存储器单元包含上部页面数据和下部页面数据；以及
控制电路，其经耦合以编程所述存储器阵列，所述控制电路适于在编程第一存储器区块的所述上部页面之前最初编程所述第一存储器区块的整个所述下部页面。
18.根据权利要求17所述的系统，其中所述存储器信号包含擦除、读取和写入信号。
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