CN101140931B - 垂直场效应晶体管阵列及其制造方法 - Google Patents

垂直场效应晶体管阵列及其制造方法 Download PDF

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Abstract

垂直场效应晶体管半导体结构和制造垂直场效应晶体管半导体结构的方法提供半导体柱的阵列。半导体柱的阵列中的每个半导体柱的每个垂直部分具有大于与邻近半导体柱的分离距离的线宽。可选地，阵列包括具有不同线宽的半导体柱，可选地在上述线宽和分离距离限定的范围中。制造半导体柱的阵列的方法使用在使用作为蚀刻掩模之前环形增加至少一层隔离层的最小光刻尺寸的柱掩模层。

Description

垂直场效应晶体管阵列及其制造方法
技术领域
本发明主要涉及垂直场效应晶体管，更具体地说，本发明涉及性能增强的垂直场效应晶体管阵列。
背景技术
平面场效应晶体管是半导体制造领域中的常规器件。平面场效应晶体管以互补掺杂对使用自对准方法容易制造，该方法使用栅极电极作为自对准掩模在半导体衬底中形成源极/漏极区域。平面场效应晶体管在几十年中被成功地缩放以增加较小侧向和横向线宽尺寸(即线宽尺寸在平面晶体管的平面之内而不与平面晶体管的平面垂直)。
场效应晶体管设计和制造的进来的趋势，与平面场效应晶体管器件缩放的延续趋势相竞争，是垂直场效应晶体管器件的设计和制造。与栅极电极覆盖半导体衬底中的平面沟道的平面场效应晶体管器件相比，垂直场效应晶体管器件，首先包括半导体柱，它的水平顶部区域和它的底部水平区域通常包括源级/漏极区域。柱的周长和柱的高度在所述半导体柱中限定沟道区域。垂直场效应晶体管因而受益于垂直方向相对于水平方向的缩放的补偿(即，在柱的线宽缩放到更窄线宽尺寸时，可增加柱的高度以保持恒定的垂直场效应晶体管沟道区域)。对于平面场效应晶体管不能获得缩放的补偿，因为在侧向平面方向和横向平面方向都发生所述平面器件的缩放。
尽管与平面场效应晶体管相比垂直场效应晶体管更具有优点，但不是垂直场效应晶体管完全没有问题。具体地说，垂直场效应晶体管通常不能提供最佳沟道特性用于多重应用。
各种垂直场效应晶体管结构和它的制造的方法在半导体制造领域是众所周知的。
例如，Takato等人的“High Performance CMOS Surrounding GateTransistor(SGT)for Ultra High Density LSIs”IEEE IEDM 1988，pp.222-25中，教导了具有位于半导体柱顶部和邻近所述半导体柱的半导体衬底层的源极/漏极区域的环栅极晶体管(SGT)。在制造电路时与平面晶体管相比使用之前所述环栅极晶体管(SGT)时，该特定现有技术参考期望电路区域缩小50％。
另外，Hioko等人的“An Analysis of Program and Erase Operationsfor FC-SGT Flash Memory Cells”，0-7803-6279-9/00，IEEE 2000，pp，116-18中，教导了实现高速两极性程序和擦除操作的浮置沟道环栅极晶体管(FC-SGT)。浮置沟道环栅极晶体管(FC-SGT)包括半导体柱，该柱包括半导体柱顶部区域和底部区域的源极/漏极区域，并通过半导体柱中心部分内的沟道区域分离。
还有，Endoh等人在(1)“2.4F2Memory Cell Technology withStacked-Surrounding Gate Transistor(S-SGT)DRAM”，IEEE Trans.，on Electron Devices，45(8)2001年8月，pp.1599-1603；以及(2)“NovelUltrahigh-Density Flash Memory With a Stacked-Surrounding GateTransistor(S-SGT)Structured Cell”IEEE Trans。On Electron Devices，50(4)，2003年4月，pp，945-51，都教导了在存储器单元应用中叠层-环栅极晶体管(S-SGT)的使用。所述叠层-环栅极晶体管包括具有阶梯状侧壁以在所述存储器单元应用中适应分离部件的半导体柱。
还有，Matsuoka等人的美国公开No.2004/0233769，教导了半导体存储器单元以及所述半导体存储器单元的制造方法。所述半导体存储器单元使用在4F2结构的背景之内配置的垂直选择晶体管以避免大存储器单元区域。
最后，Kim的美国公开No.2005/0186740，教导了垂直场效应晶体管结构和制造所述垂直场效应晶体管结构的方法。所述垂直存储器单元也包括最大化利用半导体衬底区域的4F2结构。
半导体结构和器件的尺寸一定会连续减少，以及作为它的结果，希望容易缩放而不损害性能特性的半导体结构。最后，还希望垂直场效应晶体管器件和阵列例如环栅极晶体管(SGT)器件和阵列，以及所述器件和阵列的制造方法，其允许提高所述垂直场效应晶体管器件和阵列的适应性和性能。
发明内容
本方面包括半导体结构，以及所述半导体结构的的制造方法，该结构包括垂直场效应晶体管阵列例如环栅极晶体管阵列。所述半导体结构包括多个半导体柱、可选地具有不同线宽。每个半导体柱的所有垂直部分的半导体柱线宽大于与邻近半导体柱的分离距离。
所述半导体结构的制造方法使用环形增加的最低光刻尺寸的柱掩模层。
根据本发明的垂直场效应晶体管阵列半导体结构包括多个半导体柱。在所述半导体结构之内，每个半导体柱的所有垂直部分的半导体柱线宽大于与邻近半导体柱的分离距离。
根据本发明的另一垂直场效应晶体管阵列半导体结构也包括多个半导体柱，其中每个半导体柱的所有垂直部分的半导体柱线宽大于与邻近半导体柱的分离距离。在这另一半导体结构之中，至少一个半导体柱具有第一线宽并且至少另一个半导体柱具有不用于所述第一线宽的第二线宽。
根据本发明的垂直场效应晶体管阵列半导体结构的制造方法包括形成位于半导体衬底上的多个同等尺寸的掩模层。该特定方法也包括环形增加所述多个同等尺寸掩模层的每一个以在所述半导体衬底上提供多个环形增加的掩埋层。该特定方法也包括使用所述多个环形增加的掩模层作为蚀刻掩模，蚀刻所述半导体衬底的至少初始部分，以在蚀刻的半导体衬底中提供多个半导体柱。
垂直场效应晶体管阵列半导体结构的另一制造方法包括在半导体衬底上形成具有第一直径的至少一个第一掩模层和具有不同于所述第一直径的第二直径的至少一个第二掩模层。该特定方法也包括使用所述第一掩模层和所述第二掩埋层作为蚀刻掩模层，蚀刻所述半导体衬底，以提供具有第一线宽的相应第一半导体柱和具有不同于所述第一线宽的第二线宽的第二半导体柱。
附图说明
通过下面的具体实施方式的内容理解本发明的目的、特征和优点。通过附图的内容理解具体实施方式，其中附图形成本发明的材料部分。
图1至图10示出了一系列的截面图和平面图，这些图说明了根据本发明的实施例在制造包括垂直场效应晶体管阵列的半导体结构时渐进步骤的结果。这个垂直场效应晶体管阵列包括环栅极晶体管(SGT)阵列。
图11至图21示出了一系列的截面图和平面图，这些图说明了根据本发明的另一实施例在制造包括垂直场效应晶体管阵列的半导体结构时渐进步骤的结果。这个垂直场效应晶体管阵列也包括环栅极晶体管(SGT)阵列。
具体实施方式
通过下面提供描述的内容理解包括垂直场效应晶体管阵列，例如环栅极晶体管(SGT)阵列，以及制造垂直场效应晶体管阵列的方法的本发明。通过上述附图的内容理解下面提供的描述。因为附图以说明为目的，所以附图没有必要按比例绘制。
图1至图10示出了一系列的截面图和平面图，说明了根据本发明的实施例在制造半导体结构时渐进步骤的结果。本发明的特定实施例包括本发明的第一实施例。图1至图10中说明的半导体结构的截面图和平面图包括垂直场效应晶体管器件阵列，以及具体的环栅极晶体管(SGT)阵列。
图1示出了根据第一实施例在制造垂直场效应晶体管阵列的早期步骤中的半导体结构的截面图。
图1示出了半导体衬底10。多个第一柱掩模层12位于衬底10之上。
半导体衬底10可以包括任何一些在半导体制造领域传统的或非传统的半导体材料。半导体材料可以包括，但不限定于：硅、锗、硅锗合金、碳化硅、碳化硅锗合金以及化合物半导体材料。化合物半导体材料的非限定例子包括砷化镓、砷化铟以及磷化铟半导体材料。通常，半导体衬底10包括硅或硅锗合金半导体材料，具有从约0.5至约1.5mm的厚度。
第一柱掩模层12可以包括任何一些掩模材料。包括，但不定限于，光致抗蚀剂掩模材料，以及硬掩模材料。硬掩模材料是公知的。硬掩模材料非限定的例子包括硅的氧化物、氮化物以及氧氮化物。还包括其它元素的氧化物、氮化物以及氧氮化物。在第一柱掩模层12包括硬掩模材料时，在使用公知的光刻方法时，通常通过覆盖硬掩模材料层构图第一柱掩模层12。公知的光刻方法通常使用光致抗蚀剂层作为蚀刻掩模，用于通过相应的覆盖硬掩模材料层构图第一柱掩模层12。
使用任何一些适于合成覆盖硬掩模材料层的材料的方法形成覆盖硬掩模材料层。非限定的例子包括热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。通常，覆盖硬掩模材料层包括具有厚度从约500至约1000埃的氧化硅或氮化硅硬掩模材料(例如公知的氧化硅硬掩模材料)。
图2示出了第一柱掩模层12的阵列的平面图，包括在图1的截面图中具体示出的第一柱掩模层12。如图2的平面图所示，每个第一柱掩模层12的形状为圆形，尽管实施例和本发明不限定于圆形形状的柱掩模层。每个第一柱掩模层12具有等于1F的直径(即线宽)，并且与邻近第一柱掩模层12的分离距离也等于1F。在实施例和本发明中，F等于将作为特定光刻装置的函数变化的最小光刻可分辨尺寸。
因而，如图2所示，每个第一柱掩模层12与邻近第一柱掩模层12具有2F的间隔尺寸。此外，合计产生2F的间隔尺寸的每个第一柱掩模层12的直径和与邻近第一柱掩模层12的邻近分离距离又限定4F2的垂直场效应晶体管单元区域。
图3和图4示出了半导体结构的进一步处理的结果的平面图和截面图，其中半导体结构的截面图在图1中示出以及半导体结构的部分的平面图在图2中示出。
图3和图4示出了多个第一隔离层14，每个环形包围多个第一柱掩模层12。如图4中更具体地说明，包括第一柱掩模层12和第一隔离层14的单个结构包括第一合成掩模层M1。
多个第一隔离层14包括隔离材料，以及使用在半导体制造领域中通常的方法形成。尽管多个第一隔离层14可以包括任何一些隔离材料，包括但不限定于导体隔离材料、半导体隔离材料以及介质隔离材料；介质隔离材料通常是公知的。当第一柱掩模层12包括硬掩模材料时，介质隔离材料可以选自第一柱掩模层12包括的同一组介质材料。根据以上阐述，该特定组包括但不限定于硅的氧化物、氮化物以及氧氮化物。还包括其它元素的氧化物、氮化物以氧氮化物。
通常，多个第一隔离层14包括不同于多个第一柱掩模层12的介质材料成分。例如以及没有限定，当多个第一柱掩模层12包括氧化硅材料时，多个第一隔离层14包括氮化硅材料。用于多个第一柱掩模层12以及多个第一隔离层14的可选材料成分也在以下实施例的内容中。
多个第一隔离层14可以使用常规的覆盖隔离材料层沉积和各向异性回蚀刻方法形成。各向异性回蚀刻方法通常是使用蚀刻剂气体成分的等离子体蚀刻方法，其与通常构成多个第一柱掩模层12的硬掩模材料相比，对于构成多个第一隔离层14的隔离材料具有差异。
图5和图6示出了半导体结构的进一步处理的结果的平面图和截面图，其中半导体结构的平面图和截面图在图3和图4中示出。
图5和图6示出了，当使用多个第一合成掩模层M1作为蚀刻掩模层以在蚀刻半导体衬底10’上提供多个半导体柱11时，蚀刻半导体衬底10的结果(即至少半导体衬底10的顶部以及通常半导体衬底10的所有部分)。
如在图6的截面图中示出，每个半导体柱11的每个垂直部分具有线宽d1(即直径)等于F+2s，其中s等于多个第一隔离层14的任何一个的环线宽。如图6中还示出，实施例指出每个半导体柱11包括基本垂直侧壁(即与真正垂直的偏离小于约20埃，如在每一个半导体柱11的侧壁中间所测量的)以及基本垂直侧壁为优选垂直取向，或近似垂直取向(即在垂直的约5至约7度之内)。
如上说明，每个半导体柱11的每个垂直部分具有线宽d1等于F+2s以提供：(1)半导体柱11关于第一柱掩模层12的线宽的加宽；以及(2)一个半导体柱11与邻近半导体柱11的分离距离的相应窄化。一个半导体柱11与邻近半导体柱11的分离距离在图6中指定为sd11，其中sd11等于F-2s。
半导体柱11的均匀加宽以及邻近半导体柱11之间的分离距离的相应窄化自然地提供(即在实施例的内容中第一柱掩模层12直径和第一柱掩模层12分离距离的每个等于最小光刻可分辨线宽F)半导体柱11的每个垂直部分具有的线宽大于与邻近半导体柱11的分离距离。反过来，半导体柱11线宽的均匀加宽也提供在使用单个半导体柱11作为沟道区域制造的单个垂直场效应晶体管器件中驱动电流的更加均匀的增加。
图7示出了从图6中示出的多个半导体柱11剥离多个第一合成掩模层M1的结果(即包括包围多个第一柱掩模层12的多个第一隔离层14)。剥离多个第一合成掩模层M1的结果是多个半导体柱11的每一个在蚀刻半导体衬底10’上是裸露的。
剥离多个第一合成掩模层M1使用的方法和材料适合于包括多个第一隔离层14和多个第一柱掩模层12的材料。包括但不限于湿化学剥离方法和干等离子体剥离方法。当使用湿化学剥离方法时，通常使用氢氟酸蚀刻剂材料用于剥离氧化硅基材料，以及通常使用磷酸蚀刻剂材料用于剥离氮化硅基材料。特定的等离子体蚀刻方法使用特定的蚀刻剂气体成分，其与氮化硅材料相比对于氧化硅材料不具有差异。
图8示出了以掺杂剂离子22的剂量离子注入图7的半导体结构在以下两个位置形成多个源极/漏极区域16的结果(1)多个半导体柱11的顶部；(2)介于半导体柱11之间的多个蚀刻半导体衬底10’的基础部分(即半导体柱11的底部)。
掺杂剂离子22通常以约5e14至5e15掺杂剂离子每平方厘米的剂量以及离子注入能量约5至约20keV提供。上述离子注入条件以约5e18至5e19掺杂剂原子每立方厘米的掺杂剂浓度提供给源极/漏极区域16。掺杂剂离子22的剂量可以具有选择的极性以提供具有希望极性的垂直场效应晶体管。
图9示出了位于并保形形成于图8中示出的截面图的半导体结构上的栅极介质18，具体地，保形形成于半导体柱11上。图9也示出了位于并形成于栅极介质18上的栅极电极材料层20。
栅极介质18包括任何一些在半导体制造领域常规或非常规的栅极介质材料。
首先，栅极介质18包括在真空测量的介电常数从约4至约20的常规栅极介质材料。常规栅极介质材料不限定的例子包括硅的氧化物、氮化物、和氧氮化物。还包括其它元素的氧化物、氮化物、和氧氮化物。
其次，栅极介质18可选包括在真空中测量的介电常数从约20到至少约100的通常高介电常数的栅极介质材料。这些通常高介电常数栅极介质材料的不限定的例子包括氧化钛、氧化镧、氧化铪、硅酸铪、钛酸锶钡(BST)和锆钛酸铅(PZT)。
任何上述栅极介质材料可使用适合于其它成分的方法形成。不限定的例子包括热或等离子体氧化或氮化方法、化学气相沉积方法(包括原子层化学气相沉积方法)和物理气相沉积方法(包括溅射方法)。
通常，栅极介质18包括具有从约10至约50埃的厚度的热氧化硅栅极介质材料。
栅极电极材料层20包括任何一些栅极电极材料。非限定的例子包括金属、金属氮化物、金属硅化物、掺杂多晶硅(即掺杂剂浓度从约1e18至约1e22掺杂剂原子每立方厘米)以及多晶(掺杂多晶硅/金属硅化物叠层)栅极电极材料。栅极电极材料层20也可以近似使用任何一些适合于栅极电极材料层20的成分的材料的方法形成。不限定的例子包括镀覆方法、化学气相沉积方法(包括原子层化学气相沉积方法)和物理气相沉积方法(包括溅射方法)。通常栅极电极材料层20包括掺杂多晶硅、具有约最小光刻可分辨线宽的四份之一的厚度的金属硅化物栅极电极材料(即1/4F，其中F在上面图2的内容中说明)。
图10示出了各项异性蚀刻栅极电极材料层20以形成多个栅极电极20’以环形包围每个多个半导体柱11的结果。
上述各项异性蚀刻可有效使用适合于栅极电极材料层20的成分的材料的蚀刻剂气体成分。含氯蚀刻剂气体成分可使用于许多成分的材料。可选地，当使用含氟蚀刻剂气体成分时，一些其它栅极电极材料可以被各项异性蚀刻。
上述蚀刻的结果是提供环栅极晶体管(SGT)阵列的多个垂直场效应晶体管器件T1。每个垂直场效应晶体管器件包括半导体柱11，其一部分包括沟道区域。栅极介质18位于并形成于每个半导体柱11上。源极/漏极区域16位于半导体柱11的顶部以及插入邻近对的半导体柱11之间的注入并蚀刻的半导体衬底10”的底部部分。最后，环形包围栅极电极20’构图的隔离物位于栅极介质18之上并且与分离源极/漏极区域16的沟道区域内的半导体柱11的侧壁分离。
图10示出了根据包括本发明第一实施例的本发明的特定实施列的垂直场效应晶体管阵列的截面图。垂直场效应晶体管阵列包括多个垂直场效应晶体管器件T1(即，环栅极晶体管(SGT)器件)。在垂直场效应晶体管阵列中，每个垂直场效应晶体管器件T1包括部分作为沟道区域使用的半导体柱11。每个半导体柱11的垂直部分具有的线宽大于与邻近半导体柱11的分离距离。通常半导体柱11的线宽和半导体柱11的分离距离与环形包围第一柱掩模层12形成的环第一隔离层14的环第一隔离层14的线宽相差4倍。
图11至图21示出了一系列说明根据本发明的另一实施例制造半导体结构的渐进步骤的结果的截面图。本发明的该另一实施例包括本发明的第二实施例。根据本发明的该另一实施例制造的半导体结构也包括垂直场效应晶体管阵列，并且更具体地环栅极晶体管(SGT)阵列。
图11示出了根据本发明的该另一实施例制造半导体结构的早期步骤的该半导体结构的截面图。
图11通常类似于图4，相似的结构和层标注为一致的数字。但是图11也说明多个第二柱掩模层13对准位于多个第一柱掩模层12之上。多个第二柱掩模层13通常包括与多个第一柱掩模层12相比不同的柱掩模材料。通常，多个第二柱掩模层13包括与多个第一隔离层14相同的材料。因而，在第一柱掩模层12包括氧化硅材料的环境下，第二柱掩模层13和第一隔离层14通常包括氮化硅材料。可选地材料选择也可用于第一柱掩模层12、第二柱掩模层13以及第一隔离层14。使用以上第一实施例内容中说明的热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法形成特定氧化硅材料和氮化硅材料。
如图11也说明，单个装置包括：(1)第一柱掩模层12；(2)第二柱掩模层13；以及(3)第一隔离层14，包括第一合成掩模层M1’。
图12示出了形成位于第一隔离层14上并覆盖第一隔离层14的多个第二隔离层15，因而以提供多个第二合成掩模层M2’的结果。第二隔离层15通常包括不同于包括第一隔离层14的隔离材料的隔离材料。如特定例子，当第一隔离层14包括氮化硅材料时，第二隔离层15包括氧化硅材料，类似于第一柱掩模层12。第二隔离层15可以使用与形成第一隔离层14的各项异性回蚀刻方法类似的各项异性回蚀刻方法形成，隔离材料成分的取代和蚀刻剂气体成分的选择优选与第二柱掩模层13相比对包括第二隔离层15的材料具有差异。
图13示出了当使用保留第二合成掩模层M2’的左边和中间暴露的阻挡掩模19时掩蔽第二合成掩模层M2’的最右边的结果。
阻挡掩模19可以包括任何一些掩模材料。不限定的例子包括硬掩模材料和光致抗蚀剂掩模材料。光致抗蚀剂掩模材料的不限定的例子包括正光致抗蚀剂材料、负光致抗蚀剂材料和混合光致抗蚀剂材料。通常，阻挡掩模19包括光致抗蚀剂掩模材料，尽管实施例并不旨在限定。通常，阻挡掩模19具有约2000至约5000埃的厚度。通常，阻挡掩模19不需要形成特定精密度，但最好阻挡掩模19需要有效掩蔽图13中示出的第二合成掩模层M2’结构的最右边。
图14示出了从图13中示出的第二合成掩模层M2’的左边和中间剥离第二隔离层15的结果，以从那里再次提供第一合成掩模层M1’。第二隔离层15可以使用半导体制造领域常规的方法和材料剥离。不限定的例子包括湿化学蚀刻方法和干等离子体蚀刻方法。湿化学蚀刻方法是公知的并且当第二隔离层15包括氧化硅材料以及第一隔离层14包括氮化硅材料时它可以有效的使用。可选地，具有适当差异的等离子体蚀刻方法也公知并且也可以使用这样的等离子体蚀刻方法。
图15首先示出了从图14中示出截面图的半导体结构剥离阻挡掩模19的结果。阻挡掩模19可以使用适合于它的材料成分的方法和材料剥离。对于由光致抗蚀剂材料构成的阻挡掩模19，阻挡掩模19可以使用湿化学蚀刻方法、干等离子体蚀刻方法或湿化学蚀刻方法和干等离子体蚀刻方法的组合剥离。
图15也示出了当使用两个第一合成掩模层M1’和单个第二合成掩模层M2’作为蚀刻掩模层时为提供蚀刻半导体衬底10’蚀刻半导体衬底10的结果。类似于第一实施例，当使用第一合成掩模层M1’作为蚀刻掩模时由蚀刻半导体衬底10产生半导体柱11。另外，当使用第二合成掩模M2’作为蚀刻掩模时由蚀刻半导体衬底10产生半导体柱11’。
类似于上述第一实施例，第一半导体柱11具有等于F+2s1的第一线宽d1(即最小光刻可分辨线宽加两倍的第一隔离层14线宽)。与第一实施例相比，第二半导体柱11’具有等于F+2s1+2s2的第二线宽d2(其中F等于最小光刻可分辨线宽，s1等于第一隔离层14线宽以及s2等于第二隔离层15线宽)。
与第一实施例类似，第一半导体柱11通过等于F-2s1的距离sd11分离。第一半导体柱11通过等于F-2s1-s2的距离sd12与半导体柱11’分离。最后，虽然图15中非特定说明，半导体柱11’将与其它半导体柱11’通过等于F-2s1-2s2的距离sd22分离，其中F、s1和s2如上所述。
形成与图14的半导体结构相关的半导体结构的另一实施例用阻挡掩模19’掩蔽在图11的半导体结构中左边两个合成掩模层M1’以提供图16中说明的半导体结构。另外，阻挡掩模19’通常类似于图13和图14中说明的阻挡掩模19。
然后在图16中说明的第一合成掩模层M1’的最右边上形成第二隔离物15以提供图17中说明的第二合成掩模层M2’。然后剥离阻挡掩模层19’以提供图18的半导体结构。蚀刻后，图18的半导体结构产生图15的半导体结构。
图19、图20和图21示出了在第一实施例中类似于图7、图8、图9和图10后进一步处理图15、图19、图20和图21的半导体结构的结果。具体地，图19(相关于图7和图8以及相关描述)首先示出了在蚀刻半导体衬底10’内从相应半导体柱11和半导体柱11’剥离适当合成掩模层M1’和M2’的结果。图19也示出了在以下位置形成源极/漏极区域16的结果：(1)半导体柱11和11’顶部；(2)在邻近半导体柱11和11’之间插入的半导体衬底10’的区域。
图20(相关于图9)示出了在图17的半导体结构上形成栅极介质18，并且在栅极介质18上形成栅极电极材料层20的结果。
最后，图21(相关于图10)示出了各项异性蚀刻栅极电极材料层20以形成多个栅极电极20’的结果。
图21示出了根据本发明的第二实施例的半导体结构的截面图。类似于本发明的第一实施例，第二实施例也包括垂直场效应晶体管阵列，和具体的环栅极晶体管(SGT)阵列。
与第一实施例相比，第二实施例中的半导体柱11和11’具有不同线宽(即，d1和d2)。当从半导体衬底10蚀刻半导体柱11和11’时，使用具有以下任意一个的柱掩模层12(1)仅第一隔离层14；或(2)第一隔离层14和第二隔离层15产生不同线宽，以提供相应第一合成蚀刻掩模层M1’或相应第二合成掩模层M2’。
对于半导体柱11和11’的半导体柱宽度d1和d2的不同允许具有不同性能特征的多个垂直场效应晶体管的垂直场效应晶体管阵列的制造。
本发明的优选实施例是本发明的示例而不是对其的限制。可以对根据本发明的优选实施例的半导体结构及其制造方法的方法、材料、结构和尺寸进行改变和修改，从而仍然提供根据本发明并进而根据所附的权利要求的半导体结构及其制造方法。

Claims (17)

1.一种垂直场效应晶体管阵列半导体结构，包括：
多个半导体柱，其中每个半导体柱的所有垂直部分的半导体柱线宽大于与邻近半导体柱的分离距离，并且每个半导体柱与邻近半导体柱的间隔尺寸为特定光刻装置的最小光刻可分辨线宽的两倍。
2.根据权利要求1的半导体结构，其中每个半导体柱具有基本直的侧壁。
3.根据权利要求1的半导体结构，其中每个半导体柱具有垂直侧壁。
4.根据权利要求1的半导体结构，其中多个半导体柱包括在垂直场效应晶体管阵列中的多个沟道区域。
5.一种垂直场效应晶体管阵列半导体结构，包括：
多个半导体柱，其中每个半导体柱的所有垂直部分的半导体柱线宽大于与邻近半导体柱的分离距离，并且每个半导体柱与邻近半导体柱的间隔尺寸为特定光刻装置的最小光刻可分辨线宽的两倍，其中至少一个半导体柱具有第一线宽并且至少另一个半导体柱具有与所述第一线宽不同的第二线宽。
6.根据权利要求5的半导体结构，其中每个半导体柱具有基本直的侧壁。
7.根据权利要求5的半导体结构，其中每个半导体柱具有垂直侧壁。
8.根据权利要求5的半导体结构，其中多个半导体柱包括在垂直场效应晶体管阵列中的多个沟道区域。
9.一种制造垂直场效应晶体管阵列半导体结构的方法，包括以下步骤：
在半导体衬底上形成多个同等尺寸的掩模层，其中每个掩模层与相邻的掩模层的间隔尺寸为特定光刻装置的最小光刻可分辨线宽的两倍；
环形增加所述多个同等尺寸的掩模层的每一个，以在半导体衬底上提供多个环形增加的掩模层；以及
使用多个环形增加的掩模层作为蚀刻掩模，蚀刻所述半导体衬底的至少初始部分，以在蚀刻的半导体衬底中提供多个半导体柱。
10.根据权利要求9的方法，还包括在所述多个半导体柱的每一个上形成栅极介质。
11.根据权利要求10的方法，还包括形成通过所述栅极介质与所述多个半导体柱分离的多个栅极电极。
12.根据权利要求9的方法，其中所述蚀刻仅使用位于所述半导体衬底上的环形增加的掩模层用于蚀刻所述半导体衬底。
13.根据权利要求12的方法，其中所述蚀刻使用单蚀刻处理步骤。
14.一种制造垂直场效应晶体管阵列半导体结构的方法，包括以下步骤：
在半导体衬底上形成具有第一直径的至少一个第一掩模层和具有不同于第一直径的第二直径的至少一个第二掩模层；以及
使用第一掩模层和第二掩模层作为蚀刻掩模层，蚀刻半导体衬底，以提供具有第一线宽的相应第一半导体柱和具有不同于第一线宽的第二线宽的第二半导体柱；
其中所述形成至少一个第一掩模层和至少一个第二掩模层的步骤包括以下步骤：
在半导体衬底上形成具有单一直径的第一柱掩模层和第二柱掩模层，其中每个掩模层与相邻的掩模层的间隔尺寸为特定光刻装置的最小光刻可分辨线宽的两倍；以及
不同地环形增加所述第一柱掩模层和第二柱掩模层。
15.根据权利要求14的方法，还包括在第一半导体柱上形成第一栅极介质，并在第二半导体柱上形成第二栅极介质。
16.根据权利要求15的方法，还包括在第一栅极介质上和包围第一柱形成第一栅极电极，并在在第二栅极介质上和包围第二半导体柱形成第二栅极电极。
17.根据权利要求14的方法，其中所述蚀刻半导体衬底的步骤不使用所述第一半导体柱或所述第二半导体柱的侧壁掩蔽。
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