CN101142630A - Nand闪速存储器系统结构 - Google Patents

Abstract

一种数据存储装置，包括一个NAND闪速存储器；一个可执行界面；一个控制器，经由可执行界面，从主机来接收指令，从而在虚拟地址上访问所述NAND闪速存储器，并在所述闪速存储器中将所述虚拟地址转换成物理地址。控制器还向主机提供激励功能。

Description

NAND闪速存储器系统结构

技术领域

本发明涉及NAND闪速存储器装置，尤其涉及易于与主处理器成为一体，从而使主处理器从存储器来激励的NAND闪速存储器装置。

背景技术

闪速装置是闪速电可擦的可编程只读存储器(EEROM、浮动门晶体管，是非易失性存储器，类似于EPROM存储器的功能及性能，还可进行电路可编程操作，以擦去部分存储器。与传统的磁存储器盘相比，闪速存储器低价，需要少量的电力。但是，闪速存储器只能在物理地址上使用。闪速存储器装置中，如果不擦去原区域，便不能在存储器的原区域上重新写入，即，闪速单元必须擦去(比如编程至“一”)，然后才能再次编程。擦去只适于大量的单元，通常称为“擦去块”(当前的NAND装置中，尺寸为16至256K，NOR装置中更大)。更新一个字节或1千字节的内容需要“日常”操作-在擦去中，未更新的部分块区必须先移去，然后再重新移回来。

此外，某些块区可能是“坏块区”，不可靠，不能使用。“坏块区”在制造中产生，也可能在使用中因故障而由应用软件产生。

为解决这一问题，采有闪速文件系统(FFS)，如授予BEN的美国专利5,404,485所述。该专利授予本申请人。FFS提供一种数据存储系统及闪速存储器操作系统，装置可模拟磁盘。在当前技术中，应用或操作系统与闪速存储器子系统交互作用，不采用物理地址，而是虚拟地址。软件与实际装置之间有一个中间层，从虚拟地址来提供匹配(这里也称为“转换”)，转换为物理地址。应用或操作系统软件将存储系统视为无故障媒体，可随机读写，物理地址在其地址范围内有一个“孔”(比如因为坏块区)，虚拟地址范围内互相邻近的数据可在物理地址范围内分离。该匹配中间层可以是软件驱动器，运行在同一CPU中。中间层也可以内置于控制器内，控制闪速存储器装置，并当主计算机访问存储器时，用作主机CPU的中间点。比如移动式存储卡SECURECARD(SD)卡或多媒体存储卡(MMC)，该卡配有板上控制器，运行固件程序，并实施所述匹配。

执行这种地址匹配的软件或固件实施通常称为“闪速管理系统”或“闪速文件系统”。“闪速文件系统”是误称，因为该执行不必支持“文件”，文件用于操作系统或个人电脑，而是支持块装置界面，类似于硬盘软件驱动器，“闪速文件系统”及“闪速管理系统”在这里交替使用。

执行虚拟-物理地址匹配的传统系统在美国专利5,937,425及美国专利6,591,330中有说明。这里引用了这二个专利。

美国专利5,937,425尤其适于NAND型闪速存储器，匹配过程如下：参见图1(传统技术)。物理地址空间13包括单元111，它是擦去块，即，可擦去的最小的组。各物理单元111包括一个或多个物理页面113，页面是可写入的最小的组。虚拟地址页11包括虚拟单元121，与物理单元的大小相同。各虚拟单元包括一个或多个虚拟页123，大小相同于物理页113。如果虚拟地址配有应用程序，为了读写，地址所属的虚拟单元数需要从虚拟地址中提取。各虚拟单元121有一个匹配，是一个物理地址111或若干个物理单元111的链。物理页113对应于虚拟单元121中所需的虚拟页123，它处于对应的物理单元111内，利用涉及虚拟页123与物理页113的“局域”匹配作用，或采用存储于物理页113内的控制信息。

美国专利5,937,425的一个长处在于，由于主匹配在单元中进行，而不是在页面上进行，因而如果虚拟页直接匹配于物理页，则转换表更小，因为单元数少于页面。另一长处是写入性能得到改进，从而可向虚拟单元121分配一个以上的物理单元111。

由于NAND闪速存储器成本低于NOR闪速存储器，因而现在的多数闪速存储器数据存储/接收装置是NAND闪速存储器。因此，现在的许多NAND闪速存储器装置的结构为，闪速存储器控制器处于操作系统主处理器与存储装置的软件应用之间，在另一方面在闪速存储器媒体中进行存储。控制器包括闪速存储器管理系统的功能性，包括地址匹配的功能性。控制器还可包括其它的功能性，比如错误更正、编码等，但这些功能不是本发明的必需。

这种结构的已知NAND闪速存储器装置是存储卡，用于数字相机及蜂窝电话，比如SD或MMC卡。但也有许多其它装置采用这种结构-USB闪速存储器驱动器(UFD)、COMPACTFLASH(CF)卡等。

该存储器结构的长处是，闪速存储器管理即地址匹配在控制器内进行，并与采用软件的主处理器隔离，它将主处理器与存储器装置简单地结合为一体。从主机来看，主机表示一种理想的存储装置，没有坏块，可随机访问各扇区。

为使存储器装置与主机成为一体，只需在控制器所需的协议-USB、SD之间建立界面。多数操作系统配有架外驱动器，用于界面协议，因而可简化集成。

但是，该结构的所有方法的一个不足是，主处理器不能从存储装置来激励。“激励”表示主处理器通电后启动执行存储装置内的码的能力。即，如果主处理器“复位后”执行的第一指令可从存储装置获得，便可激励存储装置。有的系统中，主处理器从USB或SD存储装置来下载操作码(参见美国专利11/102,814)，但这样，就“激励”而言，主处理器不能从存储装置来激励。处理器通电后所执行的第一指令从各来源检索，即，其它闪速存储器(比如个人电脑的BIOS)、内部ROM等。只当从其它来源执行激励码后，主处理器才能访问含有闪速存储器系统的闪速存储器，并从附加码中检索。附加码是操作系统的代码，类似于“从存储装置来激励操作系统”或“从存储装置来激励主处理器”，但不涉及对“激励”的理解。本发明中，“激励”应理解为是有限的意义，表示主处理器通电后的第一指令。

没有激励能力源自于传统技术的其它特性-控制器与主机的界面(或“总线”)不可执行。“可执行的界面”或“可执行的总线”是可检索计算机码并由处理器直接执行的界面，而无需复制到其它存储器装置，然后再次检索并执行。比如，PC访问它的SRAM或BIOS装置的并行界面是一种可执行界面，而USB及SD界面则不是可执行的界面。

不可执行的界面不能提供激励能力。这是可执行界面的概念-如果界面可提供激励能力，则在概念上是可执行的。

图2是传统计算机系统20的部分方块图，包括一个闪速存储器44，结构如上。系统20是个人计算机(PC)，PC20还包括一个处理器22、一个BIOS24、一个RAM26及一个硬盘28，经由总线30互相通信。硬盘28用作PC20的主非易失性存储器。PC20的操作系统32存储于硬盘28内。通电后，处理器22激励BIOS24，并从硬盘28将操作系统28复制到RAM26，并从RAM26来执行操作系统28。

操作系统32包括一个驱动器34，用于闪速存储器44。驱动器34有二层软件：上层36及下层38。下层38经由主USB控制器40来管理闪速存储器44的通信。上层36在下层数据流与存储访问指令(读取区、写入区)之间进行转换，并由闪速存储器44来响应这些指令，其涉及在PC上运行的应用程序。

闪速存储器44包括一个装置侧的USB控制器46，用于经由主机侧USB控制器40，根据USB协议来对PC20通信，还有NAND闪速存储器50及闪速存储器控制器48。闪速存储器控制器48执行NAND闪速存储器50的闪速管理系统。相对闪速存储器44，其它PC20是闪速存储器44的主机。

所有的NAND闪速存储器均采用控制器可执行的闪速管理结构，它们既没有可执行的界面，也没有激励能力。这是主要不足，因为采用这些存储装置的任意系统必须还设置其它的存储单元，用来支持系统激励。

有些传统的NAND闪速存储器采用具有激励能力的不同结构。在这些系统中，即使在主处理器与NAND闪速存储器之间设有控制器，也在主处理器内执行闪速管理功能(包括地址匹配)，而不是在控制器内执行。控制器具有其它功能，比如错误更正，这不涉及本发明，还具有激励功能。控制器执行及支持可执行的界面，比如SRAM界面。控制器还包括一个SRAM存储器智能部，可由主机通过SRAM界面来访问。系统通电后，控制器独立于主处理器，自动从NAND闪速存储器来向SRAM复制激励码。当主机“复位”开始执行码时，需要执行的第一个码是SRAM内的码。采用该第二结构的装置示例是M-系统闪盘公司生产的DISCONCHIP产品，位于以色列的KFAR-SABA，另一个是三星电子公司生产的ONENAND产品，位于韩国的索尔。二家公司提供的产品中，控制器是一种独立的模，来自NAND闪速存储器模，而且控制器及闪速存储器与通用模成为一体。二种产品均具有相同于本发明的第二结构，本发明对二种产品均适用，控制器及NAND闪速存储器可处于独立的模上，也可以处于同一模上。“存储装置”应理解为，相当于控制器(如果有)与存储数据的装置的组合，而不涉及控制器是否与存储件分离。

采用上述第二结构的装置可解决激励支持的问题。但是，由于这些装置采用在主处理器上执行的闪速存储器管理，因而它们与主处理器的集成更为复杂。这种集成需要软件驱动器存储器商提供适于处理类型的版本，对软件驱动码零售商也有这种要求。

传统技术中，存储装置不能结合上述二种结构的长处。这不奇怪-采用第一结构的设计者的主要目标是实现一种易于集成的界面。这就是为什么他们选择将闪速存储器管理活动内置于控制器内。选择可执行的界面作为主机与存储器装置之间的界面将会影响这些设计的用途。可执行的界面可增加处理器与存储装置之间的交互作用性，因而结果是增大了它们之间的复杂性。这就是为什么传统的存储装置不提供激励支持和基于控制器的闪速管理。

因而需要推出一种可提供这二种激励支持的数据存储装置及基于控制器的存储器管理。

发明内容

根据本发明，提供一种数据存储装置，包括：(a)一个NAND闪速存储器；(b)一个可执行界面；(c)一个控制器，经由所述可执行界面，从主机来接收指令，从而在虚拟地址上访问所述NAND闪速存储器，并在所述闪速存储器中将所述虚拟地址转换成物理地址。

根据本发明，提供一种系统操作方法，包括下列步骤：(a)系统中包括一个数据存储器装置，其包括一个存有激励码的NAND闪速存储器；(b)通电后，执行所述激励码；(c)向所述数据存储器装置发送指令，从而访问虚拟地址上的所述存储器；(d)通过所述数据存储器装置，将所述虚拟地址转换成所述存储器的物理地址。

根据本发明，提供一种方法，其中，数据存储装置包括一个存储器，与数据存储器装置主机交互作用，包括下列步骤：(a)向主机提供可执行界面；(b)从主机接收指令，从而在虚拟地址上访问存储器；(c)将所述虚拟地址转换成存储器的物理地址。

本发明的基本数据存储装置包括一个NAND闪速存储器、一个可执行界面及控制器。控制器经由可执行界面，从主机来接收指令，从而在虚拟地址上访问所述NAND闪速存储器，并在闪速存储器中将虚拟地址转换成物理地址。“访问”NAND闪速存储器包括至少从NAND闪速存储器读取数据，并向NAND闪速存储器写入数据。

控制器还向主机提供激励功能。在控制器提供该激励功能中，包括一个易失性存储器，当主机通电后，控制器通过从NAND闪速存储器复制激励码，向易失性存储器提供激励功能。易失性存储器是SRAM，可执行界面是SRAM界面。

NAND闪速存储器的内部存有驱动器码，主机执行该码，从而经由可执行界面来发送指令给控制器。

根据本发明的方法，为操作计算系统，数据存储器装置包括一个NAND闪速存储器，它处于系统内。激励码存储于该存储器内。通电后激励码被执行。接下来，向数据存储器装置发送指令，从而访问虚拟地址上的存储器，数据存储装置将虚拟地址转换成存储器的物理地址。

根据本发明的另一方法，数据存储装置包括一个存储器，与数据存储器装置主机交互作用，向主机提供可执行界面，从主机接收指令，从而在虚拟地址上访问存储器，将虚拟地址转换成存储器的物理地址。

附图说明

以下结合附图来说明本发明：

图1表示传统技术中虚拟地址与物理地址匹配；

图2是传统技术计算系统的部分方块图；

图3及图4是本发明的计算系统的部分方块图。

具体实施方式

本发明是一种数据存储装置，实现虚拟地址与物理地址的转换，还配有主机的可执行界面。主机可将本发明用作激励存储器及主非易失性存储器。

参照附图及说明，可更好地理解本发明的数据存储装置的原理及操作。

本发明通过采用不同于传统技术的结构，来提供激励支持及内闪管理，是一种二种传统结构之间的网格结构。

本发明的存储装置包括一个控制器，其一方面是装置存储媒体的界面，另一方面是主处理器的界面。如同第一传统结构，控制器包括闪速存储器管理的功能性，包括地址匹配的功能性。但与第一结构不同的是，控制，器暴露于主处理器的界面是可执行界面，比如SRAM界面。与第二结构同样，控制器还包括一小部分的SRAM存储器，可由主机通过SRAM界面来访问。系统通电后，控制器独立于主处理器自动地从NAND闪速存储器向SRAM复制激励码。当主机“复位”后启动码执行时，需要执行的第一码是SRAM内的码。

参见附图，图3是本发明的计算系统60的方块图。计算系统示例包括计算机，比如个人电脑、基于计算机的应用程序及便携应用装置，如蜂窝电话。系统60及传统技术系统20的部件(处理器22、RAM26及总线30)具有相同的参照号。系统60与系统20之间的原理不同在于，在系统60中，系统20的三个非易失性存储器(BIOS24、硬盘28及闪速存储器44)由一个闪速存储器62取代。

闪速存储器62包括一个NAND闪速存储器64、一个闪速存储器控制器66及一个可执行的界面，即，SRAM界面68。在NAND闪速存储器中，存储有激励码70及系统60的操作系统72。操作系统72包括一个用于闪速存储器62的驱动器76。与闪速控制器48同样，闪速控制器66执行NAND闪速存储器64的闪速管理系统。闪速控制器66还包括一个SRAM74，闪速控制器66在通电后对其复制激励码70。SRAM界面68是可执行的系统60，用于从闪速存储器62来激励，类似于第二传统结构中闪速存储器内的系统。相对闪速存储器62，其它的系统60是闪速存储器62的主机78。

当系统60通电后，闪速控制器66向SRAM74复制激励码70。处理器22经由SRAM界面68，从SRAM74来激励，并向SRAM26复制操作系统72。操作系统72及系统60的应用程序对闪速存储器62的访问经由驱动器76。为使处理器22能向RAM26复制操作系统72，在执行激励码70后，激励码70必须包括指令，用于向RAM26复制驱动器76。向RAM26复制操作系统72只是操作系统72的保留内容。

系统69的不足是，驱动器76必须首先写入，以支持相对闪速控制器66并通过SRAM界面68的通信。为解决有关可执行界面的复杂的集成性，本发明在可执行实际界面的顶部，在主机与存储器装置之间模拟标准界面协议，比如USB界面或SD界面。该模拟使软件应用或主机的操作系统易于访问存储器装置，并采用操作系统的标准驱动器，用来访问具有标准界面的装置。所有的集成集中于模拟软件，模拟软件只为存储器装置类型与主处理器类型的任意组合集成一次。

图4表示该模拟。图4是本发明另一种计算系统80的方块图。系统80是系统60的改进的版本，系统20、60及/或80的通用部件具有相同的参照号。系统60与80之间的不同在于，系统80所用的驱动器82用于访问闪速存储器62，它通过改进系统20的传统的驱动器34来写入。驱动器82具有上层36，但有一个本发明的新下层84，用于管理上层36与SRAM界面68之间的通信。

以上结合实施方式说明了本发明，但可对发明进行各种改进及修正。

Claims (8)

1.一种数据存储装置，包括：

(a)一个NAND闪速存储器；

(b)一个可执行界面；以及

(c)一个控制器，经由所述可执行界面，从主机来接收指令，从而在虚拟地址上访问所述NAND闪速存储器，并在所述闪速存储器中将所述虚拟地址转换成物理地址。

2.根据权利要求1所述的数据存储装置，其特征是，所述控制器还向所述主机提供激励功能。

3.根据权利要求2所述的数据存储装置，其特征是，所述控制器包括一个易失性存储器，当所述主机通电后，所述控制器通过从所述NAND闪速存储器复制激励码，向所述易失性存储器提供所述激励功能。

4.根据权利要求3所述的数据存储装置，其特征是，所述易失性存储器是SRAM，所述可执行界面是SRAM界面。

5.根据权利要求1所述的数据存储装置，其特征是，所述NAND闪速存储器的内部存有驱动器码，所述主机执行该码，从而经由所述可执行界面来发送所述指令给所述控制器。

6.一种系统，包括：

(a)权利要求2所述的数据存储器装置；以及

(b)主机，通电后从数据存储器装置来激励。

7.一种系统操作方法，包括下列步骤：

(a)系统中包括一个数据存储器装置，其包括一个存有激励码的NAND闪速存储器；

(b)通电后，执行所述激励码；

(c)向所述数据存储器装置发送指令，从而访问虚拟地址上的所述存储器；以及

(d)通过所述数据存储器装置，将所述虚拟地址转换成所述存储器的物理地址。

8.一种方法，其特征是，数据存储装置包括一个存储器，与数据存储器装置主机交互作用，包括下列步骤：

(a)向主机提供可执行界面；

(b)从主机接收指令，从而在虚拟地址上访问存储器；以及

(c)将所述虚拟地址转换成存储器的物理地址。

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