CN101150133A - 晶体管非易失性存储器单元及其相关存储器阵列 - Google Patents

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Abstract

本发明提供一种2－晶体管(2T)非易失性存储器单元，包括第一晶体管以及第二晶体管。第一晶体管以及第二晶体管分别具有：源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极。第一以及第二晶体管的源极、浮置栅极、以及控制栅极分别互相连接。此外，第二晶体管的驱动能力大于第一晶体管的驱动能力。

Description

晶体管非易失性存储器单元及其相关存储器阵列
技术领域
本发明涉及一种非易失性存储器单元(nonvolatile memory cell)，特别是涉及一种具有两个晶体管的非易失性存储器单元。
背景技术
图1A显示一典型的2-晶体管(2-transistors，以下称2T)非易失性存储器单元的布局图(layout)。2T非易失性存储器单元100包括第一晶体管110以及第二晶体管120。图1B为在图1A所示的2T非易失性存储器单元中的第一以及第二晶体管的剖面图(cross section)。如图1A以及图1B所示，第一以及第二晶体管分别具有：源极160以及漏极150，由其间的沟道170所分开；浮置栅极(floating gate)140，在沟道170上方靠近源极端；以及控制栅极130，在浮置栅极140及沟道170上方靠近漏极端。在图1A中，第一以及第二晶体管的源极160、浮置栅极140以及控制栅极130分别互相连接。第一以及第二晶体管的漏极150被隔离区180所隔离并电性连接至在电路的不同节点上。第一以及第二晶体管的所有物理特性完全相同，例如沟道宽度、沟道长度、栅氧化层厚度(厚度)、杂质剂量(implantation dosage)等等。
在典型的非易失性2T存储器单元中，一个晶体管主要用于执行存储器编程(programming)，而另一个晶体管主要用于执行存储器读取操作。每次当存储器处于编程时，陷阱(trap)将产生且通过源极-端热电子注入累积在编程沟道。在擦写(erase-and-program)周期后，这些累积的陷阱降低了编程效率，使得典型的非易失性2T存储器单元将遭遇到编程能力较差(weakprogram)的问题。
发明内容
有鉴于此，本发明提供一种2-晶体管(2T)非易失性存储器单元，包括第一晶体管以及第二晶体管。第一晶体管以及第二晶体管分别具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极。第一以及该第二晶体管的源极、浮置栅极、以及控制栅极分别互相连接。此外，第二晶体管的驱动能力大于第一晶体管的驱动能力。
根据本发明所述的2-晶体管非易失性存储器单元，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。
根据本发明所述的2-晶体管非易失性存储器单元，该第二晶体管的沟道宽于该第一晶体管的沟道。
根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该浮置栅极下方的沟道窄于在该第二晶体管的该浮置栅极下方的沟道。
根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的沟道窄于在该第二晶体管的该控制栅极下方的沟道。
根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的栅氧化层厚于在该第二晶体管的该控制栅极下方的栅氧化层。
根据本发明所述的2-晶体管非易失性存储器单元，该第一晶体管的临界电压高于该第二晶体管的临界电压。
根据本发明所述的2-晶体管非易失性存储器单元，该第一以及该第二晶体管的沟道宽度分别为0.5微米以及0.6微米。
根据本发明所述的2-晶体管非易失性存储器单元，该第一以及该第二晶体管的沟道宽度范围分别为0.22微米至0.3微米以及0.3微米至0.6微米。
根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该浮置栅极下方的沟道长于在该第二晶体管的该浮置栅极下方的沟道。
根据本发明所述的2-晶体管非易失性存储器单元，在该第一晶体管的该控制栅极下方的沟道长于在该第二晶体管的该控制栅极下方的沟道。
本发明还提供一种存储器阵列，包括多个2-晶体管(2T)非易失性存储器单元，所述多个2-晶体管非易失性存储器单元中至少一个包括：
第一晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，以及
第二晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，
该第一以及该第二晶体管的该源极、该浮置栅极、以及该控制栅极分别互相连接且该第一晶体管的驱动能力低于该第二晶体管的驱动能力。
根据本发明所述的存储器阵列，所述多个2T非易失性存储器单元的至少另一个包括两个相同的晶体管。
根据本发明所述的存储器阵列，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。
根据本发明所述的存储器阵列，该第一晶体管的沟道窄于该第二晶体管的沟道。
本发明提供具有两不同驱动能力的晶体管的存储器单元。具有较强驱动能力的晶体管主要地用于存储器编程，使得存储器单元的耐久性得以提升。
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A显示一典型的2-晶体管(2T)非易失性存储器单元的布局图。
图1B是显示在图1A所示的2T非易失性存储器单元中的第一以及第二晶体管的剖面图。
图2A是显示依据本发明实施例的2T非易失性存储器单元的布局图。
图2B是显示图2A的2T非易失性存储器单元中的第一以及第二晶体管的剖面图。
图2C为电子电路示意图，是显示图2A的2T非易失性存储器单元中的第一以及第二晶体管的连接方式。
图3是显示2T非易失性存储器单元的耐久性测试的实验结果。
图4至图8是显示依据本发明实施例的2T非易失性存储器单元的布局图。
第9图是显示依据本发明的2T非易失性存储器单元中的第一以及第二晶体管的剖面图。
其中，附图标记说明如下：
2T～2-晶体管；             100～2T非易失性存储器单元；
110～第一晶体管；          120～第二晶体管；
130～控制栅极；            140～浮置栅极；
150～漏极；                160～源极；
170～沟道；                180～隔离区；
200～2T非易失性存储器单元；
210～第一晶体管；          220～第二晶体管；
230～控制栅极；            240～浮置栅极；
2501、2502～漏极；         260～源极；
270～沟道；                280～隔离区；
Lf1、Lf2、Lc1、Lc2～沟道长度；
Wf1、Wf2、Wc1、Wc2～沟道宽度；302、304～区域。
具体实施方式
图2A显示依据本发明实施例的具有2-晶体管(2T)非易失性存储器单元的布局图。2T非易失性存储器单元200包括第一晶体管210以及第二晶体管220。图2B为图2A的2T非易失性存储器单元中的第一以及第二晶体管的剖面图。图2C为电子电路示意图，显示图2A的2T非易失性存储器单元中的第一以及第二晶体管的连接。如图2A、图2B以及图2C所示，第一以及第二晶体管是非常相似的，每一个都具有：源极260以及漏极(2501或2502)，由两者间的沟道270所分开；在沟道270上方靠近源极端的浮置栅极240；以及在浮置栅极240及沟道270上方靠近漏极端的控制栅极。如图2A以及图2C所示，第一以及第二晶体管的源极260、浮置栅极240以及控制栅极230分别互相连接。第一晶体管的漏极2501以及第二晶体管的漏极2502由隔离区280所隔离，此隔离区可为局部硅氧化(LOCOS)结构、浅沟渠隔离(STI)结构或其它类似结构。较佳地，隔离区为浅沟渠隔离结构以提供可消除堆栈在其上方的其它层的图案以及生成物的平坦化表面。
不像图1A中的第一晶体管110以及第二晶体管120一般具有相同的沟道宽度，图2A中的第一晶体管210以及第二晶体管220具有不同的沟道宽度。如图2A所示，第二晶体管220具有比第一晶体管210大的沟道宽度，造成第二晶体管220的驱动能力大致上比第一晶体管210的驱动能力高，使得第二晶体管220更适合用于执行存储器编程(programming)。由于第一晶体管210以及第二晶体管220分别地执行存储器读取以及存储器编程，在第二晶体管220中产生的陷阱不会影响第一晶体管210的读取电流。较佳地，对0.25微米(μm)工艺来说，第一以及第二晶体管的沟道宽度分别为0.5微米以及0.6微米。对0.18微米工艺来说，第一以及第二晶体管的较佳沟道宽度分别为0.22微米～0.3微米以及0.3微米～0.6微米。
为了增加第二晶体管220的驱动能力，使其超过第一晶体管210的驱动能力，可使用以下数种方法。要使晶体管的驱动能力有差异的最佳方式为通过修改存储器制造过程中用到的光掩模(photomask)。举例来说，第一晶体管210的有效沟道宽度可比第二晶体管220小。如图2A所示，第一晶体管210的浮置栅极240以及控制栅极230两者的沟道宽度可比第二晶体管220的浮置栅极240以及控制栅极230两者的沟道宽度窄。如图4所示，第一晶体管210的浮置栅极240的沟道宽度(Wf1)可比第二晶体管220的浮置栅极240的沟道宽度(Wf2)窄，而在第一晶体管210的控制栅极下方的沟道宽度(Wc1)保持与第二晶体管220的控制栅极下方的沟道宽度(Wc2)相同，其中Wf2＞Wf1且Wc2＝Wc1。第一晶体管210的控制栅极230的沟道宽度可比第二晶体管220的控制栅极230的沟道宽度窄，而第一晶体管210以及第二晶体管220的浮置栅极的沟道宽度则相同，如图5所示，其中Wf2＝Wf1且Wc2＞Wc1。
此外，除了上述的沟道宽度之外，沟道长度也可被改变以构成晶体管的驱动能力的差异。图6显示当第一晶体管210以及第二晶体管220的有效沟道宽度相同且在第一晶体管210以及第二晶体管220的控制栅极下方的沟道长度(Lc1以及Lc2)也相同时，在第二晶体管220的浮置栅极下方的沟道长度(Lf2)比第一晶体管210的浮置栅极下方的沟道长度(Lf1)短，使得第二晶体管220的驱动能力大于第一晶体管210的驱动能力。图7显示当第一晶体管210以及第二晶体管220的有效沟道宽度相同且在第一晶体管210以及第二晶体管220的浮置栅极下方的沟道长度(Lf1以及Lf2)也相同时，在第二晶体管220的控制栅极下方的沟道长度(Lc2)比第一晶体管210的控制栅极下方的沟道长度(Lc1)短，使得第二晶体管220的驱动能力大于第一晶体管210的驱动能力。由于每单位区域的浮置栅极的驱动能力一般比每单位区域的控制栅极的驱动能力差，若Lc2＞Lc1且Lf2＜Lf1时，第二晶体管220将具有比第一晶体管210大的驱动能力，其中(Lc1+Lc2)＝(Lc2+Lf2)，如图8所示。
虽然图2A以及图4至图8仅分别显示第二晶体管220的沟道宽度的改变或沟道长度的改变，所属领域的技术人员都知道结合沟道宽度的改变以及沟道长度的改变也可改变一个晶体管的驱动能力，因此可视为构成第一以及第二晶体管210以及220的驱动能力差异的另一种方法选择。
第一晶体管210以及第二晶体管220可具有相同沟道宽度以及相同沟道长度，而有不同的层厚度或杂质剂量浓度，使得第二晶体管220具有高于第一晶体管210的驱动能力。举例来说，第一晶体管210的临界电压可能高于第二晶体管220的临界电压，因此，即使第一晶体管210以及第二晶体管220具有相同布局尺寸，第二晶体管220仍具有高于第一晶体管210的驱动能力。举例来说，临界电压差异可由不同的栅氧化层厚度或Vt杂质剂量所产生。图9上方显示了第一晶体管210的剖面图以及其下方显示了第二晶体管220的剖面图。如图9所示，第一晶体管210的控制栅极的栅氧化层厚度比第二晶体管220的控制栅极的栅氧化层厚度厚，因此，若其它物理特性保持相同时，第一晶体管210的临界电压也会较高。晶体管的临界电压也可被在栅氧化层下方的杂质剂量浓度所影响。举例来说，如图9所示，若在第一晶体管210的控制栅极下方的区域302的杂质剂量浓度不同于在第二晶体管220的控制栅极下方的区域304的杂质剂量浓度且第一晶体管210以及第二晶体管220的所有物理特性都相同时，第一晶体管210的临界电压将变成与第二晶体管220的临界电压不同。若两者都为N型晶体管且区域302具有P型杂质剂量浓度比区域304还大时，第一晶体管210的临界电压将较高。
若采用掩模改变以外的方法来构成第一以及第二晶体管的驱动能力差异，需要至少一层额外的掩模以及额外相关的工艺，造成相当高的成本。
本发明的实施例揭示具有不同驱动能力的两晶体管的2T非易失性存储器单元。多个依据本发明的2T非易失性存储器单元可构成一个设置有行与列的存储器阵列。在具有依据本发明的2T非易失性存储器单元的存储器阵列中的存储器单元不必要为相同的。依据可靠度要求，一部分的存储器阵列可具有2T非易失性存储器单元，其中每一存储器单元具有两相同的晶体管；而另一部分的存储器阵列可具有2T非易失性存储器单元，其中每一存储器单元具有两不同驱动能力的晶体管。图6中显示了此概念，在上方，有一2T非易失性存储器单元200包含了具有不同驱动能力的晶体管210以及220，以及，在左侧，有另一2T非易失性存储器单元包含两相同的晶体管。
图3显示2T非易失性存储器单元的耐久性(endurance)测试的实验结果。图3中分别比较3种不同的2T非易失性存储器单元。一个为一般的典型2T非易失性存储器单元，其具有两相同的晶体管，分别用以读取以及编程操作。第二种为编程增强式2T非易失性存储器单元，其中用于编程的晶体管的沟道宽度比典型2T非易失性存储器单元中的晶体管的沟道宽度约宽20％。第三种为读取增强式2T非易失性存储器单元，其中用于读取的晶体管的沟道宽度比典型2T非易失性存储器单元中的晶体管的读取沟道宽度约宽20％。耐久性测试通过编程电流约1微安培(μA)进行测试。如图3所示，传统(Std)具有相同晶体管的2T非易失性存储器单元的编程电流在经过百万(1000K)擦写次数(program and erase cycles)后，约10微安培，而具有较宽读取晶体管的2T非易失性存储器单元稍微高出一点。然而，具有依据本发明实施例的较宽编程晶体管(PGM+20％)的2T非易失性存储器单元的编程电流在百万擦写次数(program and erase cycles)后低于10-3微安培(1奈安培)。由图3中可以发现，具有依据本发明实施例的较宽编程晶体管(PGM+20％)的2T非易失性存储器单元的耐久性增加10fold。
本发明提供一具有两不同驱动能力的晶体管存储器单元。具有较强驱动能力的晶体管主要地用于存储器编程，使得存储器单元的耐久性得以提升。
上述说明提供数种不同实施例或应用本发明的不同特性的实施例。实例中的特定元件以及工艺用以帮助阐释本发明的主要精神及目的，当然本发明不限于此。
因此，虽然本发明已以较佳实施例揭示如上，但其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种2-晶体管非易失性存储器单元，包括：
第一晶体管，其具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，以及
第二晶体管，其具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，其特征在于，
该第一以及该第二晶体管的该源极、该浮置栅极、以及该控制栅极分别互相连接且该第一晶体管的驱动能力低于该第二晶体管的驱动能力。
2.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。
3.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，该第二晶体管的沟道宽于该第一晶体管的沟道。
4.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，在该第一晶体管的该浮置栅极下方的沟道窄于在该第二晶体管的该浮置栅极下方的沟道。
5.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，在该第一晶体管的该控制栅极下方的沟道窄于在该第二晶体管的该控制栅极下方的沟道。
6.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，在该第一晶体管的该控制栅极下方的栅氧化层厚于在该第二晶体管的该控制栅极下方的栅氧化层。
7.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，该第一晶体管的临界电压高于该第二晶体管的临界电压。
8.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，该第一以及该第二晶体管的沟道宽度分别为0.5微米以及0.6微米。
9.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，该第一以及该第二晶体管的沟道宽度范围分别为0.22微米至0.3微米以及0.3微米至0.6微米。
10.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，在该第一晶体管的该浮置栅极下方的沟道长于在该第二晶体管的该浮置栅极下方的沟道。
11.如权利要求1所述的2-晶体管非易失性存储器单元，其特征在于，在该第一晶体管的该控制栅极下方的沟道长于在该第二晶体管的该控制栅极下方的沟道。
12.一种存储器阵列，包括多个2-晶体管非易失性存储器单元，所述多个2-晶体管非易失性存储器单元中至少一个包括：
第一晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，以及
第二晶体管，具有源极以及漏极，由其间的沟道所分开；在该沟道上方靠近该源极端的浮置栅极；以及在该浮置栅极及该沟道上方靠近该漏极端的控制栅极，其特征在于，
该第一以及该第二晶体管的该源极、该浮置栅极、以及该控制栅极分别互相连接且该第一晶体管的驱动能力低于该第二晶体管的驱动能力。
13.如权利要求12所述的存储器阵列，其特征在于，所述多个2T非易失性存储器单元的至少另一个包括两个相同的晶体管。
14.如权利要求12所述的存储器阵列，其特征在于，该第一晶体管用于存储器读取，该第二晶体管用于存储器编程。
15.如权利要求12所述的存储器阵列，其特征在于，该第一晶体管的沟道窄于该第二晶体管的沟道。
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