CN101154609B - 凸块测试单元、装置及测试方法 - Google Patents

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Abstract

一种凸块测试单元、装置及测试方法，所述凸块测试单元包括：一支撑基板，设置有至少两个探针，所述探针突出于该支撑基板的一表面；以及一数字检测装置，埋置于该支撑基板内。其中该数字检测装置包括一第一输入端子；一第二输入端子；以及一输出端子，其中该第一输入端子电性连结于所述探针之一。

Description

凸块测试单元、装置及测试方法 
技术领域
本发明是有关于元件测试技术，且特别是有关于一种导电凸块(conductive bump)的测试装置与测试方法。 
背景技术
电子产品的倒装芯片(flip-chip)封装将电子构件的有源面朝下而直接电性连结于一基板，例如陶瓷基板、电路板或采用导电凸块接垫载具(carrier)的基板。倒装芯片技术已迅速地取代采用焊线(wire)连结芯片朝上有源面内接垫的传统打线接合技术。 
倒装芯片封装技术通常通过在硅晶片上放置焊锡凸块(solder bumps)的工艺而达成。焊锡凸块倒装芯片制程通常包括四道连续制程步骤，包括：(1)准备用于形成焊锡凸块的晶片；(2)在上述晶片上形成并设置焊锡凸块；(3)将晶片上形成有焊锡凸块的芯片贴附在一基板、一电路板或一载具(carrier)上；(4)通过一封底胶(underfill)形成其间的粘附并结束封装。 
倒装芯片封装所使用的凸块具有多种功能。当凸块上粘着有芯片时，凸块提供了芯片至基板的导电路径(conductive path)。此外，凸块也提供了一热传导路径，以将来自芯片的热能传导至基板处。上述凸块也有助于芯片与基板的粘着。 
当今形成凸块的方法包括蒸镀(evaporation)、电镀(electroplating)、无电电镀(electroless plating)、溅镀(sputtering)以及印刷法(stencil printing)。然而，形成于半导体构件上的凸块质量成为倒装芯片封装后影响半导体芯片可靠度的主要因素的一。不佳的凸块质量可能造成半导体芯片无法通过后续测试，特别是可靠度(reliability)测试。 
然而，目前形成于半导体构件上的凸块仅可在半导体构件的倒装芯片封装完成后得到测试。 
图1与图2图示了常见用于判定凸块(bump)质量的菊花链连线(daisy chain)测试法。请参照图1，如此的菊花链连线测试法首先在一半导体基板(未图标)的一测试芯片(test die)10上通过前述任何的凸块形成方法，形成包括多个凸块12的一凸块阵列(bump array)。每两个凸块12则通过形成于测试芯片10表面上的一片段(segment)14连结，形成一凸块组(bump section)16。片段14具有导电性，因此可在测试芯片10上形成多个互为电性隔离的凸块组16。接着，为了绕线(line routing)目的，在测试芯片10上可形成片段18以适当地连结两个特定的凸块组16，其也具有导电性。片段14、片段18例如为形成于测试芯片10表面的一短金属片、一金属导线(metal trace/conductive line)、或一焊垫(bonding pad)，其材料例如为铝或铝合金的导电材料。 
如图2所示，接着将图1中具有多个凸块组16的测试芯片10组装至测试基板20上，测试基板20上则形成有多个片段22与锡球24。片段22与锡球24皆具有导电性。在测试芯片10上，各凸块组16对应地设置于邻近两个片段22的一位置，因此在测试芯片10完成封装后可形成单一导电路径(未图示)。接着通过如预烧脚座(bum-in socket)的测试装置，针对测试基板20与凸块12进行如阻抗测试(impedance test)的测试，以便检验凸块12以及形成这些凸块12的凸块制程。然而，如此的常见菊花链连线检测法需要花费许多人工且较为耗时。而且，上述菊花链连线检测法仅用于评估一凸块制程与其制程参数时使用，并不适用于当今集成电路工业的产品芯片(product dies)测试与评估。 
因此，便需要一种可实时检测导电凸块的装置。 
发明内容
有鉴于此，本发明提供了一种凸块测试单元、装置及测试方法，以解决上述问题。 
在一实施例中，本发明的凸块测试单元，包括： 
一支撑基板，设置有至少两个探针，所述探针突出于该支撑基板的一表面；以及一数字检测装置，埋置于该支撑基板内。其中该数字检测装置包括一第一输入端子；一第二输入端子；以及一输出端子，其中相邻的两个所述探针以不同电路电性连接至相同的数字检测装置。 
所述的凸块测试单元，其中所述支撑基板包括陶瓷材料、环氧树脂、树 脂、聚亚酰胺、FR4玻璃纤维或聚合物。 
所述的凸块测试单元，其中所述探针间由所述支撑基板电性绝缘。 
所述的凸块测试单元，还包括一第一电路，形成于所述支撑基板内，以电性连结该数字检测装置的第三输入端子与未连结于所述第一输入端子的所述探针，以向未连结于所述第一输入端子的所述探针提供测试信号。 
所述的凸块测试单元，还包括一第二电路，形成于所述支撑基板内，以电性连结所述数字检测装置的所述第二输入端子，以向该数字检测装置提供第一输入信号。 
所述的凸块测试单元，其中所述数字检测装置为正反器。 
所述的凸块测试单元，还包括一第三电路，埋置于所述支撑基板内，所述第三电路连结所述第一输入端子与连结于所述第一输入端子的所述探针，以向所述数字检测装置提供第二信号。 
在另一实施例中，本发明的凸块测试装置，包括： 
一支撑基板，设置有多个探针，所述探针突出于该支撑基板的一表面；以及多个数字检测装置，埋置于该支撑基板内。其中所述数字检测装置分别包括一第一输入端子；一第二输入端子；以及一输出端子，其中相邻的所述探针以不同电路电性连接至相同的数字检测装置。 
所述的凸块实时测试装置，还包括一第一电路，形成于所述支撑基板内，以分别电性连结各数字检测装置的第三输入端子以及未连结于所述第一输入端子的所述探针，以向未连结于所述第一输入端子的所述探针提供测试信号。 
所述的凸块实时测试装置，还包括一第二电路，形成于所述支撑基板内，以电性连结各数字检测装置的所述第二输入端子，以向各数字测试装置提供第一输入信号。 
所述的凸块实时测试装置，还包括一第三电路，形成于所述支撑基板内，所述第三电路连结所述第一输入端子以及连结于所述第一输入端子的所述探针，以向各数字检测装置提供第二信号。 
依据又一实施例，本发明的凸块测试方法，包括下列步骤： 
提供一基板，该基板上的一区内形成有多个凸块，其中每两个凸块间形成有电性连结，以在该基板上形成多个凸块组；提供前述实施例的凸块测试装置，其中各数字检测装置对应于所述凸块组而设置，分别具有两个对应的探针，上述探针交替地连接至第一输入端子与数字检测装置；将该导电凸块实时测试装置的所述探针接触所述凸块，以分别形成介于所述凸块组之一以及相连的各数字检测装置间的一导电通路；提供一测试信号至未连结该第一输入端子的所述探针，且该测试信号通过各导电通路，进而测试所述凸块并向各数字检测装置提供一第一输入信号，而该第一输入信号由各数字检测装置记录为一测试数据；以及提供一第二输入信号，通过该第二电路至各数字检测装置，以读出为各数字检测装置所记录的该测试数据并获得一数据顺序。 
所述的凸块的测试方法，其中所述第二输入信号挤出为各数字检测装置记录的所述测试数据，得到所述数据顺序。 
所述的凸块的测试方法，其中所述测试信号为一相对高的电压值，且当形成于所述凸块组的与其连结的所述数字检测装置间的所述导电通道为正常情形时，为所述数字检测装置记载为测试信号的第一输入信号显示为相对高的电压值，而当形成于所述凸块组的与其连结的所述数字检测装置间的所述导电通道为异常情形时，为所述数字检测装置记载为测试信号的第一输入信号显示为相对低的电压值。 
所述的凸块的测试方法，其中所述数据顺序按照先进先出准则排列。 
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。 
附图说明
图1与图2为一系列示意图，用以说明常见技术中导电凸块的测试方法； 
图3为一示意图，显示了依据本发明一实施例的导电凸块的测试装置的剖面情形； 
图4为一示意图，显示了采用如图3所示的测试装置所进行的凸块测试；以及 
图5为一示意图，显示了采用如图3所示的测试装置所进行的凸块测试在测试后读出数据的情形。 
其中，附图标记说明如下： 
10测试芯片 
12凸块 
14、18片段 
16凸块组 
20测试基板 
22片段 
24锡球 
100测试装置 
102第一基板 
104测试探针 
106第二基板 
108数字检测装置 
110、112、114、116电路 
150测试区 
C0、C1输入端子 
O输出端子 
200半导体衬底 
202凸块 
202a缺陷凸块 
204绝缘层 
208凸块组 
210无效区 
206导电片段300导电路径 
具体实施方式
本发明的导电凸块的测试装置与方法将于下文中进一步地描述。在部分实施例中，可大体于晶片层级(wafer level)时测试形成于一半导体元件上的多个导电材质的凸块。在部分实施例中，上述测试可通过电性连结具有串联的数字检测装置的一装置与形成于半导体装置上的多个凸块所达成，上述数字检测装置分别连结有两个探针，经由数字检测装置的操作而得到凸块的测试 结果。 
图3、4、5为一系列示意图，分别显示了依据本发明不同实施例的凸块的测试装置与测试方法。 
在图3中显示了测试凸块的一测试装置100。此测试装置100包括在其内形成有多个测试探针104的一第一基板102。这些测试探针104分别穿透其一表面。由此，第一基板102包括如陶瓷材料、环氧树脂、树脂、聚亚酰胺、FR4玻璃纤维或聚合物的绝缘材料。测试探针104则例如为钨-铼(W-Re)合金、钨、锇(osmium)、钯(palladium)、铍-铜(Be-Cu)合金等材质的探针或Paliney
Figure DEST_PATH_G07107984620070212D000061
探针。 
测试装置100还包括一第二基板106，其内埋置有多个数字检测装置108。由此，这些数字检测装置108例如为可用于写入与读出一测试信号的正反器(flip-flops)，经由电路110的串联而形成于第二基板106内。由此，电路110连结了位于前方的一数字检测装置的一输出端子(未图示)以及接连后方一数字检测装置的一输入端子(未图示)。电路110也连结位于最前方的数字检测装置108的一输入端子C1以及最后端的数字检测装置108的一输出端子O。 
仍请参照图3，于第二基板106内则也设置有多个电路112、114与116，其中电路116分别连结各数字检测装置108的一输入端子与另一输入端子C0以及一电路112。电路112分别用于连结电路116与一测试探针104，而电路114则分别连结数字检测装置108的一未连结于电路112的一测试探针104。 
如图3所示，第二基板106在此显示为堆叠于第一基板102上的一情形，进而形成一探针卡。电路112、114与测试探针104间的电性连结可通过如导线或导电凸块的导电物连结(在此皆未显示)。此外，于第二基板106与第一基板102间可存在有一间隙(未图示)而非限制如图3所示的堆叠设置情形。在测试装置100内的第一基板102与第二基板106的设置情形可由所属领域技术人员依实际需求而稍作修改。 
请参照图4，显示了图3内的测试装置100面对形成于一半导体衬底200上的作为凸块测试的一测试区150的一剖面情形。测试探针104与数字检测装置108的设置并非以图4内所示的设置情形而加以限制，所属领域技术人 员可视实际情形而稍作更动。 
如图4所示，在半导体衬底200上的一绝缘层204的表面上形成有多个凸块202，而测试装置100设置于具有为多个形成于其上的凸块202形成的一凸块阵列的一测试区150之上。测试区150用于实施一凸块测试之用，其可为一产品芯片或一测试芯片上的一外围区。测试区150为一无效区210所隔离。凸块202可通过如蒸镀、电镀、无电电镀、溅镀或印刷法等方式形成。 
请继续参照图4，其中每两个凸块202由形成于绝缘层204内的一导电片段206所连结。因此，在测试区150内形成有多个凸块组208。这些凸块组208彼此间为绝缘层204所分隔并电性绝缘。由此，导电片段206可为如铝或铝合金的导电材料所制成的一短的金属片段或一导电焊垫。 
在凸块测试时，通过如机械手臂的一握把(未图标)将测试装置100朝向半导体衬底200移动，使得测试探针104分别接触在测试区150内形成于凸块组208上的凸块202。因此在凸块组208之一与各数字检测装置108间可由两个测试探针104相连结，因而形成一单一导电路径300(single conductivepath)。 
因此，在进行凸块测试时，可首先自输入端子C0向电路112提供一测试信号，上述测试信号为处于相对高电压程度(例如3.3伏特)的一信号。因此，在各数字检测装置108可同时接收通过导电路径300处(在此标示为C2)的一输入信号，并分别将此输入信号转换成为一测试信号且由各数字检测装置108所记录。当一数字检测装置108所接收的测试信号显示为处于相对高电压程度时，上述数字检测装置108内将写入“1”的测试数据，进而表示了其对应的凸块组内的凸块为正常而无存在有缺陷的凸块。相反地，当一数字检测装置110接受到一输入电压显示为处于相对低程度时(例如低于3.3伏特)，上述数字检测装置108内将写入“0”的测试数据，进而表示了其对应的凸块组内存在有缺陷的凸块。 
接着，自输入端子C1处供应处于相对低电压程度(例如低于3.3伏特)的一电压信号至电路110处。由各数字检测装置108所记录的测试数据可因而被挤出并接着被读取，进而按照先进先出(first in first out，FIFO)准则而在输出端子O处得到一数据序列。 
此外，在进行凸块测试之前，也就是测试装置100接触形成于半导体衬底200表面上的凸块202之前，可选择性地自输入端子C0处先行通入一相对低电压程度(如低于3.3伏特)的一重置(reset)信号至各数字检测装置108处，以先抹除所有数字检测装置108内的记忆状态。 
图5显示了一示意图，显示了采用如图3所示的测试装置在凸块测试后的数据读取情形。由此，在半导体衬底200上绘示有六组凸块组208，而其中的一组内存在有缺陷凸块202a。依据前述的测试步骤，各数字检测装置108可同时接收来自导电路径300的输入信号(标示为C2)，并将此输入信号转换并记录。由于存在有缺陷的凸块202a，因此其对应的数字检测装置108将接收到处于相对低电压程度的一输入信号，并将其记录为一测试数据“0”，而其它的数字检测装置108则将接收到为相对高电压程度的一输入信号并将其记录为测试数据“1”。接着，自输入端子C1处将为电路110提供一相对低电压程度(如低于3.3伏特)的一电压信号。因此存储于各数字检测装置内的测试数据可依序地被挤出，并在接着输出端子O处按照先进先出准则读出得到一数据序列“110111”。 
由此，通过上述实施例的解说，本发明可在晶片阶段时实时地检测导电凸块并获得如缺陷数量及/或缺陷凸块位置等凸块信息。此外，测试装置100也可在凸块形成之后用于实施其它类似的缺陷分布分析以及类似的导电凸块评估测试。当由串联的数字检测装置获得的数据序列显示出可接受的测试结果时，即表示晶片阶段的测试结果为可接受结果，因而可确任凸块质量与形成凸块的制程状况。而当串联的数字检测装置所得到的数据序列显示了不可接受结果，则需立即停止形成凸块的制程并观察位于测试芯片上或产品晶片上的缺陷凸块所在位置，以改进形成凸块的工艺。 
虽然本发明已以较佳实施例公开如上，然而并非用以限制本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。 

Claims (15)

1.一种凸块测试单元，包括：
一支撑基板，设置有至少两个探针，所述探针突出于所述支撑基板的一表面；以及
一数字检测装置，埋置于所述支撑基板内，所述数字检测装置包括：
一第一输入端子；
一第二输入端子；以及
一输出端子，其中所述第一输入端子电性连结于所述探针之一，且相邻的两个所述探针以不同电路电性连接至相同的数字检测装置。
2.如权利要求1所述的凸块测试单元，其中所述支撑基板包括陶瓷材料、环氧树脂、聚亚酰胺、或FR4玻璃纤维。
3.如权利要求1所述的凸块测试单元，其中所述探针间由所述支撑基板电性绝缘。
4.如权利要求1所述的凸块测试单元，还包括一第一电路，形成于所述支撑基板内，以电性连结该数字检测装置的第三输入端子与未连结于所述第一输入端子的所述探针，以向未连结于所述第一输入端子的所述探针提供测试信号。
5.如权利要求4所述的凸块测试单元，还包括一第二电路，形成于所述支撑基板内，以电性连结所述数字检测装置的所述第二输入端子，以向该数字检测装置提供第一输入信号。
6.如权利要求1所述的凸块测试单元，其中所述数字检测装置为正反器。
7.如权利要求1所述的凸块测试单元，还包括一第三电路，埋置于所述支撑基板内，所述第三电路连结所述第一输入端子与连结于所述第一输入端子的所述探针，以向所述数字检测装置提供第二信号。
8.一种凸块测试装置，包括：
一支撑基板，设置有多个探针，所述探针突出于所述支撑基板的一表面；以及
多个数字检测装置，埋置于所述支撑基板内，所述数字检测装置分别包括：
一第一输入端子；
一第二输入端子；以及
一输出端子，其中所述第一输入端子电性连结于所述探针之一，且相邻的两个所述探针以不同电路电性连接至相同的数字检测装置。
9.如权利要求8所述的凸块测试装置，还包括一第一电路，形成于所述支撑基板内，以分别电性连结各数字检测装置的第三输入端子以及未连结于所述第一输入端子的所述探针，以向未连结于所述第一输入端子的所述探针提供测试信号。
10.如权利要求9所述的凸块测试装置，还包括一第二电路，形成于所述支撑基板内，以电性连结位于后方的数字检测装置的所述第二输入端子与位于前方的数字检测装置的所述输出端子，以向各数字测试装置提供第一输入信号。
11.如权利要求8所述的凸块测试装置，还包括一第三电路，形成于所述支撑基板内，所述第三电路连结所述第一输入端子以及连结于所述第一输入端子的所述探针，以向各数字检测装置提供第二信号。
12.一种凸块的测试方法，包括下列步骤：
提供一基板，所述基板上的一区内形成有多个凸块，其中每两个凸块间形成有电性连结，以在所述基板上形成多个凸块组；
提供如权利要求8的凸块测试装置，其中各数字检测装置对应于所述凸块组而设置，分别具有两个对应的探针，其中相邻的两个所述探针以不同电路电性连接至相同的数字检测装置；
将所述凸块测试装置的所述探针接触所述凸块，以分别形成介于所述凸块组之一以及与其相连的数字检测装置间的导电通路；
提供一测试信号至所有未连结所述第一输入端子的所述探针，且所述测试信号通过各导电通路，进而测试所述凸块并向各数字检测装置提供第一输入信号，而所述第一输入信号由各数字检测装置记录为测试数据；以及
通过所述第二输入端子，将一第二输入信号提供至各数字检测装置，以读出为各数字检测装置所记录的所述测试数据并获得数据顺序。
13.如权利要求12所述的凸块的测试方法，其中所述第二输入信号挤出为各数字检测装置记录的所述测试数据，得到所述数据顺序。
14.如权利要求12所述的凸块的测试方法，其中所述测试信号为一相对高的电压值，且当形成于各凸块组的与其连结的所述数字检测装置间的所述导电通路为正常情形时，为该所述数字检测装置记载为测试数据的第一输入信号显示为相对高的电压值，而当形成于所述凸块组的与其连结的所述数字检测装置间的所述导电通路为异常情形时，为所述数字检测装置记载为测试数据的第一输入信号显示为相对低的电压值。
15.如权利要求12所述的凸块的测试方法，其中所述数据顺序按照先进先出准则排列。
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