CN101162708A - 实现多位单元的非易失性半导体存储元件及其制造方法 - Google Patents

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Abstract

一种实现多位单元的非易失性半导体存储元件及其制造方法包括：制造能够在一个单个存储单元中存储多位数据，例如4位数据的非易失性半导体存储元件，从而提高或非型非易失性半导体存储元件的集成度。

Description

实现多位单元的非易失性半导体存储元件及其制造方法
本发明要求享有2006年10月11日提交的韩国专利申请No.10-2006-0098760的权益，在此引入其全部内容作为参考。
技术领域
本发明涉及一种非易失性半导体存储元件及其制造方法，更确切的说，涉及一种实现多位单元(multi-bit cell)的非易失性半导体存储元件及其制造方法。
背景技术
在各种高度集成非易失性存储元件中，闪速电可擦可编程只读存储(EEPROM)元件具有独特的优势，例如，编程速度高和功耗低。所以，将其作为用于便携式终端设备的大容量存储媒体，例如，数码相机，移动个人电脑，等等，或用在传统的硬盘中。
基于存储单元结构，一般可将闪速EEPROM元件分为与非结构元件和或非结构元件。与非结构元件在集成度方面具有优越的特性，然而，或非结构元件具有优越的随机访问时间特性。在或非结构元件中，每个存储单元都独立地与位线以及字线相连接，并因此存在一个优势，即在写操作或读操作过程中，每个单元相互间的干扰较小。
然而，或非结构元件需要一种用于每个单元和相应位线的互联的接触子。由于这个原因，与每一个单个串(string)只需要一个接触子的与非结构元件相比，或非结构元件在集成度(例如，减小尺寸)上存在劣势，其中，单个串的例子为由彼此串联连接的多个单元构成的单个单位(unit)。
发明内容
本发明的各项实施方式涉及一种或非型非易失性半导体存储元件，包括：多个存储单元，其中每个单元都设置为可存储多位数据。
本发明的各项实施方式涉及一种非易失性半导体存储元件，包括：(a)含有多个源极/漏极区的半导体衬底；(b)置于所述源极/漏极区每个的各侧端的间隔子结构；(c)交替排布在源极/漏极区上的接触子以及源极线；(d)与接触子和源极线之间的间隔子结构接触的控制栅；(e)形成在源极线上围绕各个接触子的多金属介电(PMD)层；以及(f)置于接触子以及PMD层上的金属配线层。
本发明的各项实施方式涉及一种用于制造非易失性半导体存储元件的方法。根据这种方法将执行下述步骤：(a)在半导体衬底上顺序形成第一氧化物层，第一多晶硅层，以及第一绝缘层；(b)将掺杂剂注入到通过应用置于第一绝缘层上的光刻胶图案执行蚀刻工艺所暴露出的半导体衬底中，以形成源极/漏极区，(c)执行再氧化工艺以在源极/漏极区上形成第二氧化物层；(d)在第二氧化物层相对两侧在第二氧化物层上形成第一间隔子；(e)在相邻的第一间隔子中填充第二绝缘层，并去除在源极区上的第二绝缘层；(f)在去除了第二绝缘层的各个源极区上形成源极线；(g)在去除第一绝缘层后，形成第二间隔子以与各个第一间隔子接触；(h)在源极线上形成上氧化硅层并在相邻的第二间隔子中的下面形成下氧化硅层；(i)在相邻的第二间隔子炎间形成控制栅；(j)执行自对准硅化物工艺以降低控制栅的电阻；(k)形成覆盖控制栅的多金属介电(PMD)层，并通过化学机械抛光(CMP)工艺使PMD层平坦化；以及(l)在贯穿PMD层以及第二绝缘层的多个接触孔中填充导电材料以形成接触子。
附图说明
图1至图12示出了根据这里所描述的实施方式的用于制造能够实现多位单元的非易失性半导体存储元件的方法的各工艺的示意性截面图。
具体实施方式
各项实施方式涉及一种用于在单个存储单元中存储多位数据以提高闪速EEPROM元件的集成度的技术。
首先，如图1所示，在半导体衬底100上顺序形成第一氧化物层110，第一多晶硅层120，以及第一绝缘层130。第一氧化物层110将由选自SiO2层、SiON层、La2O3层、ZrO2层、以及Al2O3层中的任意之一制成，或通过层压上述各层中的至少两层形成。第一氧化物层110将通过生长或沉积形成，其厚度为大约30至约300，并且，为了形成浮栅，通过沉积多晶硅，第一多晶硅层120形成的厚度为大约100至约1,500。同时，第一绝缘层130为由SiO2形成的氧化物层或由SiN2形成的氮化物层制成。
接下来，如图2所示，在第一绝缘层130上设置光刻胶图案140以定义源极/漏极区。应用光刻胶图案140执行蚀刻工艺以通过在半导体衬底100上去除第一绝缘层130、第一多晶硅层120、甚至以及第一氧化物层110的预定区域使半导体衬底100暴露出来，在这之后，将掺杂剂注入半导体衬底100的经过上述工艺后暴露出的区域以形成源极/漏极区150。这里，将执行应用光刻胶图案140的蚀刻工艺以只去除第一绝缘层130以及第一多晶硅层120，而不去除第一氧化物层110，以此使第一氧化物层110暴露出来。
在将掺杂剂注入以形成源极/漏极区150并执行清洗工艺之后，在温度为大约1000℃至约1100℃上执行退火工艺，以防止在形成源极/漏极区150时注入的掺杂剂的有害扩散。
如图3所示，退火工艺完成以后，在源极/漏极区150执行再氧化工艺以形成第二氧化物层160。从而，第二氧化物层160形成的厚度为大约90至约110。
在第二氧化物层160形成之后，将由SiO2形成的氧化物层或由Si3N4形成的氮化物层沉积在半导体衬底100上。对已沉积的SiO2层或Si3N4层执行回刻工艺(etch-back process)，随之形成了如图4所示的第一间隔子170。然后，在半导体衬底100的整个表面上沉积第二绝缘层180以执行间隙填充工艺。通过回刻工艺使经间隙填充的第二绝缘层180平坦化，并随后，应用源极开口掩模(图中未示出)将其蚀刻以开放源极区。从而，去除在源极区上的第二绝缘层180。作为另一种选择，可通过化学机械抛光(CMP)工艺代替回刻工艺使第二绝缘层180平坦化。
如图5所示，在源极区去除第二绝缘层180之后，将电极材料，例如掺杂的多晶硅，沉积在源极区上，以执行间隙填充工艺。通过回刻工艺将经间隙填充的掺杂的多晶硅平坦化，以形成源极线190。
如图6所示，在源极线190形成以后，执行预定的蚀刻工艺以去除第一绝缘层130，并注入n型掺杂剂例如砷(As)或磷(P)，以使第一多晶硅层120具备浮栅特性。
在将n型掺杂剂注入以后，在第一多晶硅层120上沉积由SiO2形成的氧化物层或由Si3N4形成的氮化物层。对已沉积的SiO2层或Si3N4层执行回刻工艺，以形成如图7所示的第二间隔子200。随后，在其上具有第二间隔子200的第一多晶硅层120上执行干刻工艺，例如反应离子蚀刻(RIE)。如图8所示，应用干刻工艺，蚀刻第一氧化物层110以及第一多晶硅层120，并在其后，执行清洗工艺。
如图9所示，通过蚀刻甚至第一氧化层110而形成图案之后，执行预定的氧化工艺，以在源极线190上形成上氧化硅层210，以及在通过蚀刻第一氧化物层110和第一多晶硅层120得到的图案上形成下氧化硅层220。
在形成氧化硅层210和220之后，为了形成如图10所示的控制栅230，在下面的氧化硅层220上沉积控制栅材料以在第二间隔子200之间执行间隙填充工艺，其中，所述控制栅材料例如选自多晶硅、钨(W)，硅化锗(SiGe)，锗硅碳化物(SiGeC)、钼(Mo)、钼硅化物(MoSi2)、钛(Ti)，钛硅化物(TiSi2)，以及钛氮化物(TiN)中的至少之一。多晶硅最适宜用作间隙填充材料。随着间隙填充在第二间隔子200中的控制栅材料通过回刻工艺实现了平坦化，控制栅230既可以形成。
如图11所示，在控制栅230形成之后，执行例如应用钴(Co)和TiN的一般的自对准硅化物工艺(general salicide process)，以降低控制栅230的电阻，并随后在温度大约400℃至约500℃上执行退火工艺。之后，应用硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)，等等，形成多金属介电(poly-metal dielectric PMD)层240，并通过CMP工艺实现PMD层表面的平坦化。
在平坦化PMD层240之后，在PMD层240上设置预定的光刻胶图案(图中未显示)。应用预定的光刻胶图案蚀刻PMD层以及第二绝缘层180，以形成接触孔。
如图12所示，关于上述形成的接触孔，在各个接触孔的侧壁上形成有阻挡层(图中未示出)，例如由钛钽氮化物(TiTaN)制成，并在接触孔中填充有例如钨的材料以形成接触子250。当然，在形成接触孔250之后，将执行CMP工艺以使具有接触子250的PMD层240平坦化。
其后，通过传统的化学气相沉积(CVD)法或者物理气相沉积(PVD)法，在具有接触子250的PMD层240上形成由例如铝的导电材料制成的金属配线层260。
如图12所示，每个接触子250都位于相邻的两条源极线190之间，从而，接触子250以及源极线190是周期性形成的并相互交替排布的。
应用上述的各项实施方式，可制造非易失性半导体存储元件，该元件中单个存储单元可存储多位数据，例如，4位数据，从而提高或非型非易失性半导体存储元件的集成度。特别是，因为非易失性半导体存储元件使用间隙填充的源极线190工作，实施方式可去除自对准源(SAS)工艺，并减小了扩散电阻(diffusion resistance)。扩散电阻的减小可导致源极线190的电阻的减小，这将改善单元电流的容限。

Claims (20)

1.一种用于制造非易失性半导体存储元件的方法，包括：
在半导体衬底上顺序形成第一氧化物层，第一多晶硅层，第一绝缘层；
将掺杂剂注入为通过应用置于所述第一绝缘层上的光刻胶图案执行蚀刻工艺所暴露出的所述半导体衬底中以形成源极/漏极区；
执行再氧化工艺以在所述源极/漏极区形成第二氧化物层；
在所述第二氧化物层相对两侧在所述第二氧化物层上形成第一间隔子；
在相邻的第一间隔子之间填充第二绝缘层，并去除在所述源极区上的所述第二绝缘层；
在去除了所述第二绝缘层的各个源极区上形成源极线；
在去除了所述第一绝缘层以后，形成第二间隔子以与所述各个第一间隔子接触；
在所述源极线上形成上氧化硅层，并在所述相邻的第二间隔子之间的下面形成下氧化硅层；
在所述相邻的第二间隔子之间形成控制栅；
执行自对准硅化物工艺以降低所述控制栅的电阻；
形成覆盖所述控制栅的多金属介电层，并通过化学机械抛光工艺使所述多金属介电层平坦化；以及
在贯穿所述多金属介电层以及所述第二绝缘层的多个接触孔中填充导电材料，以形成接触子。
2.根据权利要求1所述的方法，其特征在于，进一步包括：
在所述多金属介电层以及所述接触子上形成金属配线层。
3.根据权利要求1所述的方法，其特征在于：
所述第一氧化物层是由选自SiO2、SiON、La2O3、ZrO2、以及Al2O3，中的至少之一材料制成的，厚度为大约30至约300；以及
所述第一多晶硅层的厚度为大约100至约1500。
4.根据权利要求1所述的方法，其特征在于，所述形成第一间隔子的步骤包括：
在所述第二氧化物层上形成氧化硅层或氮化硅层；以及
在所述氧化硅层或氮化硅层上执行回刻工艺。
5.根据权利要求1所述的方法，其特征在于，所述形成源极线的步骤包括：
在去除了所述第二绝缘层的所述源极区中间隙填充掺杂的多晶硅；以及
通过回刻工艺，使所述经间隙填充的掺杂的多晶硅平坦化。
6.根据权利要求1所述的方法，其特征在于，所述控制栅是由选自多晶硅、钨W、硅化锗SiGe、锗硅碳化物SiGeC、钼、钼硅化物MoSi2、钛Ti、钛硅化物TiSi2、以及钛氮化物TiN中的至少之一的材料制成的。
7.根据权利要求1所述的方法，其特征在于，所述控制栅是通过间隙填充工艺在所述相邻的第二间隔子之间形成的，并通过回刻工艺使控制栅平坦化。
8.根据权利要求1所述的方法，其特征在于，所述多金属介电层是应用硼磷硅玻璃或磷硅玻璃形成的。
9.根据权利要求1所述的方法，其特征在于，所述源极线以及所述接触子是周期性形成的并相互交替排布。
10.根据权利要求1所述的方法，其特征在于，所述形成接触子的步骤包括：
在各个接触孔的侧壁上形成由钛钽氮化物制成的阻挡层；以及
在具有所述阻挡层的所述接触孔中填充所述导电材料。
11.根据权利要求1所述的方法，其特征在于，当在所述源极区上去除所述第二绝缘层时，应用源极开口掩模蚀刻在所述源极区的所述第二绝缘层并将其去除，以开放源极区。
12.一种非易失性半导体存储元件，包括：
具有多个源极/漏极区的半导体衬底；
置于所述源极/漏极区每个的各侧端的间隔子结构；
交替排布在所述源极/漏极区的接触子与源极线；
与在所述接触子和所述源极线之间的所述间隔子结构接触的控制栅；
形成在源极线上围绕所述各个接触子的多金属介电层；以及
置于所述接触子和所述多金属介电层上的金属配线层。
13.根据权利要求12所述的元件，其特征在于，所述间隔子结构包括：
由氧化硅层或氮化硅层制成的第一间隔子，以构成所述间隔子结构的一侧；
由氧化硅层或氮化硅层制成的第二间隔子，以构成所述间隔子结构的另一侧，同时与所述第一间隔子接触；
在所述第一间隔子下面的第一部分中以及所述第二间隔子下面的第二部分中形成的第二氧化物层，所述第一部分和所述第二部分在第一间隔子和第二间隔子的总宽度范围内彼此部分重叠；
置于所述第二间隔子下面的第一氧化物层，其与所述第二氧化物层接触；以及
置于在所述第一氧化物层与所述第二间隔子之间的多晶硅层。
14.根据权利要求12所述的元件，其特征在于，进一步包括：
置于所述控制栅下的下氧化硅层；以及
在所述源极线上形成的上氧化硅层。
15.根据权利要求12所述的元件，其特征在于，所述控制栅是由选自多晶硅、钨W、硅化锗SiGe、锗硅碳化物SiGeC、钼、钼硅化物MoSi2、钛Ti、钛硅化物Ti Si2、以及钛氮化物TiN中的至少之一的材料制成的。
16.根据权利要求12所述的元件，其特征在于，所述多金属介电层是应用硼磷硅玻璃或磷硅玻璃形成的。
17.根据权利要求12所述的元件，其特征在于，进一步包括：
由钛钽氮化物制成的阻挡层，该阻挡层形成于各个接触子周围。
18.一种或非型非易失性半导体存储元件，包括：
多个存储单元，其中每个单元都设置为存储多位数据。
19.根据权利要求18所述的元件，其特征在于，所述多位数据包含4位数据。
20.根据权利要求18所述的元件，其特征在于，所述存储单元包括各自的源极线，所述源极线包含经间隙填充的源极线。
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