CN101169962A - 具有容错地址和命令总线的高密度高可靠性存储器模块 - Google Patents

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Abstract

本发明涉及一种高密度高可靠性存储器模块，包括矩形印刷电路板，该板具有长度在149与153毫米之间的第一侧和第二侧以及宽度短于该长度的第一和第二端。该模块还包括：在第一侧上的第一多个连接器位置，所述第一多个连接器位置沿所述板的第一边延伸，所述第一边延伸所述板的所述长度；以及在第二侧上的第二多个连接器位置，所述第二多个连接器位置在所述板的所述第一边上延伸。该模块还包括一个或多个缓冲器件，所述缓冲器件与电路板通信以便访问安装在电路板的所述第一侧和第二侧上的多达四列的存储器件。此外，该模块包括定位键，定位键的中心位于所述第一边上，距卡的所述第一端82到86毫米并且距卡的所述第二端66到70毫米。

Description

具有容错地址和命令总线的高密度高可靠性存储器模块
技术领域
本发明一般地涉及一种高密度高可靠性存储器模块，其具有容错地址和命令总线以用作将达到自主计算系统所必需的容错和自修复程度的主存储器。
背景技术
存储器模块为现有技术所公知，并已经且当前正在诸如计算机或其他使用固态存储器的设备的实际应用中使用。
一般地说，目前可用的主存储器提供范围为1.6至2.6GB/s的带宽，尽管某些存储器提供有限的数据路径纠错，但是多数存储器都未提供任何针对存储器控制器与存储器子系统之间的接口的纠错方法。此外，用于服务器产品和其他高端计算系统的存储器模块通常包括用于地址和命令输入的重驱动逻辑，以及与存储器子系统关联的时钟再同步和重驱动电路，以允许这些模块包含较高的存储器件数量并在存储器组件上的每个设备处确保准确的时钟计时。尽管这些解决方案使系统具备达到特定带宽目标的能力，但是由于添加的与每个存储器件关联的电路，存储器子系统中在数据路径自身之外的故障的总体数量和类型实际上增加了。同时，由于这些计算系统在商业中更广泛地应用，许多应用完全不能接受因存储器模块故障导致的周期性意外系统停机。因此对改进的总体系统可靠性的强调和需求显著增加，并且需要包括高度容错和总体可靠性两者的综合系统解决方案。此外，还需要满足更大的系统存储密度的相应需求以达到现代商业应用要求的系统性能和操作吞吐量，以及通过提供存储密度改进以扩展系统效用来使投资回报最大化。
本发明提供了此类综合系统解决方案，其包括高存储密度容量和高度容错以及服务器市场中长期期望的总体差异化的系统可靠性。
现有解决方案的存储器模块密度通常限于每个存储器模块18或36个器件，该限制基于诸如存储器件封装大小、存储器模块物理尺寸、缓冲器、重驱动或寄存器器件的重驱动能力、整体存储器子系统和/或模块的功耗等的因素。其他可能的容错改进方法(诸如存储器镜像、符号划分(symbolslicing)以及故障拒绝和冗余的扩展形式)提供了增强的存储器子系统可靠性，但是，由于诸如增加的成本、功率以及降低的性能等负面影响，只能在价格不太重要的特殊应用中考虑，因为这些子系统质量增强的实现很昂贵。因此，还没有适合低端或中端服务器市场的解决方案。
因此，业界长期寻求一种简单的相对廉价而可靠的解决方案，其提供具有差异化产品质量的高存储密度，并且通过使用功能减少的存储器组件来提供不会危及系统可靠性且仍具有价格竞争力的足够资产保护水平。
发明内容
本发明涉及一种高密度高可靠性的存储器控制器/接口模块，所述模块具备与工业标准解决方案的高度兼容性，能够满足期望的密度、性能和可靠性要求，并且与当前可用的存储器模块以及现有或增强的辅助设备进行接口连接。本发明实现所有这些目标，以低成本实现高密度和可靠性增强的存储解决方案。
本发明的一个目标提供了增强的28位1:2寄存器(此处亦称为“缓冲器”)的创新使用以支持4列存储器件，所述存储器件旨在与存储器子系统(例如其上具有动态随机存取存储器(DRAM)芯片的双列直插存储器模块(DIMM))一起使用。所述28位1:2缓冲器包括纠错码(ECC)逻辑以标识和纠正命令或地址总线上的一位错误，以及允许不受这些错误的存在影响的连续存储器操作。所述缓冲器的创新使用还允许使用和询问错误锁存器以及可在缓冲器中使用的错误报告模式，由此系统可以询问4列模块上的一个或多个缓冲器来确定错误状态，从而允许准确的错误确定和预防性的维护，进而减少意外的系统停机。
本发明的另一个目标是在276引脚的DIMM上包含四个控制输入(/CS0至/CS3)以允许从一至四列存储器的选择，以及在所有连接器/DIMM互连上包括冗余触点，否则所述连接器/DIMM互连将被视为单点故障，由此间歇的或永久的接触故障将导致意外的系统停机。
本发明的另一个目标是为所述4列DIMM提供用于非选通输入的可编程延迟，从而提供增强的操作灵活性。
本发明的另一个目标是以最适合市场需要的方式提供在目前可用的控制器中易于采用的DIMM。
本发明的另一个目标是获得使用类似于当前使用的连接器的DIMM，使得现有技术的触点、模具、处理机和相关的生产工具可以继续使用，使得可以更廉价地生产具有附加密度的模块，同时提供增值的可靠性，以及其他增值属性，诸如具有最小额外生产成本的较高存储器封装密度。
本发明的DIMM包括印刷电路板，所述电路板具有前面和背面以及固定到所述前表面和后表面的多个双数据率(DDR)DRAM或同步动态随机存取存储器(SDRAM)。在所述板的前表面的第一边上，提供了一百三十八(138)个触点以将所述卡外部的电路连接到所述SDRAM以及所述DIMM上的相关器件，并且在所述卡的背面的同一第一边上，提供了另外一百三十八(138)个外部电路连接触点，使得所述板上总共具有两百七十六(276)个外部电路连接触点。所述印刷电路板的前面和背面上提供的触点装置用于以直接或间接方式将所述外部电路电连接到所述SDRAM。
本发明的另一个目标是提供一种服务器存储器结构，所述结构包括具有选择性冗余触点的4列双列直插存储器模块或DIMM、锁相环、2或32K位串行电可擦除可编程只读存储器(EE PROM)以及两个28位1:2缓冲器(具有纠错码(ECC)、奇偶校验检查)、通过独立总线读取的多字节错误报告寄存器，以及用于可纠正错误和不可纠正错误状态的实时错误线。更具体地说，本发明的服务器包括新颖的DIMM，所述DIMM具备新颖和独特的ECC/奇偶校验寄存器，所述寄存器可以与1至4个存储器列一起工作并连接到存储器接口芯片，所述存储器接口芯片又连接到存储器控制器或处理器，使得所述存储器控制器通过地址/命令线将地址和命令信息发送到所述缓冲器(或寄存器)，以及将用于纠错目的的校验位发送到所述ECC/奇偶校验寄存器。
本发明的另一个目标是检测安装在所述服务器中的4列模块是否可以监视地址和控制总线完整性，纠正所述地址和控制总线上的错误，报告错误，记录错误并对错误计数。
本发明的另一个目标是提供奇偶校验错误报告，其中奇偶校验信号在它所应用的地址和命令之后的一个周期发送，并且在将地址和命令位从所述4列DRAM上的缓冲器驱动到所述DRAM之后的两个时钟，将错误线驱动至低电平。在将错误线保持为低电平仅2个时钟周期后，可以禁用驱动器并允许输出返回未驱动状态(高阻抗)，从而允许由多个模块共享此线。
本发明还针对所述存储器模块上的未包括在ECC电路中的信号提供了用于调整传播延迟的装置和方法，使得缓冲器可以在一个或两个时钟周期内选择性地重驱动所述信号。
本发明还允许所述存储器模块工作在奇偶校验模式，使得将未使用的ECC校验位输入保持在低电平，从而确保这些输入处于已知和静止状态。
此外，本发明还通过为选定信号提供冗余触点(所述冗余触点源自原始功能触点且恰好(或偏移不超过两个引脚)在所述DIMM的相对侧上)来降低单点故障发生的概率，从而降低导致意外系统停机的触点故障概率。
此外，本发明还通过将/ECC模式控制引脚设置为高电平，从延迟路径移除辅助寄存器(后ECC)，来以与传统非ECC保护的模块一致的方式操作本发明的模块。
附图说明
从以下结合附图的详细说明，本发明的这些目标、特征以及优点将对本领域的技术人员变得显而易见，这些附图是：
图1是典型服务器存储器布置的方块图；
图2是本发明的增强的服务器存储器布置的方块图；
图3A和3B分别是本发明的使用共计36个双高DRAM堆叠的二百七十六(276)引脚4列双列直插存储器模块(DIMM)的前面与背面的平面图；
图4A和4B是图3A中示出的ECC/奇偶校验寄存器的示意图；
图5是图4B的单纠错/双检错纠错码(SEC/DED ECC)电路的方块图；
图6以H-矩阵的形式示出了为图3的模块选择的优选ECC码；
图7A、7B和7C示出了图3A和3B的DIMM的指定触点或引脚连接；
图8示出了与本发明一起使用的时序图；
图9示出了当在本发明的4列DIMM上使用缓冲器时系统中使用的缓冲器连接和缓冲器的总数；
图10示出了本发明的4列DIMM的缓冲器与卡的右侧和左侧上的存储器件之间的CS布线；以及
图11示出了用于访问装配在本发明模块上的一个或两个缓冲器上的错误寄存器的IIC地址。
具体实施方式
通过参考附图，可以最佳地获得对本发明的特征和优点的全面理解，更具体地说，这些附图是：图1是典型的服务器存储器布置的方块图；图2是本发明的增强的服务器存储器布置的方块图；图3A和3B分别是本发明的4列双高堆叠式276触点双列直插存储器模块(DIMM)的前面和背面的平面图；图4A和4B是图3A和3B中示出的缓冲器/寄存器、奇偶校验和纠错电路的示意图；图5是图4B的单纠错/双检错纠错码(SEC/DED ECC)电路的方块图；图6以H-矩阵的形式示出了为图3A的模块选择的优选ECC码；图7A、7B和7C示出了用于图3A和3B的DIMM的指定引脚连接；图8示出了与本发明一起使用的时序图；图9示出了在本发明的4列DIMM上使用的缓冲器连接；图10示出了用于本发明的4列DIMM的缓冲器与卡的右侧和左侧上的存储器件之间的CS布线，以及图11是示出了用于访问本发明的一个或多个缓冲器上的错误寄存器的IIC地址的表。
图1以示意图的形式示出了可以在任何当前可用的服务器中找到的典型服务器存储器布置的方块图，所述服务器可以采用多个存储器子系统，此处以双列直插存储器模块(DIMM)的形式示出。应当理解，实际应用中将使用多个此类DIMM，但为了便于说明，图1中只示出了一个现有技术的DIMM 10。DIMM 10是一块印刷电路板，其上具备多个同步动态随机存取存储器或动态随机存取存储器电路11，下文中总称为存储器件或称为DRAM。DIMM 10上的每个DRAM 11都具有多个输入/输出引脚，所述引脚通过DIMM10上的印刷电路连接到DIMM 10上的触点，并且这些触点还通过数据线15连接到存储器接口芯片18和存储器控制器或处理器19。DIMM上的每个DRAM还通过此类DIMM触点连接到DIMM上的缓冲器/寄存器12和锁相环电路14。锁相环14(PLL)通过时钟线17连接到存储器接口芯片18。寄存器12也通过地址和命令(CMD)总线16连接到存储器接口芯片18。存储器接口芯片18通过数据线15、地址和命令线16以及时钟线17连接到存储器控制器19。应当理解，尽管该图中只示出了一个此类DIMM，但是在实际中，服务器将包含多个此类DIMM。其他此类DIMM将以类似方式通过数据、地址和命令线连接到存储器接口芯片18和存储器控制器19，并且可以以多点(multi-drop)级联互连或其他连接方法连接，这取决于系统结构和缓冲器功能。由于此类服务器和它们的操作对本领域的技术人员是公知的，所以此类服务器和它们的操作无需赘述。
现在转向图2、3A、3B、4A、4B、5、8、9、10和11，将描述本发明的增强的服务器存储器布置。
图2中以示意图的形式示出了采用本发明的服务器存储器布置的方块图。在图2中，服务器包括新颖的4列DIMM 20，DIMM 20包括连接到存储器接口芯片18的一个或多个ECC/奇偶校验缓冲器芯片21(也称为“缓冲器件”)，存储器接口芯片18又连接到存储器控制器或处理器19。应当理解，芯片(多个)21无需同时包括ECC功能和奇偶校验功能。例如，芯片21可以只具有4列可寻址能力、只有ECC功能或只有奇偶校验功能而仍然根据本发明工作。更具体地说，如图2中所示，存储器接口芯片18通过数据线15从DIMM发送和接收数据，并通过线16发送地址和命令。然后存储器接口芯片18通过线15向/从存储器件或DRAM 22发送和接收数据，并通过地址/命令线16将地址和命令信息发送到一个或多个缓冲器芯片21，以及通过线25将用于纠错目的的校验位发送到一个或多个ECC/奇偶校验缓冲器芯片21。在此配置中，与一个或多个ECC/奇偶校验缓冲器芯片21关联的校验位和/或奇偶校验位在存储器接口芯片18中产生，尽管在其他实施例中这些位可以在存储器控制器或处理器19中产生，作为线16上的信息的子集发送给存储器接口芯片，然后存储器接口在线25上将此信息重驱动到存储器模块。
图3A和3B分别示出了本发明的新颖4列DIMM 20的正视图和后视图。一般说来，DIMM是设计为在其上承载多个DRAM 22的印刷电路卡，并且DRAM输出引脚(未示出)通过印刷电路连接到沿着卡背面和前面的边的选定连接器23，并且连接器边上通常具备单个定位键或槽9。此类DIMM的使用和制造是公知的，无需在此进一步描述。但是，本发明的DIMM 20是新颖的，并旨在解决对很高存储器模块密度的需求，并对在现有技术的DIMM中遇到的意外且通常是灾难性的系统停机具有若干显著贡献。本发明的DIMM 20中的改进主要是通过将DIMM 20的长度增大到149毫米至153毫米之间来实现。名义上，DIMM 20长151.35毫米(5.97英寸)并且它的宽度(业内通常也将此属性称为“高度”)为54.6毫米(2.16英寸)。DIMM 20的宽度足以容纳安装在其上的两行DRAM 22以及两个缓冲器21(在示例性实施例中，在每一侧安装了一个缓冲器，如图3A和3B中所示)、PLL 24以及诸如电阻器和电容器的无源器件(未示出)，但是也不能宽于模块(多个)的可用系统物理尺寸所允许的宽度。但是，DIMM 20的长度必须使得DIMM 20能够容纳额外的多达138个的信号触点，以及多达36个双高度堆叠式DRAM26(标称尺寸等于11.5毫米宽乘11毫米高)，以及具有定位键或槽9，所述定位键或槽9距DIMM 20的一端为82.675毫米并且距DIMM的另一端为68.675毫米，如图所示。还应当理解，这些尺寸是标称的并且在不同实施方式中可以改变为增加或减少3毫米。DIMM 20还可以在每侧(即，DIMM20的较短边)上具有其他槽9a和9b。这些尺寸允许本发明的DIMM适合在前表面放置多达36个的双高度堆叠式DRAM 22以及在后表面放置另外的多达36个的此类堆叠式DRAM 22。此外，如图3A中所示，在每个DIMM 20的前面，除了DRAM外，还布置了锁相环(PLL)芯片24和ECC/奇偶校验缓冲器芯片21。ECC/奇偶校验缓冲器芯片(多个)21将在以下结合图4A和4B详细描述。应当理解，如果在缓冲器芯片(多个)21上或在缓冲器芯片(多个)21的同一封装中提供了PLL芯片24的电路(即，沿着芯片，在芯片之上，在芯片以下等)，则可以除去PLL芯片24。在示例性实施例中，图3A和3B中示出的DIMM 20还包括用于存储存储器模块属性信息(当与存储器模块关联时，通常称为SPD数据)的EPROM 302，其中在该模块中还与ECC/奇偶校验缓冲器芯片(多个)共享EPROM的IIC接口，这实现了一种访问缓冲器芯片(多个)上的状态寄存器的方法。
如对本领域的技术人员将显而易见的，还可以实现其他提供多达4列存储器的配置而不偏离本发明的范围。例如，可以使用18个四高度堆叠式存储器件来制造4列276触点的DIMM 20。在其他实施例中，使用72个平面存储器件来实现4列平面DIMM 20。
在这些图3A和3B中示出的该新颖改进的尺寸更大的DIMM 20还实现了在互连故障率方面的进一步显著改进，因为更大尺寸的模块允许连接器系统容纳两百七十六个触点或引脚23。这些引脚被编号并连接到图7A、7B和7C中所示的相应输入。触点或引脚号一(1)在图3A中标识和示为触点23A，其位于DIMM 20的前面的左手侧，并且布置为距DIMM 20的左边约为5.175毫米以及距槽9的中心为77.5毫米。触点或引脚号一百三十八(138)在图3A中标识和示为触点23B，其位于DIMM 20前面的右手侧，并且布置为距DIMM 20的右边约为5.175毫米以及距槽9的中心约为63.5毫米。触点或引脚号一百三十九(139)在图3B中标识和示为触点23C，其与触点号一23A直接相对，并且也布置为距DIMM 20背面的右边约为5.175毫米以及距槽9的中心也为77.5毫米。触点或引脚号两百七十六(276)在图3B中标识和示为触点23D，其与触点号一百三十八23B直接相对，并且也布置为距DIMM 20背面的右边约为5.175毫米以及距槽9的中心为63.5毫米。该更大尺寸的DIMM 20还适合包括本发明需要的新颖且更大的ECC/奇偶校验缓冲器芯片21。因为此更大的DIMM 20上的两百七十六个触点或引脚23完全足以满足DIMM 20上的所有电路的需要，所以这意味着DIMM 20提供了额外或冗余触点。这些额外或冗余触点或引脚2 3现在可以用于对某些不可能进行纠错的选定信号或电压线提供额外保护。通过提供此类冗余触点，本发明有效地消除了诸如在时钟输入、CS、CKE和ODT输入、Vref输入，以及其他不受ECC保护的信号上的触点故障的问题。其他益处包括消除或减轻了与因数据区域中的电压(VDD)触点不足导致的电源噪声和/或压降有关的问题以及在DIMM 20上的地址/控制区域中提供了额外的接地引脚。本发明的较大触点数量还允许DIMM 20以使得它们与现有技术的DIMM一致的方式连线。额外触点23还允许包含与地址和命令输入关联的ECC校验位，这允许对与这些输入关联的错误的实时系统监视，以及错误数量和属性的系统询问。这些错误在使用较小的现有技术DIMM的常规现有技术系统中将导致灾难性的系统停机。
应当理解，尽管图1和图2中只示出了一个DIMM 10和20，但是在实际中，服务器可以包含多个此类DIMM。如上所述，本发明的DIMM 20具备多个SDRAM 22、锁相环电路24以及ECC/奇偶校验缓冲器芯片(多个)21。DIMM 20上的ECC/奇偶校验缓冲器芯片(多个)21包括通过线25连接到存储器接口芯片18以提供对此类服务器的更显著可靠性增强的单个纠错码(ECC)电路。包括纠错码(ECC)电路使得互连故障显著减少。存储器接口芯片18通过线25和16连接到ECC/奇偶校验缓冲器芯片21并且通过线17连接到PLL 24。在示例性实施例中，如图3A和3B中示出的实施例，位于DIMM前面(图3A)的缓冲器芯片21例如将/CS0的一个副本驱动到位于所述缓冲器左侧的九个双高度堆叠式DRAM，以及将/CS0的一个副本驱动到位于所述模块前面的缓冲器右侧的九个双高度堆叠式DRAM。从同一缓冲器以类似方式对/CS1连线。位于DIMM背面(图3B)的缓冲器芯片21将/CS2的一个副本驱动到位于所述缓冲器右侧的九个双高度堆叠式DRAM，以及将/CS2的一个副本驱动到位于所述模块背面的缓冲器左侧的九个双高度堆叠式DRAM。从同一缓冲器以类似方式对/CS3连线。这样，DIMM前面上的缓冲器芯片21访问两列SDRAM 22，而DIMM背面上的缓冲器芯片21访问另外两列SDRAM 22。地址和命令的连线与CS信号不同，以便优化卡连线以及最小化所需的连线层数。在示例性实施例中，将来自位于DIMM前面上的缓冲器21的每个地址的一个副本连接到模块前面上的缓冲器左侧的4个堆叠式DRAM，以及连接到模块背面上的并且正好在模块前面上的4个DRAM背面的4个堆叠式DRAM。将来自位于DIMM前面上的缓冲器21的每个地址的第二副本连接到模块前面上的缓冲器左侧的5个堆叠式DRAM，以及连接到模块背面上的并且正好在模块前面上的所述5个DRAM背面的5个堆叠式DRAM。模决背面上的缓冲器以类似方式连线，连接到模块另一端处的DRAM。使用此布线方法，将来自每个缓冲器的每个地址的一个副本连接到16个DRAM器件(8个堆叠式DRAM)，以及将每个地址的第二副本连接到20个DRAM器件(10个堆叠式DRAM)。PLL 24连接到每个SDRAM 22。可以使用备选的示例性连线实施例，同时仍实现此处描述的益处。例如，可以将/CS0和/CS2连接到位于模块前面上的缓冲器21的输入，并且可以将/CS1和/CS3连接到位于模块背面上的缓冲器21的输入。在此备选示例性实施例中，这些缓冲器输出的布线仍与上文中所述的技术一致，其中/CS0和/CS2输出连接到模块前面上的堆叠式DRAM，而/CS1和/CS3输出连接到模块背面上的堆叠式DRAM。
在示例性实施例中，将第一组缓冲器芯片输出连接到直接放置在DIMM20前面上的缓冲器芯片21右侧的SDRAM设备，并且将第二组缓冲器输出连接到DIMM 20前面上的缓冲器左侧的器件。此外，将第一组缓冲器芯片输出连接到直接放置在DIMM 20背面上的缓冲器芯片21右侧的SDRAM器件，并且将第二组缓冲器输出连接到DIMM 20背面上的缓冲器左侧的器件。
图4A和4B共同包括DIMM 20上的ECC/奇偶校验缓冲器芯片21的示意图，其中为了描述的清晰，其示为包括两个不同部分21a和21b。图4A示出了本发明的28位1:2缓冲器/寄存器段21a的输入部分，而图4B示出了输出部分和纠错码电路段21b。如图4A和4B所示，缓冲器芯片(此处亦称为缓冲器件)包括多个用于驱动地址和命令数据的缓冲电路(例如，接收器、多路复用器、锁存器等)。图4B中示出的纠错码电路ECC段21b，纠正一位错误并从而允许独立于这些错误的存在而进行连续存储器操作。该ECC段还包括奇偶校验操作模式电路以及错误报告电路。因此，DIMM 20上新颖的ECC/奇偶校验缓冲器21提供与现有技术不同并且现有技术中无法提供的前沿性能和可靠性以及关键操作特性，同时保留通常与诸如JEDEC 14位1:2 DDR II寄存器之类的器件一致的计时要求。
更具体地说，寄存器段21a包含多个所谓的差分位接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b以及单个放大器47。每个这些差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b都具有两个输入和单个输出。每个差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b的一个输入都连接到基准电压源28。每个差分接收器40a至40e、41、42a至42n、43、44、45a、45b、46a和46b的第二输入连接到相应输入30a至30e、31、32a至32n、33a、33b、34、35a、35b、36a和36b。
接收器集合40a至40e包括五个接收器，其中只示出了第一和最后一个接收器40a和40e。接收器40a至40e使它们的第二输入分别连接到各个校验位线30a至30e，并且使它们的输出通过相应的主多路复用器60a至60e连接到相应的主锁存器70a至70e的输入。通常所述校验位线包含在包括五条此类校验位线的集合的总线中。但是，为了简化附图和便于描述，图4A只示出了集合中的第一和最后一条校验位线30a和30e以及第一和最后一个接收器40a和40e。应当理解，集合40a至40e中的每个接收器都使其相应输入之一连接到校验位输入线30a至30e的集合中的一条相应线，以及使其输出连接到三个输入多路复用器的集合中的一个相应输入多路复用器，从而连接到三个输入主锁存器的集合中的一个相应锁存器。
差分接收器41的第二输入连接到校验位0/奇偶校验_输入信号线31。
接收器集合42a至42n包括二十二个接收器，所述接收器连接到通常包括二十二条数据线32a至32n的数据总线。但是，为了简化附图和便于描述，图4A只示出了所述集合的第一和最后一条数据线32a和32n，并且图中示出了第一和最后一个接收器42a和42n。第一接收器42a示为使其第一输入连接到数据位线32a并使其输出连接到多路复用器62a的第一输入，多路复用器62a的输出连接到主锁存器72a的第一输入，并且最后一个接收器42n示为使其第一输入连接到数据位线32n并且使其输出连接到多路复用器62n的第一输入，多路复用器62n的输出连接到主锁存器72n的第一输入。集合42a至42n中的相应接收器具有连接到集合32a至32n中的一个相应数据线的输入，且其输出通过相应的主多路复用器42a至42n连接到相应的主锁存器62a至62n的输入。集合42a至42n中的所有主多路复用器和锁存器与示为连接到接收器42a和42n的那些多路复用器和锁存器完全相同。因此，集合中的每个接收器使其相应输入之一连接到数据位输入线集合中的一个相应线，以及使其输出连接到两个输入多路复用器的集合中的一个相应多路复用器，从而连接到主锁存器集合中的一个相应锁存器。这些信号从图2中的存储器接口芯片18输入并且仅当输入33a、33b或34中的一个或多个为低电平时才被重驱动。
如前所述，差分接收器41的第二输入连接到校验位0/奇偶校验_输入信号线31。差分接收器41的输出连接到多路复用器61的输入，多路复用器61的输出连接到主锁存器71。根据ECC模式输入136(图4B)的设置，将校验位0/奇偶校验_输入信号解释为来自存储器控制器的ECC校验位或奇偶校验位。将时钟输入131馈给所有主锁存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b。当寄存器工作在奇偶校验模式时，输入30a至30e处的校验位1-5处于无关状态并将保持为低电平。当这些输入在奇偶校验模式中工作时，在输入131处的时钟信号(CK)的上升沿，将在校验位0/奇偶校验_输入信号线31上提供奇偶校验输入信号，并且在数据输入32a至32n间维持奇数校验，所述时钟信号紧接着与关联的数据输入32a至32n同时出现的时钟131的上升沿。
差分接收器43和44第二输入分别连接到芯片选择线/CS0和/CS1，并且差分接收器43和44的输出分别连接到主锁存器73和74的第一输入以及三输入选择“与非”门63的第一和第二输入，同时差分接收器43和44的输出只连接到三输入选择“与非”门63的第二和第四输入。此处将输入(如芯片选择线/CS0)显示和描述为以“/”开头，表示它们在输入处是低电平有效信号，但是此处也可以更一般地描述它们且不以“/”开头。这两种表示输入的格式可以互换地使用，并且应当理解，当在此这样描述时，所述信号在输入处是低电平且有效。“与非”门63的输出连接到多路复用器60a至60e、61和62a至62n的选择输入。这些线启动DRAM地址/命令解码，这样，当存在有效的地址/命令信号时，至少一条线将为低电平，并且当至少一个芯片选择输入(/CS0、/CS1)33a、33b为低电平时，可以将寄存器编程为重驱动所有数据输入。该“与非”门63的第三输入连接到CS选通使能电路34，可以将CS选通使能电路34设置为低电平以使多路复用器60a至60e传递来自接收器32a至32n的信号而与输入33a和33b上的电平无关。
差分接收器43和44的输出还分别通过线172和174连接到“与”门175(图4B)，“与”门175的输出连接到同样在图4B中示出的错误逻辑电路100。
接收器45a的一个输入连接到时钟使能信号源35a(CKE0)并且一个输出连接到主锁存器75a。
接收器45b的一个输入连接到时钟使能信号源35b(CKE1)并且一个输出连接到主锁存器75b。
接收器46a的一个输入连接到片内终止线信号输入线36a(ODT0)并且一个输出连接到主锁存器76a。
接收器46b的一个输入连接到片内终止线信号线36b(ODT1)并且一个输出连接到主锁存器76b。
接收器47的输入连接到复位(/RST)信号线37。输入35a和35b(CKE0，CKE1)、36a和36b(ODT0、ODT1)从存储器接口芯片18提供并且不与芯片选择(/CS)输入33a和33b关联，并且来自源37(/RST)的驱动放大器47的信号是异步复位输入并且当其为低电平时，将复位所有主锁存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b以及所有辅助锁存器92a至92n、93、94、95a、95b、96a和96b，从而强制输出为低电平。此来自源37(/RST)的信号还复位来自错误逻辑电路100的错误总线寄存器和错误线。
图4B的唯一纠错码电路布置连接到图4A的以上描述的寄存器。
在图4B中，为错误逻辑电路100提供了模块定位标识，错误逻辑电路100将在以下结合图6更详细地描述。通过接收器79a、79b和79c向错误逻辑电路100提供该模块定位标识，接收器79a、79b和79c的输入连接到DIMM地址输入范围源(SA0、SA1、SA2)78a、78b和78c并且输出连接到错误逻辑电路100。来自源(SA0、SA1、SA2)78a、78b和78c的信号定义了DIMM地址，然后当系统请求时，将在错误总线上报告该DIMM地址。当DRAM芯片选择信号源(/CS0)33a和(/CS1)33b之一有效时，该错误逻辑电路100由来自“与非”门175的信号控制。错误逻辑电路100还具有连接到其的复位信号源180。
图4B的纠错码电路还包括SEC/DED ECC电路90，以下将结合图5更详细地描述该电路90。主锁存器70a至70e、71和72a至72n的输出连接到该SEC/DED ECC电路。该SEC/DED ECC电路90将三个输出109、110和111提供给错误逻辑电路100。这些输出是：提供给错误逻辑电路100的可纠正错误(CE)线109、不可纠正错误(UE)线110和奇偶校验错误位线111，错误逻辑电路100在输出线120和121上提供关于可纠正和不可纠正错误的输出。当可纠正错误线(CE)109或不可纠正错误线(UE)110之一为低电平时，这表示将错误标识为与地址和/或命令输入关联(可纠正或不可纠正)。当工作在ECC模式时，错误线120、121将在与重驱动地址/命令数据同时的两个时钟周期内有效(即，低电平)，而当工作在奇偶校验模式时，将被延迟两个时钟周期。错误逻辑电路100还提供了错误总线(内部集成电路或IIC)122，用于在外部收集诸如错误类型、DIMM地址、错误数量和28个输入的状态之类的错误信息以及在初次失败时内部生成的校正子(syndrome)位。所述信息将保持锁存，直到将复位命令写入总线122或将/RST输入37切换为低电平。选定的IIC协议允许十个寄存器的唯一字节寻址，与当前用于串行程序解码电可擦除可编程只读存储器(SPDEPROM)的工业标准协议一致并且是本领域公知的。
此SEC/DED ECC电路90还使数据位输出通过辅助锁存器92a至92n连接到所有输出或辅助多路复用器102a至102n的第一输入。寄存器锁存器72a至72n的标记为“旁路”的输出直接连接到所述输出或辅助多路复用器102a至102n的第二输入，从而允许根据ECC模式输入123来绕过SEC/DED ECC电路90。
所述主或寄存器锁存器73、74、75a、75b、76a和76b的输出连接到辅助或输出锁存器93、94、95a、95b、96a和96b的第一输入，并且通过这些辅助锁存器93、94、95a、95b、96a和96b连接到输出或辅助多路复用器103、104、105a、105b、106a和106b的第一输入。主锁存器73、74、75a、75b、76a和76b的输出直接连接到输出或辅助多路复用器103、104、105a、105b、106a和106b的第二输入，从而允许根据/延迟CKE输入124和/ECC模式输入123来绕过辅助锁存器93、94、95a、95b、96a和96b。
控制电路包括差分寄存器130，差分寄存器130的第一输入连接到CK信号输入131，第二输入连接到/CK信号输入132，并且其输出连接到所有主锁存器70a至70e、71、72a至72n、73、74、75a、75b、76a和76b的第二输入，并且通过线88连接到所有输出或辅助锁存器92a至92n、93、94、95a、95b、96a和96b的第二输入以及连接到错误逻辑电路100。/ECC模式信号源135连接到辅助多路复用器102a至102n、103和104的选择第三输入以及连接到错误逻辑电路100。输出或辅助多路复用器105a、105b、106a和106b使其选择输入连接到/延迟、CKE_ODT信号源124。
为此模块选择的ECC码是单纠错/双检错(SEC/DED)码，并在图6中描绘的H-矩阵中示出。此SEC/DED码的使用确保了检测并纠正所有与地址和命令位关联的一位错误，并且检测所有的双位错误。应当注意，互连故障几乎总是以单点故障开始，而其他故障可能随时间发生，与初始故障的根本原因相关或无关。
总之，本发明描述了独特的4列DIMM，它包括28位1:2寄存器的创新使用，所述寄存器结合了附加纠错码逻辑(ECC)以用于纠正一位错误，同时允许连续的存储器操作，与这些错误的存在无关。还结合错误报告电路提供了奇偶校验工作模式，以允许系统询问设备以便确定错误状态。
上述28位1:2寄存器提供了关键的工作特性，该特性与用于存储器模块应用的现有寄存器设计不同并且包括：关键输入上的错误检测和纠正；用于非选通输入的可编程延迟；奇偶校验模式；复位电路；错误报告和标识以及报告DIMM地址。
在28位1:2寄存器中提供了关键输入(例如，/CS0和/CS1)的CS选通，以作为一种减少内部锁存器的器件功率的方法，只有当一个或两个芯片选择(CS)输入在系统时钟的上升沿处为有效低电平(并且芯片选择选通使能固定为高电平)时，才更新所述内部锁存器。与此功能关联的二十二个芯片选择选通信号包括根据芯片选择的状态在每个时钟的上升沿持续重驱动的地址。在本发明的示例性实施例中，通过将芯片选择选通使能输入固定为低电平来禁用所述芯片选择选通功能，从而使得在时钟的每个上升沿都能够更新所有内部锁存器。
非选通输入(/延迟CKE-ODT)的可编程延迟与CKE和ODT(DRAM信号)关联，所述输入将在时钟信号(CLK)的每个上升沿被锁存和重驱动，与芯片选择(CS)信号的状态无关。但是，因为关于这些信号较之芯片选择(CS)、地址(Addr)、行地址选通(RAS)、列地址选通(CAS)和写允许(WE)的等待时间，某些控制器设计为具有有限的灵活性，所以可以选择延迟块来重新对准定时关系，当启用纠错码电路(ECC)时，所述定时关系偏移1个时钟。
ECC模式(/ECC模式低电平)：对于由CS选通的所有输入，启用片上SEC/DED ECC逻辑，并且当/ECC模式输入为低电平时，将CHK0/奇偶校验输入上接收的信号接收为校验位0。此ECC逻辑将在28个输入(22个CS-选通输入以及6个校验位)间工作，并且将纠正二十二个芯片选择选通数据输入中出现的所有一位错误以及检测所有双位错误。如果检测到可纠正错误，则将/错误(CE)驱动为低电平两个时钟，并且如果这是自发出复位以来的第一个错误，则计数错误并将其锁存在28个输入的错误总线寄存器中。还将检测任何双位错误(以及许多其他不可纠正的错误)，并且如果此错误是自发出复位以来的第一个错误，则在/错误(UE)错误线(驱动为低电平两个时钟)上报告并进入错误总线寄存器。尽管ECC逻辑中不包括CS0-1，但是CS输出信号的传播延迟将跟踪ECC逻辑中包括的信号(1个附加的等待时钟)。
除以上ECC模式外，相同的二十二个芯片选择选通数据信号可以在奇偶校验模式(/ECC模式高电平)中工作，由此将在CHK0/奇偶校验输入线上接收的信号接收为对寄存器的奇偶校验(比芯片选择选通数据输入晚一个时钟脉冲)。然后寄存器奇偶校验逻辑将接收的奇偶校验位与在这些相同输入间计算的奇偶校验相比较以验证信息未被破坏。将在第一个时钟脉冲上锁存和重驱动所述二十二个芯片选择选通数据信号，并且任何错误都将在两个时钟脉冲后通过不可纠正错误(UE)线(驱动为低电平两个时钟脉冲)报告以及进入错误总线寄存器。在该模式中将不会完成错误纠正。在此应用中的奇偶校验惯例是奇数校验(数据和奇偶校验输入间1的个数为奇数表示有效的奇偶校验)。
/RST信号输入用于清空所有内部锁存器(包括错误寄存器)，并且所有输出都将很快被驱动为低电平，除了将被驱动为高电平的错误线以外。
包含错误报告电路以允许外部监视DIMM操作。两个漏极开路输出可用于允许多个模块共享公共信号线以便报告在有效命令(/CS＝低电平)周期(与重驱动信号一致)期间发生的错误。将这两个输出驱动为低电平两个时钟以允许存储器控制器读出错误的时间。/错误(CE)表示出现了可纠正的错误并由ECC逻辑纠正，/错误(UE)表示出现了不可纠正的错误并且是不可纠正的ECC错误还是奇偶校验错误要取决于所选择的模式。注意，/错误(UE)的计时在奇偶校验模式和ECC模式中是不同的。
此外，错误总线(使得能够访问可以通过IIC总线读取和复位的9个寄存器)可用于允许询问器件其他错误信息，诸如错误类型(可纠正、不可纠正或奇偶校验错误)、错误计数和存储器卡位置(通过通常仅连线到单独串行存在检测(SPD)电可擦除可编程只读存储器(EE PROM)的SA0-2地址引脚)。其他信息也可用于诊断，如当芯片选择(CS)为有效低电平时寄存器接收的信号(地址/命令、控制信号、校验位、奇偶校验位)以及关联的校正子位，从而可以对它们解码以确定28个输入信号(22个‘CS-选通加6个校验位)或内部ECC逻辑中哪些发生故障。这些寄存器将包含关于首次故障的信息，并且错误计数器将持续递增直到它被复位或达到满计数(64K)。通过在IIC总线上写入复位错误总线命令或通过/RST引脚，可以复位所有寄存器。
除了使用以上定义的ECC结构(包括在存储器接口芯片和DIMM上的寄存器中)外，在模块引出线上包括了冗余触点以有效地消除互连系统中的其他可能的SPOF(单点故障)产生者。出于多种原因而不能由上述ECC结构保护的触点包括：基准电压(Vref)、时钟、芯片选择(/CS)、CKE、ODT、VSS/VDD触点或引脚、错误线、IIC总线上的数据输入(SDA)、IIC总线上的数据时钟(SCL)及相关信号。在本发明中，每个这些触点都具备DIMM第一侧上的第一触点以及DIMM相对侧上与所述第一触点正好相对和/或距第一触点偏移不超过两个引脚的冗余触点。例如，如果通过DIMM前面上的触点或引脚1施加电压参考源28，则也通过DIMM背面上的触点或引脚139施加该电压参考源28，其中触点1和触点139直接相对。类似地，通过DIMM前面上的触点或引脚135并且还通过DIMM背面上的触点或引脚273施加SDA信号，通过DIMM前面上的触点或引脚89并且还通过DIMM背面上的触点或引脚225施加/CS3信号。图7A、7B和7C中示出了本发明的触点或引脚分配矩阵的完整描述。选择特定触点布置以最大化容错。通过提供此类相对的冗余触点，例如由DIMM的轻微弯曲引起的问题将导致在DIMM一侧上的触点上的低触点压力但是在相对触点上的高压力。在此情况下，当使用了上述的此类冗余和相对触点时，将始终确保良好的信号流。这些相对和冗余触点还通过使布线拥挤最小化来有助于板连线，因为此解决方案还允许内嵌连线。下图是若干这些触点的DIMM位置的列表。
信号 触点或引脚号 DIMM面 距键的标称距离 相对于键的方向
CS2 93 前面 18.495毫米 右
CS2 225 背面 18.495毫米 左
CS3 89 前面 14.495毫米 右
CS3 225 背面 12.495毫米 左
CKE0 65 前面 13.505毫米 左
CKE0 203 背面 13.505毫米 右
CKE1 62 前面 16.505毫米 左
CKE1 200 背面 16.505毫米 右
RAS 222 背面 9.495毫米 左
CAS 87 前面 12.495毫米 右
WE 84 前面 9.495毫米 右
CK0 77 前面 2.495毫米 右
CK0 215 背面 2.495毫米 左
CK0B 78 前面 3.495毫米 右
CK0B 216 背面 3.495毫米 左
ECC功能向DIMM寄存器性能添加了单个时钟脉冲延迟(以计划的工作频率)，这可能对某些性能优化的应用有意义。这样，在模块上包括了两种附加模式以允许系统用户权衡性能和可靠性。在奇偶校验模式中，存储器接口芯片或控制器将生成单个奇偶校验位并将完整地址和命令域提供给模块。模块将在下一周期(而不是添加ECC模型中所需的附加周期)将地址和命令位重驱动到DRAM。地址和命令总线上的任何错误都将稍后报告给系统，并且从故障中恢复的可能将较小，因此该选项对于许多应用来说不可取。最后一种模式将只是在没有奇偶校验位和ECC位的模式中操作存储器，其中按照目前用于这些模块的现有技术规范，既没有因ECC导致的额外延迟，也没有任何检测地址/命令总线上的错误的方法。
图5是图4B的SEC/DED ECC电路的方块图。二十二个数据输入32a至32n通过二十二个锁存器72a至72n以及线82a至82n被提供给校验位生成器电路230以及奇偶校验生成器/校验器电路231的第一输入。奇偶校验生成器/校验器电路231还具有通过主锁存器71和输出线81连接到奇偶校验输入信号源31的第二输入，并且根据输入31上的奇偶校验输入信号状态，在输出线111上将奇偶校验错误信号(PERR)发送给错误逻辑电路100。
同时，校验位生成器电路230将二十二个输入的数据信号传输给校正子位生成器232的第一输入，校正子位生成器232的第二输入通过来自主锁存器70a至70e的线80a至80e连接到校验位输入30a至30e。
然后，校正子位生成器232将二十二个数据信号传输给校正子位解码器的第一输入并且将六个校验位传输给错误生成器235，错误生成器235确定接收到的数据中是否存在可纠正或不可纠正错误，并且通过线109或110将适当的可纠正或不可纠正错误信号提供给错误逻辑电路100。现在校正子位解码器解码所述二十二个数据位并将它们传输到数据纠正电路234。在纠正电路中，将校正子位有选择地与和图6中示出的H-矩阵一致的数据输入“异或”，其中反转数据域中的任何一位错误来纠正所述错误。
错误逻辑块100包括3个主要部件(未示出)，它们是错误计数器、包含多个状态寄存器的状态寄存器块以及IIC逻辑块，所有所述部件都通过公共逻辑电路互连。所有这些块以及互连逻辑电路都是本领域的技术人员公知的普通和现有的电路。
更具体地说，错误计数器是16位计数器，所述计数器在它接收到来自SEC/DED ECC 90的错误输入(CE、UE或奇偶校验)时递增。即使当在IIC总线上读取状态寄存器时，此错误计数器也继续计数错误(直到达到其满计数)。
在当前情况下，状态寄存器块包括九个八位寄存器集合(0-8)，所述寄存器集合包含与数据输入(D0-21)信号、校验位信号(C0-5和奇偶校验输入)、从存储器控制器19接收的信号，以及来自存储器模块20(FCC/奇偶校验模式，SA0-2)的信号、错误计数，以及由SEC/DED ECC 90计算的校正子位(S0-5)有关的信息。
IIC逻辑块包括用于支持“IIC总线规范2.1版，2000年1月标准”的必要逻辑。在此情况下，寄存器是IIC从属设备，其中寄存器由DIMM地址输入范围源(SA0、SA1、SA2)78a、78b和78c寻址并且响应若干IIC总线命令-复位、来自九(9)个状态寄存器的读取以及测试模式。
互连上述错误计数器、状态寄存器块和IIC逻辑块的混杂逻辑电路包括逻辑电路，所述逻辑电路设计为从外部复位信号(/RST)源37或内部上电复位来复位错误计数器和九(9)个状态寄存器，以便当出现IIC总线读取时，加载IIC逻辑将在IIC总线上发出的十个状态寄存器和逻辑(包括一组影子寄存器)的内容，以及加载某些控制逻辑，以便驱动可纠正错误(CE)和不可纠正错误(UE)线，如果发生此类错误的话。
提供对九(9)个内部状态寄存器(可以通过IIC总线读取和复位)的访问的错误总线允许询问器件其他错误信息，如错误类型(可纠正、不可纠正或奇偶校验错误)、错误计数和存储器卡位置(通过还由单独SPD EPROM共享的SA0-2地址引脚)。其他信息也可用于诊断，诸如由与CS关联的寄存器(地址/命令、控制信号、校验位、奇偶校验位)接收的信号是有效低电平以及校正子位，从而可以对它们解码以在故障发生时确定28个输入信号(22个CS-选通加6个校验位)中的哪些信号出现故障。这些寄存器将包含关于首次错误的信息，并且错误计数器将持续递增，直到它被复位或达到满计数(64K)。通过在IIC总线上写入复位错误总线命令，可以复位所有寄存器。
字节0：状态寄存器是可以被读取以确定错误类型、模式和DIMM地址(与DIMM SPD地址相同)的通用状态位寄存器。
字节0：状态寄存器
位7 位6 位5 位4 位3 位2 位1 位0
RFU  DIMM  DIMM  DIMM   模式    奇偶校验  ECC错误  ECC错误
0    地址  地址  地址   1＝ECC  错误      1＝UE    1＝CE
     SA2   SA1   SA0    0＝Pty  1＝PERR
字节1和2：错误计数器。16位错误计数器将基于任何错误(CE、UE或奇偶校验错误)计数多达64K的错误(十六进制FFFF)。字节1是错误计数器的LSB而字节2是MSB。一旦16位计数器计数达到全1，它将停留在全1直到错误总线复位。错误计数器寄存器在IIC读操作期间将不递增，但是如果错误出现，则将继续计数错误。
字节1(LSB)
位7  位  6位  5位  4位  3位  2位  1位0
E7   E6  E5   E4   E3   E2   E1   E0
字节2(MSB)
位7  位6  位5  位4  位3  位2  位1 位0
E15  E14  E13  E12  E11  E10  E9  E8
字节3-7示出了在初次故障时接收的地址和命令的所有28个信号加上校验位和奇偶校验位的极性。
字节3：数据寄存器A(D0-7)
位7 位6 位5 位4 位3 位2 位1 位0
D7  D6  D5  D4  D3  D2  D1  D0
字节4：数据寄存器B(D8-15)
位7 位6 位5 位4 位3 位2 位1 位0
D15 D14 D13 D12 D11 D10 D9  D8
字节5：数据寄存器C(D16-21，CS0-1)
位7 位6 位5 位4 位3 位2 位1 位0
CS1 CS0 D21 D20 D19 D18 D17 D16
字节6：数据寄存器D(CKE0-1，ODT0-1)
位7 位  6位 5位 4位  3位  2位  1位0
RFU RFU RFU RFU ODT1 ODT0 CKE1 CKE0
0   0   0   0
字节7：校验位(C0-5)和奇偶校验寄存器
位7  位6  位5    位4    位3    位2    位1    位0
RFU  RFU  校验位 校验位 校验位 校验位 校验位 校验位
0    0    5      4      3      2      1      0/Pty输入
字节8：校正子寄存器。字节8示出了与第一个错误关联的校正子位。这些位可以被解码来确定22个CS-选通信号或6个校验位中的哪些导致了故障。字节3-7示出了故障发生时所有输入信号的极性。图8示出了与本发明一起使用的时序图。
字节8：校正子位(0-5)寄存器
位7  位6  位5    位4    位3    位2    位1    位0
RFU  RFU  校正子 校正子 校正子 校正子 校正子 校正子
0    0    位5    位4    位3    位2    位1    位0
图6示出的H-矩阵中包括了本领域的技术人员设计此错误逻辑块100所必需的所有信息，其中D0至D21代表数据位，C0至C5代表校验位并且S0至S5代表校正子位。
图9示出了可以通过此处描述的增强28位1:2缓冲器芯片21的创新使用实现的示例性4列配置，其中在示例性高密度4列存储器模块上采用两个缓冲器芯片21来访问4列存储器件。
图9中将双缓冲器芯片配置906示为互连图，该图示出了具有72个四位宽存储器件和两个缓冲器芯片21的示例性存储器模块上的28位1:2缓冲器芯片21与EPROM 302(示为VPD(关键产品数据)，但是还可用于包含SPD，或串行存在检测信息)之间的互连。如配置906所示，缓冲器1(或寄存器1)具有连接到CS0引脚的CS0信号以及连接到CS1引脚的CS1信号，并且缓冲器2(寄存器2)具有连接到CS0引脚的CS2信号以及连接到CS1引脚的CS3信号。如配置906中所示，来自缓冲器芯片21的输出包括错误是可纠正错误(CE)还是不可纠正错误(UE)的指示以及纠正(如果错误可纠正)命令和地址信息，所述输出连接到存储器件22。
通过与IIC总线规范一致地操作连接到缓冲器21的SCL和SDA引脚(分别为引脚2、140和3、141)，可以经由IIC总线来访问缓冲器芯片21的内部状态寄存器(字节0至8)。在SA0-2输入引脚处指定了存储器卡位置。缓冲器1(或寄存器1)中的状态寄存器可以从缓冲器2(或存储器2)中的状态寄存器来单独访问，这是因为缓冲器1上的SA2引脚连接到地，而缓冲器2上的SA2引脚连接到Vdd。两个缓冲器的SA0和SA1输入都连接到模块上的SA0和SA1引脚，使得两个缓冲器具有唯一地址。使用此方法，可以在允许独立寻址总计8个缓冲器件中的状态寄存器的系统(为四个模块位置中的每个位置使用唯一的SA0和SA1输入组合连同所示的SA2连线)中最多安装4个模块，每个模块都具有2个缓冲器。
图10是示出了当在支持四列存储器件的示例性存储器模块上使用时28位1:2缓冲器芯片21的输入和输出处的芯片选择连线的示例性实施例的互连图。在此示例性实施例中，需要两个缓冲器芯片21来以预定工作频率驱动所有DRAM地址/命令器件。如图10中所示，缓冲器芯片21a(位于模块前面)访问位于存储器模块前面上的缓冲器左侧和右侧的第一和第二列(CS0和CS1)存储器件，而缓冲器芯片21b(位于模块背面)访问位于存储器模块背面上的缓冲器左侧和右侧的第三和第四列(CS2和CS3)存储器件，如图3A和3B关联的文字中描述的示例性布线中所述。尽管未在此图中示出，但是缓冲器包括每个地址和命令输出的两个副本，采用也在图3A和3B关联的文字中描述的示例性布线。要注意的是，在此示例性实施例中，到缓冲器芯片21b的芯片选择输入的连线包括模块输入/CS2和/CS3，而到缓冲器芯片21a的芯片选择输入的连线包括模块输入/CS0和/CS1。可以采用备选示例性连线实施例且同时实现此处描述的益处。例如，缓冲器21a可以位于模块背面并且缓冲器21b可以位于模块前面。在再一个示例性实施例中，可以将芯片选择信号连接到与图9和10中所示不同的缓冲器；例如，可以将/CS0和/CS2连接到位于模块前面的缓冲器21a的输入，并且将/CS1和/CS3连接到位于模块背面的缓冲器21b的输入。在此备选示例性实施例中，这些缓冲器输出的布线将仍与上文中描述的技术一致。
图11是示出了与实现示例性实施例的存储器模块中采用的两个缓冲器芯片21关联的IIC寻址的表，其中示例性4列存储器模块上安装了两个寄存器(或缓冲器芯片21)。在示例性实施例中，到缓冲器芯片21的SA2输入被硬连线到Vdd或地，使得可以从每个缓冲器芯片21读取内部状态寄存器，如此前所述。参考图11，列1102是存储器系统中被存储器模块占用的插槽，而列1104是与列1102中的存储器模块插槽关联的二进制IIC地址。对于具有一个缓冲器芯片21的存储器模块，IIC地址与存储器模块占用的插槽关联，如列1106中所示。对于具有两个缓冲器芯片和四列存储器件的示例性存储器模块，IIC地址如列1108中所示的那样增加。图11的表示出了具有两个缓冲器芯片21的示例性四列存储器模块的IIC地址。对于位于存储器系统的插槽1中的四列存储器模块，使用IIC地址0和4来唯一地访问两个缓冲器芯片21，而使用IIC地址1和5来唯一地访问位于存储器系统的插槽2中的存储器模块上的两个缓冲器芯片21，以此类推。因此，只有四个DIMM插槽可以与包含2个缓冲器件的4列存储器模块一起使用。但是，在同样的四个插槽中(之前限制每个存储器模块上最多36个存储器件)支持两倍的存储密度(每个存储器模块多达72个存储器件)。图11显示具有最多四列存储器件的存储器模块可以在最多四个存储器系统模块插槽中工作，这受诸如数据总线上的总线负载、总体系统功率、缓冲器件的内部寄存器的唯一可寻址性等因素的影响。该限制可能并非适用于所有应用，但是适用于此处描述的示例性实施例。
为了检测安装在服务器中的模块(多个)是否能够在预定应用中正确运行、监视地址和控制总线完整性、纠正地址和控制总线上的错误、报告错误以及记录和计数错误，DIMM错误总线可工作并且使用工业IIC协议和SA 0-2位来正确访问DIMM错误总线是必要的，从而DIMM可以提供包括上述字节0的一字节数据。这通过以下操作实现：读取字节0的位4、5和6上的SA 0-2位以验证它们匹配被询问的存储器模块的地址，验证位3(ECC标志位)是“1”或高电平并验证当编程模块启用ECC操作时字节9的位7被设置为“1”或高电平。这证明了唯一签名，所述唯一签名表示缓冲器/模块组合旨在与地址和控制总线上的错误校验和纠正一起使用。如果没有获得正确的寄存器值，则模块不能完成以下的一个或多个操作：监视地址和控制总线完整性、纠正地址和控制总线上的错误，报告错误以及记录和计数检测到的错误。
本发明中的奇偶校验错误报告通过以下操作来实现：在奇偶校验信号所应用的地址和命令一个周期后传送所述奇偶校验信号，并且如果检测到错误，在从存储器接口芯片将地址和命令位驱动到DRAM两个周期后，将错误线驱动为低电平(即，“0”)。在保持所述错误线为低电平仅2个时钟周期后，将禁用驱动器并允许输出返回到允许多个模块共享该线的未驱动状态(高阻抗)。
本发明还提供了一种装置和方法用于调整没有包括在ECC电路中的存储器模块上的信号的传播延迟，从而可以在一个或两个时钟周期内选择性地重驱动所述信号。这导致模块工作速度的显著提高。
此外，通过使存储器模块工作在奇偶校验模式，未使用的ECC校验位输入可以保持在低电平(即，“0”)，从而确保这些输入处于已知和静止状态。
最后，通过将/ECC模式控制引脚设置为高电平(即“1”)来从延迟路径有效移除辅助寄存器(后置-ECC)，本发明的模块可以像传统的无ECC保护的模块那样工作。
总之，本发明提供了功能增强的28位1:2缓冲器/寄存器的创新使用，旨在用于具有一至四列存储器件的主存储器模块。当在本发明的存储器模块上使用时，所述缓冲器可以与多达4列的存储器件一起工作，并且包含ECC逻辑来纠正一位错误并允许连续的存储器操作而与这些错误的存在无关。还提供了一种奇偶校验工作模式连同错误报告电路，以允许系统询问器件以确定错误状况。
还提供了用于非选通输入(/延迟CKE-ODT)的可编程延迟。对于与CKE和ODT(DRAM信号)关联的引脚，将在CLK的每个上升沿锁存和重驱动输入，与芯片选择(CS)的状态无关。但是，因为关于这些信号较之CS、Addr、RAS、CAS以及WE的等待时间，某些控制器设计为具有有限的灵活性，所以可以选择延迟块来重新对准定时关系，当启用纠错码时，所述定时关系偏移1个时钟周期。
对于由CS选通的所有输入，启用片上SEC/DED ECC逻辑，并且通过编程引脚(/ECC模式低电平)将CHK0/奇偶校验输入上接收的信号接收为校验位0。此ECC逻辑将在28个输入(22个CS-选通输入以及6个校验位)间工作，并且将纠正22个CS选通输入中出现的所有一位错误。将/错误(CE)驱动为低电平两个时钟，并且错误将被计数并锁存在28个输入的错误总线寄存器中。还将检测任何双位错误(以及任何不可纠正的错误)，并且所述错误将在/错误(UE)错误线(驱动为低电平两个时钟)上报告并进入错误总线寄存器。尽管ECC逻辑中没有包括CS0-3，但是CS输出信号的传播延迟将跟踪ECC逻辑中包括的信号(1个附加的等待时钟)。
除以上ECC模式外，相同的22个CS选通信号可以在奇偶校验模式(/ECC模式高电平)中工作，由此将在CHK0/奇偶校验输入上接收的信号接收为对寄存器的奇偶校验(比CS选通输入晚一个时钟)。然后寄存器奇偶校验逻辑将接收的奇偶校验位与在这些相同输入间计算的奇偶校验相比较以验证信息未被破坏。将在第一个时钟上锁存和重驱动所述22个CS选通信号，并且任何错误都将在两个时钟后通过/不可纠正错误(UE)线(驱动为低电平两个时钟)报告以及进入错误总线寄存器。在该模式中将不会完成错误纠正。奇偶校验惯例是奇数校验(数据和奇偶校验输入间1的个数为奇数表示有效的奇偶校验)。
/RST引脚用于清空所有内部锁存器(包括错误寄存器)，并且所有输出都将很快被驱动为低电平，除了将被驱动为高电平的错误线以外。
将包括本发明的错误报告电路以允许外部监视器件操作。两个漏极开路输出可用于允许多个模块共享公共信号引脚以便报告在有效命令(/CS＝低电平)周期(与重驱动信号一致)期间发生的错误。将这两个输出驱动为低电平两个时钟以允许存储器控制器读出错误的时间。/错误(CE)表示出现了可纠正的错误并由ECC逻辑纠正，/错误(UE)表示出现了不可纠正的错误并且是不可纠正的ECC错误还是奇偶校验错误要取决于所选择的模式。注意，/错误(UE)的计时在奇偶校验模式和ECC模式中是不同的。
此外，错误总线(可以通过IIC总线读取和复位的上述9个寄存器)可用于允许询问器件其他错误信息，诸如错误类型(可纠正、不可纠正或奇偶校验错误)、错误计数和存储器卡位置(通过同样由SPD EPROM共享的SA0-2地址引脚)。其他信息也可用于诊断，如当CS为有效低电平时寄存器接收的信号(地址/命令、控制信号、校验位、奇偶校验位)以及校正子位，从而可以对它们解码以确定28个输入信号(22个‘CS-选通加6个校验位)中的哪些信号发生故障。这些寄存器将包含关于首次故障的信息，并且错误计数器将持续递增直到它被复位或达到满计数(64K)。通过在IIC总线上写入复位错误总线命令或，可以复位所有寄存器。
在备选示例性实施例中，一个或多个存储器控制器可以与一个或多个处理器芯片和支持逻辑集成，封装在分离芯片(通常称为“北桥”芯片)中，包括在具有一个或多个处理器和/或支持逻辑的多芯片载体中，或以最匹配应用/环境的各种备选形式进行封装。这些解决方案中的任何一种都可以采用或不采用一个或多个窄/高速链路来连接到一个或多个中枢芯片和/或存储器件。
所述存储器模块可以通过多种技术实现，包括DIMM、单列直插存储器模块(SIMM)和/或其他存储器模块或卡结构。通常，DIMM指小型电路板，其在一侧或两侧上主要包括随机存取存储器(RAM)集成电路或小片，且板两侧具有信号和/或电源引脚。相比之下，SIMM是小型电路板或基片，其在一侧或两侧上主要包括RAM集成电路或小片且沿长边具有单行引脚。在示例性实施例中，图1中示出的DIMM包括276个引脚，但是可以构造具有其他引脚数的DIMM，同时仍保留与此处描述相同的功能。
存储器件通常定义为主要由存储器(存储)单元组成的集成电路，诸如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、FeRAM(铁电RAM)、MRAM(磁性随机存取存储器)、闪速存储器以及其他形式的以电、光、磁、生物或其他方法存储信息的随机存取和相关存储器。动态存储器件类型可以包括异步存储器件，诸如FPM DRAM(快速页模式动态随机存取存储器)、EDO(扩展数据输出)DRAM、BEDO(猝发EDO)DRAM、SDR(单数据率)同步DRAM、DDR(双数据率)同步DRAM或任何期望的后继器件，如DDR2、DDR3、DDR4，以及相关技术，如图形RAM、视频RAM、LP RAM(低功率DRAM)，它们通常基于相关DRAM上具有的基本功能、特性和/或接口。
存储器件可以采用芯片(小片)和/或各种类型和配置的单个或多个芯片封装的形式。在多芯片封装中，存储器件可以与其他类型的器件(如其他存储器件、逻辑芯片、模拟器件和可编程器件)封装在一起，并且还可以包括无源器件(如电阻器、电容器和电感器)。这些封装可以包括集成散热器或其他冷却增强，后者可以进一步附加到直接载体或另一个邻近载体或散热系统。
根据技术、功率、空间、成本和其他权衡，模块支持器件(如缓冲器、寄存器、PLL、DLL、非易失性存储器等)可以包括多个单独的芯片和/或组件，可以作为多个单独芯片结合到一个或多个基片上，可以结合到单个封装，或甚至集成到单个器件上。此外，根据技术、功率、空间、成本和其他权衡，可以将一个或多个各种无源器件(如电阻器、电容器)集成到支持芯片封装中，或集成到基片、板或原始卡自身中。这些封装可以包括集成散热器或其他冷却增强，后者可以进一步附加到直接载体或另一个邻近载体或散热系统。
存储器件、缓冲器、寄存器、时钟器件、无源器件和其他存储器支持器件和/或组件可以通过多种方法连接到存储器子系统，所述方法包括焊接互连、导电粘合剂、插座结构、压力触点以及其他通过电、光或备选装置使能两个或更多器件之间的通信的方法。
通过诸如焊接互连、连接器、压力触点、导电粘合剂、光互连和其他通信和功率传输方法之类的一种或多种方法，可以将一个或多个存储器模块(或存储器子系统)连接到存储系统、处理器复合体、计算机系统或其他系统环境。连接器系统可以包括在一个载体上与阳性或阴性连接器、光连接、压力触点(通常结合保持机构)和/或一个或多个各种其他通信和功率传输方法配合的配合连接器(阳性/阴性)、导电触点和/或引脚。可以根据应用要求(如易于升级/维修、可用空间/体积、传热、组件大小和形状以及其他相关物理、电学、光学、视觉/物理访问等)，沿存储器组件的一个或多个边布置一个或多个互连，和/或距存储器子系统的边一定距离来布置一个或多个互连。
如此处所使用的，术语存储器子系统表示(但不限于)：一个或多个存储器件；一个或多个存储器件以及关联接口和/或计时/控制电路；和/或一个或多个与存储缓冲器和/或切换器结合的存储器件。术语存储器子系统还表示一个或多个存储器件，除任何关联接口和/或计时/控制电路和/或装配到基片、卡、模块或相关组件中的存储缓冲器之外，还可以包括连接器或将存储器子系统与其他电路电连接的类似装置。此处所述的存储器模块还可以称为存储器子系统，因为它们包含一个或多个存储器件或缓冲器。
一个或多个存储器子系统支持器件可以被直接连接到存储器件(多个)连接到其上的同一基片或组件，或可以安装到单独的插入机构或基片，所述插入机构和基片也使用一种或多种不同塑料、硅、陶瓷或其他材料来制造，它们包括电、光或其他通信路径来在功能上将一个或多个支持器件互连到一个或多个存储器件和/或存储器或计算机系统的其他元件。
可以使用许多信号传输选择中的一种或多种选择来完成沿总线、通道、链路或应用于互连方法的其他命名规范的信息传输。这些信号传输选项可以包括诸如单端、差分、光学或其他途径之类的方法，其中电信号传输还包括诸如使用单级或多级方法的电压或电流信号传输之类的方法。还可以使用诸如时间或频率、非归零、移相键控、调幅等方法来调制信号。电压电平被期望持续降低，而1.5V、1.2V、1V和期望的更低信号电压与关联的集成电路自身的操作所需的降低的电源电压一致(但是通常独立于此)。
在存储器子系统和存储系统自身中可以采用一种或多种计时方法，包括全局计时、源同步计时、编码计时或这些与其他方法的组合。时钟信号传输可以与信号线自身的相同，或可以采用更有助于计划的时钟频率(多个)的列出或备选方法中的一种，并使用各种子系统中计划的时钟数。可以将单个时钟与所有去往和来自存储器的通信以及存储器子系统内的所有时钟功能关联，或可以使用如以上所述的一种或多种方法来提供多个时钟。当使用多个时钟时，存储器子系统中的功能可以与唯一地提供给子系统的时钟关联，或可以基于从与传送到和传送自存储器子系统(例如与编码的时钟关联的子系统)的信息相关的时钟派生的时钟。备选地，单一时钟可用于传送到存储器子系统的信息，而单独时钟用于从一个(或多个)存储器子系统提供的信息。时钟本身可以以与通信或功能频率相同或是其多倍的频率工作，并且可以边缘对齐、中心对齐或放置在与数据、命令或地址信息相关的备选计时位置。
传递给存储器子系统(多个)的信息一般将包括地址、命令和数据，以及一般与请求或报告状态或错误状态、复位存储器、完成存储器或逻辑初始化以及其他功能、配置或相关信息关联的其他信号。从存储器子系统(多个)传递的信息可以包括传递给存储器子系统(多个)的任何或全部信息，但是一般将不包括地址和命令信息。
可以根据可用接口总线、期望的初始化速度、可用空间、成本/复杂度目标、子系统互连结构、可以用于该目的和其他目的的备选处理器(如服务处理器)的使用等，通过一种或多种方法来完成存储器子系统的初始化。在一个实施例中，可以使用高速总线完成存储器子系统(多个)的初始化。
其他初始化方法可以采用不同的总线，例如存在检测总线(如在此共同受让的Dell等的美国专利号5,513,135中所定义的)、IIC总线(如在公开的JEDEC标准(如公开21-C版本7R8中的168引脚DIMM族)中所定义的)和/或SMBUS，所述SMBUS在使用此类存储器模块的计算机系统中被广泛采用和记载。该总线可以以点对点、多点、菊花链/级联互连或备选结构连接到存储系统中的一个或多个模块，提供询问存储器子系统的独立装置，将一个或多个存储器子系统中的每个子系统编程为在总体系统环境中工作，以及根据性能、温度、配置或系统环境中期望的或检测到的其他更改，在正常系统操作期间的其他时刻调整工作特征。
也可以结合或独立于列出的那些方法来使用其他初始化方法。使用单独总线(如以上实施例中所述)的优点是提供了用于初始化和不同于初始化的用途的独立装置，如在此共同受让的Dell等的美国专利号6,381,685中所述，包括在运行中更改系统工作特性、报告对工作子系统信息(如利用、温度数据、故障信息)的响应，以及其他目的。
由于光刻技术的改进、更好的工艺控制、电阻更低的材料的使用、增加的域大小以及其他半导体工艺改进，增加的器件电路密度(通常结合增加的小片大小)将促进集成器件上增加的功能以及此前在分离器件上实现的功能的集成。此集成将用于改进预定功能的总体性能，以及促进增加的存储密度、降低的功耗、降低的空间要求、更低的成本和其他制造商和客户利益。此集成是自然的进化过程，并且可以导致对与系统关联的基础构件块的结构改变的需要。
使用此处描述的一种或多种错误检测和/或纠正方法，可以高度确保与存储系统或子系统的每个部件关联的通信路径、数据存储内容和所有功能操作的完整性。任何或所有各种部件可以包括错误检测和/或纠正方法，如CRC(循环冗余码)、EDC(错误检测与纠正)、奇偶校验或其他适用于该目的的编码/解码方法。其他可靠性增强可以包括操作重试(以克服与信息传送关联的那些间歇故障)、使用一个或多个备选或替代通信路径以替换故障路径和/或线、求补-再求补技术或在计算机、通信和相关系统中使用的备选方法。
与增加的性能要求一致，在与点对点链路一样简单或与多点结构一样复杂的总线上使用总线终止正变得更加普遍。可以确定和/或考虑各种终止方法，包括使用诸如电阻器、电容器、电感器之类的器件或它们的任何组合，其中这些器件连接在信号线与电源电压或地、终止电压或另一信号之间。终止器件(多个)可以是无源或有源终止结构的一部分，并且可以位于沿一个或多个信号线的一个或多个位置，和/或作为发送器和/或接收设备(多个)的一部分。可以选择终止器以匹配传输线的阻抗，或通过备选方法来选择以最大化可用频率、工作裕度以及成本、空间、功率和其他约束中的相关属性。
如上所述，本发明的实施例可以以计算机实现的过程以及用于实施这些过程的装置的形式实现。本发明的实施例还可以以计算机程序代码的形式实施，所述代码包含包括在有形介质中的指令，所述有形介质如软盘、CD-ROM、硬盘驱动器，或任何其他计算机可读存储介质，其中，当计算机载入并执行所述计算机程序代码时，所述计算机成为实现本发明的装置。本发明还可以以计算机程序代码的形式实施，例如，无论是存储在存储介质中，由计算机载入和/或执行，还是通过某种传输介质(如在电线或电缆上，通过光纤，或通过电磁辐射)发送，其中，当计算机载入并执行所述计算机程序代码时，所述计算机成为实现本发明的装置。当在通用微处理器上实现时，计算机程序代码段配置所述微处理器以创建专用逻辑电路。
尽管参考示例性实施例描述了本发明，但是本领域的技术人员将理解，在不偏离本发明的范围的情况下，可以做出各种更改并且可以以等同物替换其中的元素。此外，可以对本发明的教导做出许多修改以适应特定情况而不偏离其基本范围。因此，并非旨在将本发明限于执行本发明所构想的最佳方式而公开的实施例，而是旨在本发明将包括所有落入所附权利要求的范围内的实施例。此外，术语第一、第二等的使用并非表示任何重要性顺序，而是用来区分一个元素与另一个元素。
此处完成了本发明的优选实施例的描述。由于可以在上述构造中作出更改而不偏离此处描述的发明范围，所以上述描述中包含的或附图中示出的所有内容应以示例而非限制的意义来理解。因此，在不偏离以下权利要求中提出的本发明的精神和范围的情况下，其他替代和修改现在对本领域的技术人员将变得显而易见。

Claims (12)

1.一种存储器模块，所述存储器模块包括：
矩形印刷电路板，所述电路板具有长度在149与153毫米之间的第一侧和第二侧以及宽度短于所述长度的第一和第二端；
在所述第一侧上的第一多个连接器位置，所述第一多个连接器位置沿着所述板的第一边延伸，所述第一边延伸所述板的所述长度；
在所述第二侧上的第二多个连接器位置，所述第二多个连接器位置在所述板的所述第一边上延伸；
一个或多个缓冲器件，所述缓冲器件与所述电路板通信以便访问安装在所述电路板的所述第一侧和第二侧上的多达四列的存储器件；以及
定位键，所述定位键的中心位于所述第一边上，距所述卡的所述第一端82到86毫米并且距所述卡的所述第二端66到70毫米。
2.如权利要求1中所述的存储器模块，其中两个所述缓冲器件包括总数为至少四个的芯片选择输入线以便在所述多达四列的存储器件之间进行选择，所述两个缓冲器件包括用于访问所述四列存储器件的子集的第一缓冲器件和用于访问所述四列存储器件的未由所述第一缓冲器件访问的剩余部分的第二缓冲器件。
3.如权利要求2中所述的存储器模块，其中所述存储器件的一半安装在所述电路板的所述第一侧，并且所述存储器件的一半安装在所述电路板的所述第二侧。
4.如权利要求2中所述的存储器模块，其中所述第一缓冲器件和所述第二缓冲器件都包括可独立访问的具有一个或多个内部状态寄存器的状态寄存器块以及用于将所述状态寄存器的内容传输到错误总线的内部集成电路块。
5.如权利要求1中所述的存储器模块，还包括纠错码逻辑模块，所述纠错码逻辑模块安装到所述电路板以便标识和纠正在所述存储器模块处接收的一个或多个地址和命令数据输入中的错误。
6.如权利要求5中所述的存储器模块，还包括实时错误线，所述实时错误线用于报告由所述纠错码逻辑模块标识的可纠正和不可纠正的错误。
7.如权利要求1中所述的存储器模块，其中将所述第一侧上的选定触点连接到所述第二侧上的选定触点，以便为发送到和接收自一个或多个所述存储器件、所述缓冲器件和EPROM的选定信号提供冗余触点。
8.如权利要求1中所述的存储器模块，其中每个所述存储器件包括以一种或多种平面和堆叠方式安装的一个或多个存储器芯片。
9.一种存储器模块，所述存储器模块包括：
矩形印刷电路板，所述电路板具有长度在149与153毫米之间的第一侧和第二侧以及宽度短于所述长度的第一和第二端；
在所述第一侧上的第一多个连接器位置，所述第一多个连接器位置沿着所述板的第一边延伸，所述第一边延伸所述板的所述长度；
在所述第二侧上的第二多个连接器位置，所述第二多个连接器位置在所述板的所述第一边上延伸；
定位键，所述定位键的中心位于所述第一边上，距所述卡的所述第一端82到86毫米并且距所述卡的所述第二端66到70毫米；以及
一个或多个缓冲器件，所述缓冲器件与所述电路板通信以便访问安装在所述电路板的所述第一侧和第二侧上的多达四列的存储器件，所述缓冲器件接收来自以下项的输入：
第一芯片选择输入引脚，所述引脚用于指定第一列存储器件，所
述引脚位于所述电路板的一个或多个前面且距所述定位键右侧的标称距离为18.495毫米，并且位于所述电路板的背面且距所述定位键左侧的标称距离为18.495毫米；以及
第二芯片选择输入引脚，所述引脚用于指定第二列存储器件，所述引脚位于所述电路板的一个或多个前面且距所述定位键右侧的标称距离为14.495毫米，并且位于所述电路板的背面且距所述定位键左侧的标称距离为12.495毫米。
10.如权利要求9中所述的存储器模块，还包括纠错码逻辑模块，所述纠错码逻辑模块安装到所述电路板以便标识和纠正在所述存储器模块处接收的一个或多个地址和命令数据输入中的错误。
11.一种高可靠性高密度存储器布置，所述布置具有容错地址和命令总线以便用作将达到自主计算系统所必需的容错和自修复程度的主存储器，所述存储器布置包括：
存储器接口芯片；
存储器控制器；以及
存储器模块，所述存储器模块具有四列存储器件和一个或多个缓冲器件，所述缓冲器件通过地址和命令线连接到所述存储器接口芯片和所述存储器控制器，使得所述存储器控制器通过所述地址和命令线将地址和命令信息连同用于纠错目的的校验位一起发送给缓冲器。
12.如权利要求11中所述的存储器布置，其中所述缓冲器件包括纠错码寄存器和奇偶校验寄存器中的一个或多个。
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