CN101171751B - 用于根据回路频率控制延迟或锁相回路的设备和方法 - Google Patents

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Abstract

本发明揭示一种用于延迟锁定回路(DLL)或锁相回路(PLL)的方法和电路，其改进了高频率时的回路稳定性，且实现最大跟踪带宽，而不管过程、电压或温度如何变化。技术的核心是以接近回路自身的固有带宽的较低频率(1/tLoop)而不是以时钟信号的较高频率(1/tCK)来有效地操作所述回路。为此，在一个实施例中，在操作所述回路之前，对回路延迟tLoop进行测量或估计。接着，使相位检测器能够接近回路频率1/tLoop而操作。简单地说，使所述相位检测器在无用延迟时间期间不经历活动，这防止所述回路过度反应并变得不稳定。

Description

用于根据回路频率控制延迟或锁相回路的设备和方法
技术领域
本发明的实施例涉及延迟或锁相回路，且明确地说，涉及所述类型的具有增加的稳定性的电路。
背景技术
在集成电路中，经常需要对信号进行延迟。在周期信号(如时钟信号)的情况下，可将对延迟的调整理解为对信号的相位的调整。可通过使用延迟锁定回路(DLL)或锁相回路(PLL)来实现时钟信号的此类相移，延迟锁定回路(DLL)或锁相回路(PLL)用于根据主时钟信号为集成电路产生内部时钟信号。由于现代集成电路的复杂性的缘故，精确地移动时钟信号的相位的能力对确保电路内的合适时序尤为重要。举例来说，使用DLL或PLL来设定高速动态随机存取存储器(DRAM)中的数据输出时序。
图1中展示典型的模拟DLL 10。如图所示，DLL 10从输入时钟信号(ClkIn)导出输出时钟信号(ClkOut)，其中可严格控制所述两者之间的相位。DLL包括：可变延迟线(VDL)，在给出控制信号(VDLctrl)的模拟值的情况下，可变延迟线的延迟(tVDL)是可控制的；以及固定延迟电路，即延迟模块(或DM)。在相位检测器(PD)处对延迟模块的输出(ClkOut_DM)与ClkIn信号进行比较，相位检测器基本上确定两个输入信号(ClkIn；ClkOut_DM)中的一者是滞后于另一者还是领先于另一者，并设法使这两个相位对准。举例来说，如果ClkOut_DM领先于ClkIn，那么相位检测器输出“向下”信号(DN)以减小VDLctrl的值，这增加了tVDL；如果ClkOut_DM滞后于ClkIn，那么相位检测器输出“向上”信号(UP)以增加VDLctrl的值，这减小了tVDL。根据回路滤波器(LF)来确定回路的带宽，所述回路滤波器在模拟电路中可包括电阻器-电容器电路(例如R-C滤波器)。此外(尽管未图示)，回路滤波器可包括电荷泵。在任何情况下，依靠延迟模块，输出时钟信号ClkOut将比输入时钟信号ClkIn领先其延迟(tDM)。当然，DLL电路10性质上还可以是数字的，其中回路滤波器由数字控制元件代替，且其中VDLctrl包括到达VDL的数字输出(未图示)。
通常，且假定ClkIn的周期是tCK，那么DLL电路10中的回路建立关系tVDL+tDM＝N*tCK，其中N等于可能的最小整数。因为tVDL通常不大于tCK，所以N主要由tDM(即，通过延迟模块的延迟)来确定。尽管tDM在给定条件下是固定值，但N仍可与tCK成反比而变化。
当延迟模块的延迟tDM大于时钟周期tCK时，回路的转移函数的复杂性增加，且可能导致不稳定性，如下文将展示。此外，随着时钟频率增加(即，tCK减小)，或随着tDM增加，上述问题变得更加恶化。此外，因为tDM可能由于过程、温度或电压变化而变化，所以逐个装置地控制此类不稳定性可能尤其困难。
图2和图3展示具有(图2)和不具有(图3)延迟模块(DM)的模拟DLL电路10的Z域建模。Kd是VDL的增益，且L(z)是电荷泵与回路滤波器的转移函数。z-1块表示相位检测器将当前输入时钟边沿与从先前输入时钟边沿导出的VDL输出进行比较的事实。换句话说，z-1块表示一个时钟循环延迟(tCK)。相比之下，DM由z-m块表示(图3)，意味着DM延迟了m个循环。
如图中可看出，图2(不具有延迟模块)的转移函数是z的一次系统，且可容易地对电路的最佳参数(Kd、R、C等)进行求解。然而，如图3中所示，延迟模块的添加导致显著差异。此处，所得转移函数由z的(m+1)次来表示。很难实现如此高次系统的解析解。
因此，且如上文间接提到，具有相对较高tDM的DLL电路10可能是不稳定的，如图4中所示。如图所示，通过回路的传播的总延迟时间tLoop约为(例如)四个循环，且等于tF与tB的总和，其中tF等于通过相位检测器的传播延迟(tPD)加上通过回路滤波器的传播延迟(tLF)，且tB等于通过VDL的传播延迟(tVDL)加上通过延迟模块的传播延迟(tDM)(即tF＝tPD+tLF；tB＝tVDL+tDM)。tVDL通常不大于tCK，且对于模拟DLL设计来说，tF通常可忽略不计，图4中夸示了tF。(然而，对于数字滤波器来说，tF不可忽略)。简单地说，通过回路的延迟可能比单个时钟循环长，这很大程度上归因于tDM。
在图4中，展示ClkIn与ClkOut_DM之间的定时误差(tER)。因为最初ClkIn领先于ClkOut_DM，所以需要UP脉冲来尝试并使它们对准。每个UP脉冲使VDL的模拟控制信号(VDLctrl)的模拟值增加，这减小了tVDL；每个向下脉冲(DN)实现相反的效果。(为了阐释的简洁，假定UP和DN的脉冲宽度固定)。
然而，注意，相位检测器的输出(UP；DN)通过回路起作用以便更新相位检测器的输入处的相位将花费大量的时间(即tLoop)。同时，在实现这种相位变化之前，相位检测器继续产生相同的信号(最初，图4中的UP)，且在每个时钟周期都这样做，不管需要还是不需要所述信号，且不顾尚未知道由早先的信号形成的任何相移的事实。因此，在图4的实例中，在登记相位的任何变化(tER)之前，输出四个UP脉冲。时钟频率(1/tCK)与回路频率(1/tLoop)之间的这种频率偏差导致回路过度反应且变得不稳定。具体地说，定时误差tER不会收敛而是会振荡。振荡的振幅和周期取决于回路增益和回路延迟(tLoop)。
对此问题的常规解决方案涉及减小回路的增益和/或减小回路的带宽。这可通过增加回路滤波器的电阻-电容值(假定模拟电路)、减小电荷泵电流或增加回路滤波器的大小来实现。但这些解决方案可能消耗较大的布局面积，且可能显著减小跟踪带宽(即，回路增益除以回路延迟)，从而导致要花较长的时间来实现相位“锁定”。简单地说，此类先前途径涉及最大频率性能、稳定性、跟踪带宽和布局面积之间的非理想的折衷。因此需要一种更好的解决方案。
发明内容
本发明揭示一种用于延迟锁定回路(DLL)或锁相回路(PLL)的方法和电路，其改进了高频率时的回路稳定性，并实现最大跟踪带宽，不管过程、电压或温度如何变化。技术的核心是以接近回路自身的固有带宽的较低频率(1/tLoop)而不是以时钟信号的较 高频率(1/tCK)来有效地操作所述回路。为此，在一个实施例中，在操作所述回路之前，对回路延迟tLoop进行测量或估计。接着，使相位检测器能够接近回路频率1/tLoop而操作。简单地说，使所述相位检测器在无用延迟时间期间不经历活动，这防止所述回路过度反应并变得不稳定。因此，利用所提议的方法的回路可在任一频率下稳定地操作，而不会增加回路滤波器电阻-电容值或减小回路带宽，因此不会牺牲跟踪带宽和布局面积。简单地说，使用所揭示的技术不需要最大频率、稳定性和跟踪带宽之间的折衷。
本发明的一方面提供一种用于根据具有时钟频率的输入时钟信号产生输出时钟信号的电路，其包括：回路，其用于接收所述输入时钟信号并输出所述输出时钟信号，所述回路具有回路延迟，所述回路延迟至少部分地可根据所述输入时钟信号和所述输出时钟信号的表示形式之间的相位差的表示形式来调整，其中所述回路延迟包括信号通过所述回路所花费的时间，所述回路延迟是回路频率的倒数；以及检测器电路，其在所述回路中，用于输出所述相位差的所述表示形式，其中所述检测器电路以等于所述回路频率的频率来输出所述相位差的所述表示形式。根据本发明的一方面，其中所述回路频率小于所述时钟频率。根据本发明的一方面，其中所述回路延迟是测量到的值。根据本发明的一方面，其中所述检测器电路通过以等于所述回路频率的所述频率选择性地被启用，来输出所述相位差的所述表示形式。根据本发明的一方面，其中所述检测器电路由控制器选择性地启用。根据本发明的一方面，其中所述控制器通过对所述输入时钟信号进行分频而选择性地启用。根据本发明的一方面，其中所述检测器电路包括相位检测器和回路滤波器。
本发明的另一方面提供一种延迟或锁相回路电路，其用于根据具有时钟频率的输入时钟信号来产生输出时钟信号，其包括：回路，其用于接收所述输入时钟信号并输出所述输出时钟信号，所述回路具有延迟，所述延迟至少部分地可根据对所述输入信号和/或所述输出信号的表示形式之间的相位差的表示形式的接收而调整，所述回路延迟是回路频率的倒数；以及检测器电路，其用于输出所述相位差的所述表示形式；以及检测器控制器，其用于以某一频率来选择性地启用所述检测器电路，所述频率低于所述时钟频率但高于或等于所述回路频率。根据本发明的一方面，其中所述回路延迟是测量到的值。根据本发明的一方面，其中所述检测器电路通过根据所述回路频率而选择性地被启用，来输出所述相位差的所述表示形式。根据本发明的一方面，其中所述控制器通过对所述输入时钟信号进行分频而选择性地启用。
附图说明
当结合附图阅读时，参考以下具体实施方式将最佳地理解本发明的发明性方面的实施例，在附图中：
图1说明尤其具有延迟模块的现有技术延迟锁定回路(DLL)。
图2和图3说明在考虑和不考虑延迟模块的情况下图1的DLL的转移函数。
图4说明当在延迟模块中使用长延迟时可能导致使用图1的DLL的不稳定性和振荡。
图5说明经改进的DLL的实施例，包含使用相位检测器控制器。
图6说明测量周期期间使用的时序图，在所述测量周期中，测量或估计图5的经改进的DLL电路的回路延迟。
图7说明图5的DLL电路的时序图，其展示根据回路频率选择性地启用相位检测器，且无振荡或不稳定。
图8说明在锁相回路(PLL)的情况下本发明的实施例。
图9说明用于使用启用信号(PDen)来选择性地启用相位检测器的示范性电路。
具体实施方式
所揭示的方案使用智能滤波，通过启动相位检测器使其以较接近回路频率的速率工作，来消除回路频率(1/tLoop；通过回路的传播中的延迟)与较高的时钟频率(1/tCK)之间的偏差。图5展示在经改进的模拟DLL电路100的情况下用于实现此目标的一个实施例。然而，当应用于数字DLL或应用于PLL 100′(图8)时，所述改进同样可适用，PLL 100′使用可变振荡器(VCO)来产生时钟信号，所述时钟信号的相位和频率被锁定为输入时钟ClkIn的相位和频率。
如图5中所示，已经将相位检测器控制块PDctrl 105添加到DLL电路。相位检测器控制块PDctrl 105包含计数器112、寄存器114和控制器116，所述三者一起用于测量回路频率，并最终根据回路频率来控制相位检测器。
在优选实施例中，在DLL电路100的操作之前，测量回路频率1/tLoop。这是优选的，因为回路频率可能随着过程、电压和温度变化而变化，且还可能根据输入频率而变化。因此，通过测量回路频率，获得可靠的值，所述值适合其中使用DLL电路100的特殊环境。然而，在使用回路频率来控制DLL电路之前首先测量回路频率，并非在所有的有效实施例中都绝对必要。事实上，如果已知回路频率或可以其它方式确定回路频率，那么在无测量步骤的情况下就可使用回路频率。
图6展示在回路频率测量步骤期间使用的时序图。基本上，此步骤测量输入脉冲(ClkIn)穿过回路所花的时间。如图所示，使用测量信号来启用测量功能。在测量期间优选的是，相位检测器和回路滤波器电路(图5)应变得透明，使得接收到的输入信号仅传递到这些块的输出。然而，如果这不容易实现或不可行，那么可例如通过使用传输门110而完全绕过所述块。在绕过时，相位检测器和回路滤波器将促使测量到的通过回路的延迟稍微小于正常值，测量中的如此小的偏斜是令人满意的，因为相位检测器和回路滤波器中的延迟(即，tF＝tPD+tLF)通常可忽略(见图6)。测量信号可由PDctrl 105块自行产生，或可由另一逻辑电路提供，所述逻辑电路例如是微控制器，其通常将作为DLL电路100而位于集成电路上。
再次参看图6，当测量信号变高时，且在检测到第一ClkIn脉冲之后，计数器112开始对随后的ClkIn脉冲的数目进行计数，直到在ClkOut_DM处检测到脉冲时为止。在此类检测发生之后，电路等待下一个ClkIn脉冲，将此“最后的”ClkIn脉冲视为测量周期的结束。因此，可禁用测量信号。如图所示，测量到的延迟tML在测量周期中横跨在第一与最后ClkIn脉冲之间，所述延迟tML稍微长于实际回路延迟tLoop，但仍包括回路延迟的有效测量值(即tML～tLoop)。在任何情况下，可将测量到的周期视为若干个输入时钟循环，即m个，m在图6的实例中等于4(即m*tCk＝tML～tLoop)。这一测量到的m的值(时钟频率与回路频率之间的近似比率)存储在寄存器114中，以用于在DLL100的正常操作期间控制相位检测器，如接下来参看图7所阐释。
在正常操作期间，在测量到的(或以其它方式提供的)回路频率的每个周期期间，相位检测器仅启用一次，即每一tML一次。具体地说，使用1/m控制器116通过以m对输入信号ClkIn进行分频来处理所述信号，即去除系列中除每第m个脉冲之外的所有脉冲，以产生相位检测器启用信号PDen。(控制器116还可改变ClkIn信号的宽度或其工作循环)。因此，因为在图6中，测量到m为四，所以在图7中可看到每第四个输入时钟脉冲时PDen为高。
在任何情况下，因为相位检测器仅在PDen为高时启用，所以ClkIn与ClkOut_DM之间的相位的评估，以及UP或DN信号的随后输出仅在那些限定的时间(例如，在窗口150期间)受影响。而且，根据回路频率(即1/tML～1/tLoop)而不是像现有技术中那样根据时钟频率(1/tCK)来评估这些窗口150。这防止回路过度反应(例如在图4中)，在此情况下，在恰当地评估此类相位调整控制信号是否被批准之前，产生若干UP信号，且连续地修改VDLctrl。因此，且如图7中所示，使用所揭示的技术，定时误差tER将收敛而不会振荡。(这假定回路中的增益不是太大。如所属领域的技术人员将了解，可优化回路增益，且在任何情况下，可在不使用所揭示的本发明的实施例的情况下，使回路增益高于常规回路)。因此，通过有效测量通过延迟模块的长延迟tDM作为回路延迟的一部分，且当在相位检测器处产生控制信号时考虑所述测量到的延迟，来克服所述长延迟的影响。
如所属领域的技术人员将了解，可以若干不同方式来实现经由PDen信号对相位检测器的选择性启用。在一种简单方式中(图9中所示)，在PDen不为低(对应于不调整tVDL的命令)的那些周期期间，(经由N沟道晶体管132)使UP和DN信号输出接地。在此时间期间，相位检测器中的电路与电源电压Vdd的连接断开(经由P沟道晶体管130)，以确保没有电源到接地的短路。
根据本发明应了解，用于启动相位检测器的频率不需要与回路延迟精确地匹配。因此，如图6中所示，回路延迟tLoop小于测量到的值tML，所述tML最终用于调整相位检测器的频率。此结果归因于对输入时钟脉冲进行计数作为回路延迟的估计的便利性。在这方面，应了解，在优选实施例中，相位检测器的频率(1/tML)仅需要大体上对应于回路频率(1/tLoop)。在欠优选但仍有益的实施例中，以在时钟频率与回路频率之间某处的频率来操作相位检测器。举例来说，在图7中，假设每隔一个时钟脉冲(而不是如图所示的每隔四个)(经由PDen)启用相位检测器。尽管这会导致一定量的回路过度反应(因为不是所有的相位调整命令都将有机会渗透过回路以在新命令进入之前发挥影响)，但与现有技术相比，仍会改进回路的效果和稳定性。
测量步骤可在使用DLL的集成电路中在芯片重设或初始化时进行，或者可在集成电路的操作期间周期性地进行测量以确保测量到的回路频率仍是最佳的。
尽管已经将所揭示的相位检测器展示为与回路滤波器是独立的，但应了解，术语“相位检测器”的使用也可包括电路的回路滤波器特征(如果有的话)。
虽然已经揭示了本发明的优选实施例，但应了解，可以很多不同方式来实现用于实现相位检测器的启用的频率转换的电路。简单地说，应了解，本文所揭示的发明性概念能够容许很多修改。只要此类修改属于所附权利要求书及其均等物的范围内，本专利希望涵盖所述修改。

Claims (34)

1.一种用于根据具有时钟频率的输入时钟信号产生输出时钟信号的电路，其包括：
回路，其具有回路频率，其中所述回路频率包括回路延迟的倒数，其中所述回路延迟包括信号通过所述回路所花费的时间，所述回路包括：
检测器电路，其用于在启用时，输出所述输入时钟信号与所述输出时钟信号的延迟形式之间的相位差的表示形式；
可变延迟电路，用于接收所述相位差的所述表示形式，且用于输出所述输出时钟信号；以及
固定延迟电路，用于接收所述输出时钟信号，且用于输出所述输出时钟信号的所述延迟形式；
其中以等于所述回路频率的频率来选择性地启用所述检测器电路。
2.根据权利要求1所述的电路，其进一步包括用于选择性地启用所述检测器电路的控制器，其中所述控制器存储指示所述回路与时钟频率之间的比率的值。
3.根据权利要求2所述的电路，其中所述控制器进一步包括用于确定所述值的计数器。
4.根据权利要求1所述的电路，其中所述回路频率小于所述时钟频率。
5.根据权利要求1所述的电路，其中所述回路延迟是测量到的值。
6.根据权利要求1所述的电路，其中所述检测器电路包括相位检测器和回路滤波器。
7.一种用于根据具有时钟频率的输入时钟信号产生输出时钟信号的电路，其包括：
回路，其以串联形式包括：
检测器电路，用于输出所述输入时钟信号与所述输出时钟信号的延迟形式之间的相位差的表示形式，
可变延迟电路，用于接收所述相位差的所述表示形式，且用于输出所述输出时钟信号，其中所述输出时钟信号具有所述时钟频率，以及
固定延迟电路，用于接收所述输出时钟信号，且用于输出所述输出时钟信号的所述延迟形式，其中所述输出时钟信号的所述延迟形式具有所述时钟频率；以及控制器，用于将信号发送到所述检测器电路以选择性地启用所述检测器电路，其中所述控制器根据低于所述时钟频率但高于或等于回路频率的频率选择性地启用所述检测器电路，其中根据通过所述回路的传播延迟来确定所述回路频率。
8.根据权利要求7所述的电路，其中所述回路频率小于所述时钟频率。
9.根据权利要求7所述的电路，其中所述控制器根据所述回路频率来选择性地启用所述检测器电路。
10.根据权利要求7所述的电路，其中所述回路延迟是测量到的值。
11.根据权利要求7所述的电路，其中所述控制器包括计数器，所述计数器用于在回路测量周期期间将所述回路频率确定为值。
12.根据权利要求11所述的电路，其中所述控制器从所述输入时钟信号中导出所述信号。
13.根据权利要求12所述的电路，其中所述控制器通过以所述值对所述输入时钟信号进行分频，来导出所述信号。
14.一种用于根据具有时钟频率的输入时钟信号产生输出时钟信号的电路，其包括：
回路，其用于接收所述输入时钟信号并输出所述输出时钟信号，所述回路具有回路延迟，所述回路延迟至少部分地可根据所述输入时钟信号和所述输出时钟信号的表示形式之间的相位差的表示形式来调整，其中所述回路延迟包括信号通过所述回路所花费的时间，所述回路延迟是回路频率的倒数；以及
检测器电路，其在所述回路中，用于输出所述相位差的所述表示形式，其中所述检测器电路以等于所述回路频率的频率来输出所述相位差的所述表示形式。
15.根据权利要求14所述的电路，其中所述回路频率小于所述时钟频率。
16.根据权利要求14所述的电路，其中所述回路延迟是测量到的值。
17.根据权利要求14所述的电路，其中所述检测器电路通过以等于所述回路频率的所述频率选择性地被启用，来输出所述相位差的所述表示形式。
18.根据权利要求17所述的电路，其中所述检测器电路由控制器选择性地启用。
19.根据权利要求18所述的电路，其中所述控制器通过对所述输入时钟信号进行分频而选择性地启用。
20.根据权利要求14所述的电路，其中所述检测器电路包括相位检测器和回路滤波器。
21.一种延迟或锁相回路电路，其用于根据具有时钟频率的输入时钟信号来产生输出时钟信号，其包括：
回路，其用于接收所述输入时钟信号并输出所述输出时钟信号，所述回路具有延迟，所述延迟至少部分地可根据对所述输入信号和/或所述输出信号的表示形式之间的相位差的表示形式的接收而调整，所述回路延迟是回路频率的倒数；以及
检测器电路，其用于输出所述相位差的所述表示形式；以及
检测器控制器，其用于以某一频率来选择性地启用所述检测器电路，所述频率低于所述时钟频率但高于或等于所述回路频率。
22.根据权利要求21所述的电路，其中所述回路延迟是测量到的值。
23.根据权利要求21所述的电路，其中所述检测器电路通过根据所述回路频率而选择性地被启用，来输出所述相位差的所述表示形式。
24.根据权利要求21所述的电路，其中所述控制器通过对所述输入时钟信号进行分频而选择性地启用。
25.一种使用回路来根据具有时钟频率的输入时钟信号产生输出时钟信号的方法，其包括：
测量通过回路的传播延迟，以确定回路频率，其中所述传播延迟测量包括信号通过所述回路所花费的时间；以及
在所述传播延迟测量之后，根据所述回路频率来启用检测器电路，其中所述检测器电路输出所述输入时钟信号与所述输出时钟信号的表示形式之间的相位差的表示形式，以便调整所述回路中的延迟。
26.根据权利要求25所述的方法，其中测量所述传播延迟包括在所述信号通过所述回路所花费的时间期间，对输入时钟循环的数目进行计数。
27.根据权利要求26所述的方法，其中输入时钟循环的所述数目存储在寄存器中。
28.根据权利要求27所述的方法，其中根据所述回路频率来启用所述检测器电路包括：
产生通过以输入时钟循环的所述数目对所述输入时钟信号进行分频而导出的检测器启用信号。
29.根据权利要求25所述的方法，其中所述相位差的所述表示形式包括模拟信号。
30.根据权利要求25所述的方法，其中所述相位差的所述表示形式包括表明所述延迟需要向上或向下调整的数字脉冲。
31.一种使用回路来根据输入时钟信号产生输出时钟信号的方法，其包括：
测量通过所述回路的延迟以确定回路频率；以及
从相位检测器输出所述输入时钟信号与所述输出时钟信号的表示形式之间的相位差的表示形式，以便调整所述回路中的延迟，其中以不足所述输入时钟信号的每一循环且根据所述回路频率来输出所相位差的所述表示形式，其中所述输入时钟信号和所述输出时钟信号具有相同的时钟频率。
32.根据权利要求31所述的方法，其中根据指示通过所述回路的脉冲的传播延迟的回路频率来输出所述相位差的所述表示形式。
33.一种用于根据具有时钟频率的输入时钟信号来产生输出时钟信号的方法，所述方法使用反馈回路，其包括：
输出所述输入时钟信号与所述输出时钟信号的延迟形式之间的相位差的表示形式，其中以等于回路频率的频率输出所述表示形式，其中所述回路频率确定为通过所述反馈回路的传播延迟的倒数；
在输出所述输出时钟信号的可变延迟电路处接收所述相位差的所述表示形式；以及
在输出所述输出时钟信号的所述延迟形式的固定延迟电路处接收所述输出时钟信号。
34.一种用于根据具有时钟频率的输入时钟信号产生输出时钟信号的电路，其包括：
回路，其以串联形式包括：
检测器电路，用于输出所述输入时钟信号与所述输出时钟信号的延迟形式之间的相位差的表示形式，
可变延迟电路，用于接收所述相位差的所述表示形式，且用于输出所述输出时钟信号，其中所述输出时钟信号具有所述时钟频率，以及
固定延迟电路，用于接收所述输出时钟信号，且用于输出所述输出时钟信号的所述延迟形式，其中所述输出时钟信号的所述延迟形式具有所述时钟频率；以及控制器，用于将信号发送到所述检测器电路以选择性地启用所述检测器电路，其中所述控制器包括计数器，所述计数器用于在回路测量周期期间将所述回路频率确定为值。
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