CN101174620A - 半导体装置及集成电路 - Google Patents

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Abstract

本发明公开了一种半导体装置，包括：第一电容组件及第二电容组件。第一电容组件包括彼此连接的多个第一单元电容组件，且每一第一单元电容组件具有第一单元电容值，而第二电容组件包括彼此连接的多个第二单元电容组件，且每一第二单元电容组件具有第二单元电容值，其中所述第一单元电容组件与第二单元电容组件具有相同的数量。所述第一单元电容组件与第二单元电容组件排列成一个阵列，并在每一列及每一栏中交替排置且总数分别大于2。同时，本发明还公开了一种集成电路，包括有上述电容组件阵列。总之，本发明通过有效降低工艺变异的敏感性，使得在不增加电容值不匹配的情形下可以形成较大的电容组件对。

Description

半导体装置及集成电路
技术领域
本发明涉及一种半导体装置，特别涉及一种电容组件对的设计与制造方法；更具体地说，本发明涉及用于设计与制造电容组件对的半导体装置及集成电路。
背景技术
在现代集成电路中，例如用于混合模式或射频产品的电路中，常使用一对具有相同电容值的电容组件。电容组件对的效能不匹配(mismatch)是影响后来数字信号准确性的因素，因此最好能提供具有高匹配电容值的电容组件对。
图1示出了传统的电容组件对，其包括第一电容组件C1及第二电容组件C2。电容组件C1及C2具有相同的设计。每一电容组件C1及C2包括交替放置的多个第一插指(finger)及多个第二插指。电容组件C1及C2的电容值部分取决于插指的长度与数量。可通过增加插指的数量和/或插指的长度来设计出较大的电容组件C1及C2。
然而，图1所示的电容组件对具有一些缺点。虽然电容组件C1及C2具有相同的设计，但是工艺对于位置环境而言是相当敏感的。举例而言，电容组件C1及C2其中一个位于靠近图案疏离区(sparse region)之处，而另一个位于靠近图案密集区(dense region)之处。不同的图案密度会引起图案负载效应(loading effect)，因而造成外观尺寸的改变。如此一来，电容组件C1及C2彼此便会出现不匹配的情形。一般而言，工艺的变异会随着电容组件C1及C2的电容值增加而增加。
为了解决工艺敏感性的问题，提供有改良的电容组件对，如图2所示。改良的电容组件对包含排列成二对二阵列的四个单元电容组件，而两个单元电容组件互相连接构成一个电容组件。每一单元电容交叉耦接(cross-couple)至另一单元电容组件。上述的布局方式有助于工艺敏感性的降低。
为了顺应集成电路尺寸缩小化，而使用新的集成电路制造方法。特别是镶嵌工艺，其广泛使用于0.18微米及以下的技术，并可使用于电容组件对的制造。镶嵌工艺通常是指形成介电层之后，在介电层中形成开口，在开口内填入铜金属或是铜合金，以及通过化学机械研磨(CMP)工艺对介电层及铜金属的表面进行平坦化。当电容组件对具有高电容值时，使用CMP工艺将使电容组件对的效能不匹配更为严重。因此，有必要寻求一种新的电容结构及其制造方法，用来改善效能不匹配的问题。
发明内容
有鉴于此，本发明目的在于提供用于设计与制造电容组件对的半导体装置及集成电路，以改善电容组件对的效能不匹配问题。
为了达到上述目的，本发明提供了一种半导体装置，其包括：第一电容组件及第二电容组件。第一电容组件包括彼此连接的多个第一单元电容组件，且每一第一单元电容组件具有第一单元电容值；而第二电容组件包括彼此连接的多个第二单元电容组件，且每一第二单元电容组件具有第二单元电容值，其中这些第一单元电容组件与第二单元电容组件具有相同的数量。这些第一单元电容组件与第二单元电容组件排列成一个阵列，并在每一列及每一栏中交替排置且总数均分别大于2。
为了达到上述目的，本发明还提供了一种集成电路，包括：电容组件阵列，其包括多个第一单元电容组件及多个第二单元电容组件，其中电容组件阵列中第一单位电容组件与第二单元电容组件总数量不小于6，且第一单元电容组件与第二单元电容组件在电容组件阵列的每一列及每一栏中交替排置。每一第一单元电容组件包括：第一共节点，包括第一导电排线及与其连接的多个第一插指、多个第二插指，每一第二插指分别位于第一插指中每两个之间并与其电性绝缘、以及第二导电排线，与第二插指相互连接。每一第二单元电容组件包括：第二共节点，包括第三导电排线及与其连接的多个第三插指、多个第四插指，每一第四插指分别位于第三插指中每两个之间并与其电性绝缘、以及第四导电排线，与第四插指相互连接。再者，第一单元电容组件的第一共节点相互连接、第二单元电容组件的第二共节点相互连接、第一单元电容组件的第二导电排线相互连接、以及第二单元电容组件的第四导电排线相互连接。
为了达到上述目的，本发明还提供了另一种半导体装置，包括：第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值，其小于200fF，或者具有第一单元面积，其小于200μm2；第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其小于200fF，或者具有第二单元面积，其小于200μm2。其中，这些第一单元电容组件与第二单元电容组件具有相同的单元电容组件数量且彼此通过共节点相互连接。再者，这些第一单元电容组件与第二单元电容组件排列成一个阵列，且在每一列及每一栏中交替排置。
为了达到上述目的，本发明还提供了一种半导体装置的形成方法，包括：形成具有相同数量的多个第一单元电容组件与多个第二单元电容组件，其中所述第一单元电容组件与第二单元电容组件的总数量不小于6，而这些第一单元电容组件与第二单元电容组件排列成一个阵列，且在每一列及每一栏中交替排置。上述方法还包括：相互连接这些第一单元电容组件而形成第一电容组件，以及相互连接这些第二单元电容组件而形成第二电容组件。
为了达到上述目的，本发明还提供了另一种半导体装置的形成方法，包括：提供电容组件对的目标电容值；决定将所述目标电容值划分为单元电容值的总数，使每一单元电容值小于200fF；形成多个第一单元电容组件，而每一第一单元电容组件具有所述单元电容值或者具有单元面积小于200μm2，其中所述第一单元电容组件的数量与所述划分的总数相同；形成多个第二单元电容组件，其数量相同于第一单元电容组件，而这些第一单元电容组件与第二单元电容组件排列成一个阵列，且在每一列及每一栏中交替排置；相互连接这些第一单元电容组件而形成第一电容组件；以及相互连接这些第二单元电容组件而形成第二电容组件。
总之，应用上述本发明技术方案，能够有效降低工艺变异的敏感性。从而使得，可在不增加电容值不匹配的情形下形成较大的电容组件对。
附图说明
图1为现有技术中电容组件对的平面示意图，其中电容组件对的每一电容组件包括单一电容组件；
图2为现有技术中电容组件对的平面示意图，其中二个单元电容组件相互连接而形成电容组件对的电容组件；
图3为根据本发明实施例的电容组件对的平面示意图，其中电容组件对的每一电容组件包括四个相互连接的单元电容组件；
图4为根据本发明实施例的可扩展的电容组件对的平面示意图；
图5为电容组件对的电容值不匹配与电容值的函数关系图；
图6为正规化的电容值不匹配与电容值的函数关系图；
图7为正规化的电容值不匹配与电容组件对中单元电容组件数量的函数关系图；以及
图8为根据本发明实施例的电容组件对的平面示意图，其中电容组件对中的二个电容没有共节点。
并且，附图中主要标记说明如下：
10、12、14～线；
16、18～虚线；
B1、B2～排线；
C1、C2～电容组件；
D～共节点；
F1、F2、F3、F4～插指。
具体实施方式
以下介绍本发明实施例的制作与使用。然而，本领域技术人员当可轻易了解本发明所提供许多可应用的发明概念可实施在广泛多样化的特定背景。下述特定实施例仅用于说明以特定方法制作及使用本发明，并非用于局限本发明的范围。
图3为根据本发明实施例电容组件对的平面示意图，其中包括排列成二对四阵列的八个单元电容组件。四个相互连接的单元电容组件标示为C1，而另四个相互连接的单元电容组件标示为C2。单元电容组件C1及C2设计成具有相同的电容值。单元电容组件C1及C2排置成交替的图案，而构成棋盘式图案。每一单元电容组件包括第一组相互连接的金属线(以下称之为插指)以及第二组相互连接的插指。第一及第二组插指以及连接插指的排线优选为由金属层所构成的金属线。在现有技术中，金属层中的金属线优选为由铜金属或铜合金所构成；然而，其它一般所使用的金属材料，例如铝金属、钨金属及其组合亦可作为上述金属层的材料。在较佳实施例中，可通过镶嵌工艺形成所述插指与排线。另外，也可通过沉积及图案化形成所述插指与排线。相邻的插指是电性绝缘的，因而形成次电容组件。单元电容组件的电容值为次电容组件电容值的总和。如图3所示，所有单元电容组件共享一个共节点D。各个单元电容组件C1相互连接形成一个电容组件，而各个单元电容组件C2相互连接形成另一个电容组件。在本文中，电容组件对的电容值是指由相互连接的单元电容组件C1或C2所形成的电容组件的电容值。
图4为用于形成电容组件对的可扩展阵列。在较佳的实施例中，阵列的每一列及每一栏中，单元电容组件C1及C2交替排列。可轻易了解到本发明的电容组件对包括具有四个单元电容组件的阵列，优选为具有六个或以上的单元电容组件的阵列。而阵列的列数及行数可不相同。此阵列可只包括单一列或单一栏。相较于传统电容组件对的形成方法，当需要较大的电容值时，可通过增加阵列的列数及/或行数来增加电容值。若阵列的列数及行数两者均为偶数，则可发现由单元电容组件C1所形成的质心将与单元电容组件C2所形成的质心重叠。
单元电容组件C1及C2优选为具有相同的单元电容值，然而由于工艺变异的缘故，单元电容组件C1的单元电容值会不同于单元电容组件C2的单元电容值。
本发明特点之一在于可以降低或排除工艺变异，例如由图案密度不同所引发的工艺变异。举例而言，若单元电容组件C1由于图案密度较高或较低而使其具有大于其它单元电容组件的电容值时，相邻的单元电容组件C2同样具有较大的电容值，从而局部消除因单元电容组件C1的电容值增加所引起的电容值不匹配。
图5为电容组件对的电容值不匹配与电容值函数曲线图。X轴表示电容值开根号分之一，其中所述电容值为所有相互连接的单元电容组件的总电容值。Y轴表示相对电容不匹配的平均值，而平均值来自于芯片上多个电容组件对的平均。从线10到线12再到线14，是指在相同总电容值下，划分形成电容值越来越小的单元电容组件：线10为仅由两个电容组件所构成的电容组件对；线12为由四个交互耦接的单元电容组件所构成的电容组件对；线14为由更多交互耦接并排列成矩阵的单元电容组件所构成的电容组件对。比较位于虚线16左侧局部的线10、12及14，可发现对于线10及12而言，其包括相对较大的单元电容组件，而电容值不匹配随着电容值增加而增加。然而，当相同的电容值之下具有较小的单元电容组件时(如，线14)，电容值不匹配随着电容值增加(即，增加单元电容组件数量)而降低。这是因为增加单元电容组件数量，消除了单元电容组件之间的工艺变异。
在虚线18的右侧，对于所有的线10、12及14而言，电容值不匹配都是增加的。对于线10、12及14中这种趋势的改变大致发生在虚线16与18之间的区域，而对应的电容值约为400fF。
线14说明了本发明实施例对形成具有较大电容值的电容组件对来说特别有帮助。在图5所示的示例中，发现若总电容值约为400fF时，使用本发明实施例可使电容不匹配有显著的下降。若总电容值小于400fF时，虽然使用本发明实施例仍存在一些影响，但对电容不匹配的降低还是有所帮助。可轻易了解转向点400fF只是一个示例，实际上的转向点则与各种因素有关，例如形成电容组件所使用的技术、材料等等。本领域技术人员当可经由例行的实验找出转向点。
在线12中，需注意的是当电容值大于400fF时，电容值不匹配依旧随着电容值增加而增加。此意味着电容组件对中的电容组件须进一步划分直至总电容值的增加不再增加电容值不匹配。由于对于线12而言，电容组件对中的每一电容组件包括两个单元电容，故每一单元电容组件的电容值约为200fF。因此，每一单元电容组件的电容值优选为小于200fF。而单元电容组件C1或C2的数量最好是三个或以上，因此单元电容值优选为小于130fF。
图6为正规化的电容值不匹配与电容值函数曲线图。Y轴表示个别平均电容值不匹配(individual average capacitance mismatch，IAC)，其由图5的Y值与对应的X值相除而得。可观察到其趋势与图5相同。
尽管将具有较大电容值的电容组件对划分成更多的单元电容组件可大幅改善效能不匹配的问题，然而可发现大电容组件所划分的单元电容组件数量有一个最佳值。图7为用于决定最佳单元电容组件数量的数据。该数据所使用的电容组件对样本为电容值约为4.5pF，具有不同的单元电容组件数量，且个别平均电容值不匹配(IAC)的计算通过测量电容组件对的电容值而得。由图7可知，当单元电容组件数量相对较少时，IAC是随着电容组件对所划分的单元电容组件数量增加而降低。然而，当单元电容组件到达某一数量，IAC达到饱和。由图7所示，当单元电容组件数量约为24时，IAC到达饱和。因此较佳的单元电容组件数量约为24。再者，可以了解饱和的数量与各种不同因素有关，例如用于形成电容组件的技术与材料。本领域技术人员可通过例行的实验来找出最佳的单元电容数量。
请参照图7，1AC为用于决定最佳单元电容组件数量的标准。在其它实施例中，亦可使用其它统计数据作为该标准。举例而言，电容值不匹配的标准差与单元电容数量的函数关系亦可用于决定饱和点。
上述所探讨的电容组件优选为金属-氧化物-金属(MOM)电容组件。以下配合图3说明形成MOM电容组件的实施例。图3为用于形成内联机结构的金属层平面示意图。每一单元电容组件包括多个金属线(插指)，其中相邻的插指彼此位置紧靠且电性绝缘，从而在相邻的插指之间形成电容。用于连接插指以及单位组件的排线(connecting buses)B1及B2与插指可通过相同的金属层形成。另外，B1及B2与插指亦可通过不同的金属层形成，并通过介层窗(via)连接各自的插指。
在前述实施例中，电容组件对的两电容组件共享一个共节点(如图3的节点D)，使所需的芯片面积较小。在其它实施例中，单元电容组件C1及C2彼此电性隔离而没有共节点，如图8所示的实施例。每一单元电容组件C1包括多个插指F1及多个插指F2。每一单元电容组件C2包括多个插指F3及多个插指F4。阵列中每一插指F1、F2、F3及F4分别连接至其它相同标号的插指。
尽管前述实施例中单元电容组件形成于单一金属层中，然而其亦可分布于多个金属层并通过介层窗而相互连接。举例而言，在金属层中形成如图3所示的第一电容组件对，而在另一金属层中形成第二电容组件对，其阵列的列数和/或栏数可大于、小于或等于图3所示的阵列。第一及第二电容组件对并联连接而形成较大的电容组件对。另外，第一及第二电容组件对亦可形成于相同的金属层中且并联连接。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。在不脱离本发明精神和原理的范围内，任何本领域技术人员当可作多种改动与润饰。因此，本发明保护范围以所述权利要求书的界定为准。

Claims (13)

1.一种半导体装置，其特征在于，包括：
第一电容组件，包括多个第一单元电容组件彼此连接，且每一第一单元电容组件具有第一单元电容值；以及
第二电容组件，包括多个第二单元电容组件彼此连接，且每一第二单元电容组件具有第二单元电容值，其中所述第一单元电容组件与所述第二单元电容组件具有相同的单元电容组件数量；
其中所述第一单元电容组件与所述第二单元电容组件排列成一阵列，且在每一列及每一栏中交替排置，而所述第一单元电容组件与所述第二单元电容组件的总数均分别大于2。
2.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容组件与所述第二单元电容组件分别小于200fF。
3.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容组件与所述第二单元电容组件的面积分别小于200μm2。
4.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容组件与所述第二单元电容组件通过共节点而相互连接。
5.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容组件与所述第二单元电容组件没有共节点。
6.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容组件与所述第二单元电容组件具有共节点。
7.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容值与所述第二单元电容值相等。
8.如权利要求1所述的半导体装置，其特征在于，所述第一单元电容值与所述第二单元电容值不相等。
9.一种集成电路，其特征在于，包括：
第一电容组件阵列，包括多个第一单元电容组件及多个第二单元电容组件，其特征在于，所述第一电容组件阵列中所述第一单位电容组件与所述第二单元电容组件的总数量不小于6，且所述第一单元电容组件及所述第二单元电容组件在所述第一电容组件阵列的每一列及每一栏中交替排置；
其中每一所述第一单元电容组件包括：
第一共节点，包括第一导电排线及与其连接的多个第一插指；
多个第二插指，每一所述第二插指分别位于所述第一插指中每两个之间并与其电性绝缘；
第二导电排线，与所述第二插指相互连接；
其中每一所述第二单元电容组件包括：
第二共节点，包括第三导电排线及与其连接的多个第三插指；
多个第四插指，每一所述第四插指分别位于所述第三插指中每两个之间并与其电性绝缘；
第四导电排线，与所述第四插指相互连接；
其中所述第一单元电容组件的所述第一共节点相互连接、所述第二单元电容组件的所述第二共节点相互连接、所述第一单元电容组件的所述第二导电排线相互连接以及所述第二单元电容组件的所述第四导电排线相互连接。
10.如权利要求9所述的集成电路，其特征在于，还包括第二电容阵列，其特征在于，所述第二电容阵列包括多个第三单元电容组件并联连接于所述第一单元电容组件以及多个第四单元电容组件并联连接于所述第二单元电容组件，且所述第三单元电容组件与所述第四单元电容组件在所述第二电容阵列的每一列及每一栏中交替排置。
11.如权利要求10所述的集成电路，其特征在于，所述第二电容阵列与所述第一电容阵列位于不同的金属层中。
12.如权利要求9所述的集成电路，其特征在于，所述第一单元电容组件的所述第一共节点相互连接并与所述第二单元电容组件的所述第二共节点连接。
13.如权利要求9所述的集成电路，其特征在于，所述第一单元电容组件的所述第一共节点不与所述第二单元电容组件的所述第二共节点连接。
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