CN101180730B - 具有带透明导电互连线的像素单元的成像装置以及制造所述像素单元的方法 - Google Patents

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Abstract

本发明涉及一种具有带透明导电材料互连线的像素单元的成像装置及其制造方法，所述透明导电材料互连线用于使入射光聚焦到光电传感器上并提供到达像素电路的电连接。所述像素单元包括光电传感器(12a，12b)、传送晶体管(TX)、浮动扩散区(18)、复位晶体管(RST)、源极跟随器晶体管(34)以及行选择晶体管(26，SEL)。所述透明互连线(111)可以是所述像素电路中使用的任何互连线，例如Vaa-pix线、电荷传送线、复位控制信号线、行选择线或电源电压线。所述透明导电材料是从由锡、铟、锌和镉组成的群组中选出的材料的半导电氧化物。

Description

具有带透明导电互连线的像素单元的成像装置以及制造所述像素单元的方法
技术领域
本发明涉及一种具有带透明导电材料互连线的像素单元的成像装置及其制造方法。
背景技术
包含电荷耦合装置(CCD)和互补金属氧化物半导体(CMOS)传感器的成像装置已经普遍用于感光成像应用中。CMOS成像器电路包含像素单元的焦平面阵列，所述单元中的每一者都包含光电传感器，例如光电门、光电导体或用于在衬底的指定部分中积聚光致电荷的光电二极管。每个像素单元都具有形成在衬底上或衬底中的电荷存储区域，其连接到作为读出电路的一部分的输出晶体管的栅极。电荷存储区域可构造为浮动扩散区域。在一些成像器电路中，每个像素可包含至少一个电子装置，例如是用于将电荷从光电传感器传送到存储区域的晶体管和一个通常也是晶体管的装置，其用于在电荷传送之前使存储区域复位到预定电荷电平。
在CMOS成像器中，像素单元的有源元件执行以下功能：(1)光子到电荷转换；(2)图像电荷的积聚；(3)使存储区域复位到已知状态；(4)将电荷传送到存储区域；(5)选择像素以供读出；以及(6)输出并放大表示像素电荷的信号。可在光电荷从初始电荷积聚区域移动到存储区域时，放大所述光电荷。通常通过源极跟随器输出晶体管将存储区域处的电荷转换成像素输出电压。
例如在第6,140,630号美国专利、第6,376,868号美国专利、第6,310,366号美国专利、第6,326,652号美国专利、第6,204,524号美国专利、第6,333,205号美国专利以及第6,852,591号美国专利中描述了示范性CMOS成像电路、其处理步骤以及成像电路的各个CMOS元件的功能的详细描述，所有的所述美国专利都转让给Micron Technology公司。前述美国专利中的每一者的揭示内容的全文以引用的方式并入本文中。
图1中说明常规成像装置50，例如CMOS成像器。成像装置50具有常规微透镜11，其形成于四晶体管(4T)像素单元10上。来自被成像对象的光作为光子1000入射，并穿过常规微透镜11，微透镜11通常形成在彩色滤光片172上。每个彩色滤光片主要允许具有各自特定颜色的光从中穿过并到达像素单元10的光电传感器12。将颜色界定为具有特定波长范围的光。典型的彩色滤光片包含红色、绿色和蓝色滤光片(RGB)，或青色、深红色和黄色(CMY)滤光片。
光电传感器12在可形成于p型衬底上的p型外延层14中具有p型区域12a和n型区域12b。像素单元10包含光电传感器12，其可实施为引脚光电二极管、传送晶体管栅极16、浮动扩散区域18、复位晶体管栅极22、具有相关源极/漏极区域的源极跟随器晶体管栅极24以及具有相关源极/漏极区域的行选择晶体管栅极26。当传送晶体管栅极16由传送栅极控制信号TX激活时，光电传感器12通过传送晶体管栅极16电连接到浮动扩散区域18。
复位晶体管栅极22连接在浮动扩散区域18与像素电源电压(例如Vaa-Vpix)线31之间。复位控制信号RST用于激活复位晶体管栅极22，复位晶体管栅极22使浮动扩散区域18复位到像素电源电压Vaa-Vpix电平，如此项技术中已知的那样。源极跟随器晶体管栅极24通过电荷传送线23连接到浮动扩散区域18，且连接在阵列电源电压线31与行选择晶体管栅极26之间。源极跟随器晶体管栅极24响应存储在浮动扩散区域18处的电荷，以产生电输出电压信号。行选择晶体管栅极26可由行选择信号SEL控制，以用于选择性地将源极跟随器晶体管栅极24和其输出电压信号连接到像素阵列的列线28。
尽管图1的成像装置50适用，但整个成像装置50的大小受到从像素单元中读出光致电荷的过程中所涉及的众多层的限制。仅仅作为一个实例，图1包含金属化层M1，其可包含电荷传送线23，电荷传送线23使浮动扩散区域18电耦合到源极跟随器晶体管栅极24。
另外，成像装置50还包含额外的金属化层M2，其可包含列线28和电压线31。应注意，布置在固态成像器的M1和M2层中的特定导体可与图1中所示的那些导体不同，但通常存在至少两个金属化层M1、M2。在更复杂的设计中，还可在M2层上使用第三金属化层M3。
因为M1和M2材料层(以及M3层，如果使用的话)中的多个互连线是由不透明的金属材料制造的，所以必须将互连线放置在像素阵列中不妨碍撞击光电传感器12的光子1000的位置中。这需要对互连线进行路由，使得它们不会越过光电传感器12。
另外，进入成像装置50的光子1000可能从M1和M2层中的不透明金属材料上反射开来，从而减少光电传感器12的总体图像捕获量，导致较差的图像质量。当在M1和M2层中路由导体时，也必须考虑这点。
因此，需要一种有助于导电布线而不妨碍到达光电传感器12的光路径的成像器。
发明内容
本发明在各个示范性实施例中，提供一种使用光传输导体(1ight transmissiveconductor)的成像装置，所述光传输导体构成电连接，且其还可经配置和布置以用作所述成像装置的光传输部分。在一些实施例中，透明导电材料经配置和布置以充当微透镜，而在其它实施例中，其经配置和布置以充当彩色滤光片。
附图说明
根据参考附图提供的以下具体实施方式，将更清楚地了解本发明的上述特征和优势，在附图中：
图1说明常规成像装置的部分横截面表示；
图2说明根据本发明第一示范性实施例构造的成像装置的部分横截面表示；
图3-6说明制造图2的成像装置的不同阶段的部分横截面表示；
图7说明根据本发明第二示范性实施例构造的成像装置的部分横截面表示；
图8说明根据本发明第三示范性实施例构造的成像装置的部分横截面表示；
图9说明多个图2成像装置的自上而下表示；
图10说明根据本发明第四示范性实施例构造的成像装置的部分横截面表示；
图11说明多个图10成像装置的部分自上而下视图；
图12说明根据本发明第五示范性实施例构造的成像装置的部分横截面表示；
图13说明并入有根据图2构造的成像装置的CMOS成像器的框图；以及
图14说明根据本发明示范性实施例的并入有图12的CMOS成像器的处理器系统的示意图。
具体实施方式
如本文所使用，术语“半导体衬底”和“衬底”应理解为包含任何基于半导体的结构。半导体结构应理解为包含硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、硅-锗、掺杂和未掺杂半导体、基底半导体基座支撑的外延硅层以及其它半导体结构。半导体不需要是基于硅的。半导体可以是锗或砷化镓。当在以下描述内容中提到半导体衬底时，可能已经利用先前的工艺步骤在基底半导体或基座之中或之上形成区域或接合。
本文所使用的术语“像素单元”指代含有光电传感器和用于将光子转换成电信号的相关电路的光电元件单位单元。出于说明的目的，可在图和本文的描述内容中说明单个代表性像素和其形成方式；然而，通常多个类似像素的制造是同时进行的。因此，不应在限制意义上理解以下详细描述内容。
在以下描述内容中，为了方便，相对于CMOS成像器来描述本发明；然而，本发明对任何成像器单元的任何光电传感器(包含电荷耦合装置(CCD)和其它状态成像器中所使用的像素)都具有更宽的可应用性。
参看图2，说明根据本发明示范性实施例构造的CMOS成像装置150的代表性部分横截面图。图2成像装置150包含：像素单元10，其具有光电传感器12(实施为光电二极管)，所述光电传感器12在提供于p型衬底上的外延层14中包含p型区域12a和n型区域12b；传送晶体管栅极16、浮动扩散区域18、复位晶体管栅极22、具有相关源极/漏极区域的源极跟随器晶体管栅极24以及具有带相关源极/漏极区域的栅极26的行选择晶体管。值得注意的是，图2成像装置150还包含由透明导电材料形成的透明列线111，其通过导体152(部分地示意性地说明)电耦合到行选择晶体管栅极26的漏极区域26a。将透明列线111制造成用于使入射光1000聚焦到光电传感器12上的微透镜。如此项技术中已知，透明列线111还耦合到列线像素读出电路。
透明列线111由透明导电材料形成。透明导电材料可由从由锡、铟、锌和镉组成的群组中选出的材料的半导电氧化物形成。因此，透明导电材料可从由以下氧化物组成的群组中选出：SnO2、In2O3、Cd2SnO4、ZnO、Zn2SnO4、ZnSnO3、Cd2SnO4、(Zn2SnO4)4、(MgIn2O4)5、(CdSb2O6:Y)6、(ZnSnO3)7、(GaInO3)8、(Zn2In2O5)9以及(In4Sn3O12)10，以及氧化铟锡(ITO)。
在操作中，光子1000穿过透明列线111，使得光子1000聚焦穿过彩色滤光片172以撞击光电传感器12的p型区域12a的表面，并产生电子，电子在光电传感器12的n型区域12b中被收集。通过传送晶体管栅极16将电荷传送到浮动扩散区域18，其电耦合到源极跟随器晶体管栅极24。来自源极跟随器晶体管栅极24的输出信号由相关的行选择晶体管26选通到透明列线111。当来自导体SEL的行选择信号被激活时，由源极跟随器晶体管24产生的信号电压被选通到透明列线111，在透明列线111处，所述信号电压由耦合到透明列线111的取样/保持电路和其它信号处理电路处理，下文相对于图12进行论述。
图2成像装置150具有用于聚焦来自入射光的光子1000、且用于将源极跟随器晶体管24所处理的信号传导到读出电路的透明列线111，所述成像装置150简化了M1和M2层中的如列线(例如列线28(图1))通常在这些层的一者或一者以上中所呈现的导体路由，因为透明列线111现在被移动到成像器的上部，并起到导体和微透镜的双重功能。透明列线111起到聚焦入射光和传导信号的双重作用。这简化了制造并降低了生产成本。
另外，可用于形成透明列线111的透明导电材料通常比用于像素单元微透镜(例如微透镜11(图1))的材料便宜，从而进一步节约了生产成本。
应注意，尽管将图2成像装置150说明为包含具有p-n-p光电传感器配置(即，p型区域12a形成于n型区域12b中，n型区域12b又形成于p型外延层14中)的像素单元10，但不希望以任何方式进行限制。举例来说，像素单元10可形成有n-p-n配置，其中外延层14是n型衬底，且光电传感器12具有形成于p型区域12b内的n型区域12a。还可使用其它光电传感器结构，例如光电门、光电晶体管以及光电导体。
尽管在图2中将透明列线111说明为具有半椭圆形横截面形状，但所述说明不希望以任何方式进行限制。举例来说，透明列线111可具有大体上矩形、椭圆形或圆形横截面和/或俯视图形状。
还应注意，尽管将透明互连线说明和描述为透明列线111，但其可以是像素电路中通常使用的任何互连线，例如，所述透明互连线可以是Vaa-pix线、电荷传送线、复位控制信号线、行选择线或电源电压线，且不限于所说明的列线111。透明导电互连线必须能够使光聚焦到像素单元10的光电传感器12上，并提供到达像素电路的电连接。
图3到图6说明制造图2成像装置150的示范性方法。如图3中所说明，平面化层160(例如，BPSG层)形成于外延层14上，外延层14之中和之上已经形成有光电传感器12、传送晶体管栅极16、浮动扩散区域18、复位晶体管栅极22、源极/漏极区域30、源极跟随器晶体管栅极24以及行选择晶体管栅极26。平面化层160可由任何材料形成，包含从由以下材料组成的群组中选出的材料：二氧化硅、硼硅玻璃(BSG)、磷硅玻璃(PSG)以及硼磷硅玻璃(BPSG)。图3还说明形成于平面化层160上的电荷传送线23，其通过层160中的通路，将源极跟随器晶体管24的栅极连接到浮动扩散区域18。一层图案化导体也形成于平面化层160上，所述导体允许外延层14与形成于平面化层160上的图案化导体层之间的电连接(通过层160中的通路)，这又提供到达外部电路的电连接，如下文相对于图12所论述。
图4说明形成于平面化层160上的第一和第二层间介电层(ILD层)162、164。第一和第二ILD层162、164可由任何绝缘材料(例如氮化硅)形成。在形成第二ILD层164之前，第一ILD层162通常经CMP(化学机械抛光)平面化并经蚀刻以提供通路。所述通路由导电材料填充，且第二层图案化导体形成于第一ILD层162上，这允许外延层14结构与第一ILD层162中的导体之间的电连接，这由提供到达外部电路的电连接，如下文相对于图12所论述。
图5说明形成于第一ILD层162上的第二ILD层164，其通常经CMP平面化并经蚀刻以提供通路。所述通路用导电材料填充，且透明列线前体111a形成于第二ILD层164上。应注意，彩色滤光片172通常在透明列线前体111a沉积到成像装置上之前形成。
应注意，第一和第二ILD层162、164不需要由同一材料形成。还应注意，可通过化学蚀刻、反应性离子蚀刻(RIE)或其它通路形成方法来形成用于在平面化层160、第一ILD层162和ILD材料层164内形成通路的凹进部分。
图6说明完成的成像装置150。在光电传感器12上，将透明列线前体111a(图5)蚀刻成图案。接着加热经图案化的透明列线前体111a(图5)，使得经图案化的透明列线前体111a融化，并基于用于形成透明列线111的材料的表面张力而形成半椭圆形形状。
应注意，接头152和/或形成于平面化层160或第一和第二ILD层162、164上的其它图案化导体中任一者可由透明导电材料形成，且这些组件可由同一材料形成，包括透明列线111。
还应注意，视应用而定，成像装置150可含有更多形成于平面化层160以及第一和第二ILD层162、164上方或下方的层。
图7说明根据本发明第二示范性实施例构造的成像装置250。与图2成像装置150类似，图7成像装置250具有透明列线111，其用于使来自入射光的光子1000聚焦到光电传感器12上，并将像素输出信号电荷从行选择晶体管栅极26的漏极区域26a传导到读出电路(未图示)。图7成像装置250还具有由透明导电材料形成的电压供应线131(Vaa-pix)，其可使来自入射光的光子1000聚焦到光电传感器12上。电压供应线131可电耦合到源极/漏极区域30。由于此导体是透明的，所以其可越过到达光电传感器12的光路径，因此简化了导体路由。
通常包含在平面层160和/或第一和第二ILD层162、164(图6)中的用于像素单元的信号线包含行复位栅极信号线、传送栅极信号线以及行选择栅极信号线。这些信号线中的任一者也可由透明导电材料制成，且穿过从透明列线111到光电传感器12的光路径在平面化层160和/或第一和第二ILD层162、164(图6)中路由。
应注意，电压供应线131可由与透明列线111相同的透明导电材料形成，或由不同的透明导电材料形成。
图8说明根据本发明第三实施例构造的成像装置350，其中将由透明导电材料形成的电压供应线231形成为具有半椭圆形形状。如上文相对于图6所论述，可通过常规光刻法来使电压供应线231图案化。接着对电压供应线231进行加热处理，以形成半椭圆形形状。绝缘体180可形成于电压供应线231上，并采用电压供应线231的半椭圆形形状。所说明的彩色滤光片172形成于绝缘体180上，彩色滤光片172也采用绝缘体180的半椭圆形形状。透明列线111又可形成于半椭圆形彩色滤光片172上，并采用彩色滤光片172的半椭圆形形状。图8还说明位于电压供应线231上的绝缘体180，其用以使电压供应线231与透明列线111电隔离。此示范性实施例中的透明列线111具有半椭圆形形状。彩色滤光片172形成于透明列线111下方。电压供应线231的形状可增加聚焦到像素单元10的光电传感器12上的光子1000的量。
图9说明根据本发明实施例中的一者制造的成像装置阵列600的自上而下视图。所说明的成像装置阵列600含有本发明的至少一个成像装置(例如(图2、图7或图8的)150、250、350)。成像装置阵列600包括布置在预定数目的列601和行602中的多个成像装置。图9说明形成为单个线的列线111，其使每个像素单元的行选择晶体管栅极26(例如图2)的漏极区域耦合到外部电路。如所说明的，列线111每一者都具有半椭圆形形状，且彼此同延，即特定列601中的每个列线都被制造成使得每个列线111都与所述列中的相邻列线111接合。所说明的图像装置阵列600还具有形成于列601的每一者之间以使每一列601电隔离的绝缘体183。在操作中，可连续地读出成像装置阵列600中的每一行像素单元，如下文相对于图12进一步详细论述。
尽管将图9成像装置阵列600说明为10×8成像装置阵列，但应注意，成像装置阵列通常含有数百万个布置在多个列和行中的成像装置(每个都具有一像素单元)。还应注意，透明列线111的形状可改变。举例来说，每个成像装置150的光电传感器12(图2)上的透明列线111在光电传感器上可以是大体上矩形的。光电传感器12(图12)上的每个透明列线111还可由金属线或透明导电材料连接。
图10说明图9成像装置阵列600中所使用的制造有形成于透明列线111上的行选择线701的成像装置150的横截面表示。所说明的行选择线701由透明导电材料形成，如上文所界定。行选择线701可以半椭圆形形状形成于列线111上，如图10中所说明。或者，行选择线701可形成于列线111上，且接着经平面化从而具有平坦表面。行选择线701可进一步使入射光1000聚焦到像素单元10的光电传感器12上。应注意，行选择线701可由与透明列线111相同的材料形成。行选择线701还可由与透明列线111不同的材料形成。通常在透明列线111与行选择线701之间提供绝缘体180，以使每个导体电隔离。
图11说明多个图10成像装置150的部分自上而下视图。所说明的行选择线701形成于半椭圆形透明列线111上，且采用列线111的半椭圆形形状。行选择线701可进一步使入射光1000聚焦到像素单元10(图10)的光电传感器12(图10)上。应注意，通常在透明列线111与行选择线701之间提供绝缘体180，以使每个导体电隔离。
图12说明根据本发明第五示范性实施例构造的成像装置550的横截面表示，其中在透明列线111与光电传感器12之间形成行选择线701。尽管将行选择线701说明为具有半椭圆形形状，但所述说明不希望以任何方式进行限制。举例来说，行选择线701可具有大体上圆形、半圆形或矩形形状。
图13说明并入有本发明的像素阵列的CMOS成像器608。尽管可以图2、图8、图9、图10或图12的示范性实施例中的任一者形成像素阵列，但图13说明图9成像装置阵列600。成像装置阵列600中的每一行的每个成像装置150(图9)的像素单元10(图2)全都由行选择线同时接通，且每一列的像素单元由各个透明列线111(图9)选择性地输出。为整个成像装置阵列600提供多个行和列线(透明列线111(图9))。行驱动器610响应于行地址解码器620而选择性地依次激活行线，且列驱动器660响应于列地址解码器670而针对每个行激活选择性地依次激活透明列线111(图9)。因此，为成像装置150(图9)的每个像素10提供行和列地址。CMOS成像器由控制电路650操作，控制电路650控制用于为像素读出选择适当的行和列线的地址解码器620、670，以及将驱动电压施加到选定行和列线的驱动晶体管的行和列驱动器电路610、660。
像素输出信号通常包含在浮动扩散区域复位时(经由源极跟随器晶体管)从其取出的像素复位信号Vrst，以及在由图像产生的电荷被传送到浮动扩散区域之后(经由源极跟随器晶体管)从其取出的像素图像信号Vsig。Vrst和Vsig信号由取样和保持电路661读取，且由差分放大器662相减，差分放大器662为每个像素单元10产生差信号(Vrst-Vsig)，其表示冲击在像素上的光的量。模拟到数字转换器675使此信号差数字化。接着，将经数字化的像素信号馈送到图像处理器680，以形成并输出数字图像。另外，如图13中所描绘，CMOS成像器装置608可包含在半导体芯片(例如晶片1500)上。
图14展示包含本发明的成像装置608(例如图13中所说明的成像装置608)的典型处理器系统900。处理器系统900是可包含图像传感器装置的具有数字电路的系统的实例。此类系统可包含(而不限于)计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动对焦系统、天体跟踪器系统、运动检测系统、图像稳定化系统以及其它使用成像器的系统。
系统900(例如相机系统)包括中央处理单元(CPU)902(例如微处理器)，其通过总线904与输入/输出(I/O)装置906通信。成像装置608也通过总线904与CPU902通信。基于处理器的系统900还包含随机存取存储器(RAM)910，且可包含可移除存储器914(例如快闪存储器)，其也通过总线904与CPU902通信。成像装置608可与处理器(例如CPU、数字信号处理器或微处理器)组合，所述处理器可具有或不具有在单个集成电路上或是在与其不同的芯片上的存储装置。
应再次注意，尽管已具体参考CMOS成像装置(例如图2、图8、图9、图10和图12的150、250、350、550)描述了本发明，但本发明具有更广的可应用性，且可在任何成像设备中使用。举例来说，本发明可结合电荷耦合装置(CCD)成像器使用。上文的描述内容和附图说明实现本发明的目标、特征和优势的优选实施例。尽管上文已描述了某些优势和优选实施例，但所属领域的技术人员将认识到，可在不脱离本发明的精神或范围的情况下，作出替代、添加、删除、修改和/或其它改变。因此，本发明并非由前面的描述内容限制，而是仅由所附权利要求书的范围限制。

Claims (29)

1.一种像素单元，其包括：
光电传感器，其具有电荷积聚区域；
像素电路，其耦合到所述光电传感器和电荷存储区域，以用于操作所述像素单元以产生至少一个像素输出信号；以及
透明导电材料互连线，其经成型以使入射光聚焦到所述光电传感器上并提供到达所述像素电路的电连接。
2.根据权利要求1所述的像素单元，其中所述透明导电材料是从由锡、铟、锌和镉组成的群组中选出的材料的半导电氧化物。
3.根据权利要求2所述的像素单元，其中所述透明导电材料是从由以下氧化物组成的群组中选出的：SnO2、In2O3、Cd2SnO4、ZnO、Zn2SnO4、ZnSnO3、Cd2SnO4、(Zn2SnO4)4、(MgIn2O4)5、(CdSb2O6:Y)6、(ZnSnO3)7、(GaInO3)8、(Zn2In2O5)9以及(In4Sn3O12)10，以及氧化铟锡。
4.根据权利要求1所述的像素单元，其中所述透明导电材料是氧化铟锡。
5.根据权利要求1所述的像素单元，其中所述透明导电材料互连线具有半椭圆形的横截面形状。
6.根据权利要求1所述的像素单元，其中所述透明导电材料互连线具有从由圆形、矩形和椭圆形组成的群组中选出的横截面和/或俯视图形状。
7.根据权利要求1所述的像素单元，其中所述透明导电材料互连线将所述电荷存储区域耦合到外部电路。
8.根据权利要求7所述的像素单元，其中所述透明导电材料互连线连接到与所述电荷存储区域相关联的栅极。
9.根据权利要求1所述的像素单元，其中所述透明导电材料互连线耦合到晶体管的源极/漏极区域，其中所述晶体管的晶体管栅极能够使相关联的所述电荷存储区域复位。
10.根据权利要求9所述的像素单元，其中所述透明导电材料互连线能够将电压施加到与所述晶体管栅极相关联的所述源极/漏极区域。
11.根据权利要求1所述的像素单元，其中所述透明导电材料互连线将所述电荷存储区域耦合到晶体管栅极。
12.根据权利要求1所述的像素单元，其中所述透明导电材料互连线能够将电压施加到晶体管栅极，所述晶体管栅极选通所述电荷积聚区域中所收集的电荷的输出。
13.一种成像器集成电路，其包括：
像素单元阵列，其形成于半导体衬底中，其中所述阵列的每个像素单元包括：
光电传感器，其具有至少一个掺杂区域，
相关联电荷收集区域，其电耦合到所述光电传感器，以用于收集来自所述光电传感器的电荷，
第一晶体管栅极，其耦合到所述电荷收集区域，以用于将来自所述光电传感器的所述收集到的电荷转换成像素输出信号，以及
第二晶体管栅极，其用于将所述像素输出信号输出到第一透明导电材料互连线，所述第一透明导电材料互连线经成型以使入射光聚焦到所述像素单元阵列中的一个或多个光电传感器上，并将所述像素输出信号传导到读出电路。
14.根据权利要求13所述的成像器集成电路，其进一步包括信号处理电路，所述信号处理电路形成于所述衬底中且由所述第一透明导电材料互连线电连接到所述阵列，以用于接收和处理表示所述阵列所获得的图像的像素输出信号且用于提供表示所述图像的输出数据。
15.根据权利要求13所述的成像器集成电路，其中所述透明导电材料是从由锡、铟、锌和镉组成的群组中选出的材料的半导电氧化物。
16.根据权利要求13所述的成像器集成电路，其中所述透明导电材料是从自SnO2、In2O3、Cd2SnO4、ZnO、Zn2SnO4、ZnSnO3、Cd2SnO4、(Zn2SnO4)4、(MgIn2O4)5、(CdSb2O6:Y)6、(ZnSnO3)7、(GaInO3)8、(Zn2In2O5)9以及(In4Sn3O12)10以及氧化铟锡组成的群组中选出的。
17.根据权利要求13所述的成像器集成电路，其中所述透明导电材料是氧化铟锡。
18.根据权利要求13所述的成像器集成电路，其进一步包括耦合到与第三晶体管栅极相关联的源极/漏极区域的第二透明导电材料互连线，所述第三晶体管栅极能够使所述相关联电荷收集区域复位。
19.根据权利要求18所述的成像器集成电路，其中所述第二透明导电材料互连线能够使入射光聚焦到所述光电传感器上。
20.根据权利要求18所述的成像器集成电路，其进一步包括耦合到所述第二晶体管栅极的行选择线，所述行选择线能够将电压施加到所述第二晶体管栅极。
21.根据权利要求20所述的成像器集成电路，其中所述行选择线由透明导电材料形成，且能够使入射光聚焦在所述光电传感器上。
22.一种形成像素单元的方法，所述方法包括：
形成具有电荷积聚区域的光电传感器；
形成用于存储所述光电传感器积聚的电荷的相关联电荷存储区域；
形成耦合到所述光电传感器和电荷存储区域以用于操作所述像素单元以产生至少一个像素输出信号的像素电路；以及
形成经成型以使入射光聚焦到所述光电传感器上并提供到达所述电路的电连接的透明导电材料互连线。
23.根据权利要求22所述的方法，其中所述透明导电材料互连线是这样的：所述透明导电材料互连线将所述电荷存储区域耦合到晶体管的栅极。
24.根据权利要求22所述的方法，其中所述透明导电材料互连线经形成以使得所述透明导电材料互连线将外部电路耦合到与栅极相关联的漏极区域，其中，所述栅极与所述电荷存储区域相关联。
25.根据权利要求22所述的方法，其中所述透明导电材料互连线经形成以使得所述透明导电材料互连线将所述电荷存储区域耦合到外部电路。
26.一种像素单元阵列，其包括：
多个光电传感器，其每一者都具有电荷积聚区域；
多个像素电路，其分别耦合到所述多个光电传感器，以用于操作所述像素单元阵列以产生像素输出信号；以及
多个微透镜，其分别与所述多个光电传感器相关联，所述微透镜是用于电信号传导的电信号路径的一部分，其中，所述电信号表示了来自所述像素电路的所述像素输出信号。
27.根据权利要求26所述的像素单元阵列，其中所述多个微透镜中的至少一者是由从由锡、铟、锌和镉组成的群组中选出的材料的半导电氧化物形成的。
28.根据权利要求26所述的像素单元阵列，其中所述多个微透镜中的至少一者是由从由以下氧化物组成的群组中选出的材料形成的：SnO2、In2O3、Cd2SnO4、ZnO、Zn2SnO4、ZnSnO3、Cd2SnO4、(Zn2SnO4)4、(MgIn2O4)5、(CdSb2O6:Y)6、(ZnSnO3)7、(GaInO3)8、(Zn2In2O5)9以及(In4Sn3O12)10，以及氧化铟锡。
29.根据权利要求26所述的像素单元阵列，其中所述多个微透镜中的至少一者是由氧化铟锡形成的。
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