CN101211959B - 相变化存储器元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种相变化存储器元件及其制造方法。该相变化存储器元件包含：晶体管，包含源极和漏极；以及相变化材料层，其中该相变化材料层包含有上部区域及底部柱脚，且该相变化材料层以该底部柱脚与该晶体管的该源极或该漏极之一直接接触，该上部区域的宽度小于该底部柱脚。具体地说，该晶体管可为场效晶体管或是双极结晶体管。

Description

相变化存储器元件及其制造方法 
技术领域
本发明涉及一种存储器，特别涉及一种相变化存储器。 
背景技术
相变化存储器具有高读取速度、低功率、高容量、高可靠度、高擦写次数、低工作电压/电流及低成本等特质，且非常适合与CMOS工艺结合，可用来作为较高密度的独立式或嵌入式的存储器应用，是目前十分被看好的下一代新存储器。由于相变化存储器技术的独特优势，也使得其被认为非常有可能取代目前商业化极具竞争性的SRAM与DRAM挥发性存储器与Flash非挥发性存储器技术，可望成为未来极有潜力的新世代半导体存储器。 
相变化存储器在设计上朝着以下几个方式方展：低的编程电流、高稳定度、较小的体积及快速的相变化速度，此外，相变化存储器目前的主要应用例如为需要较低电流消耗的可携式装置(需要较小编程电流)。综观目前相变化存储器的发展趋势，可以明显的发现主要的瓶颈乃在于元件的操作电流过大，因而无法有效地降低相变化存储器元件所串接的驱动晶体管面积，导致单位尺寸过大使得存储器密度无法提升的问题。 
降低相变化存储器操作电流可通过缩小相变化存储单元中相变层与电极的接触面积来达成，且有利于CMOS元件的缩小以及存储器密度的提升。然而，此方法会受限于光刻与工艺能力的限制，较不易获得有效地突破。此外，降低相变化存储单元中相变层与电极的接触面积意即缩小加热区域，虽然可降低元件尺寸，但是较小的加热区域意味着热更易由周遭环境散失，因此仍需增加电流密度以维持足够的热产生相变化，如此一来会造成电子迁移产生影响到元件稳定度。因此，通过材料的选用来降低电子迁移发生或是改善热变迁以降低由周遭环境所散失的热，亦为相变化存储器的重要发展方向之一。 
美国专利US 5,789,758中提出一种相变化存储器，包含一对上电极及上电极、介电层及填充有相变化材料的沟道贯穿该介电层，由于必需使该电极用以与该填充有相变化材料的沟道接触的表面其表面积远大于该沟道的截 面积，所以该沟道(或相变化材料柱)的工艺是非常困难的，且必需使用到三道以上的光刻蚀刻步骤。 
美国专利US 7,034,332披露一种相变化存储器，其具有整流单元位于一系列的第一电极与第二电极之间，以克服已知相变化存储器电编程电流过大的问题，然而，该整流单元亦需要通过繁复的光刻蚀刻步骤所制备而得。 
因此，发展出新颖的相变化存储器元件结构及工艺，将相变化存储器元件的工艺与周遭半导体元件的工艺整合，减少所需的光刻蚀刻步骤，降低工艺困难度，是目前存储器工艺的重要课题。 
本发明提供相变化存储器元件，该相变化存储器元件包含：晶体管，包含源极和漏极；以及相变化材料层，其中该相变化材料层包含有上部区域及底部柱脚，且该相变化材料层以该底部柱脚与该晶体管的该源极或该漏极之一直接接触，该上部区域的宽度小于该底部柱脚。 
本发明提供一种相变化存储器元件的制造方法，包括形成具有第一宽度的图形化硬掩膜层于相变化材料层；利用该具有第一宽度的图形化硬掩膜层作为蚀刻掩膜，以蚀刻该相变化材料层；微削该图形化硬掩膜层直到形成底部具有第二宽度的图形化硬掩膜层，并获致具有锥形剖面的叠层，该具有锥形剖面的叠层由上到下依序包含该硬掩膜层及具有底部柱脚的相变化材料层；以及，利用底部具有第二宽度的图形化硬掩膜层蚀刻该具有锥形剖面的叠层，以获致具有垂直剖面的叠层，该具有垂直剖面的叠层由上到下依序包含该硬掩膜层及具有底部柱脚的相变化材料层，其中该第二宽度小于该第一宽度。 
本发明提供相变化存储器元件的制造方法，包括以下步骤：提供具有晶体管的基底；形成介电层于该基底之上；形成沟槽贯穿该介电层以露出该晶体管的末端；形成相变化材料层于该介电层之上并填满该沟槽；形成传导层于该相变化材料层之上；形成具有第一宽度的图形化硬掩膜层于该传导层之上，其中该图形化硬掩膜层与该沟槽延伸方向垂直；利用该具有第一宽度的图形化硬掩膜层作为蚀刻掩膜，蚀刻该相变化材料层以及该传导层；微削该图形化硬掩膜层直到形成底部具有第二宽度的图形化硬掩膜层，并获致具有锥形剖面的叠层，该具有锥形剖面的叠层由上到下依序包含该硬掩膜层、传导层及具有底部柱脚的相变化材料层；以及，利用底部具有第二宽度的图形 化硬掩膜层蚀刻该具有锥形剖面的叠层，以获致具有垂直剖面的叠层，该具有垂直剖面的叠层由上到下依序包含该硬掩膜层、传导层及具有底部柱脚的相变化材料层，其中该第二宽度小于该第一宽度。 
以下通过数个实施例以更进一步说明本发明，但并非用来限制本发明的范围，本发明的范围应以所附的权利要求为准。 
图1a至1g为一系列的上视示意图，显示本发明一实施例所述的相变化存储器元件的制作流程。 
图2a至2e为延图1a虚线A-A’的一系列剖面结构示意图，用以辅助说明图1a至1g所述的相变化存储器元件的制作流程。 
图3a至3g为延图1a虚线B-B’的一系列剖面结构示意图，用以辅助说明图1a至1g所述的相变化存储器元件的制作流程。 
附图标记说明 
100～基底                                110～介电层 
120～晶体管                              121～源极 
122～漏极                                123～沟道区 
124～栅极电极                            125～栅极绝缘层 
130～字线                                140～沟槽 
150、150a、150b、150c～相变化材料层 
160、160a、160b、160c～传导层 
170、170a～图形化硬掩膜层                190～介电层 
200～叠层                                H～厚度 
D～深度                                  W1、W2～宽度 
本发明一实施例提供一种具有加热相变化元件的存储器单元，其热的生成是发生在相变化区的交界处。该加热区域是由位于驱动晶体管漏极上的沟槽所定义出来，延着相变化材料层并与该沟槽延伸的方向垂直。本发明所述的相变化存储器元件结构具有较简化的光刻蚀刻工艺，这是因为在本发明中相变化层被定义成线型，意即加热区域亦为线型区域，而非传统的点状加热区，因此不需通过复杂的光刻蚀刻工艺形成柱状电极或相变化区域。 
依据本发明的实施例，该相变化存储器元件的制造方法如以下所述。首先，请参照图1a，其为上视示意图，显示基底100其具有介电层110完全覆盖于其上。请参照图2a，为图1a延虚线A-A’的剖面结构示意图，由图中可知多个晶体管120形成于该基底100之上，其中该晶体管120至少包含源极121、漏极122、沟道区123、栅极电极124、以及栅极绝缘层125。该晶体管120的种类并没有限制，可为非晶硅薄膜晶体管、低温多晶硅膜薄膜晶体管(LTPS-TFT)或是有机薄膜晶体管(OTFT)。此外，双极结晶体管为可选择的项目之一。在此，该晶体管的结构仅为用来示意之一例，非为限制本发明的范围。如图1a所示，多个字线130(一部分用来作为栅极124)位于该介电层110的下方，并延Y方向延伸。 
接着，请参照图1b及2b，通过图形化光刻胶层及蚀刻工艺，形成沟槽140贯通该介电层110及该栅极绝缘层125，并露出该漏极电极122。在此，该沟槽140延Y方向延伸，并平行该栅极线130，且贯穿位于漏极电极122之上的介电层110及该栅极绝缘层125，露出漏极电极122的上表面。请参照图3a，显示图1b延虚线B-B’的剖面结构示意图，该沟槽的深度D介于20～150nm之间，例如可为100nm。值得注意的是，形成该窄沟槽140的光刻蚀刻工艺远较传统形成小于曝光极限的接触窗来得简易许多，这是由于光刻蚀刻工艺对于形成线形图案较形成点状图案来得较少的限制。在此光刻蚀刻工艺中，亦可使用负型光刻胶来作为蚀刻掩膜，这对于形成较窄宽度的沟槽是更有利的。此外，在形成该沟槽140之前，氧化物保护层(未显示，厚度至少为20nm)可视需要形成于该介电层110之上，用来维持平坦表面，并使得该薄膜晶体管120不被后续工艺步骤所伤害。 
接着，请参照图1c，相变化材料层150沉积于该基底的100以填满该沟槽140。请参照图2c，位于该漏极电极122的相变化材料层150其厚度H较该沟槽深度D来的大。该厚度H与该深度的差值可介于10～100nm之间，例如为50nm。相变化材料层150的材料可为In，Ge，Sb，Te或是其混合，例如为GeSbTe或是InGeSbTe。 
接着，请参照图1d、2d、及3b，传导层160形成于该相变化材料层150之上。该传导层160的材料可例如为TaN、W、TiN、或TiW。 
接着，请参照图1e、2e、及3c，图形化硬掩膜层170形成于该传导层160之上，并位于晶体管120的该源极电极121与该漏极电极122的上方。 尤由，该图形化硬掩膜层170在该栅极线130及该沟槽的延伸方向相垂直。该图形化硬掩膜层170可具有宽度W1，该宽度W1与该晶体管120的宽度相等或略大于该晶体管120的宽度(该漏极电极122的宽度，如图3c所示)。该图形化硬掩膜170可为氧化物或氮氧化物，并以PECVD所形成。 
接着，请参照图1f及3d，以具有该宽度W1的图形化硬掩膜层170作为蚀刻掩膜，并以该介电层110及该栅极绝缘层125作为蚀刻停止层，蚀刻该相变化材料层150及该传导层160。经蚀刻后，获得图形化的相变化材料层150a及传导层160a，而该图形化的相变化材料层150a及传导层160a同样具有该宽度W1。在此蚀刻步骤中，是利用含氯的蚀刻剂(例如Ar/Cl2)来进行该相变化材料层150及该传导层160的蚀刻，如此可对该图形化硬掩膜层具有高的蚀刻选择比，避免显著影响该图形化硬掩膜层170的图形。该蚀刻步骤将未被该图形化硬掩膜层170所覆盖的相变化材料层150移除。 
接着，请参照图3e，对上述图形化硬掩膜层170及裸露出的相变化材料层150a及传导层160a(未被该图形化硬掩膜层170所覆盖的相变化材料层150a及传导层160a侧壁)进行微削工艺。具体地说，该图形化硬掩膜层170通过含氟的蚀刻剂被微削，直到所得的图形化硬掩膜层170a其底部具有最后宽度W2。而在此微削工艺中，该相变化材料层150a及传导层160a亦同时被蚀刻，请参照图3e，形成具有锥形剖面的该图形化硬掩膜层170a/传导层160b/相变化材料层150b叠层200，此外该相变化材料层150b除了具有锥形上部区域，亦包含有较宽的底部柱脚，该底部柱脚具有宽度W1。 
接着，请参照图1g及3f，视需要对上述具有锥形剖面的该图形化硬掩膜层170a/传导层160b/相变化材料层150b叠层200进行蚀刻工艺，以将该图形化硬掩膜层170a/传导层160c/相变化材料层150c叠层200的侧壁修饰成直线，或是调整该叠层200的总高度以符合需求。在此，可使用含氯的化合物作为蚀刻剂来进行蚀刻。此外，如果该图形化硬掩膜层170a仍具有足够的厚度时，该蚀刻亦可为干蚀刻工艺。 
值得注意的是，该图形化硬掩膜层170a为对该硬掩膜层170进行微削工艺所得，因此该图形化硬掩膜层170a其底部的宽度W2可小于光刻蚀刻工艺的极限。因此，接下来以该图形化硬掩膜层170a作为蚀刻掩膜所得的传导层160c及相变化材料层150c的宽度W2，亦同样可小于光刻蚀刻工艺的极限。请参照图1g，该传导层160c可作为位线。
最后，请参照图3g图，形成介电层190于该基底100之上以填入该相变化材料层150c周围的沟槽140，并进行回蚀刻露出该图形化硬掩膜层170a上表面。 
依据上述，在本发明所述的实施例中，该相变化存储器元件的工艺并不需要额外形成下电极来与该相变化材料层接触，因此可以减免一道困难的光刻蚀刻工艺。此外，本发明所进行的光刻蚀刻步骤仅在于定义线及空间，而非用来定义点，因此该等光刻蚀刻步骤并不会增加元件工艺的复杂度。再者，该相变化材料层150c的上部区域其宽度W2可小于光刻蚀刻工艺的极限，因此位于该位线及该相变化材料层底部柱脚间的小体积相变化材料层上部区域可以获得较佳的加热均匀程度，可大幅缩短相变化材料层的结晶时间。如此一来，可以减少用来转化相变化材料的操作电流及周期，进而达到降低相变化存储器元件的电量消耗。 
虽然本发明已以实施例披露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims (22)

1.一种相变化存储器元件，包含：
晶体管，包含源极和漏极；以及
相变化材料层，其中该相变化材料层包含有上部区域及底部柱脚，且该相变化材料层以该底部柱脚与该晶体管的该源极或该漏极之一直接接触，该上部区域的宽度小于该底部柱脚。
2.如权利要求1所述的相变化存储器元件，其中该相变化材料层进一步向源极及漏极两侧延伸，使该相变化材料层长度大于位于其下的该晶体管的长度。
3.如权利要求2所述的相变化存储器元件，还包含：
位线，该位线形成于该相变化材料层之上并与其接触。
4.如权利要求3所述的相变化存储器元件，其中该位线的宽度与该相变化材料层的上部区域的宽度相等。
5.如权利要求3所述的相变化存储器元件，其中该位线与该相变化材料层平行。
6.如权利要求3所述的相变化存储器元件，其中该位线垂直于具有栅极或底电极的电路线。
7.一种相变化存储器元件的制造方法，包含：
形成具有第一宽度的图形化硬掩膜层于相变化材料层；
利用该具有第一宽度的图形化硬掩膜层作为蚀刻掩膜，以蚀刻该相变化材料层；
微削该图形化硬掩膜层直到形成底部具有第二宽度的图形化硬掩膜层，并获致具有锥形剖面的叠层，该具有锥形剖面的叠层由上到下依序包含该硬掩膜层及具有底部柱脚的相变化材料层；以及
利用底部具有第二宽度的图形化硬掩膜层蚀刻该具有锥形剖面的叠层，以获致具有垂直剖面的叠层，该具有垂直剖面的叠层由上到下依序包含该硬掩膜层及具有底部柱脚的相变化材料层，其中该第二宽度小于该第一宽度。
8.如权利要求7所述的相变化存储器元件的制造方法，在形成该图形化硬掩膜层之前，还包含：
提供介电层，该介电层形成于基底之上，并具有沟槽贯穿该介电层；
形成该相变化材料层于该介电层之上并使该相变化材料层填充该沟槽。
9.如权利要求8所述的相变化存储器元件的制造方法，其中该图形化硬掩膜层与该沟槽垂直。
10.如权利要求8所述的相变化存储器元件的制造方法，在形成该相变化材料层于该介电层之上并使该相变化材料层填充该沟槽的步骤中，其中形成于该沟槽中的相变化材料层其高度大于该沟槽的深度。
11.如权利要求7所述的相变化存储器元件的制造方法，其中该图形化硬掩膜层是利用干微削步骤或湿微削步骤进行该微削工艺。
12.如权利要求8所述的相变化存储器元件的制造方法，其中该沟槽的深度介于20～150nm之间。
13.如权利要求7所述的相变化存储器元件的制造方法，其中该相变化材料层的底部柱脚的宽度与该第一宽度相等。
14.一种相变化存储器元件的制造方法，包含：
提供具有晶体管的基底；
形成介电层于该基底之上；
形成沟槽贯穿该介电层以露出该晶体管的末端；
形成相变化材料层于该介电层之上并填满该沟槽；
形成传导层于该相变化材料层之上；
形成具有第一宽度的图形化硬掩膜层于该传导层之上，其中该图形化硬掩膜层与该沟槽延伸方向垂直；
利用该具有第一宽度的图形化硬掩膜层作为蚀刻掩膜，蚀刻该相变化材料层以及该传导层；
微削该图形化硬掩膜层直到形成底部具有第二宽度的图形化硬掩膜层，并获致具有锥形剖面的叠层，该具有锥形剖面的叠层由上到下依序包含该硬掩膜层、传导层及具有底部柱脚的相变化材料层；以及
利用底部具有第二宽度的图形化硬掩膜层蚀刻该具有锥形剖面的叠层，以获致具有垂直剖面的叠层，该具有垂直剖面的叠层由上到下依序包含该硬掩膜层、传导层及具有底部柱脚的相变化材料层，其中该第二宽度小于该第一宽度。
15.如权利要求14所述的相变化存储器元件的制造方法，其中在该叠层中余留的传导层作为位线。
16.如权利要求14所述的相变化存储器元件的制造方法，形成相变化材料层于该介电层之上并填满该沟槽的步骤中，其中形成于该沟槽中的相变化材料层其高度大于该沟槽的深度。
17.如权利要求14所述的相变化存储器元件的制造方法，还包含：
形成保护层于该基底并填入该沟槽。
18.如权利要求14所述的相变化存储器元件的制造方法，其中该图形化硬掩膜层是利用干微削步骤或湿微削步骤进行该微削工艺。
29.如权利要求14所述的相变化存储器元件的制造方法，其中该沟槽的深度介于20～150nm之间。
20.如权利要求14所述的相变化存储器元件的制造方法，其中该沟槽平行于具有栅极或底电极的电路线。
21.如权利要求14所述的相变化存储器元件的制造方法，其中该传导层的宽度与该第二宽度相等。
22.如权利要求14所述的相变化存储器元件的制造方法，其中该相变化层的底部柱脚的宽度与该第一宽度相等。
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