CN101295977A - 输出电路及多输出电路 - Google Patents

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CN101295977A
CN101295977A CNA2008100835585A CN200810083558A CN101295977A CN 101295977 A CN101295977 A CN 101295977A CN A2008100835585 A CNA2008100835585 A CN A2008100835585A CN 200810083558 A CN200810083558 A CN 200810083558A CN 101295977 A CN101295977 A CN 101295977A
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中村惠美
松永弘树
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Matsushita Electric Industrial Co Ltd
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching
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    • H—ELECTRICITY
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

本发明公开了一种输出电路及多输出电路。该输出电路包括：高侧晶体管13、低侧晶体管14、栅极保护电路10、电平位移电路8以及预驱动电路7。电平位移电路8在使高侧晶体管13截止后经过规定时间以后，再使从输出端4流向电平位移电路8的电流路径成为断路状态。因此，本发明能够提供一种切断负载电流从输出端通过齐纳二极管流向电平位移电路的路径，使输出端完全地成为高阻抗的输出电路。

Description

输出电路及多输出电路
技术领域
本发明涉及一种输出电路及多输出电路。特别涉及用以驱动等离子显示器等电容性负载的多沟道电容负载驱动电路。
背景技术
图15示出了现有技术所涉及的多沟道电容负载驱动电路中包括高耐压驱动器的输出电路的电路结构例。
图15所示的输出电路，包括高耐压驱动器26以及预驱动电路7。高耐压驱动器26又具有高耐压输出电路9与电平位移电路8。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管13和低侧晶体管14构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管13的栅极。而且，构成高耐压驱动器26的电平位移电路8驱动高侧晶体管13。
预驱动电路7由反相器31与“或非”电路35构成，驱动电平位移电路8及低侧晶体管14。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管13与低侧晶体管14的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端，来自未图示的低耐压控制部的输入信号输入控制输入端5及6。
接着，对具有以上结构的现有技术所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图16是用以说明现有技术所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图16中示出了以下信号与波形，即，从低耐压控制部输入到控制信号输入端5与6的输入信号IN与HIZ，根据输入信号IN3与HIZ驱动电平位移电路8的预驱动电路7的输出信号IN1及IN2，根据输入信号IN与HIZ驱动低侧晶体管14的预驱动电路7的输出信号IN，根据预驱动电路7的输出信号IN1及IN2驱动高侧晶体管13的电平位移电路8的输出信号IN4，构成电平位移电路8的厚膜栅极P型MOS晶体管16的栅极驱动信号P2G，接收电平位移电路8的输出信号IN4根据栅极保护电路10决定的高侧晶体管13的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出端4的电压波形OUT。
这里，对GND电平的信号输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
首先，若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1成为低电平(GND)，输出信号IN2成为高电平(VDD)，栅极驱动信号P2G成为低电平(GND)，输出信号IN4成为高电平(VDDH)。因此，栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管13的阈值电压Vth(T1)以上。于是，高侧晶体管13导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管14截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，若VDD电平的信号输入到输入端5，输入信号IN成为高电平(VDD)，则输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)，栅极驱动信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(T1)以下。于是，高侧晶体管13截止。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管14导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对VDD电平的信号被输入输入端6的情况进行说明。
在该情况下，不管是GND电平的信号输入到输入端5，还是VDD电平的信号输入到输入端5，输出信号IN1都成为高电平(VDD)，输出信号IN2也都成为低电平(GND)，栅极驱动信号P2G成为高电平(VDDH)，构成电平位移电路8的薄膜栅极N型MOS晶体管18导通。此时，构成栅极保护电路10的齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(T1)以下。高侧晶体管13因此便截止。而且，输出信号IN3也成为低电平(GND)，低侧晶体管14截止，但因为薄膜栅极N型MOS晶体管18导通，所以负载电流会从输出端4经过齐纳二极管11流入。结果是，输出电压波形OUT不久即成为低电平(GND)。
《专利文献1》日本公开特许公报特开2005-20142号公报(图4)
发明内容
-发明要解决的问题-
但是，在上述现有技术所涉及的多沟道电容负载驱动电路中的高耐压驱动器26中，因为会由构成电平位移电路8的薄膜栅极N型MOS晶体管18与齐纳二极管11而产生负载电流路径，所以不能使输出端4完全地成为高阻抗，这就是问题。
因为通常是让数百pF以上的电容负载在小尺寸的薄膜栅极N型MOS晶体管18长时间地放电，所以该晶体管自我发热等而损坏，这就是问题。在该情况下，也能够增大晶体管的尺寸来防止晶体管损坏，但这样做必然会出现芯片面积增大的问题。
本发明正是为解决上述问题而研究开发出来的，其目的在于：提供一种输出电路及多输出电路，该输出电路与多输出电路具有能够切断负载电流从输出端通过齐纳二极管流向电平位移电路的路径，使输出端完全地成为高阻抗的结构。
-用以解决技术问题的技术方案-
为达成上述目的，本发明的第一个实施例所涉及的输出电路，其包括：高侧晶体管、低侧晶体管、保护高侧晶体管的栅极电压的栅极保护电路、经由栅极保护电路驱动高侧晶体管的电平位移电路以及驱动电平位移电路与低侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管的连接点作输出端。电平位移电路，在从使高侧晶体管截止开始算起又经过了规定时间以后，使从输出端流向电平位移电路的电流路径成为断路状态。
在本发明第一个实施例所涉及的输出电路中，电平位移电路，通过在使高侧晶体管截止后成为高阻抗状态来使电流路成为断路状态。
在本发明第一个实施例所涉及的输出电路中，还包括延迟器，该延迟器由利用相互串联的多个反相器构成且使规定时间经过。
在本发明第一个实施例所涉及的输出电路中，规定时间比到高侧晶体管确实成为截止状态为止的时间长。
在本发明第一个实施例所涉及的输出电路中，延迟器，不使规定时间经过，便将电流路径的断路状态解除。
包括多个本发明第一个实施例所涉及的输出电路的第一多输出电路，还包括：使输出电路的各个输出依序输出的移位寄存器和一个以上的延迟器，该延迟器由利用相互串联的多个反相器构成，且使对应于电平位移电路中的每一个电平位移电路的规定时间经过。
本发明的第二个实施例所涉及的一种输出电路，其包括：高侧晶体管、并联在高侧晶体管上的高侧再生二极管、低侧晶体管、并联在低侧晶体管上的低侧再生二极管、保护高侧晶体管的栅极电压的栅极保护电路、经由栅极保护电路驱动高侧晶体管的电平位移电路以及驱动电平位移电路与低侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管的连接点作输出端。电平位移电路，在从使高侧晶体管截止开始算起又经过了规定时间以后，使从输出端流向电平位移电路的电流路径成为断路状态。
在本发明第二个实施例所涉及的输出电路中，电平位移电路，通过在使高侧晶体管截止后成为高阻抗状态来使电流路成为断路状态。
在本发明第二个实施例所涉及的输出电路中，还包括延迟器，该延迟器由利用相互串联的多个反相器构成且使规定时间经过。
在本发明第二个实施例所涉及的输出电路中，规定时间比高侧晶体管确实成为截止状态为止的时间长。
在本发明第二个实施例所涉及的输出电路中，延迟器，不使规定时间经过，便将电流路径的断路状态解除。
包括多个本发明第二个实施例所涉及的输出电路的第二多输出电路，还包括：使输出电路的各个输出依序输出的移位寄存器和一个以上的延迟器，该延迟器由利用相互串联的多个反相器构成，且使对应于电平位移电路中的每一个电平位移电路的规定时间经过。
本发明第三个实施例所涉及的输出电路，其包括：高侧晶体管、低侧晶体管、保护高侧晶体管的栅极电压的栅极保护电路、经由栅极保护电路驱动高侧晶体管的电平位移电路以及驱动电平位移电路与低侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管的连接点作输出端。还包括：连接在电平位移电路和栅极保护电路之间的二极管。
本发明第四个实施例所涉及的输出电路，其包括：高侧晶体管、并联在高侧晶体管上的高侧再生二极管、低侧晶体管、并联在低侧晶体管上的低侧再生二极管、保护高侧晶体管的栅极电压的栅极保护电路、经由栅极保护电路驱动高侧晶体管的电平位移电路以及驱动电平位移电路与低侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管的连接点作输出端。还包括：连接在电平位移电路和栅极保护电路之间的二极管。
-发明的效果-
根据本发明所涉及的输出电路及多输出电路，因为使用了具有薄栅极氧化膜的高侧晶体管，所以在采用含有齐纳二极管的栅极保护电路的结构中，也能够使高耐压输出端子完全地成为高阻抗。
附图的简单说明
图1示出了本发明第一个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图2是说明本发明第一个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图3示出了本发明第二个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图4是说明本发明第二个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图5示出了本发明第三个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图6是说明本发明第三个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图7示出了本发明第四个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图8是说明本发明第四个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图9示出了本发明第五个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器组的多输出电路的电路块结构例。
图10是说明本发明第五个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器组的多输出电路的工作情况的时序图。
图11示出了本发明第六个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图12是说明本发明第六个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图13示出了本发明第七个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图14是说明本发明第七个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
图15示出了现有的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的电路结构例。
图16是说明现有的多沟道电容负载驱动电路中的包括高耐压驱动器的输出电路的工作情况的时序图。
具体实施方式
下面，参考附图对本发明的各个实施例进行说明。
(第一个实施例)
图1示出了本发明第一个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图1所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7、延迟器20以及HIZ固定电路21。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管13和低侧晶体管14构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管13的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管13。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自来示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管14并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管13与低侧晶体管14的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由延迟器20、HIZ固定电路21以及预驱动电路7，强制电平位移电路8、高侧晶体管13与低侧晶体管14成为高阻抗状态。高侧晶体管13用于输出高电平，低侧晶体管14用于输出低电平。
延迟器20由多个反相器31构成，HIZ固定电路21由“与”电路33构成。
接着，对具有以上结构的本发明第一个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图2是说明本发明第一个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图2中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN2，HIZ固定电路21的输出信号IN1，根据输入信号IN及输入信号HIZ驱动低侧晶体管14的预驱动电路7的输出信号IN3，根据来自把预驱动电路7的输出信号IN1’与接收来自输入信号HIZ的输入信号在延迟器20延迟了的输出信号DHIZ“与”后的HIZ固定电路21的输出信号IN1来驱动高侧晶体管13的电平位移电路8的输出信号P2G及IN4，接收电平位移电路8的输出信号IN4根据栅极保护电路10决定的高侧晶体管13的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，因为延迟器20的输出信号DHIZ成为高电平(VDD)，所以HIZ固定电路21能够输出逻辑值与输出信号IN1’相同的输出信号IN1。
此时，首先，因为若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1’成为低电平(GND)，所以输出信号IN1也成为低电平(GND)。而且，输出信号IN2成为高电平(VDD)，输出信号P2G成为低电平(GND)，输出信号IN4成为高电平(VDDH)。栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管13的阈值电压Vth(N1)以上。于是，高侧晶体管13导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管14截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，因为若VDD电平的信号输入到输入端5，输入信号IN成为高电平(VDD)，则输出信号IN1’成为高电平(VDD)，所以输出信号IN1也成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(N1)以下。于是，高侧晶体管13截止。之后，栅极-源极间电压GH由于电阻12而返回与输出端4相同的电位。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管14导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1’成为高电平(VDD)，延迟器20的输出信号DHIZ，则因为有了该延迟，最初，是高电平(VDD)，由于HIZ固定电路21而输出与输出信号IN1’逻辑值相同的输出信号IN1。因此，输出信号IN1成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(N1)以下。于是，高侧晶体管13截止。
此时，因为薄膜栅极N型MOS晶体管18导通，所以负载电流从输出端4通过齐纳二极管11流入。结果是，输出电压波形OUT慢慢地朝着低电平(GND)下降。但是，因为在规定时间过后延迟器20的输出成为低电平(GND)，所以输出信号IN1成为低电平(GND)。于是，因为薄膜栅极N型MOS晶体管18截止，所以负载电流从输出端4通过齐纳二极管11流入的路径被切断。结果是，输出端4成为高阻抗。
这里，让延迟器20产生延迟的规定时间，只要确保在高侧晶体管13确实截止、电平位移电路8的输出信号P2G成为高电平(VDDH)、厚膜栅极P型MOS晶体管16截止的状态下进行锁存所述需要的时间即可。通常情况下，因为该时间在几百纳秒那么大就足够了，薄膜栅极N型MOS晶体管18的尺寸与让负载电容19急速放电的低侧晶体管14相比要小大约几十倍到一百倍以上，所以薄膜栅极N型MOS晶体管18在输出电压波形OUT几乎没有发生变化的时间内就成为高阻抗。
(第二个实施例)
图3示出了本发明第二个实施例所涉及的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图3所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7、延迟器20以及HIZ固定电路21。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管13和低侧晶体管14构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管13的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管13。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自未示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管14并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管13与低侧晶体管14的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由延迟器20、HIZ固定电路21以及预驱动电路7，强制电平位移电路8、高侧晶体管13与低侧晶体管14成为高阻抗状态。高侧晶体管13用于输出高电平，低侧晶体管14用于输出低电平。
延迟器20由多个反相器31与“与非”电路32构成，通过使用“与非”电路32，做到：在从强制地进行的高阻抗状态复原之际使延迟器20不产生延迟。HIZ固定电路21由“与”电路33构成。
接着，对具有以上结构的本发明第二个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图4是说明本发明第二个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图4中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN2，HIZ固定电路21的输出信号IN1，根据输入信号IN及输入信号HIZ驱动低侧晶体管14的预驱动电路7的输出信号IN3，根据来自把预驱动电路7的输出信号IN1’与接收来自输入信号HIZ的输入信号中仅仅在高电平输入时才在延迟器20延迟的输出信号DHIZ“与”后的HIZ固定电路21的输出信号IN1来驱动高侧晶体管13的电平位移电路8的输出信号P2G及IN4，接收电平位移电路8的输出信号IN4根据栅极保护电路10决定的高侧晶体管13的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，因为延迟器20的输出信号DHIZ不受延迟器20的影响马上成为高电平(VDD)，所以HIZ固定电路21能够输出逻辑值与输出信号IN1’相同的输出信号IN1。
此时，首先，因为若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1’成为低电平(GND)，所以输出信号IN1也成为低电平(GND)。而且，输出信号IN2成为高电平(VDD)，输出信号P2G成为低电平(GND)，输出信号IN4成为高电平(VDDH)。栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管13的阈值电压Vth(N1)以上。于是高侧晶体管13导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管14截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，因为若VDD电平的信号输入到输入端5，输入信号IN成为高电平(VDD)，则输出信号IN1’成为高电平(VDD)，所以输出信号IN1也成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(N1)以下。于是，高侧晶体管13截止。之后，栅极-源极间电压GH由于电阻12而返回到与输出端4相同的电位。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管14导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1’成为高电平(VDD)，延迟器20的输出信号DHIZ，因为有了该延迟，最初，是高电平(VDD)，由于HIZ固定电路21而输出与输出信号IN1’逻辑值相同的输出信号IN1。因此，输出信号IN1成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管13的阈值电压Vth(N1)以下。于是，高侧晶体管13截止。
此时，因为薄膜栅极N型MOS晶体管18导通，所以负载电流从输出端4通过齐纳二极管11流入。结果是，输出电压波形OUT慢慢地朝着低电平(GND)下降。但是，因为在规定时间过后延迟器20的输出成为低电平(GND)，所以输出信号IN1成为低电平(GND)。于是，因为薄膜栅极N型MOS晶体管18截止，所以负载电流从输出端4通过齐纳二极管11流入的路径被切断。结果是，输出端4成为高阻抗。
这里，让延迟器20产生延迟的规定时间，只要确保在高侧晶体管13确实截止、电平位移电路8的输出信号P2G成为高电平(VDDH)、厚膜栅极P型MOS晶体管16截止的状态下进行锁存所述需要的时间即可。通常情况下，因为该时间在几百纳秒那么大就足够了，而且，薄膜栅极N型MOS晶体管18的尺寸与让负载电容19急速放电的低侧晶体管14相比要小大约几十倍到一百倍以上，所以薄膜栅极N型MOS晶体管18在输出电压波形OUT几乎没有发生变化的时间内就成为高阻抗。再就是，在输入信号HIZ高电平向低电平迁移时，因为为了不在反相器31产生延迟而使用了“与非”电路32，所以能够从高阻抗马上复原。
(第三个实施例)
图5示出了本发明第三个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图5所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7、延迟器20以及HIZ固定电路21。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管22、并联在该高侧晶体管22上的高侧再生二极管24、低侧晶体管23以及并联在该低侧晶体管23上的低侧再生二极管25构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管22的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管22。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自未示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管23并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管22与低侧晶体管23的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由延迟器20、HIZ固定电路21以及预驱动电路7，强制电平位移电路8、高侧晶体管22与低侧晶体管23成为高阻抗状态。高侧晶体管22用于输出高电平，低侧晶体管23用于输出低电平。
延迟器20由多个反相器31构成，HIZ固定电路21由“与”电路33构成。
接着，对具有以上结构的本发明第三个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图6是说明本发明第三个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图6中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN2，HIZ固定电路21的输出信号IN1，根据输入信号IN及输入信号HIZ驱动低侧晶体管23的预驱动电路7的输出信号IN3，根据来自把预驱动电路7的输出信号IN1’与接收来自输入信号HIZ的输入信号在延迟器20延迟了的输出信号DHIZ“与”后的HIZ固定电路21的输出信号IN1来驱动高侧晶体管22的电平位移电路8的输出信号P2G及IN4，接收电平位移电路8的输出信号IN4根据栅极保护电路10决定的高侧晶体管22的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，因为延迟器20的输出信号DHIZ成为高电平(VDD)，所以HIZ固定电路21能够输出逻辑值与输出信号IN1’相同的输出信号IN1。
此时，首先，因为若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1’成为低电平(GND)，所以输出信号IN1也成为低电平(GND)。而且，输出信号IN2成为高电平(VDD)，输出信号P2G成为低电平(GND)，输出信号IN4成为高电平(VDDH)。栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管22的阈值电压Vth(T1)以上。于是，高侧晶体管22导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管23截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，因为若VDD电平的信号输入到输入端5，输入信号IN成为高电平(VDD)，则输出信号IN1’成为高电平(VDD)，所以输出信号IN1也成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管22的阈值电压Vth(T1)以下。于是，高侧晶体管22截止。之后，栅极-源极间电压GH由于电阻12而返回与输出端4相同的电位。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管23导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1’成为高电平(VDD)，延迟器20的输出信号DHIZ，则因为有了该延迟，最初，是高电平(VDD)，由于HIZ固定电路21而输出与输出信号IN1’逻辑值相同的输出信号IN1。因此，输出信号IN1成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管22的阈值电压Vth(T1)以下。于是，高侧晶体管22截止。
此时，因为薄膜栅极N型MOS晶体管18导通，所以负载电流从输出端4通过齐纳二极管11流入。结果是，输出电压波形OUT慢慢地朝着低电平(GND)下降。但是，因为在规定时间过后延迟器20的输出成为低电平(GND)，所以输出信号IN1成为低电平(GND)。于是，因为薄膜栅极N型MOS晶体管18截止，所以负载电流从输出端4通过齐纳二极管11流入的路径被切断。结果是，输出端4成为高阻抗。
这里，让延迟器20产生延迟的规定时间，只要确保在高侧晶体管22确实截止、电平位移电路8的输出信号P2G成为高电平(VDDH)、厚膜栅极P型MOS晶体管16截止的状态下进行锁存所述需要的时间即可。通常情况下，因为该时间在几百纳秒那么大就足够了，薄膜栅极N型MOS晶体管18的尺寸与让负载电容19急速放电的低侧晶体管23相比要小大约几十倍到一百倍以上，所以薄膜栅极N型MOS晶体管18在输出电压波形OUT几乎没有发生变化的时间内就成为高阻抗。
(第四个实施例)
图7示出了本发明第四个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图7所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7、延迟器20以及HIZ固定电路21。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管22、并联在该高侧晶体管22上的高侧再生二极管24、低侧晶体管23以及并联在该低侧晶体管23上的低侧再生二极管25构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管22的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管22。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自未示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管23并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管22与低侧晶体管23的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由延迟器20、HIZ固定电路21以及预驱动电路7，强制电平位移电路8、高侧晶体管22与低侧晶体管23成为高阻抗状态。高侧晶体管22用于输出高电平，低侧晶体管23用于输出低电平。
延迟器20由多个反相器31与“与非”电路32构成，通过使用“与非”电路32，做到：在从强制地进行的高阻抗状态复原之际使延迟器20不产生延迟。HIZ固定电路21由“与”电路33构成。
接着，对具有以上结构的本发明第四个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图8是说明本发明第四个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图8中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN2，HIZ固定电路21的输出信号IN1，根据输入信号IN及输入信号HIZ驱动低侧晶体管23的预驱动电路7的输出信号IN3，根据来自把预驱动电路7的输出信号IN1’与接收来自输入信号HIZ的输入信号中仅仅在高电平输入时才在延迟器20延迟的输出信号DHIZ“与”后的HIZ固定电路21的输出信号IN1来驱动高侧晶体管22的电平位移电路8的输出信号P2G及IN4，接收电平位移电路8的输出信号IN4根据栅极保护电路10决定的高侧晶体管22的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，因为延迟器20的输出信号DHIZ不受延迟器20的影响马上成为高电平(VDD)，所以HIZ固定电路21能够输出逻辑值与输出信号IN1’相同的输出信号IN1。
此时，首先，因为若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1’成为低电平(GND)，所以输出信号IN1也成为低电平(GND)。而且，输出信号IN2成为高电平(VDD)，输出信号P2G成为低电平(GND)，输出信号IN4成为高电平(VDDH)。栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管22的阈值电压Vth(T1)以上。于是高侧晶体管22导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管23截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，因为若VDD电平的信号输入到输入端5，输入信号IN成为高电平(VDD)，则输出信号IN1’成为高电平(VDD)，所以输出信号IN1也成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管22的阈值电压Vth(T1)以下。于是，高侧晶体管22截止。之后，栅极-源极间电压GH由于电阻12而返回到与输出端4相同的电位。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管23导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1’成为高电平(VDD)，延迟器20的输出信号DHIZ，因为有了该延迟，最初，是高电平(VDD)，由于HIZ固定电路21而输出与输出信号IN1’逻辑值相同的输出信号IN1。因此，输出信号IN1成为高电平(VDD)。而且，输出信号IN2成为低电平(GND)，输出信号P2G成为高电平(VDDH)，输出信号IN4成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极-源极间电压GH成为OUT-VFD(齐纳正向电压)，在高侧晶体管22的阈值电压Vth(T1)以下。于是，高侧晶体管22截止。
此时，因为薄膜栅极N型MOS晶体管18导通，所以负载电流从输出端4通过齐纳二极管11流入。结果是，输出电压波形OUT慢慢地朝着低电平(GND)下降。但是，因为在规定时间过后延迟器20的输出成为低电平(GND)，所以输出信号IN1成为低电平(GND)。于是，因为薄膜栅极N型MOS晶体管18截止，所以负载电流从输出端4通过齐纳二极管11流入的路径被切断。结果是，输出端4成为高阻抗。
这里，让延迟器20产生延迟的规定时间，只要确保在高侧晶体管22确实截止、电平位移电路8的输出信号P2G成为高电平(VDDH)、厚膜栅极P型MOS晶体管16截止的状态下进行锁存所述需要的时间即可。通常情况下，因为该时间在几百纳秒那么大就足够了，而且，薄膜栅极N型MOS晶体管18的尺寸与让负载电容19急速放电的低侧晶体管23相比要小几十倍到一百倍以上，所以薄膜栅极N型MOS晶体管18在输出电压波形OUT几乎没有发生变化的时间内就成为高阻抗。再就是，在输入信号HIZ高电平向低电平迁移时，因为为了不在反相器31产生延迟而使用了“与非”电路32，所以能够从高阻抗马上复原。
(第五个实施例)
图9示出了本发明第五个实施例所涉及的的多沟道电容负载驱动电路的电路结构例。图9所示的多沟道电容负载驱动电路的特征是，是具有多个上述图1到图8所示的输出电路的情况下的电路结构。具体而言，特征是，包括：多个高耐压驱动器(以下称其为高耐压驱动器组)、多个预驱动电路(以下称其为预驱动电路组)以及多个HIZ固定电路(以下称其为HIZ固定电路组)，但仅包括一个延迟器20。而且还包括：连接在DATA输入端27和CLK输入端28上且用以让输出电路的各个输出依次输出的移位寄存器29。
如图9所示，高耐压驱动器组26-1到26-N，由高耐压输出电路组9-1到9-N和将高耐压输出电路组9-1到9-N分别预驱动的电平位移电路组8-1到8-N构成。预驱动电路组7-1到7-N，各自根据来自移位寄存器29的控制信号INA-INN和来自控制信号输入端6的控制信号驱动高耐压驱动器组26-1到26-N，且进行负载电容组19-1到19-N的充放电。这里，控制信号输入端6不管来自移位寄存器29的控制信号INA-INN的状态如何，都通过延迟器20、HIZ固定电路组21-1到21-N以及预驱动电路组7-1到7-N强制地使电平位移电路组8-1到8-N和高耐压输出电路组9-1到9-N成为高阻抗状态。补充说明一下，输出端组4-1到4-N连接在高耐压输出电路组9-1到9-N上。
图10是说明本发明第五个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器组的多输出电路的工作情况的时序图。
图10中示出了以下信号和波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，输入到CLK输入端28的时钟信号CLK，输入到DATA输入端27的移位寄存器29的数据信号DATA，来自移位寄存器29的控制信号INA，让来自输入信号HIZ的输入信号在延迟器20延迟的输出信号DHIZ、高耐压驱动器组26-1到26-N的各个输出电压波形OUTA到OUTN。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，因为延迟器20的输出信号DHIZ成为高电平(VDD)，所以HIZ固定电路组21-1到21-N能够输出逻辑值与预驱动电路组7-1到7-N的输出信号IN1A’到IN1N’相同的输出信号IN1A到IN1N。
首先，在DATA信号作为高电平(VDD)输入移位寄存器29，CLK信号从低电平(GND)朝着高电平(VDD)迁移的情况下，输入信号INA成为高电平(VDD)，输出电压OUTA成为低电平(GND)。在DATA信号作为低电平(GND)输入移位寄存器29，CLK信号从低电平(GND)朝着高电平(VDD)迁移的情况下，输入信号INA成为低电平(GND)，输出电压波形OUTA成为高电平(VDDH)，同时，输入信号INB成为高电平(VDD)，输出电压波形OUTB成为低电平(GND)。
之后，到INN为止输出电压波形OUT与CLK信号同步依序变化。
另一方面，对为了使输出端组4-1到4-N成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路组7-1到7-N的输出信号IN1A’到IN1N’成为高电平(VDD)，同时，延迟器20的输出信号DHIZ，因为有了该延迟，最初，是高电平(VDD)，由于HIZ固定电路组21-1到21-N而输出逻辑值与输出信号IN1A’到IN1N’相同的输出信号IN1A到IN1N。因此，输出信号IN1A到IN1N成为高电平(VDD)。而且，输出信号IN2A到IN2N成为低电平(GND)，输出信号组IN4A到IN4N成为低电平(GND)，高耐压输出电路组9-1到9-N要成为低电平(GND)，但因为由延迟器20延迟了几百纳秒级别的规定时间后，使电平位移电路组8-1到8-N成为高阻抗，所以输出端组4-1到4-N成为高阻抗。
(第六个实施例)
图11示出了本发明第六个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图11中所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7，而且，在高耐压输出电路9与电平位移电路8之间还包括高耐压二极管30。有了该高耐压二极管30以后，当从电平位移电路8来了使高侧晶体管13导通的信号的时候使电流通过，当从电平位移电路8来了使高侧晶体管13截止的信号的时候将电流切断。
构成耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管13和低侧晶体管14构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管13的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管13。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自未示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管14并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管13与低侧晶体管14的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由预驱动电路7，强制电平位移电路8、高侧晶体管13与低侧晶体管14成为高阻抗状态。高侧晶体管13用于输出高电平，低侧晶体管14用于输出低电平。
接着，对具有以上结构的本发明第六个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图12是说明本发明第一个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图12中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN1与输出信号IN2，根据输入信号IN及输入信号HIZ驱动低侧晶体管14的预驱动电路7的输出信号IN3，根据输出信号IN1与IN2驱动高侧晶体管13的电平位移电路8的输出信号P1G(高耐压二极管30的阳极侧输入信号)，高耐压二极管30的阴极侧输出信号IN4，接收高耐压二极管30的阴极侧输出信号IN4根据栅极保护电路10决定的高侧晶体管13的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，若GND电平的信号输入到输入端5，输入信号IN成为低电平，则输出信号IN1成为低电平(GND)，输出信号IN2成为高电平(VDD)。因为输出信号P1G成为高电平(VDDH)，所以高耐压二极管30被正向偏压，输出信号IN4成为高电平(VDDH-VFD(二极管正向电压))。因此，栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管13的阈值电压Vth(N1)以上，高侧晶体管13导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管14截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，若VDD电平的信号输入到输入端5，输入信号IN成为高电平，则输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)，输出信号P1G成为低电平(GND)。于是，高耐压二极管30成为逆向偏压，输出信号IN4的电位由于电阻12而与高耐压输出端4相同。因此，栅极-源极间GH也成为0，高侧晶体管13的栅极成为阈值电压Vth(N1)以下，高侧晶体管13截止。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管14导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)，输出信号P1G成为低电平(GND)。于是，高耐压二极管30成为逆向偏压，输出信号IN4的电位由于电阻12而与高耐压输出端4相同。因此，栅极-源极间GH也成为0，高侧晶体管13的栅极成为阈值电压Vth(T1)以下，高侧晶体管13截止。此时，因为高耐压二极管30是逆向偏压，所以即使薄膜栅极N型MOS晶体管18导通，负载电流从输出端4通过齐纳二极管11流入的路径也会被切断。结果是，输出端4成为高阻抗。
(第七个实施例)
图13示出了本发明第七个实施例所涉及的的构成多沟道电容负载驱动电路的包括高耐压驱动器的输出电路的电路结构例。
图13中所示的输出电路，包括含有高耐压输出电路9与电平位移电路8的高耐压驱动器26、预驱动电路7，而且，在高耐压输出电路9与电平位移电路8之间还包括高耐压二极管30。有了该高耐压二极管30以后，当从电平位移电路8来了使高侧晶体管22导通的信号的时候使电流通过，当从电平位移电路8来了使高侧晶体管22截止的信号的时候将电流切断。
构成高耐压驱动器26的高耐压输出电路9包括半桥电路34与栅极保护电路10，该半桥电路34由高侧晶体管22、并联在该高侧晶体管22上的高侧再生二极管24、低侧晶体管23以及并联在该低侧晶体管23上的低侧再生二极管25构成。栅极保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管22的栅极。而且，构成高耐压驱动器26的电平位移电路8由厚膜栅极P型MOS晶体管15及16、薄膜栅极N型MOS晶体管17及18构成且驱动高侧晶体管22。
预驱动电路7由反相器31与“或非”电路35构成，预驱动电路7根据来自未示的低耐压控制部的控制输入端5的信号驱动高耐压驱动器26，同时驱动低侧晶体管23并进行负载电容19的充放电。补充说明一下，高耐压输出电路9的输出端4连接在高侧晶体管22与低侧晶体管23的共同连接端上。基准电源端1是基准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V以上的高压电源端。控制输入端5及6，输出来自未示的低耐压控制部的输入信号，控制输入端6不管控制输入端5的状态如何，都经由预驱动电路7，强制电平位移电路8、高侧晶体管22与低侧晶体管23成为高阻抗状态。高侧晶体管22用于输出高电平，低侧晶体管23用于输出低电平。
接着，对具有以上结构的本发明第七个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况进行说明。
图14是说明本发明第七个实施例所涉及的多沟道电容负载驱动电路中的包括高耐压驱动器26的输出电路的工作情况的时序图。
图14中示出了以下信号与波形，即，从低耐压控制部输入到控制输入端6的输入信号HIZ，从低耐压控制部输入到控制输入端5的输入信号IN，根据输入信号IN及输入信号HIZ驱动电平位移电路8的预驱动器7的输出信号IN1与输出信号IN2，根据输入信号IN及输入信号HIZ驱动低侧晶体管23的预驱动电路7的输出信号IN3，根据输出信号IN1与IN2驱动高侧晶体管22的电平位移电路8的输出信号P1G(高耐压二极管30的阳极侧输入信号)，高耐压二极管30的阴极侧输出信号IN4，接收高耐压二极管30的阴极侧输出信号IN4根据栅极保护电路10决定的高侧晶体管22的栅极-源极间电压GH，以及根据预驱动电路7的输出信号IN3输出的高耐压输出电路9的输出电压波形OUT。
这里，对GND电平的信号被输入控制输入端6，输入信号HIZ成为低电平(GND)的情况进行说明。
在该情况下，若GND电平的信号输入到输入端5，输入信号IN成为低电平，则输出信号IN1成为低电平(GND)，输出信号IN2成为高电平(VDD)。因为输出信号P1G成为高电平(VDDH)，所以高耐压二极管30被正向偏压，输出信号IN4成为高电平(VDDH-VFD(二极管正向电压))。因此，栅极-源极间电压GH在齐纳二极管11的作用下成为OUT+Vz(击穿电压)，在高侧晶体管22的阈值电压Vth(T1)以上，高侧晶体管22导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管23截止，所以输出电压波形OUT成为高电平(VDDH)。
接着，若VDD电平的信号输入到输入端5，输入信号IN成为高电平，则输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)，输出信号P1G成为低电平(GND)。于是，高耐压二极管30成为逆向偏压，输出信号IN4的电位由于电阻12而与高耐压输出端4相同。因此，栅极-源极间GH也成为0，高侧晶体管22的栅极成为阈值电压Vth(T1)以下，高侧晶体管22截止。而且，因为输出信号IN3成为高电平(VDD)，使低侧晶体管23导通，所以输出电压波形OUT成为低电平(GND)。
另一方面，对为了使输出端4成为高阻抗，VDD电平的信号输入到控制输入端6的情况进行说明。
在该情况下，当输入信号HIZ成为高电平(VDD)时，预驱动电路7的输出信号IN1成为高电平(VDD)，输出信号IN2成为低电平(GND)，输出信号P1G成为低电平(GND)。于是，高耐压二极管30成为逆向偏压，输出信号IN4的电位由于电阻12而与高耐压输出端4相同。因此，栅极-源极间GH也成为0，高侧晶体管22的栅极成为阈值电压Vth(T1)以下，高侧晶体管22截止。此时，因为高耐压二极管30是逆向偏压，所以即使薄膜栅极N型MOS晶体管18导通，负载电流从高耐压输出端4通过齐纳二极管11流入的路径也会被切断。结果是，高耐压输出端4成为高阻抗。
补充说明一下，在以上各个实施例中，使用“基准电位”进行了说明，而且还包括是接地电位以外的电位的情况，但它是连接在半导体芯片的基板上的电位，通常情况下意味着接地电位。
-工业实用性-
本发明对驱动PDP等电容性负载的多沟道电容负载驱动电路很有用。

Claims (14)

1、一种输出电路，其包括：高侧晶体管、低侧晶体管、保护所述高侧晶体管的栅极电压的栅极保护电路、经由所述栅极保护电路驱动所述高侧晶体管的电平位移电路以及驱动所述电平位移电路与所述低侧晶体管的预驱动电路，该输出电路以所述高侧晶体管与所述低侧晶体管的连接点作输出端，其特征在于：
所述电平位移电路，在从使所述高侧晶体管截止开始算起又经过了规定时间以后，使从所述输出端流向所述电平位移电路的电流路径成为断路状态。
2、根据权利要求1所述的输出电路，其特征在于：
所述电平位移电路，通过在使所述高侧晶体管截止后成为高阻抗状态来使所述电流路成为断路状态。
3、根据权利要求1所述的输出电路，其特征在于：
还包括延迟器，该延迟器由利用相互串联的多个反相器构成且使所述规定时间经过。
4、根据权利要求1所述的输出电路，其特征在于：
所述规定时间比到所述高侧晶体管确实成为截止状态为止的时间长。
5、根据权利要求3所述的输出电路，其特征在于：
所述延迟器，不使所述规定时间经过，便将所述电流路径的断路状态解除。
6、一种多输出电路，其包括多个权利要求1中所述的输出电路，还包括：使所述输出电路的各个输出依序输出的移位寄存器和一个以上的延迟器，该延迟器由利用相互串联的多个反相器构成，且使对应于所述电平位移电路中的每一个电平位移电路的所述规定时间经过。
7、一种输出电路，其包括：高侧晶体管、并联在所述高侧晶体管上的高侧再生二极管、低侧晶体管、并联在所述低侧晶体管上的低侧再生二极管、保护所述高侧晶体管的栅极电压的栅极保护电路、经由所述栅极保护电路驱动所述高侧晶体管的电平位移电路以及驱动所述电平位移电路与所述低侧晶体管的预驱动电路，该输出电路以所述高侧晶体管与所述低侧晶体管的连接点作输出端，其特征在于：
所述电平位移电路，在从使所述高侧晶体管截止开始算起又经过了规定时间以后，使从所述输出端流向所述电平位移电路的电流路径成为断路状态。
8、根据权利要求7所述的输出电路，其特征在于：
所述电平位移电路，通过在使所述高侧晶体管截止后成为高阻抗状态来使所述电流路成为断路状态。
9、根据权利要求7所述的输出电路，其特征在于：
还包括延迟器，该延迟器由利用相互串联的多个反相器构成且使所述规定时间经过。
10、根据权利要求7所述的输出电路，其特征在于：
所述规定时间比所述高侧晶体管确实成为截止状态为止的时间长。
11、根据权利要求9所述的输出电路，其特征在于：
所述延迟器，不使所述规定时间经过，便将所述电流路径的断路状态解除。
12、一种多输出电路，其包括多个权利要求7中所述的输出电路，还包括：使所述输出电路的各个输出依序输出的移位寄存器和一个以上的延迟器，该延迟器由利用相互串联的多个反相器构成，且使对应于所述电平位移电路中的每一个电平位移电路的所述规定时间经过。
13、一种输出电路，其包括：高侧晶体管、低侧晶体管、保护所述高侧晶体管的栅极电压的栅极保护电路、经由所述栅极保护电路驱动所述高侧晶体管的电平位移电路以及驱动所述电平位移电路与所述低侧晶体管的预驱动电路，该输出电路以所述高侧晶体管与所述低侧晶体管的连接点作输出端，其特征在于：
还包括：连接在所述电平位移电路和所述栅极保护电路之间的二极管。
14、一种输出电路，其包括：高侧晶体管、并联在所述高侧晶体管上的高侧再生二极管、低侧晶体管、并联在所述低侧晶体管上的低侧再生二极管、保护所述高侧晶体管的栅极电压的栅极保护电路、经由所述栅极保护电路驱动所述高侧晶体管的电平位移电路以及驱动所述电平位移电路与所述低侧晶体管的预驱动电路，该输出电路以所述高侧晶体管与所述低侧晶体管的连接点作输出端，其特征在于：
还包括：连接在所述电平位移电路和所述栅极保护电路之间的二极管。
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