CN101300673B - 用于电荷载流子迁移率改进的旋转剪切应力 - Google Patents

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Abstract

采用具有被隔离沟槽环绕的有源区(11)台面结构的半导体衬底的半导体结构及其制造方法。具有第一应力的第一隔离区(12)位于隔离沟槽中。具有不同于第一应力的第二应力的第二隔离区(16a，16b)也位于隔离沟槽中。第一隔离区和第二隔离区的大小和位置使得能够向有源区台面结构施加旋转剪切应力。

Description

用于电荷载流子迁移率改进的旋转剪切应力
技术领域
本发明总的涉及半导体结构内的物理应力。更具体地，本发明涉及半导体结构内物理应力诱发的电荷载流子迁移率改进。
背景技术
半导体器件设计和研发的最近进展已经涉足了将应用物理应力引入半导体器件元件。应用物理应力常常导致电荷载流子迁移率改进。具体地，增强的电荷载流子迁移率通常导致增强的半导体器件性能。
存在半导体器件内应力诱发性能增强的多个实例。例如，Doris等在美国专利6,717,216中教导了一种绝缘体上硅(SOI)场效应晶体管(FET)，其在底切区(undercut area)中具有压应力以提供器件中的增加的电荷载流子迁移率。
此外，已知半导体结构内的各个位置中的压应力或拉应力提供电荷载流子迁移率改进的其它实例。典型地，n-FET和p-FET器件对压应力和拉应力的反应不同，原因在于作为若干变量(包括例如半导体衬底掺杂和晶体取向)的函数，压电电阻系数典型地不同。因此，n-FET和p-FET器件内的应力分量常常需要特别设计和优化。
半导体器件设计和研发的一个趋势是以较小的尺寸持续增强性能。因此，进而提供具有增强性能的半导体器件的新颖结构和方法的需求持续存在。为此，施加了物理应力的半导体结构的使用有可能持续。有利地使用物理应力进行半导体器件性能增强的替代半导体器件结构和制造方法是理想的。
发明内容
本发明提供一种具有增强性能的半导体结构，以及用于制造这种半导体结构的方法。具体地，本发明提供一种半导体结构和用于制造该半导体结构的方法，其中将旋转(rotational)剪切应力引入该结构中以增强其性能。旋转剪切应力的引入适用于创造性结构和创造性方法。
根据本发明，半导体结构包括半导体衬底，其具有被隔离沟槽环绕的有源区台面结构(mesa)。半导体结构还包括具有第一应力的第一隔离区，其位于所述隔离沟槽中。半导体结构还包括具有不同于第一应力的第二应力的第二隔离区，其也位于所述隔离沟槽中。其中第一隔离区和第二隔离区的大小和位置使得能够将旋转剪切应力施加到有源区台面结构中。
用于制造创造性半导体结构的方法从半导体结构本身导出并与其相关联。为此，该创造性方法首先提供半导体衬底，该半导体衬底具有被隔离沟槽环绕的有源区台面结构。该方法还包括在隔离沟槽中形成具有第一应力的第一隔离区。最后，该方法还包括在隔离沟槽中形成具有不同于第一应力的第二应力的第二隔离区。在本方法中，选择所述第一隔离区和所述第二隔离区的大小和位置，以将旋转剪切应力施加到所述有源区台面结构中。
上述创造性结构和创造性方法还设定第一隔离区和第二隔离区可以包括单一化学材料，例如氧化硅材料。该方法还提供一种特定的硅氧化工艺以形成氧化硅材料。
在本发明中，“旋转剪切应力”指的是：有源区台面结构经受旋转力，如果有源区台面结构未附接到半导体衬底，则旋转力将相对于半导体衬底旋转有源区台面结构。所述旋转将沿垂直穿过有源区台面结构的露出表面的轴进行。由于有源区台面结构集成到半导体衬底并且一般与半导体衬底不可分离，因此不能自由地旋转以释放上述旋转力。相反，有源区台面结构经受由未被释放的旋转力所导致的旋转剪切应力。由于旋转力是半导体衬底上的有源区台面结构的高度间隙(height interval)的函数，因此有源区台面结构的变形能力存在差异，从而导致旋转剪切应力内的剪切。
在观测到对于特定半导体衬底成分和取向而言旋转剪切应力的压电电阻系数可能特别高的基础上预期本发明。例如，处于x＝(110)，y＝(-110)，和z＝(001)的正交(normal)取向的p硅对于xy平面内的旋转剪切应力具有138.1e-11/Pa的特别高的压电电阻系数。因此，对于上述半导体衬底材料和晶体取向，本发明提供与旋转剪切应力相关的相当大的电荷载流子迁移率增强。本发明还适用于其它半导体衬底，但是将提供以电荷载流子迁移率作为量度的不同程度的性能增强。
附图说明
本发明的目的、特征和优点在如下文提出的优选实施例的描述上下文中将得到理解。优选实施例的描述在附图上下文中进行理解，附图构成本申请公开的材料部分，在附图中：
图1、图2和图3示出例示本发明的三个单独实施例的一系列示意平面图。
图4至图8示出例示根据本发明第一实施例制造半导体结构中的进展阶段的结果的截面示意图。
具体实施方式
本发明提供一种半导体结构和制造该半导体结构的方法。利用位于隔离沟槽内的最小的两元件隔离区，可以制造具有针对电荷载流子迁移率的增强性能的半导体结构，其中该隔离沟槽环绕半导体结构内的有源区台面结构(mesa)。两元件隔离区包括：第一隔离区，其具有第一应力；和第二隔离区，其具有不同于第一应力的第二应力。第一隔离区和第二隔离区的大小和位置使得能够向有源区台面结构施加旋转剪切应力。旋转剪切应力影响有源区台面结构内的电荷载流子迁移率。
图1示出根据本发明第一实施例的半导体结构的示意平面图。
图1示出有源区台面结构11。有源区台面结构11被第一隔离区12完全环绕。一对第二隔离区16a和16b在有源区台面结构11的相对角处与有源区台面结构11邻接。第二隔离区16a和16b并不像第一隔离区12那样完全环绕有源区台面结构11。典型地，有源区台面结构11的面积大小能够容纳亚微米器件，尽管这并不是本发明的要求或限制。典型地，这对第二隔离区16a和16b的面积或体积大小为第一隔离区12的面积或体积的约5％至约10％。本发明并不限于此。隔离区(例如第一隔离区12和该对第二隔离区16a和16b)的更大的面积或体积比率也落在本发明的范围内。
当第二隔离区16a和16b包括具有压应力的隔离材料时，这些隔离区将顺时针方向的旋转剪切应力施加到有源区台面结构11中。由具有拉应力的材料构成的第二隔离区16a和16b将逆时针方向的旋转剪切应力施加到有源区台面结构11中。在第一实施例中，优选顺时针方向的旋转剪切应力。进而，当有源区台面结构包含具有如上所述晶体取向的p硅材料时，上述应力提供增强的空穴载流子迁移率。增强的空穴载流子迁移率是理想的，因为它进而提供了p沟道器件(例如p-FET)的增强的性能。
如在以下进一步细节中所例示的(参见例如图7和图8)，垂直地位于如图1所示的有源区台面结构11内的中心的沟道区进一步从顺时针旋转剪切应力中受益，因为顺时针旋转剪切应力还施加纵向压应力和横向拉应力到沟道区中。这些附加的应力也都对于p-FET器件内的电荷载流子迁移率增强有益。
图2示出本发明的第二实施例的平面示意图。第二实施例也示出完全被第一隔离区12’环绕的有源区台面结构11。第一隔离区12’与图1所示的第一隔离区12的尺寸稍有不同。一对第二隔离区16c和16d的位置与有源区台面结构11接触，但是与图1所示的第二隔离区16a和16b相比位于不同的位置，并且具有不同的偏移量(offset)。
在第二实施例中，一对第二隔离区16c和16d也由具有拉应力或压应力的第二隔离材料构成。优选拉应力。这在有源区台面结构11内产生了优选的顺时针旋转剪切应力。因此，当有源区台面结构11包含上述晶体取向的p硅材料时，在第二实施例中也实现了增强的空穴载流子迁移率。
图3示出本发明第三实施例的平面示意图。第三实施例类似于第二实施例。但是，第三实施例包含与有源区台面结构11分离的一对第二隔离区16e和16f。因此，在第三实施例中，第一隔离区12”以及一对第二隔离区16e和16f仅其中之一接触有源区台面结构11。比较起来，在第一实施例和第二实施例中，第一隔离区12或12’以及相关的第二隔离区16a和16b或16c和16d，均在有源区台面结构11的侧壁处与有源区台面结构11接触。
第三实施例提供了一种半导体结构，其中第二隔离区16e和16f不与有源区台面结构11接触。在这些情况下，旋转剪切应力仍被施加到有源区台面结构11，但是旋转剪切应力的大小与图2的半导体结构相比减少。上述减少的原因在于有源区台面结构11与一对第二隔离区16e和16f之间的不同应力对第一绝缘体材料的特定干涉。
图4-图8示出用于例示在制造根据本发明第一实施例的半导体结构中的进展阶段的结果的一系列截面示意图。尽管图4-图8针对的是根据第一实施例的半导体结构的制造，但是类似的制造序列也可以用于根据第二实施例和第三实施例的半导体结构。
图4-图8的示意截面图示出纵向截面。横向截面与纵向截面正交，并且它也包括通过衬底平面的截面。垂直方向垂直于衬底表面。
图4示出半导体衬底10。它具有位于其中的有源区台面结构11。有源区台面结构11将与有源区台面结构11邻接的一对隔离沟槽13a和13b分离。一对第一隔离区12a和12b(对应于图1所示的第一隔离区12)位于相应的一对隔离沟槽13a和13b中。每个前述结构可以包含半导体制造领域内常用的材料并且具有常用的尺寸。此外，每个前述结构可以利用半导体制造领域常用的方法来形成。
半导体衬底10可以包含若干半导体材料中的任一个，包括但不限于：硅、锗、硅锗合金、碳化硅、硅锗碳化物合金和化合物(例如，III-V和II-VI)半导体材料。化合物半导体材料的非限制性实例包括：砷化镓、砷化铟、和磷化铟半导体材料。典型地，半导体衬底10包含硅或者硅锗合金半导体材料。
此外，半导体衬底10可以包含但不限于：体(bulk)半导体衬底、绝缘体上硅衬底或具有多个晶体取向区的混合取向技术(HOT)半导体衬底。典型地，半导体衬底10意图用于互补金属氧化物半导体(CMOS)器件制造。并且它包括适当的互补掺杂半导体区(图4未示出)。典型地，半导体衬底10具有约0.5毫米-约3毫米的厚度。
如上所述，本发明优选利用具有x＝(110)、y＝(-110)和z＝(001)的晶体取向面的p硅半导体衬底实现。在这些取向的情况下，p硅半导体衬底的xy平面内的旋转剪切应力的压电电阻系数特别高，对于p硅而言为138.1e-11/Pa。上述p硅半导体衬底的其它平面的旋转剪切应力较低(xz平面和yz平面为66.3e-11/Pa)，n硅的所有平面的旋转剪切应力均较低(xy平面为-13.6e-11/Pa，xz平面和yz平面为18e-11/Pa)。本发明并不限于在xy平面具有对于旋转剪切应力的特别高压电电阻系数的前述p硅半导体衬底。本发明对于特定半导体衬底(即，材料成分、掺杂和晶体取向)的相对优点可以由本领域技术人员通过评估压电电阻系数而容易地确定。
上述一对隔离沟槽13a和13b典型地在对半导体衬底10使用适当的掩模和蚀刻时形成。被掩蔽的半导体衬底10优选地利用各向异性蚀刻剂来蚀刻，所述各向异性蚀刻剂保留有源区台面结构11的直侧壁轮廓。上述各向异性蚀刻剂典型地为包含定向成分以及可选的化学蚀刻成分的等离子体蚀刻剂、反应离子蚀刻剂或离子束蚀刻剂。本发明可以替代地使用特定结晶化学蚀刻剂，并且在某些情况下也可以是各向同性蚀刻剂。尽管各向同性蚀刻剂可以获得非平面有源区台面结构11侧壁轮廓，这种侧壁轮廓在本发明中并不一定是有害的。因此，这种侧壁轮廓也包含在本发明的范围内。
典型地，隔离沟槽13a和13b中的每一个在半导体衬底10内具有约500埃-约2000埃的深度。在上述深度下，这对隔离沟槽13a和13b中的每一个可视为“浅”隔离沟槽。但是，本实施例和本发明并不限于浅隔离沟槽。相反，本实施例和本发明也可以适用于在半导体衬底内具有几千埃的深度的较深隔离沟槽。
这对第一隔离区12a和12b典型地包含半导体制造领域中一般常用的隔离材料。这种隔离材料典型地包括但不限于：典型为硅的氧化物、氮化物和氮氧化物，但是并不排除其它材料。本实施例和本发明也包含前述材料的叠层和复合材料。这对第一隔离区12a和12b可以具有拉应力、压应力或中性(neutral)应力中的任一个。影响这对第一隔离区12a和12b中的应力的因素包括但不限于：沉积速率和温度、沉积膜结晶性以及沉积源材料成分。
这对第一隔离区12a和12b典型地至少部分地利用覆盖(blanket)介电层形成方法(通常之后进行平坦化方法)来形成。覆盖介电层可以利用如下方法来形成，包括但不限于：热氧化方法、化学汽相沉积和物理汽相沉积方法。高密度等离子体化学汽相沉积方法是理想的，因为它们一般地提供了致密的介电层，其对于隔离目的又是理想的。可以利用如下的方法进行平坦化，包括但不限于：纯机械方法和化学机械抛光(CMP)方法。化学机械抛光方法一般是优选的，但是本实施例或本发明均不限于此。
图5示出位于图4的半导体结构上的一对图案化的光致抗蚀剂层14a和14b。这对图案化的光致抗蚀剂层14a和14b保持露出有源区台面结构11的一部分以及隔离区12b的邻接部分。尽管未示出，但是在平面图中这对图案化的光致抗蚀剂层14a和14b意图代表单个光致抗蚀剂层，该光致抗蚀剂层中具有与一对第二隔离区16a和16b期望位于的位置相对应的孔。这对图案化的光致抗蚀剂层14a和14b可以包含本领域常用的光致抗蚀剂材料。光致抗蚀剂材料的非限制性实例包括：正光致抗蚀剂材料、负光致抗蚀剂材料和混合光致抗蚀剂材料。典型地，这对图案化的光致抗蚀剂层14a和14b利用类似地也在半导体制造领域常用的涂覆、曝光和显影方法形成。典型地，这对图案化的光致抗蚀剂层14a和14b中的每一个具有约5000埃-约15000埃的厚度。
图6示出通过蚀刻这对图案化的光致抗蚀剂层14a和14b露出的隔离区12b的一部分而形成的蚀刻隔离区12b。该蚀刻可以通过采用该对图案化光致抗蚀剂层14a和14b作为掩模、利用传统的干蚀刻技术(例如反应离子蚀刻)来完成。也可以有利地使用其它蚀刻方法，例如物理蚀刻方法和湿化学蚀刻方法。该蚀刻保留有源区台面结构11的露出侧壁部分以及隔离沟槽13b的邻接底面(floor)部分。因此，形成空隙15。
图7首先示出从图6的半导体结构剥离该对图案化的光致抗蚀剂层14a和14b的结果。它们可以使用半导体制造领域常用的方法和材料来剥离。非限制性实例包括：湿化学方法、干等离子体方法及其组合。
图7还示出位于如图6所示的空隙15内的第二隔离区16a。如上所述，第一实施例假定第一隔离区12a和12b(其对应于图1的平面图所示的第一隔离区12)包含具有第一应力的第一隔离材料。第二隔离区16a包含第二隔离材料，其具有不同于第一应力的第二应力。还是如上所述，第一隔离材料典型地是氧化硅材料，尽管本发明并不限于此。第一隔离区12a和12b可以具有拉应力、压应力或中性应力中的任一个。在本发明中最一般地，诸如第二隔离区16a的隔离区也可以具有拉应力、压应力或中性应力中的任一个，只要满足本发明的期望的旋转剪切应力限制即可(与第一隔离区12a和12b、以及第二隔离区16a的适当大小和位置相关)。更典型地，在第一实施例中，第二隔离区16a可以具有拉应力或压应力中的任一个。优选地，第二隔离区16a具有压应力，因为根据与图1相对应的描述，同样在有源区台面结构11中提供期望的顺时针旋转剪切应力。
第二隔离区16a可以包含介电材料，包括但不限于：氧化物、氮化物和氮氧化物介电材料、以及其叠层和其复合材料。可以利用与用于形成第一隔离区12a和12b(在它们也包含氧化硅材料的情况下)的方法不同的方法形成氧化硅材料。例如，氧化硅材料可以利用沉积的非晶硅材料或多晶硅材料的热氧化而形成。该氧化在不实质上氧化有源区台面结构11的情况下进行。由于在氧化以产生氧化硅材料时，非晶硅材料或多晶硅材料的体积增加，因此由上述热氧化产生的氧化硅材料可以具有特别高的压应力。当由这种氧化硅材料形成第二隔离区16a时，也将典型地需要(但可能不一定要求)平坦化方法，因为热生长氧化硅常常会部分覆盖有源区台面结构11和被蚀刻的第一隔离区12b。为此，在空隙15内形成第二隔离区16a之前，也可以可选地首先形成平坦化停止衬层，该衬层位于图6所示的半导体结构上(没有一对图案化的光致抗蚀剂层14a和14b)。氮化物或氮氧化物材料典型地适合该平坦化停止层。
图8示出位于有源区台面结构11上的场效应晶体管。该场效应晶体管包含位于有源区台面结构11上的栅极介电层18。栅电极20的位置在栅极介电层18上与其对准，尽管上述对准并不是本发明实施例的限制。一对间隔层22a和22b位于栅极介电层18和栅电极20的一对相对侧壁的附近并与其邻接。一对源极/漏极区22a和22b位于有源区台面结构11内并被栅电极20分离。最后，一系列硅化物层26a、26b和26c分别位于一对源极/漏极区24a和24b以及栅电极20上。
构成场效应晶体管的前述结构每个均包含半导体制造领域常用的材料并且具有该领域常用的尺寸。每个前述结构也可以使用半导体制造领域常用的方法来形成。
例如，栅极介电层18可以包含通常具有在真空中测量的约4至约20的介电常数的氧化物、氮化物或氮氧化物介电材料。替代地，栅极介电层18可以包含一般较高介电常数的介电材料，其具有大于20并可能达到约100的介电常数。这些一般较高介电常数的介电材料可以包括但不限于：氧化铪、硅酸铪、氧化铝、氧化钛、氧化镧、钛酸锶钡(BST)和锆钛酸铅(PZT)。前述材料可以使用如下方法形成，包括但不限于：热氧化方法、化学汽相沉积方法、物理汽相沉积方法和原子层化学汽相沉积方法。当包含传统热氧化硅材料时，栅极介电层18典型地具有从约10埃至约70埃的厚度。
栅电极20典型地包含可以采用化学汽相沉积或物理汽相沉积方法沉积的高掺杂(例如，每立方厘米le20至le22掺杂剂原子)的多晶硅材料。也可以使用替代的方法。也可以使用替代的栅电极导体材料。替代的栅电极导体材料可以包括但不限于：金属、金属合金、金属氮化物和金属硅化物，以及其叠层和其复合材料。典型地，栅电极20具有约500埃至1500埃的厚度。
一对间隔层22a和22b一般包含一种介电材料，或者若干介电材料的多层叠层。典型地但非限制性地，介电材料包括典型为硅的氧化物、氮化物和氮氧化物，但并不排除其它材料。一对间隔层22a和22b典型地利用提供其特征性的锥形间隔层形状的覆盖层沉积和各向异性蚀刻方法来形成。
一对源极/漏极区24a和24b典型地包含适当的掺杂剂材料，其以达到约每立方厘米le21掺杂剂原子的浓度结合到有源区台面结构中。根据在有源区台面结构11内期望制造的场效应晶体管的类型选择掺杂剂。掺杂剂典型地为利用两步骤方法的离子注入。在具有或者没有一对间隔层22a和22b的情况下，该两步骤方法均使用栅电极20作为掩模。因此，一对源极/漏极区24a和24b具有一对扩展区，其主要位于该对间隔层22a和22b之下。
最后，一系列金属硅化物层26a、26b和26c可以包含若干金属硅化物形成金属中任一个的金属硅化物。金属硅化物形成金属的非限制性实例包括钨、钛、钴、镍和铂。金属硅化物层26a、26b和26c一般地利用覆盖金属硅化物形成金属层沉积、热退火和区域选择性(regioselective)非反应金属蚀刻来形成。区域选择性非反应金属蚀刻一般使用专用于期望区域选择性去除的特定金属硅化物形成金属的湿化学蚀刻剂。也可以使用替代方法。典型地，金属硅化物层26a、26b和26c均具有约50埃至约200埃的厚度。
图8示出位于根据本发明第一实施例(通过适当选择与图1的隔离区12相对应的第一隔离区12a和12b、以及如图1所示的第二隔离区16a和16b的大小和位置)施加旋转剪切应力的有源区台面结构11上的场效应晶体管的截面示意图。在有源区台面结构包含特定的p硅晶体取向的情况下，该旋转剪切应力提供了增强的空穴电荷载流子迁移率。因此，位于上述有源区台面结构上的如此p-FET具有增强的性能。此外，在特定顺时针方向的旋转剪切应力还将纵向压应力和横向拉应力施加到沟道区中。这些附加应力也均对p-FET器件内的电荷载流子迁移率增强有益。
尽管本实施例针对包含特定晶体取向的p硅材料的有源区台面结构上的p-FET最特别地例示本发明，但很清楚本发明并不限于此。相反，如上所述，本领域技术人员可以容易地评估压电电阻系数，以容易地确定本发明对特定半导体材料晶体取向和掺杂的适用性。此外，本发明还清楚地适用于可能从有源区台面结构内的增强的电荷载流子迁移率受益的若干半导体器件中的任一个。这些半导体器件可以包括但不限于：除场效应晶体管之外的场效应器件、双极晶体管、双CMOS晶体管、二极管和其它有源器件。此外，性能增强也不排除在无源器件中，无源器件包括但不限于：电阻器和电容器。
总而言之，本发明通过将旋转剪切应力施加到半导体结构内的有源区台面结构中，提供了半导体结构内的改进的电荷载流子迁移率。利用环绕有源区台面结构的两元件隔离区施加旋转剪切应力。该两元件包括：(1)具有第一应力的第一隔离区；和(2)具有不同于第一应力的第二应力的第二隔离区。第一隔离区和第二隔离区的大小和位置使得能够向有源区台面结构施加旋转剪切应力。
上述优选实施例以单个第一隔离区12、12’、或12”以及一对第二隔离区16a和16b、16c和16d、或16e和16f为例说明了本发明。但是，可以利用具有不同应力的至少一个第一隔离区和至少一个第二隔离区实现可用的发明，所述至少一个第一隔离区和至少一个第二隔离区具有适当的大小和位置以将旋转剪切应力施加到半导体结构内的有源区台面结构中。在上述旋转剪切应力限制的范围内，也可以采用多个第一隔离区和多个第二隔离区来提供可用的发明。
本发明的上述优选实施例用于例示本发明而非限制本发明。可以对根据本发明这些优选实施例的方法、材料、结构和大小进行修改和改变，而仍提供根据本发明、进一步根据所附权利要求书的实施例。

Claims (20)

1.一种半导体结构，包括：
半导体衬底，具有被隔离沟槽环绕的有源区台面结构；
具有第一应力的至少一个第一隔离区，位于所述隔离沟槽中；以及
具有不同于所述第一应力的第二应力的至少一个第二隔离区，也位于所述隔离沟槽中，其中所述第一隔离区和所述第二隔离区的大小和位置使得能够向所述有源区台面结构施加旋转剪切应力。
2.如权利要求1的半导体结构，其中所述第一隔离区和所述第二隔离区均接触所述有源区台面结构。
3.如权利要求1的半导体结构，其中所述第一隔离区和所述第二隔离区仅其中之一接触所述有源区台面结构。
4.如权利要求1的半导体结构，其中所述隔离沟槽为浅隔离沟槽。
5.如权利要求1的半导体结构，其中所述旋转剪切应力是顺时针方向的。
6.如权利要求1的半导体结构，其中所述旋转剪切应力是逆时针方向的。
7.如权利要求1的半导体结构，还包括：位于所述有源区台面结构上的半导体器件。
8.如权利要求7的半导体结构，其中所述半导体器件为场效应晶体管。
9.一种半导体结构，包括：
半导体衬底，具有被隔离沟槽环绕的有源区台面结构；
具有第一应力的至少一个第一隔离区，位于所述隔离沟槽中；以及
具有不同于所述第一应力的第二应力的至少一个第二隔离区，也位于所述隔离沟槽中，其中：
所述第一隔离区和所述第二隔离区的大小和位置使得能够向所述有源区台面结构施加旋转剪切应力，以及；
所述第一隔离区和所述第二隔离区由相同的化学成分构成。
10.如权利要求9的半导体结构，其中所述第一隔离区和所述第二隔离区包含氧化硅。
11.如权利要求9的半导体结构，其中所述旋转剪切应力是顺时针方向的。
12.如权利要求9的半导体结构，其中所述旋转剪切应力是逆时针方向的。
13.一种用于形成半导体结构的方法，包括如下步骤：
提供半导体衬底，该半导体衬底具有被隔离沟槽环绕的有源区台面结构；
在所述隔离沟槽中形成具有第一应力的第一隔离区；以及
在所述隔离沟槽中形成具有不同于所述第一应力的第二应力的第二隔离区，其中所述第一隔离区和所述第二隔离区的大小和位置使得能够向所述有源区台面结构施加旋转剪切应力。
14.如权利要求13的方法，其中所述第一隔离区和所述第二隔离区仅其中之一接触所述有源区台面结构。
15.如权利要求13的方法，其中所述第一隔离区和所述第二隔离区均接触所述有源区台面结构。
16.如权利要求13的方法，其中所述旋转剪切应力是顺时针方向的。
17.如权利要求13的方法，其中所述旋转剪切应力是逆时针方向的。
18.如权利要求13的方法，其中当形成所述第一隔离区和所述第二隔离区时：
利用第一隔离材料完全填充所述隔离沟槽；
去除所述第一隔离材料的一部分以形成空隙和所述第一隔离区；以及
在所述空隙中形成所述第二隔离区。
19.如权利要求18的方法，其中所述第二隔离区通过如下步骤形成：
利用硅材料填充所述空隙；以及
氧化所述硅材料以形成氧化硅材料。
20.如权利要求19的方法，其中所述硅材料从由非晶硅材料和多晶硅材料构成的组中选择。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US8407634B1 (en) 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
JP4822857B2 (ja) * 2006-02-01 2011-11-24 株式会社東芝 半導体装置及びその製造方法
US7538391B2 (en) * 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US8680617B2 (en) * 2009-10-06 2014-03-25 International Business Machines Corporation Split level shallow trench isolation for area efficient body contacts in SOI MOSFETS
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206935A (zh) * 1997-07-25 1999-02-03 三星电子株式会社 利用复合氧化膜的槽式隔离法
CN1685523A (zh) * 2002-09-30 2005-10-19 先进微装置公司 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602841A (en) 1970-06-18 1971-08-31 Ibm High frequency bulk semiconductor amplifiers and oscillators
US4853076A (en) 1983-12-29 1989-08-01 Massachusetts Institute Of Technology Semiconductor thin films
US4665415A (en) 1985-04-24 1987-05-12 International Business Machines Corporation Semiconductor device with hole conduction via strained lattice
ATE59917T1 (de) 1985-09-13 1991-01-15 Siemens Ag Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4958213A (en) 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5459346A (en) 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5006913A (en) 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5108843A (en) 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US4952524A (en) 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5310446A (en) 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5060030A (en) 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5371399A (en) 1991-06-14 1994-12-06 International Business Machines Corporation Compound semiconductor having metallic inclusions and devices fabricated therefrom
US5134085A (en) 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JP2833323B2 (ja) * 1992-02-18 1998-12-09 日本電気株式会社 半導体装置
US5391510A (en) 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5679965A (en) 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5557122A (en) 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
KR100213196B1 (ko) 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
US6403975B1 (en) 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5880040A (en) 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
US5861651A (en) 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
US5940736A (en) 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6025280A (en) 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5960297A (en) 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
JP3139426B2 (ja) 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
US6066545A (en) 1997-12-09 2000-05-23 Texas Instruments Incorporated Birdsbeak encroachment using combination of wet and dry etch for isolation nitride
US6274421B1 (en) 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
JPH11220017A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法
KR100275908B1 (ko) 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6165383A (en) 1998-04-10 2000-12-26 Organic Display Technology Useful precursors for organic electroluminescent materials and devices made from such materials
US6361885B1 (en) 1998-04-10 2002-03-26 Organic Display Technology Organic electroluminescent materials and device made from such materials
US5989978A (en) 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6319794B1 (en) 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6117722A (en) 1999-02-18 2000-09-12 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof
US6255169B1 (en) 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
US6284626B1 (en) 1999-04-06 2001-09-04 Vantis Corporation Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6228694B1 (en) 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
KR100332108B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
TW426940B (en) 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6284623B1 (en) 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
JP3532134B2 (ja) * 2000-01-31 2004-05-31 シャープ株式会社 半導体装置の製造方法
US6221735B1 (en) 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6531369B1 (en) 2000-03-01 2003-03-11 Applied Micro Circuits Corporation Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe)
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6493497B1 (en) 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
TW456041B (en) * 2000-11-16 2001-09-21 Nat Science Council A contact type micro piezoresistive shear-stress sensor
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020086497A1 (en) 2000-12-30 2002-07-04 Kwok Siang Ping Beaker shape trench with nitride pull-back for STI
US6265317B1 (en) 2001-01-09 2001-07-24 Taiwan Semiconductor Manufacturing Company Top corner rounding for shallow trench isolation
US6403486B1 (en) 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6531740B2 (en) 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6498358B1 (en) 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6908810B2 (en) 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
JP2003060076A (ja) 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
AU2002349881A1 (en) 2001-09-21 2003-04-01 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030057184A1 (en) 2001-09-22 2003-03-27 Shiuh-Sheng Yu Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US6656798B2 (en) 2001-09-28 2003-12-02 Infineon Technologies, Ag Gate processing method with reduced gate oxide corner and edge thinning
US6635506B2 (en) 2001-11-07 2003-10-21 International Business Machines Corporation Method of fabricating micro-electromechanical switches on CMOS compatible substrates
US6461936B1 (en) 2002-01-04 2002-10-08 Infineon Technologies Ag Double pullback method of filling an isolation trench
FI20020794A0 (fi) * 2002-04-24 2002-04-24 Nokia Corp Häiriönpoistomenetelmä radiojärjestelmän vastaanottimessa
US6621392B1 (en) 2002-04-25 2003-09-16 International Business Machines Corporation Micro electromechanical switch having self-aligned spacers
US6828211B2 (en) 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6717216B1 (en) 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6974981B2 (en) 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
JP4228276B2 (ja) * 2003-01-29 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2004335741A (ja) * 2003-05-08 2004-11-25 Renesas Technology Corp 半導体装置
US6943391B2 (en) 2003-11-21 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Modification of carrier mobility in a semiconductor device
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US7476938B2 (en) * 2005-11-21 2009-01-13 International Business Machines Corporation Transistor having dielectric stressor elements at different depths from a semiconductor surface for applying shear stress

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206935A (zh) * 1997-07-25 1999-02-03 三星电子株式会社 利用复合氧化膜的槽式隔离法
CN1685523A (zh) * 2002-09-30 2005-10-19 先进微装置公司 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法

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