CN101326632A - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体器件的制造方法中，在半导体衬底(11)上形成元件分离用沟槽(14)；在半导体衬底的整个面上，中间隔着绝缘薄膜(12、72)形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜(15a、35a)；以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；在所述第一多晶硅膜上形成第二多晶硅膜(15b、35b)，所述第二多晶硅膜(15b、35b)具有确保晶体管的工作所需膜厚的厚度；将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极(16、46)和晶体管的栅电极(17、47、49n、49p)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种不但在同一个衬底上具有CMOS逻辑电路和1个晶体管1个电容器型存储单元，而且具有将元件分离用(STI)沟槽侧壁作为存储单元的电容器来利用的所谓沟槽电容器(trench capacitor)的半导体器件及其制造方法。
背景技术
在具有将数据存储于电容器的存储单元的半导体存储器件中，提出了如下沟槽电容器型半导体存储器件，即，缩小单元的面积或提高集成度作为目的，利用元件分离(STI)用沟槽侧壁形成电容器，并且通过STI底部的填埋绝缘膜，确保相邻单元之间的分离(例如，参照专利文献1)。
现有沟槽电容器在电介质膜上设置有单元板(cell plate)电极，并且在转移晶体管(transfer transistor)和单元板电极之间的硅衬底表面侧设置有杂质扩散层，其中，该电介质膜形成在衬底表面及沟槽侧壁表面。通过向单元板电极施加偏置电极来反转衬底表面的沟道(channel)，从而构成与转移晶体管的源极或漏极扩散区域连接的电容器。
虽然可预知将来为进一步提高集成度而进一步缩小元件分离(STI)的宽度，但是在细微的器件结构中，单元板电极能够成为完全填埋沟槽的结构。
图1示出了微细的沟槽电容器型存储单元的结构。在该存储单元中，通过向填埋沟槽102的单元板(CP)电极106施加的偏置电压，从硅衬底101的表面起至沟槽102的侧壁的部位形成反转层105。位于沟槽102底部的覆盖绝缘膜103起到分离该存储单元与相邻单元的作用。反转层105与沿字线(WL)107的一侧延伸的LDD(或者延伸区)杂质扩散区域108的一侧连接，从而成为电容器的存储节点(storage node)。源极或漏极杂质扩散区域109通过未图示的位线触点与上层的位线连接。
一般地，若单元板106中的杂质浓度低，则施加偏置电压时耗尽层(depletion layer)从电介质膜表面向单元板内部延伸，并且沟道难于反转，并且有效的电容器电容值减少。因此，单元板中的杂质浓度升高一定程度，从而在施加偏置电压时使其不发生耗尽。
但是，如图1所示，在单元板电极106填埋沟槽102内部的结构中，若向单元板电极导入杂质的杂质注入能量低，则STI的深度深的部分的杂质浓度降低。若这样，在单元板电极106的内部，生成耗尽区域A，沟道难于反转，并且有效电容器电容值降低，从而发生无法得到所希望电容特性(保持数据的特性)的问题。
对此问题，能够想到如下对策，即：
(A)使单元板电极变薄；
(B)提高杂质注入能量；
(C)在形成单元板电极时导入杂质；
但其中的任意一个对策都会导致工序数增加、周边电容器的特性劣化、漏电流增加等恶劣影响。
图2A示出了，使单元板电极薄的方法(A)所带来的问题。若变薄单元板电极，则周边晶体管的栅电极(WL)的膜厚也会变薄。通常，这是由于单元板电极与周边晶体管的栅电极(或字线)同时形成的原因。若栅电极的膜厚变薄，则需将其作为掩模来进行注入的源极或漏极(SD)扩散层的注入深度也要变浅。其结果，周边晶体管的性能劣化。虽然未图示，但是在与栅电极相同的层形成电阻元件的情况下，发生电阻值也增大的问题。
为了避免这种问题，能够想到以另外工序形成单元板电极(CP)和周边晶体管的栅电极(WL)的方法，但是工序数增加且加工难度大。
图2B示出了提高杂质注入能量的方法(B)所带来的问题。若提高注入杂质的能量，则发生杂质的穿透(箭头(a))至晶体管的栅电极(WL)下方的现象。其结果，接合漏电流增大，而且相邻电容器之间的抗场漏电流特性也变弱。
在沟槽电容器部和晶体管的栅极部使用抗蚀图案来划分的情况下，不仅需增加工序数，而且需确保定位抗蚀图案，因此在沟槽电容器表面部分也发生杂质穿透。其结果，在沟槽侧壁附近形成无需的扩散层120，向相邻单元的漏电流增大(箭头(b))，场漏电流特性劣化。
图3示出了在单元板电极成膜时导入杂质的方法(C)所带来的问题。在进行成膜时导入杂质的方法已被人们所公知(例如，参照专利文献2、3及4)。但是，由于一般同时形成单元板电极和周边晶体管的栅电极，因此不能将周边晶体管的栅电极作成双栅，并且无法提高周边晶体管的性能。为了实现双栅，若以其它工序形成单元板电极和周边晶体管的栅电极，则例如作为一例在采用如图3所示方法的情况下产生多种问题。
首先，由于工序复杂，所以成本增加。如图3(a)所示，在硅衬底101上形成栅氧化膜130，并在其上形成n+掺杂硅膜131。在图3(b)中，蚀刻NMOS的栅电极132，并仅向NMOS区域注入n-LDD138。此时，PMOS晶体管的栅极氧化膜130置于蚀刻中，从而因过腐蚀导致的损伤使可靠性变差。
接下来，如图3(c)所示，虽然形成p+掺杂硅膜133，但是通过此时所成膜的p+掺杂硅膜133，NMOS的LDD138扩散。因此，不能保持浅的结合，特性发生劣化。
进一步地，在图3(d)中，蚀刻PMOS的栅电极134，并且仅向PNOS区域注入p-LDD139。此时，在NMOS的栅电极132的侧壁残留p+掺杂硅膜135。即，NMOS的栅电极的外观上的栅极长度变长。若这样，晶体管的尺寸变大，布局面积也增大。而且，将p+掺杂硅膜135作为掩模，形成n+源极或漏极扩散区域(SD)140，但是用p+掺杂硅膜135的膜厚来规定LDD138和SD140的距离，因此电阻增大，不利于实现高性能。但是，若将p+掺杂硅膜135变薄，则这次不能深地注入NMOS侧的SD140，依然导致特性发生劣化。
最后，在图3(e)中，形成侧壁136，在PMOS区域形成p+源极或漏极区域(SD)141。
就这样，对于在成膜单元板电极时导入杂质的现有方法，存在工序复杂且很难适用于双栅的问题。
除了形成上述电极的有关问题以外，随着进行微细化处理，也产生必须减少电阻元件的布局面积的问题。在存储单元驱动用周边电路及其它的逻辑电路、模拟电路中，使用着多个电阻元件，并且在电流小的电路中采用高电阻元件，在用于高速的电路中采用低电阻元件，如此地需要分别不同的电阻值。
一般地，通过向多晶硅内以及硅衬底内注入杂质从而形成电阻元件，但是在该电阻元件(每单位面积的电阻值)的种类少的情况下，虽然存在用低电阻来形成高电阻元件的情况以及用高电阻来形成低电阻元件的情况，但是如图4所示在这些情况下布局面积增大。
如图4(a)所示，若采用每单位面积的电阻值小的元件制作高电阻元件，则由于串联多个低电阻元件，因此布局面积增大。同样地，如图4(b)所示，若采用每单位面积的电阻值大的元件制作低电阻元件，则由于并联多个高电阻元件，因此布局面积依然增大。虽然希望在同一衬底上具有不同电阻值的多种电阻元件，但是存在为了将其分别制作而需要专用工序的问题。
专利文献1：JP特开2003-92364
专利文献2：JP特开平11-307737
专利文献3：JP特开2000-114458
专利文献4：JP特开2005-51045
发明内容
发明所要解决的问题
在此，将提供一种半导体器件作为课题，即，能够解决图1～图4所示问题，在具有沟槽电容器的半导体存储器件中，在防止单元板电极耗尽的同时，抑制漏电流，且能够保持周边晶体管的特性以及能够减少电阻元件的布局面积。
而且，提供一种半导体器件的制造方法，即，能够在同一衬底上，高效率地制造具有双栅CMOS逻辑电路和沟槽电容器型存储器的半导体器件。
用于解决问题的方法
为了解决上述问题，本发明提供了一种半导体器件，根据本发明的第一技术方案，在同一个衬底上具有双栅CMOS逻辑电路和沟槽电容器型存储器，所述双栅CMOS逻辑电路具有不同导电型的栅电极。该半导体器件，其特征在于，
所述沟槽电容器包括形成在元件分离用沟槽内壁的电介质膜和位于所述电介质膜上的单元板电极；
所述单元板电极以及CMOS晶体管的栅电极由第一多晶硅膜和第二多晶硅膜构成，所述第一多晶硅膜具有不能完全填埋所述沟槽的膜厚，所述第二多晶硅膜具有使所述CMOS晶体管的栅电极确保所需膜厚的厚度，而且，
形成在所述单元板电极的沟槽内部的第一多晶硅膜包含浓度比填埋在该单元板电极的沟槽内的第二多晶硅膜高的杂质。
在最佳结构例中，在所述衬底上还具有不同电阻值的多种电阻元件。各电阻元件由第一多晶硅膜和第二多晶硅膜构成，通过组合向所述电阻元件的第一多晶硅膜中是否导入了杂质以及向所述电阻元件的第二多晶硅膜中是否导入了杂质，表现出不同的电阻值。
根据本发明的第二技术方案，提供了一种半导体器件的制造方法。该方法包括如下工序，即：
(a)在半导体衬底上形成元件分离用沟槽；
(b)在所述半导体衬底的整个面上，中间隔着绝缘薄膜形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜；
(c)以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；
(d)在所述第一多晶硅膜上形成第二多晶硅膜，所述第二多晶硅膜具有确保晶体管的工作所需膜厚的厚度；
(e)将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极和晶体管的栅电极。
在优选实施例中，加工所述第一及第二多晶硅膜的工序包括与所述单元板电极和晶体管的栅电极一起同时形成多个电阻元件的工序；根据向所述第一及第二多晶硅膜是否导入了杂质，将所述多个电阻元件形成为具有不同的电阻值。
发明的效果
通过将第一多晶硅膜的杂质浓度设定成比第二多晶硅膜的杂质浓度高，从而既能防止沟槽电容器的单元板电极发生耗尽，又能抑制产生漏电流，而且能够实现周边电容器的特性保持，其中，该第一多晶硅膜位于沿沟槽内壁的位置且厚度较薄，该第二多晶硅膜是以确保晶体管栅电极的厚度的膜厚来填埋的。
而且，能够不增加工序数，就高效率地制造在同一个衬底上具有双栅CMOS逻辑电路和沟槽电容器型存储单元的半导体器件。
而且，根据向第一多晶硅膜和第二多晶硅膜有无导入杂质，从而简便地形成具有不同电阻值的多种电阻元件，进而能够减少布局面积。
附图说明
图1是用于说明使沟槽电容器的存储单元变得微细时产生的问题的图。
图2A是用于说明为解决图1的问题而将单元板极变薄时产生的问题的图。
图2B是用于说明为解决图1的问题而提高杂质的注入能量时产生的问题的图。
图3是用于说明为解决图1的问题而在形成单元板时导入杂质的情况下所产生的问题的图。
图4是用于说明电阻元件的布局面积增大的问题的图。
图5A是用于说明本发明基本结构的图。
图5B是用于说明本发明基本结构的图。
图5C是用于说明本发明基本结构的图。
图5D是用于说明本发明基本结构的图。
图6是用于说明设定杂质的注入角度的图。
图7A是用于说明区分制作每单位面积的电阻值不同的多种电阻元件的图。
图7B是用于说明区分制作每单位面积的电阻值不同的多种电阻元件的图。
图8A是表示存储单元的布局一例的图。
图8B是图8A的沿A-A线的剖视结构的概略剖视图。
图9A是本发明一个实施方式的半导体存储器件的制造工序图。
图9B是本发明一个实施方式的半导体存储器件的制造工序图。
图9C是本发明一个实施方式的半导体存储器件的制造工序图。
图9D是本发明一个实施方式的半导体存储器件的制造工序图。
图9E是本发明一个实施方式的半导体存储器件的制造工序图。
图9F是本发明一个实施方式的半导体存储器件的制造工序图。
图9G是本发明一个实施方式的半导体存储器件的制造工序图。
图9H是本发明一个实施方式的半导体存储器件的制造工序图。
图9I是本发明一个实施方式的半导体存储器件的制造工序图。
图9J是本发明一个实施方式的半导体存储器件的制造工序图。
图9K是本发明一个实施方式的半导体存储器件的制造工序图。
图9L是本发明一个实施方式的半导体存储器件的制造工序图。
图9M是本发明一个实施方式的半导体存储器件的制造工序图。
图10A是表示本发明效果的图，而且是比较在刚导入杂质之后二维杂质分布的模拟结构的示意图。
图10B是刚结束上述导入杂质之后的二维杂质剖面的模拟数据。
图11A是用于说明本发明效果的图，并且是比较最终热处理之后的二维杂质剖面的模拟结果的示意图。
图11B是上述热处理之后的二维剖面的模拟数据。
图12是表示本发明改善耗尽的效果的曲线图。
图13是表示在实施方式中，在形成多种电阻值的电阻元件之际的离子注入条件和薄层(sheet)电阻值的模拟结果的图。
附图标记的说明
11、31  硅衬底
12、32、34、72  绝缘膜(氧化硅膜)
13、33B  填埋绝缘膜(氧化膜)
14  沟槽
15a、35a  薄多晶硅膜(第一多晶硅膜)
15b、35b  厚多晶硅膜(第二多晶硅膜)
16、46  单元板电极
17、47  栅电极(存储单元晶体管用)
18、58  LDD杂质扩散区域
19  源极或漏极杂质扩散区域
20、40  元件分离(STI)
48  字线
49n、49p  CMOS栅电极
51、52、53、54  电阻元件
具体实施方式
下面，参照附图说明本发明的最佳实施方式。
图5A～图5D是用于说明本发明基本结构的图。在本发明中，虽然在半导体存储器件中将STI沟槽的侧壁作为电容器来利用，但是将形成在沟槽内的单元板电极形成为两层结构。即，形成为第一多晶硅膜和第二多晶硅膜的两层结构，该第一多晶硅膜具有不能完全填埋沟槽的膜厚，该第二多晶硅膜具有在存储单元晶体管及周边电路晶体管的栅电极上可确保所希望的膜厚的厚度，而且沟槽内的第一多晶硅膜包含比第二多晶硅膜更高浓度的杂质。第二多晶硅膜可含也可不含杂质。
具体地说，如图5A所示，在形成于硅衬底11上的沟槽14的底部配置用于元件分离的填埋氧化膜13，并且用薄的氧化膜12覆盖整个衬底的状态下，形成具有不能完全填埋沟槽14的膜厚的第一多晶硅膜15a，。为方便起见，将第一多晶硅膜15a称作薄多晶硅膜。通过倾斜注入的方法，以不穿透第一多晶硅膜15a的能量向该第一多晶硅膜15a旋转注入杂质。
此时的离子注入工艺，例如，以能量为15KeV、杂质浓度为1.0×1015[cm-2]，从四个方向以13°的倾斜角旋转注入氟化硼(BF)(总注入量：4.0×1015[cm-2])。
接下来，如图5B所示，为了达到存储单元晶体管及周边电路晶体管的栅电极所需的膜厚，添加生成第二多晶硅膜15b。为方便起见，将第二多晶硅膜15b称作厚多晶硅膜。根据需要，也可以向第二多晶硅膜15b导入杂质。在此情况下，注入条件例如以能量为18KeV、以6.0×1015的浓度垂直注入硼(B)。在此情况下，以杂质不穿透衬底表面部分的多晶硅膜15a、15b膜的方式设定注入能量以及离子注入剂量。由此，杂质未到达填埋在沟槽内的第二多晶硅膜，与第一多晶硅膜相比第二多晶硅膜的杂质的浓度变低。
在形成了第二多晶硅膜15b的阶段，能够确保存储单元晶体管及周边电路晶体管的栅电极所需的膜厚。
接着，如图5C所示，以规定形状加工第二多晶硅膜15b及第一多晶硅膜15a，从而形成单元板电极16及存储单元晶体管的栅电极17。
接下来，如图5D所示，将栅电极17作为掩模形成LDD杂质扩散层18，并且将栅电极17及侧壁绝缘膜21作为掩模形成源极或漏极杂质扩散层19。
就这样，将形成于元件分离(STI)用沟槽14内部的单元板电极16形成为膜厚及杂质浓度不同的两层结构，以此使存储单元晶体管及周边单元晶体管(未图示)的栅电极17确保所希望的膜厚，并能够防止单元板电极16的耗尽。而且，如后述地，在形成单元板电极16和栅电极17的同时，能够制作具有不同电阻值的多种电阻元件。
图6是用于说明在向第一多晶硅膜15a导入杂质之际设定注入角(相对衬底11的垂直方向的倾斜角)θ的图。若将第一多晶硅膜15a的膜厚设定为t、元件分离区域STI20的宽度设定为w、从STI20的宽度中减去覆盖侧壁的第一多晶硅膜15a的膜厚之后的剩余宽度设定为b(b＝w-2t)、STI20的深度(在此，设定为从衬底表面起至填埋绝缘膜13为止的距离)设定为d，则注入角θ表示成下述式子。
θ＜tan-1(b/d)＝tan-1[(w-2t)/d]
例如，若将STI20的宽度W设定为0.18μm、深度d设定为0.25μm、第一多晶硅膜15a的膜厚t设定为0.06μm，则将注入角θ设定为下述式子即可。
θ＜tan-1[(0.18-2×0.06)/0.25]
＜13.5°
将STI20的深度d设定为0.35μm的情况下，注入角θ为下述式子。
θ＜tan-1[(0.18-2×0.06)/0.35]
＜9.74°
注入角θ越大，则在硅衬底11的表面部分沿着注入角方向的第一多晶硅膜15a的膜厚越厚，与此相反地，在沟槽14的侧壁部分沿着注入角方向的第一多晶硅膜15b的膜厚越小。从而，对于衬底表面部分，能够将杂质注入至位于沟槽14侧壁的第一多晶硅膜15a的侧壁方向深处，因此有利于单元板电极的耗尽。
图7A及图7B是用于说明在形成如图5A～图5D所示单元板电极16及栅电极17的同时，制作每单位面积的电阻值不同的多种电阻元件的方法的图。
即，如图7B所示，通过向形成在电阻部分的第一(薄膜)多晶硅膜15a有/无注入了杂质以及向第二(厚膜)多晶硅膜15b有/无注入了杂质的组合，如图7A所示，能够在硅衬底11上的STI的氧化膜20上，形成具有不同电阻值的4种电阻元件1～4。
图8A是表示本发明一实施方式的半导体存储器件的平面布局的一例的图。在此例中，构成以4行2列配置的存储单元。有源区域(AR)列向地排列，并且由一个有源区域(AR)形成2位的存储单元(MC)。而且，在该布局中，以2行存储单元(MC)共享的方式配置有单元板电极(CP)。
图8B是图8A沿A-A’线的概略剖视图。半导体存储器件具有在元件分离(STI)20的侧壁中间隔着绝缘膜12形成的电容器用单元板电极16，以及晶体管栅电极(或者字线WL)17。
单元板电极16由第一多晶硅膜15a和第二多晶硅膜15b构成，并且沟槽内的第一多晶硅膜15a含有比第二多晶硅膜15b更高浓度的杂质，其中，该第一多晶硅膜15a具有不能完全填埋元件分离(STI)用沟槽14的膜厚，该第二多晶硅膜15b具有将晶体管栅电极17作成所希望厚度的膜厚。
若对单元板电极16施加偏置电压，则衬底表面(包括STI侧壁的衬底一侧)的沟道剂量区域(CHD)反转而形成反转层，由绝缘膜12及单元板电极16构成电容器。反转层与向存储单元晶体管的栅电极(或者字线)17一侧延伸的LDD扩散区域连接。晶体管的源极/漏极杂质扩散区域19中间隔着位线触点(BCT)21与上层的位线(BL)22连接。包括这种晶体管和电容器的存储单元通过元件分离(STI)20与相邻的单元分离。沟道阻止层(CHS)位于STI20的下方。
由于单元板电极16以两层构成，并且沿沟槽14的侧壁设置的第一多晶硅膜15a的杂质浓度足够高，因此能够防止施加偏置电压时的耗尽。而且，由于存在第二多晶硅膜15b，从而晶体管的栅电极17能够具有所需的膜厚，并且能够确保器件工作所需的杂质扩散层的注入深度。
图9A～图9M是本发明实施方式的半导体存储器件的制造工序图。
如图9A所示，对例如p型硅衬底31的表面进行氧化以形成初期氧化膜30，并在其上形成氮化硅膜33。形成覆盖周边晶体管部及存储单元部的抗蚀图案(未图示)，并对氮化硅膜33、初期氧化膜30以及硅衬底31进行蚀刻。其后，除去抗蚀图案。通过此蚀刻工艺，在周边晶体管区域以及存储单元区域的规定部位形成沟槽14。硅衬底31的蚀刻深度有助于存储单元部的电容器的电容，并能够适当地变更。在图9A的例子中，例如从氮化硅膜33的表面起蚀刻300nm左右。其后，用氧化硅膜32覆盖其整体，并通过CMP法进行平坦化处理。
如图9B所示，在存储单元部的电容器形成区域形成具有开口的抗蚀图案(未图示)，并在具有开口的部分将元件分离(STI)的氧化膜32蚀刻250nm，而在沟槽底部残留50nm的氧化膜32B。其后，除去抗蚀图案。
如图9C所示，用磷酸或者氟化氢(HF)等溶液来除去(湿蚀刻)不需要的氮化硅膜33和初期氧化膜30。这样，在同一个衬底上形成了深的STI40a和浅的STI40b。其后，对硅衬底31的表面进行氧化，从而形成10nm的氧化硅膜34来作为用于形成阱的离子注入用保护膜。
如图9D所示，为了在存储单元部以及周边晶体管部中的PMOS区域开口，而形成抗蚀图案(未图示)，注入n型杂质，形成n阱(未图示)。例如针对磷(P)将注入条件设定为600keV、3.0×1013。进一步地，为了提高STI40下方的硅衬底浓度而形成沟道阻止层36n。例如针对磷(P)将此时的注入条件设定为240keV、7.5×1012。进一步地，为了形成PMOS晶体管特性控制用沟槽剂量层(channel Dose)37n，以100keV、4.3×1012注入砷(As)。通过使沟槽剂量注入条件最佳化为即使在STI底部的浅的填埋氧化膜32B的正下方也穿透，从而能够提高浅的STI下方的元件分离能力。除去所使用的抗蚀图案。
同样地，使用在NMOS晶体管区域开口的抗蚀图案(未图示)，通过注入阱，形成p阱(未图示)。针对硼(B)将注入条件设定为300keV、3.0×1013。为了进一步提高STI下方的硅衬底31的浓度，形成沟道阻挡层36p。例如针对硼(B)将此时的注入条件设定为100keV、8.0×1012。进而，为了形成沟槽剂量层37p，以10keV、4.3×1012注入硼(B)。其后，除去抗蚀图案。
如图9E所示，用HF溶液除去作为离子注入用保护膜而形成的氧化硅膜34，然后，再次对硅衬底31的表面进行氧化，生成2.3nm的氧化硅膜72。在此所形成的氧化膜72成为晶体管的栅绝缘膜，同时成为单元电容器的电容器绝缘膜。在此例子中，虽然将成为栅绝缘膜的区域以及成为电容器绝缘膜的区域都设定为相同的膜厚，但是通过双栅绝缘膜工序，也可以形成为使晶体管的栅绝缘膜的膜厚和电容器绝缘膜的膜厚不同的结构。
如图9F所示，通过CVD法，在栅绝缘膜/电容器绝缘膜72上形成60nm的多晶硅膜35a。该膜厚为不能完全填埋浅的STI的膜厚，该STI在底部残留填埋氧化膜32B。生成第一多晶硅膜35之后，采用抗蚀图案42，对位于周边晶体管部的PMOS形成区域、存储单元部以及多晶硅电阻部的必要部位(在该例子中，为形成多晶硅电阻1以及多晶硅电阻3的区域)的第一多晶硅膜35a，注入杂质导入用离子。以15keV、1.0×1015的注入条件，四方向旋转注入氟化硼(BF)(总注入量：4.0×1015)。该注入能量为不穿透存储单元晶体管形成区域的第一多晶硅膜35a的能量，并且对于注入角度以图6所说明的顺序来设定。在此例子中，虽然进行四方向旋转注入，但是根据存储单元的布局，也可以不进行多次旋转注入。
通过在多晶硅电阻部的第一多晶硅膜35a设定不作为离子注入部位的部位，从而不增加工序数，就能够形成多个具有不同电阻值的多晶硅电阻。此外，也可以使用抗蚀图案(未图示)，向NMOS晶体管形成区域的第一多晶硅膜35a导入杂质。
如图9G所示，在除去抗蚀图案42之后，通过CVD法，在第一多晶硅膜35a上形成120nm的第二多晶硅膜35b。第一多晶硅膜35a和第二多晶硅膜35b的总膜厚为晶体管的栅电极的膜厚，并根据此膜厚，以自对准的方式注入源极或漏极扩散用离子。若需要，如图所示，也可以使用抗蚀图案43，并向位于周边晶体管部的PMOS形成区域、存储单元部以及多晶硅电阻部的必要部位(在此例中，为形成多晶硅电阻1以及多晶硅电阻2的区域)的第二多晶硅膜35b，进行杂质导入用离子注入。在此情况下，例如以18keV、6.0×1015的注入条件，垂直注入硼(B)。将注入能量及离子剂量设定为杂质不穿透晶体管栅电极。因此，杂质到达不了填埋在沟槽内的第二多晶硅膜，并且与第一多晶硅膜相比杂质浓度降低。
根据使向多晶硅电阻形成部分的第二多晶硅膜35b是否注入杂质以及向第一多晶硅膜35a是否注入杂质进行组合，从而能够形成多个具有不同电阻值的多晶硅电阻。而且，也可以使用抗蚀图案(未图示)，并向NMOS晶体管形成区域的第二多晶硅膜35b导入杂质。进一步地，也可以将向第二多晶硅膜35b的离子注入兼用作与后述的向源极或漏极扩散用的离子注入。
进一步地，如图9H所示，根据需要，也可以使用抗蚀图案44，以13keV、5.0×1013的条件向多晶硅电阻部垂直注入硼(B)，以实现杂质的导入。在此所进行的将离子注入到第二多晶硅膜35b的工序是为了调整高电阻的多晶硅电阻值。从而，若有需要也可以注入到PMOS晶体管区域以及存储单元区域。也可以将用于调整电阻值的离子注入兼用作后述的LDD扩散层用离子注入。
如图9I所示，使用未图示的抗蚀图案，同时形成CMOS的栅电极49n、49p、存储单元晶体管的栅电极47、基准字线48、电容器的单元板电极46以及多晶硅电阻51、52、53、54。
如图9J所示，以在存储单元部以及PMOS晶体管的形成区域开口的方式，形成抗蚀图案(未图示)，并将栅电极49p、47、48以及单元板电极46作为掩模(mask)，并通过自对准(self alignment technology)工艺注入离子，从而形成LDD扩散层58p。具体而言，以0.5keV、3.6×1014的条件注的条件入硼(B)，然后，以80keV、总计2.6×1013、倾斜角为28°的条件4方向注入作为Halo(卤素)离子的砷(As)。其后，除去抗蚀图案。由于注入该LDD/Halo会影响晶体管特性，因此能够根据需要适当地选择条件以及有/无进行注入。而且，也可以向多晶硅电阻部注入硼。
同样地，以在NMOS晶体管的形成区域开口的方式，形成抗蚀图案(未图示)，并将栅电极49n作为掩模，通过自对准工艺形成LDD扩散层58n。具体而言，以3.0keV、1.1×1015的条件注入砷(As)，然后，以35keV、总计3.3×1013、倾斜角为28°的条件4方向注入作为Halo离子的氟化硼(BF)。其后，除去抗蚀图案。由于注入此LDD/Halo会影响到晶体管特性，因此按照所需能够适当地选择注入条件以及是否将其注入。
进行完离子注入之后，进行用于抑制杂质的激活及瞬态扩散(transientdiffusion)的RTA(rapid thermal annealing：快速热退火)。
如图9K所示，通过CVD法，形成130nm的侧壁氧化膜，并且以仅仅在所需部分开口的方式形成抗蚀图案(未图示)，并且进行各向异性蚀刻(anisotropic etching)，从而在所需部分形成侧壁隔离层56a、56b。此外，在此使得残留在栅电极和单元板电极之间的侧壁氧化膜，但是与位线触点一侧的侧壁隔离层一样，也可以进行各向异性蚀刻。而且，在此虽然使得能够蚀刻单元板电极上的侧壁氧化膜，但是也可以不进行蚀刻。对这些侧壁氧化膜有/无蚀刻可以根据需要来适当地选择。其后，除去抗蚀图案。
以在存储单元部以及PMOS晶体管形成区域开口的方式形成抗蚀图案(未图示)，并将栅电极49p、47、48以及侧壁隔离层56a作为掩模，以5keV、4.0×1015离子注入硼(B)，形成源极或漏极扩散层59p。此时，向栅电极49p、47、48也注入离子。若需要，也可以适当地向多晶硅电阻部进行离子注入。其后，除去抗蚀图案。
同样地，以在NMOS晶体管形成区域开口的方式形成抗蚀图案(未图示)，并将栅电极49n以及侧壁隔离层56a作为掩模，以5keV、4.0×1015的条件离子注入砷(As)，从而形成源极或漏极扩散层59n。此时，也可以向栅电极49n注入离子。其后，除去抗蚀图案。
将离子注入之后，为了抑制杂质的激活及瞬态扩散，以1025℃进行RTA处理3秒钟。进一步地，通过CVD法，形成CoSi膜(未图示)，并且通过追加热处理，在栅电极49n、49p、47、48上、源极或漏极扩散层59n、59p上以及多晶硅电阻上形成硅化物膜(未图示)，并除去无需部分的CoSi膜。
如图9L所示，通过CVD法形成布线层间绝缘膜61，并使用抗蚀图案(未图示)蚀刻布线层间绝缘膜61，从而形成接触孔62。其后，除去抗蚀图案。
如图9M所示，通过胶层(未图示)，用钨(W)等导体充填接触孔62，并通过CMP法使其平坦。在整个面形成金属膜，并使用抗蚀图案(未图示)蚀刻成规定形状，从而形成金属布线64。除去抗蚀图案，形成层间绝缘膜65。根据需要，也可以进一步形成上层布线和接触插塞等。
在图9的实施例中，虽然在存储单元晶体管及多晶硅电阻使用p型杂质，但是也可以使用n型杂质，而且也可以将它们混合。
图10A是用于说明本实施方式效果的图，并且是刚刚对形成在沟槽内的多晶硅膜导入杂质(硼)以后的2维杂质剖面的模拟结果的示意图。图10B是与图10A对应的模拟数据。在图10A中，细曲线表示浓度的等高线。
图10A(a)及图10B(a)作为比较例表示以杂质导入浅的条件进行的模拟结果，图10A(b)及图10B(b)作为比较例表示以杂质导入深的条件进行的模拟结果，并且图10A(c)及图10B(c)表示在如本实施方式那样以两个阶段生成多晶硅膜(60nm+120nm)从而控制杂质导入时的模拟结果。
图10A(a)及图10B(a)的杂质导入浅的条件是：
·生成180nm的多晶硅膜；
·以18keV、4.0×1015的条件垂直注入硼(B)；
·以18keV、6.0×1015的条件垂直注入硼(B)。
图10A(b)及图10B(b)的杂质导入深的条件是：
·生成180nm的多晶硅膜；
·以40keV、4.0×1015的条件垂直注入硼(B)；
·以18keV、6.0×1015的条件垂直注入硼(B)。
图10A(c)及图10B(c)的本实施方式的改善条件是：
·生成60nm的第一多晶硅膜；
·向第一多晶硅膜，以15keV、1.0×1015的条件、以13°的倾斜角四方向注入氟化硼(BF)；
·生成120nm的第二多晶硅膜；
·以18keV、6.0×1015的条件向第二多晶硅膜垂直注入硼(B)。
在图10A(a)及图10B(a)中，由于杂质未到达沟槽内部的多晶硅中，因此在施加偏置电压时在单元板内部产生耗尽。而相反地，在图10A(b)及图10B(b)中，杂质穿透至源极或漏极扩散区域的下方，因此存在漏电的可能。
与此相对地，在图10A(c)及图10B(c)的条件中，在沟槽内部沿着沟槽侧壁形成有杂质浓度高的第一多晶硅膜，并且比第一多晶硅膜杂质浓度低的第二多晶硅膜位于第一多晶硅膜上以填埋沟槽，因此能够防止因杂质未到达沟槽侧壁而使数据存储特性发生劣化，而且能够防止因杂质穿透而引起漏电流增大。
此外，在图10A及图10B中，由于仅仅在某个特定浓度范围(1.0×1015～3.0×1021)画上剖面线或者着色，因此除该范围以外的区域成白色。
图11是用于说明本实施方式效果的图，并且是向形成在沟槽内的多晶硅膜导入杂质(硼)，最终热处理之后的2维杂质剖面的模拟结果的示意图。图11B是对应于图11A的模拟数据。在图11A中，细曲线表示浓度的等高线。
图11A(a)及图11B(a)作为比较例表示以杂质导入浅的条件进行的模拟结果，图11A(b)及图11B(b)作为比较例表示以杂质导入深的条件进行的模拟结果，并且图11A(c)及图11B(c)表示在如本实施方式那样以2个阶段生成多晶硅膜(60nm+120nm)从而控制杂质导入时的模拟结果，并且注入条件设定成图10A(a)～图10A(c)及图10B(a)～图10B(c)所示条件，进一步地，以5keV、4.0×1015的条件垂直注入硼(B)而作为SD注入。
在图11A(a)及图11B(a)中，在向单元板电极施加偏置电压时的单元板电极内的耗尽层延伸至整个沟槽部分，因此耗尽层宽度变宽，并且不能得到电容器电容。即使在图11A(b)及图11B(b)，也是耗尽层延伸至沟槽中央部附近，而且杂质显著地向衬底一侧穿透。与此相比，表示本实施方式的图11A(c)及图11B(c)中，由于沿着沟槽侧壁形成有耗尽层，所以耗尽层的宽度小，能够确保充分的电容器电容，而且能够防止杂质向衬底一侧穿透。
图12是表示半导体存储器件效果的曲线图，而且是比较实施方式半导体存储器件的CV特性(实线)与以现有的杂质导入浅的条件来制作的半导体存储器件的CV特性(虚线)的图。根据曲线图，实施方式的半导体存储器件存在如下效果，即，改善向单元板电极施加偏置电压时的有效电容。
图13(a)是表示以图9A～图9M所示方法在存储单元和同一个衬底上形成的电阻元件的离子注入条件的表，图13(b)是表示各电阻元件的电阻值的曲线图。根据向薄多晶硅膜(第一多晶硅膜)和厚多晶硅膜(第二多晶硅膜)是否注入了杂质，能够组合成4种。此外，在此例子中，在形成厚多晶硅膜之后所进行的离子注入之后，进一步进行高电阻值调节用离子注入。通过此方法，在制作存储单元电容器、晶体管的同时，形成具有4个不同电阻值的电阻元件。从而，不同于为了调节电阻值而并联或者串联一种电阻元件的现有方法，能够防止在电阻部中布局面积增大。
如上说明的那样，实施方式的半导体器件在同一个衬底上具有双栅CMOS晶体管和沟槽电容器型存储单元，并将电容器的单元板电极的结构设为两层结构，将接近于沟槽电容器内的衬底一侧的第一多晶硅层的杂质浓度设定成比第二多晶硅层的杂质浓度高，其中，该双栅CMOS晶体管具有不同导电型的栅电极。通过该结构，防止单元板电极内的耗尽，并得到充分且稳定的电容，并且能够确保CMOS晶体管的双栅电极具有可靠工作所需的膜厚。
而且，由于在同一个衬底上具有多种电阻元件，因此能够减少布局面积，该多种电阻元件具有不同电阻值。
在实施方式的半导体器件的制造方法中，在整个面形成具有不能完全填埋沟槽内的膜厚的第一多晶硅膜之后，以杂质不引起穿透的条件，向第一多晶硅膜的规定部位注入高浓度的杂质，并且在整个面形成具有确保晶体管的栅电极所需膜厚的膜厚的第二多晶硅膜，通过图案成形为规定形状，同时形成存储单元电容器的单元板电极和双栅CMOS晶体管的栅电极。
在此方法中，能够防止在单元板电极内产生耗尽。防止杂质穿透衬底，并得到充分且稳定的电容，并且CMOS晶体管的栅电极能够确保具有工作特性所需的膜厚。
根据需要，向第二多晶硅膜的规定部位注入杂质，通过将所述第一及第二多晶硅膜图案成形为规定形状，能够与存储电容器的单元板电极以及双栅CMOS晶体管的栅电极同时地形成具有不同电阻值的多种电阻元件。
上面，虽然基于最佳实施方式对本发明进行了说明，但是本发明不仅限于此，对于本领域技术人员来说可进行各种的变形及变更。

Claims (12)

1.一种半导体器件，在同一个衬底上具有双栅CMOS逻辑电路和沟槽电容器型存储器，所述双栅CMOS逻辑电路具有不同导电型的栅电极，其特征在于，
所述沟槽电容器包括形成在元件分离用沟槽内壁的电介质膜和位于所述电介质膜上的单元板电极；
所述单元板电极以及CMOS晶体管的栅电极由第一多晶硅膜和第二多晶硅膜构成，所述第一多晶硅膜具有不能完全填埋所述沟槽的膜厚，所述第二多晶硅膜具有使所述CMOS晶体管的栅电极确保所需膜厚的厚度，而且，
形成在所述单元板电极的沟槽内部的第一多晶硅膜包含浓度比填埋在该单元板电极的沟槽内的第二多晶硅膜高的杂质。
2.根据权利要求1所述的半导体器件，其特征在于，
在所述衬底上还具有不同电阻值的多种电阻元件；
所述各电阻元件由所述第一多晶硅膜和所述第二多晶硅膜构成，通过组合向所述电阻元件的第一多晶硅膜中是否导入了杂质以及向所述电阻元件的第二多晶硅膜中是否导入了杂质，表现出不同的电阻值。
3.根据权利要求1所述的半导体器件，其特征在于，所述CMOS晶体管的一个导电型栅电极的第一多晶硅膜，包含与所述单元板电极的第一多晶硅膜所包含的杂质相同的导电型的杂质。
4.根据权利要求1所述的半导体器件，其特征在于，所述CMOS晶体管的另一个导电型栅电极的第一多晶硅膜，包含与所述单元板电极的第一多晶硅膜所包含的杂质不同导电型的杂质。
5.一种半导体器件的制造方法，其特征在于，
在半导体衬底上形成元件分离用沟槽；
在所述半导体衬底的整个面上，中间隔着绝缘薄膜形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜；
以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；
在所述第一多晶硅膜上形成第二多晶硅膜，所述第二多晶硅膜具有确保晶体管的工作所需膜厚的厚度；
将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极和晶体管的栅电极。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，
加工所述第一及第二多晶硅膜的工序包括与所述单元板电极和晶体管的栅电极一起同时形成多个电阻元件的工序；
根据向所述第一多晶硅膜是否导入了杂质，将所述多个电阻元件形成为具有不同的电阻值。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于，还包括如下的工序：
以杂质不穿透衬底表面的能量，向所述第一多晶硅膜上的与所述规定部位不同的第二部位，注入与所述杂质相反导电型的杂质，
加工所述第一及第二多晶硅膜，以此与所述单元板电极一起形成双栅CMOS晶体管的栅电极。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，
向所述第二多晶硅膜上的规定部位，注入与向所述第一多晶硅膜导入的杂质相同导电型的杂质，
根据向所述第二多晶硅膜是否导入了杂质，将所述多个电阻元件形成为具有不同的电阻值。
9.根据权利要求5所述的半导体器件的制造方法，其特征在于，在向所述第一多晶硅膜导入所述杂质时，以规定角度进行多次的旋转倾斜注入。
10.根据权利要求7所述的半导体器件的制造方法，其特征在于，在向所述第一多晶硅膜导入所述相反导电型的杂质时，以规定角度进行多次的旋转倾斜注入。
11.根据权利要求8所述的半导体器件的制造方法，其特征在于，在向所述第二多晶硅膜导入杂质时，采用垂直注入。
12.根据权利要求8所述的半导体器件的制造方法，其特征在于，根据在所述第一多晶硅膜有无杂质以及在所述第二多晶硅膜有无杂质，至少生成4种电阻值。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102243894A (zh) * 2010-05-13 2011-11-16 美光科技公司 用于存储器的字线驱动器
CN108538833A (zh) * 2017-03-01 2018-09-14 中芯国际集成电路制造(上海)有限公司 电阻器结构、半导体器件及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362723B (en) * 2007-07-30 2012-04-21 Nanya Technology Corp Volatile memory and manufacturing method thereof
JP5282387B2 (ja) * 2007-10-11 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5524662B2 (ja) * 2010-03-17 2014-06-18 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP5581853B2 (ja) * 2010-06-30 2014-09-03 富士通セミコンダクター株式会社 半導体装置およびその製造方法
KR101896412B1 (ko) * 2011-08-01 2018-09-07 페어차일드코리아반도체 주식회사 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
KR102525163B1 (ko) 2018-05-15 2023-04-24 삼성전자주식회사 집적회로 소자
US11764111B2 (en) * 2019-10-24 2023-09-19 Texas Instruments Incorporated Reducing cross-wafer variability for minimum width resistors
US11856796B2 (en) * 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121080A (en) * 1978-03-13 1979-09-19 Nec Corp Semiconductor device
JPH0616549B2 (ja) * 1984-04-17 1994-03-02 三菱電機株式会社 半導体集積回路装置
JP2702702B2 (ja) * 1986-06-12 1998-01-26 松下電器産業株式会社 半導体記憶装置
JPS63308367A (ja) * 1987-06-10 1988-12-15 Toshiba Corp 半導体集積回路
JPH01191465A (ja) * 1988-01-27 1989-08-01 Seiko Epson Corp 半導体装置
JP3889151B2 (ja) 1998-04-24 2007-03-07 株式会社東芝 トレンチキャパシタの製造方法及び半導体装置の製造方法
JP2000114458A (ja) 1998-10-09 2000-04-21 Toyota Motor Corp トレンチ型キャパシタ
JP3553850B2 (ja) * 1999-03-25 2004-08-11 三洋電機株式会社 半導体メモリ装置
EP1039470A3 (en) * 1999-03-25 2000-11-29 SANYO ELECTRIC Co., Ltd. Semiconductor memory device
JP2001320016A (ja) * 2000-05-11 2001-11-16 Nec Corp 半導体装置およびその製造方法
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2005051045A (ja) 2003-07-29 2005-02-24 Sony Corp 半導体装置の製造方法および半導体装置
US7208369B2 (en) * 2003-09-15 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual poly layer and method of manufacture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102243894A (zh) * 2010-05-13 2011-11-16 美光科技公司 用于存储器的字线驱动器
CN102243894B (zh) * 2010-05-13 2014-12-24 美光科技公司 用于存储器的字线驱动器
CN108538833A (zh) * 2017-03-01 2018-09-14 中芯国际集成电路制造(上海)有限公司 电阻器结构、半导体器件及其形成方法

Also Published As

Publication number Publication date
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