CN101326719A - 低功率结型场效应晶体管的制造及其工作方法 - Google Patents

低功率结型场效应晶体管的制造及其工作方法 Download PDF

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Abstract

提供了一种适用于使用具有相同线宽的一对互补结型场效应晶体管(CJFET)的反相器的方法。该方法包括具有用于所述CJFET反相器的输入电容小于类似线宽的CMOS反相器的对应输入电容。CJFET采用小于正向偏置二极管两端电压降的数值的电源工作；从而具有相比于所述CMOS反相器减小的开关功率；以及具有至少与所述CMOS反相器的对应延迟相比拟的用于所述CJFET的传输延迟。

Description

低功率结型场效应晶体管的制造及其工作方法
技术领域
披露了一种集成电路和器件(例如，MOS晶体管和结型场效应晶体管(JFET))以及制造和/或使用该电路和器件的方法。
背景技术
在过去的三十年来，超大规模集成电路继续保持着尺寸更小、封装更大和速度更快的发展趋势。目前，在2005年，CMOS技术已经可以采用亚100纳米的小尺寸来制造。对于集成电路的设计师而言，当CMOS的尺寸减小到小于最小线宽100nm时会出现许多问题。将CMOS晶体管的尺寸减小到小于100nm所出现的一些问题集中在：
1.CMOS的功耗是一个大问题，因为随着栅极介质的厚度增加而使得单位面积的栅极电容增加，导致高的开关负载。
2.MOS晶体管中所使用的栅极介质的厚度尺寸已经减小到小于20埃。减薄栅极介质的厚度已经导致当将电压施加于栅极电极时产生显著的电流流过栅极介质。该电流被称之为泄漏电流。
3.即使将栅极电压减小至零，晶体管在漏极和源极之间仍会导通有限的电流。该电流被称之为源漏泄漏。
4.即使CMOS电路没有被激励，但是上述效应的结果使得CMOS电路仍会导通显著的电流(静态电流)，这就破坏了CMOS的优点。因为静态电流，使得在没有激励时CMOS芯片所损耗的静态功率或者功率已经变得相当大，并且当温度接近于摄氏100度时，静态功率损耗能够变得近似等于CMOS电路中所损耗的动态功率。随着CMOS技术的尺寸接近于65nm，则泄漏的问题就会变得更加严重。这一趋势随着技术尺寸进一步接近于或者小于45nm而将继续。
5.CMOS设计规则的横向尺寸还不能由所伴随的特征尺寸中的垂直尺寸来形成具有较大宽幅比的三维结构。例如，当多晶硅栅极的横向尺寸已经减小到超过90％，而多晶硅栅极的高度则减小50％。“间隔”(CMOS晶体管用于将栅极与重掺杂的源极和漏极区域分开的部分)取决于多晶硅的高度，使得它的尺寸不再与横向尺寸成正比。难以与垂直尺寸缩放相兼容的工艺步骤包括不会引起结泄漏的硅化作用的浅薄源和漏区域以及腐蚀和填充连接着源和漏区域的接触孔。
6.业内熟练的技术人士众所周知，测量电源的泄漏电流可以作为检测在器件制造过程中所引入缺陷的有效屏蔽。该方法有时被业内熟练技术人士称之为Iddq测试。这种方法对于具有大于350nm最小线宽的CMOS是十分有效的。具有小于350nm最小线宽尺寸的CMOS使得固有的泄漏电流增加到与检测所引入的泄漏电流相比较的水平，致使Iddq测试失效。通过偏置MOS器件的壁电压来消除固有泄漏电流会引起诸如栅极泄漏、结隧道泄漏等之类泄漏的新的分量。
结型场效应晶体管的现有技术可以回溯到第一次报道时的上世纪50年代。从那时起，这些技术已经被众多的书籍所覆盖，例如，Simon Sze编著的“半导体器件物理(Physics of Semiconductor Devices)”和Andy Grove编著的“半导体器件物理和技术(Physics and Technology of Semiconductor Devices)”。结型场效应器件的报道包括元素半导体和化合物半导体。也已经报道了众多采用结型场效应晶体管的电路，如下所述，例如：
Nanver&Goudena，“Design considerations for Integrated High-Frequencyp-Channel JFET’s”，IEEE Transactions Electron Devices，Vol.35，No.11，1988，pp.1924-1933.
O.Ozawa，“Electrical Properties of a Triode Like Silicon Vertical ChannelJFET”，IEEE Transactions Electron Devices，Vol.ED-27，No.11，1980，pp.2115-2123.
H.Takanagi&G.Kano，“Complementary JFET Negative-Resistance Device”，IEEE Journal of Solid State Circuits，Vol.SC-10，No.6，December 1975，pp.509-515.
A.Hamade&J.Albarran，“A JFET/Bipolar Eight-Channel Analog Multiplexer”，IEEE Journal of Solid State Circuits，Vol.SC-16，No.6，December 1978.
K.Lehovec&R.Zuleeg，“Analysis of GaAs FET’s for Integrated Logic”，IEEETransaction on Electron Devices，Vol.ED-27，No.6，June 1980.
另外，R.Zuleeg在1985年8月4发表题为“Complementary GaAs Logic”的报告也常作为现有技术所引用。作者还以题为“Double Implanted GaAsComplementary JFET’s”论文在1984年的“电子器件通信(Electron Device Letters)”杂志发表了材料。
图8显示了常规n沟道JFET的示意结构。JFET形成在一个n型基片810中。它包含在一个标记为815的p型阱区域内。JFET的主体如820所示，这是一个包含有源(832)、沟道(838)和漏区域的n型扩散区域。栅极区域(836)是一个通过扩散到基片而形成的p型。源、漏和栅极区域分别标记为841、842和840。JFET的关键尺寸是栅极长度，被标记为855。这是由最小接触孔的尺寸850加上确保栅极区域能够包围着栅极接触所需要的必要覆盖所决定的。栅极长度855显著大于850。现有技术JFET结构的这一性能限制了这些器件的性能，因为沟道长度明显大于最小特征尺寸。另外，栅极扩散到漏和源区域的垂直侧壁861和862的电容各自也都相当大。栅极-漏侧壁电容构成密勒(Miller)电容，这是业内熟练技术人士所熟悉的术语，以及明显限制器件在高频中的性能。
发明内容
提供了一种适用于使用具有一对小的线宽的互补结型场效应晶体管(CJFET)的反相器的方法。这一方法包括所述CJFET所具有的输入电容小于类似线宽的CMOS反相器的相应输入电容。CJFET可以具有小于正向偏置二极管两端电压降的电压的电源工作，从而具有与所述CMOS反相器相比减小的开关功率以及所述CJFET反相器具有至少与所述CMOD反相器的对应延迟相比拟的传输延迟。
附图的简要说明
附图包含以上所表述的性能、优点和目的并且通过这些附图得到更加详细的理解，上述具体的表述和简要的摘要可以参照附图中所说明的实施例。
然而，值得注意的是，对于业内熟练技术人士而言，附图仅仅只是用于说明典型实施例，因此不能认为仅仅限制于其它有效等效的实施例。
图1是用于说明互补JFET反相器的示意图。
图2a是具有受源束缚的阱的互补JFET的示意图。
图2b是具有连接着栅极的阱的互补JFET的示意图。
图2c是具有连接着外部焊盘的阱的互补JFET的示意图。
图3a是JFET布局的示意图。
图3b是对应于图3a的多栅极JFET的剖面示意图。
图3c是显示JFET通过栅极和沟道的掺杂轮廓的图形。
图4是类似于常规MOSFET的多栅极JFET的剖面图。
图5是具有通过多晶硅所制成的所有触点的多栅极平面JFET的剖面图。
图6是具有外延生长沟道区域的多栅极平面JFET的剖面图。
图7是具有外延生长沟道区域和包含碳、硅和锗的多晶体半导体合金栅极的多栅极剖面JFET的剖面图。
图8是常规n沟道JFET的剖面图。
图9是构建如图5所示互补JFET结构的流程图。流程图中的各个步骤可进一步以图10至图20来说明。
图10是硅晶片在形成了绝缘区域之后的剖面图。
图11是硅晶片在形成了n阱和p阱之后的剖面图。
图12a是硅晶片在形成了nJFET的沟道区域之后的剖面图。
图12b是硅晶片在形成了pJFET的沟道区域之后的剖面图。
图13是硅晶片在多晶硅沉积和多晶硅选择性掺杂之后的剖面图。
图14是硅晶片在多晶硅层上沉积保护涂层之后的剖面图。
图15是硅晶片在采用光刻和刻蚀进行多晶硅定义之后的剖面图。
图16a是硅晶片在掺杂了p沟道JFET的栅极和漏/源之间的连接区域之后的剖面图。
图16b是硅晶片在掺杂了n沟道JFET的栅极和漏/源之间的连接区域之后的剖面图。
图17是硅晶片在填充了多晶硅结构之间空的空间并随后进行平面化之后的剖面图。
图18是硅晶片在外延多晶硅表面上形成自对准的硅化物之后的剖面图。
图19是硅晶片在对多晶硅上的介质层进行掺杂并随后刻蚀接触孔之后的剖面图。
图20是在金属沉积和限定之后硅晶片的横截面。
图21至24描述了使用从图9开始采用的工艺所形成的MOS晶体管。
图21显示了硅晶片在形成绝缘区域、阱结构、阈值注入和栅极介质之后的剖面图。除了在MOS栅极区域周围的区域之外，栅极介质从晶片上开始生长和刻蚀。
图22显示了硅晶片在多晶硅沉积、多晶硅掺杂和在多晶硅顶面上形成保护层之后的剖面图。
图23显示了硅晶片在多晶硅定义之后的剖面图。
图24显示了硅晶片在采用离子注入技术形成栅极和源/漏之间的连接区域之后的剖面图。
图25显示了在同一晶片上形成JFET和MOSFET的完整流程。各个步骤可以图26至图30作进一步说明。
图26显示了硅晶片在已经形成了n阱和p阱之后的剖面图。
图27显示了硅晶片在形成用于JFET的沟道之后的剖面图。
图28显示了硅晶片在形成了用于MOS的沟道之后的剖面图。
图29显示了硅晶片在形成用于MOS和JFET的源和漏区域之后的剖面图。
图30a显示了硅晶片在形成接触孔和金属连接之后的剖面图。
图30b显示了MOS和JFET在形成接触孔和金属连接之后的布局。
图31显示了一个典型的互补多个FET或者CFET。
图32显示了与使用根据本文所讨论典型实施例的晶体管所构成的典型转发器插入有关的典型传输延迟。
图33显示了与根据典型实施例所构成的典型CFET以及与CMOS有关的典型延迟和功率比较。
图34显示了用于CFET和CMOS以及缓冲部分的典型传输延迟。
图35显示了JFET和MOS的亚阈值导通的典型比较。
图36a和36b显示了在NFET(图36a)和NMOS(图36b)中的栅极电流的比较。
图37显示了与CMOS有关的优点的典型图形，而图38显示了与根据本文所讨论的典型实施例所构成的晶体管有关的优点的典型图形。
具体实施方式
本文披露了一种使用硅的结型场效应晶体管(JFET)来构建互补逻辑电路的方法。典型方法适用于深亚微米的尺寸，例如，小于65nm。
本文也讨论了一种诸如具有等于和小于65nm的最小特征尺寸的半导体器件的系统。本文所讨论的方法和结构能够构建类似于CMOS器件所使用的半导体器件和电路。因此，典型实施例可以插入在现行的VLSI设计以及制造流程中，而不需要对设计和制造VLSI电路的整个系统作任何明显的变化。典型的特征如下所述：
1.它允许显著减小电路的功耗。
2.它允许显著减小栅极电容。
3.它允许显著减小在栅极中的泄漏电流。
4.它允许显著减小在源和漏之间的泄漏电流。
5.它允许显著简化VLSI制造工艺。
6.它促进用于CMOS技术而开发的设计基础条件。值得关注的是，在现有CMOS单元库中有效的所有复杂逻辑功能都可以采用本文所讨论的器件来实现。这些复杂的逻辑功能包括但并不限制于反相器、与非门、或非门、锁存器、触发器、计数器、多路(复用)器、编码器、解码器、乘法器、算术逻辑单元、可编程单元、存储单元、微控制器、JPEG解码器和MPEG解码器。
7.它促进用于CMOS的制造和测试的基础条件的发展。
8.它允许将测量电源泄漏电流作为用于检测在器件制造过程中所引入缺陷的有效屏蔽的方法。
本文所讨论的互补结型场效应晶体管(JFET)是采用增强模式工作的。正如业内熟练的技术人士所众所周知的那样，增强模式是指当栅极和源端之间的电势为零时晶体管处于“OFF(截止)”状态。在这种状态中，当将正的(负的)偏置施加于n沟道(p沟道)JFET的漏端时，在漏和源之间只有很小的电流或者没有电流流过。随着栅极上的电势增加(减小)，n沟道(p沟道)JFET进入高导通区域。在这种模式中，一旦在漏端施加正的(负的)偏置，就会在漏和源之间流过有限的电流。所熟知的增强型模式的JFET器件的限制是它的电流驱动是受最大栅极电压限制的，该电压小于二极管的压降。超过一个二极管压降(内建电势)的栅极电压使得栅极-沟道二极管导通，这是一种JFET工作所不希望的模式。这种限制可以通过下列方式来解决，例如，将偏置电压VDD限制成小于一个二极管的压降。JFET的小电流驱动的问题是通过将JFET的沟道长度尺寸比率放大至亚100nm尺寸的方法来解决的。当JFET栅极长度小于70nm并且电源电压是5V，则互补JFET器件的电流输出和由互补JFET所制成的反相器的开关速度就明显优于所熟知的CMOS器件。
应该注意的是，尽管JFET的速度-功率性能已经变得可以与亚70nm尺寸的CMOS器件的性能相比拟，但是JFET的最大电源电压仍旧限制在小于二极管压降。为了满足一些需要连接驱动较高电压电平的外部电路的应用，也讨论了构建CMOS器件的结构和方法。本文所讨论的CMOS器件不同于所熟知的CMOS，有下列一些优点：
1.CMOS是与互补JFET集成在一起。
2.在一个实施例中，CMOS的构建不要任何“间隔”。
3.连接CMOS端点的触点是平面的，或者是处在同一水平上的，这就能够改善器件的可制造性。
4.本文所讨论的典型CMOS器件的其它突出性能。
图1显示了一个反相器的典型电路图。表1显示了两个晶体管在“ON(导通)”和“OFF(截止)”条件下的工作端电压。
表1：CFET栅极在“ON(导通)”和“OFF(截止)”条件下的端电压
  Vin   Vout   FT1   FT2
  0   Vdd   ON   OFF
  Vdd   0   OFF   ON
图1所示电路的工作与对应CMOS电路的工作极其类似。本文所讨论的JFET的典型实施例可以在类似于所熟知的CMOS技术的电压电平上工作。输入电压可在0和Vdd之间变化。输出电压可以与输入电压的反相关系在Vdd和0之间变化。于是，对于反相器的两个状态来说，当在输入端上所施加的电压为0和Vdd时，则输出电压分别为Vdd和0。这可以通过两个晶体管FT1和FT2切换ON和OFF状态来实现，正如上述表1所示。
JFET是通过在栅极上施加控制电压来工作的，栅极上的控制电压控制着在源和漏之间沟道的导通特性。栅极与沟道形成了p-n结。在栅极上与源有关的电压控制着栅极-沟道结的耗尽区域的宽度。沟道的未耗尽部分可用于导通。于是，通过在JFET晶体管的栅极和源端上施加合适的电压，沟道就能够导通“ON”和截止“OFF”。当沟道导通“ON”并将合适的电压施加于漏时，电流就在源和漏之间流过。
在JFET反相器中的JFET晶体管FT1和FT2所具有的功能非常类似于在CMOS反相器中的MOS晶体管。对于业内熟练的技术人士而言，CMOS反相器的工作是非常熟悉的。p沟道JFET(FT1)在它的源端连接着电源。n沟道JFET(FT2)在它的源端连接着接地。两个晶体管的漏端相互连接在一起并且连接着栅极的输出端。p沟道JFET FT1的栅极和n沟道JFET FT2的栅极相互连接在一起并且连接着栅极的输入端，如图1所示。在本文的后续部分中将这一电路结构称之为CFET反相器。一般来说，采用与p沟道和n沟道JFET相似的方式所形成的栅极称之为CFET栅极。
为了揭示一个典型的完整的实施例，这里将更加详细地解释反相器的功能。这是通过首先解释在晶体管的源和漏端上的电压(如表2所示)来完成的。在典型的和非限制的说明中，电源电压固定在0.5V。
表2：JFET在CFET栅极上的结电压
Figure A20068004638000111
P沟道JFET的栅极是制成在n型硅上并且沟道掺杂p型。P沟道JFET的掺杂轮廓设计成当在栅极端上的电压相对于源端上的电压为0V时整个沟道转变为截止。这器件就是增强型模式器件。P沟道JFET的这一属性是由于在栅极(p型)和沟道(n型)之间p-n结的内建电势的缘故。由于FT1的源将VDD束缚在0.5V，所以当FT1的栅极也处于0.5V时，在n型沟道和p型栅极之间的外部偏置为0.0V。这就表明FT1处于截止OFF状态。随着p沟道晶体管栅极上的偏置减小至0.0V，则在栅极和源端之间的负电压就变为-0.5V，则就会引起耗尽层消失并允许电流从源流向漏。这就表明FT1处于导通ON状态。
当FT1处于导通条件时，典型实施例能够限制栅极电流。在这一条件下，将沟道-栅极二极管正向偏置在0.5V，使得只有有限的泄漏电流可以流过晶体管的栅极。这就称之为栅极泄漏。栅极泄漏的大小受到在栅极-沟道结两端的内建电势的控制。对于硅基电路而言，当这一CFET反相器采用等于或者小于0.5V的电源电压工作时。内建电势可以将栅极泄漏电流限制在非常小的量上。于是，在设计和工作这两个特性方面，CFET反相器的工作方式都非常类似于CMOS反相器。因为在内建电势上的差异，对电源电压的限制可以不同于其它材料。相类似，对于n沟道JFET的偏置电压都是相反的，晶体管在栅极和源偏置减小至零时截止OFF而在栅极和源偏置等于电源电压VDD时导通ON，为了严格限制栅极电流将Vdd限制为0.5V。典型栅极-沟道结的栅极电流可以设计在1μA/cm2至100mA/cm2的范围内。相反，对于采用45nm光刻工艺并采用适当尺寸的栅极介质厚度所制成的CMOS晶体管而言，栅极电流可以设计成超过1000A/cm2。
JFET晶体管的输入电容是由栅极-沟道端所形成的二极管的结电容。该二极管的电容是在10-8F/cm2至10-6F/cm2的范围内，这是结的耗尽层宽度的厚度所决定的，这一厚度通常是在100埃至3000埃的范围内。采用45nm设计规则和采用10埃厚度的氧化层所制成的MOS晶体管的输入电容是比JFET对应输入电容高一个数量级。从低功率工作的角度来看，这一性能使得JFET具有极大的吸引力。
JFET晶体管通常还具有第四电气端点，也就是阱。这里讨论了本发明的一个实施例，阱连接着两个JFET的源端，如图2a所示。
图2b还显示其它实施例，在该实施例中，n沟道JFET的阱连接着外部端点，这一外部端点用于将任何信号施加于JFET。
图2c示出了另一个实施方式，其中n沟道JFET的阱连接到外部端，它可以被用于将任何信号施加到JFET。在还有一个实施例中，n沟道JFET的阱是保持为浮置的。所对应的表述也同样适用于p沟道JFET。对于业内熟练的技术人士来说，众所周知，测量电源的泄漏电流可以作为检测在器件制造过程中所引入的缺陷的有效屏蔽。这一方法有时被业内熟练的技术人士称之为I ddq测试。这种方法对于具有最小线宽窄350nm以上的CMOS是十分有效的。最小线宽缩小到350nm之下的CMOS就会将固有的泄漏电流增加到缺陷引入泄漏电流相比拟的程度，于是I ddq测试将就会变得无效。对于采用最小线宽小于100nm的MOS器件来说，对MOS器件的阱电压进行偏置，有助于消除固有泄漏电流引入新的泄漏分量，例如，栅极泄漏、结隧道泄漏，等等。在一个典型实施例中，对JFET的阱电压进行偏置可以有效地将固有泄漏电流减小到pA量级。这就使得Iddq测试能够作为检测在最小线宽小于100nm的器件制造过程中所引入缺陷的有效屏蔽。
图3a显示用于构建电路结构的JFET晶体管的典型和非限制性布局。N沟道JFET的源、漏、栅极和阱引线分别由330、340、375和368给出。这些端点的触点分别标以372、374、373和371。
图3b显示了n沟道JFET结构的剖面，该JFTE包括四个端点，源(330)、栅极(370)、漏(340)和p阱(310)。JFET形成在标记为315的硅区域中。JFET采用标记为320的区域与周围半导体相隔离；在隔离区域中填充了诸如氧化硅之类的绝缘材料。在源和漏之间的沟道是以目标350来表示。对于n沟道的JFET来说，源和漏是采用施主类杂质(例如，磷、砷或者锑)掺杂硅所形成的高掺杂n型区域。阱是采用受主类杂质(例如，硼或者铟)掺杂的。沟道是连接着源和漏的n型掺杂的狭窄区域。栅极是在沟道内所形成的浅薄片型区域370，它可以采用诸如从重p+掺杂多晶硅区域375进行杂质扩散的方法。
图3c显示晶体管从硅的表面直至栅极(370)和沟道(350)改变深度的掺杂轮廓。曲线381是从硅表面开始的栅极区域的掺杂轮廓。曲线382、383和384分别表示了沟道、阱和衬底区域的掺杂轮廓。对于n-JFET来说，381是p型栅极区域的掺杂轮廓，382是n型沟道区域的轮廓，383是p型阱区域的轮廓，以及384是周围n型衬底区域的轮廓。栅极-沟道结由385给出，沟道-阱结由386给出，以及阱-衬底区域结由387给出。在形成硅(385)表面的栅极和沟道之间的结的深度小于在沟道和p型阱(386)之间的结的深度。
这里还包含着用于形成p型栅极结的其它方法，例如，离子注入。也保护着对栅极进行掺杂的其它，例如，等离子浸渍注入，这些都是业内熟练技术人士所众所周知的。
在图3b中，区域375是一条采用p型重掺杂的细长多晶硅并且还可以作为栅极370掺杂的源。P型栅极用于控制从源到漏的沟道两端的导通。采用这一新颖的结构几乎，栅极是在沟道区域中从重掺杂多晶硅扩散的，从而形成与栅极的欧姆接触。这允许多晶硅用于栅极与外部电路的连接。
与阱的欧姆接触是由目标368所标记的阱带形成的。图3b显示连接着JFET四端的触点，也就是，阱、源、栅极和漏，并分别标记为371、372、373和374。在p型阱带368之下的区域是采用p型杂质进行重掺杂，从而形成良好的欧姆接触。P阱310形成在315标记的n阱中，用于JFET的p阱必须隔离的应用中。对于p阱连接着接地电位的应用而言，就应去除n阱的需要。这些情况这里都包含了。
有关参照图3b和3c的讨论，对于p沟道JFET来说，掺杂的类型相反，例如，p型区域可以由n型区域来替代或者反之亦然。应该指出的是，对于p沟道JFET也同样保留了采用多晶体硅375来掺杂JFET的栅极。
图4显示了JFET的替代实施例。该图显示了n沟道JFET的剖面，这是非常类似于MOS晶体管。这里讨论了N沟道JFET的结构。可以意识到这一结构是在上述段落中所描述的p沟道JFET的翻本，只是对掺杂作了适当的变化。JFET以目标400来显示。其中形成JFET的P阱是以目标310来标记。JFET的隔离是由采用诸如硅的氧化物或其它合适材料的绝缘材料所填充的区域来提供，标记为320。这一结构类似于图3所显示的对应结构。重掺杂n型区域形成源和漏并且分别标记为420和430。在源和楼之间的沟道区域是轻掺杂n型并标记为450。栅极区域是掺杂p型并标记为440。这一区域是从标记为460的重p型掺杂的多晶硅开始扩散的。标记为465的绝缘区域插入在这里，围绕着栅极，且由硅的氧化层和氮化层所构成。在本文中将该目标称之为“间隔”。在典型的实施例中，区域420、430、460和468的顶面表面采用称之为硅化物的金属化合物的高导电层覆盖，并标记为462。硅化物层自对准阱带、源、漏和栅极区域，这意味着硅化物仅仅只能形成在暴露硅或多晶硅的区域中。间隔所起的主要作用是在形成了自对准硅化物时将源和漏区域与栅极区域相隔离。它也允许对来自器件内部触点的电流进行有效分配。连接着阱带、源、漏和栅极区域的触点可采用类似于图3所示的方法来制作，并且分别标记为371、372、373和374。
在JFET的另一替代实施例中，如图5所示，连接着JFET的所有端点(即，源、栅极、漏和阱)的触点都是采用多晶硅所制成的。这一结构具有连接着所有端点的触点都具有相同水平所希望的特性。N沟道JFET制成在标记为310的p阱中，这是通过绝缘区域320与所有周边相隔离的。这一结构类似于图3所示的对应结构。JFET的源是通过重n掺杂区域520和522组合而形成的。JFET的漏是通过重掺杂n型区域524和526组合而形成的。沟道550是在漏和源之间的浅薄的n型掺杂区域。在硅重扩散的p型栅极区域标记为540。凸块530和532都是重n型多晶硅掺杂区域。区域520是由从多晶硅到硅中的n型杂质扩散所形成。相类似，区域524是由从多晶硅区域532到硅中的n型杂质扩散所形成。栅极区域540是由从p型多晶硅560到硅中的p型杂质的扩散所形成。区域522和526分别将源和漏区域520和524连接着沟道550。标记为530、532和560的多晶硅区域分别欧姆接触着区域520、524和540。区域522和526是由外部掺杂所形成的，例如，离子注入、等离子体浸渍注入或者其它类似掺杂方法。阱带是由在重p掺杂多晶硅562和p型区域368之间的欧姆接触所形成的。连接着晶体管的触点都制成在目标530、532和560以及562的顶面上。为了减小这些区域的欧姆接触电阻，在多晶硅层的顶面上形成自对准硅化物，标记为580。在另一替代实施例中，连接着晶体管端点的触点都是直接由多晶硅制成的。
在另一替代实施例中，硅基片的顶面表面是由硅-锗合金的外延沉积所形成的，这是适当掺杂形成沟道和栅极，如图6所示。这一结构是采用隔离区域320嵌入在阱310中的。这一实施例的典型性能是JFET的沟道是形成硅锗合金的外延沉积层上的，并以目标670来标记。硅锗合金的迁移率要比硅高得多，这就提高了JFET的性能，尤其是高频特性。这外延层是在晶片形成隔离结构之后沉积在晶体管上的。在该实施例中，外延层可以选择性地沉积在将要形成沟道的岛上。用于nJFET沟道的外延层是在一个步骤中沉积的，而用于pJFET沟道的外延层是在下一个步骤中沉积的。在另一实施例中，外延层是在形成隔离结构之前沉积在晶片上的。在还有一个实施例中，沟道区域是由形变硅锗合金所形成的。其它实施例教授了使用硅-锗-碳来构建JFET的沟道区域。对于业内熟练技术人士来说，术语硅-锗合金和形变合金都是众所周知的。硅锗合金是通过在硅基片上外延沉积硅和锗原子的混合物所形成的。JFET的其余结构类似于图5所示的结构。外延沉积沟道的掺杂是由外部掺杂所控制的，例如，离子注入。另外，外延沉积材料是在采用诸如原子层外延方法和类似技术进行沉积的过程中沉积的。外延沉积步骤也适用于图3和图4所示的JFET结构。
另一实施例，如图7所示，涉及使用诸如碳化硅或者碳化硅锗之类的高能隙材料来形成栅极接触区域744。为了提高在栅极640-沟道650结上所形成的p-n结上的势垒高度，实现这一性能。接近栅极区域640的栅极接触区域744的高能隙材料有效地提高了在栅极640-沟道650结上所形成的p-n结上的势垒高度。较高的栅极-沟道结的内建电势减小在结两端之间的饱和电流，并且允许增加能够施加于栅极-沟道二极管使之正向偏置的最大电压，且该最大电压不会引起栅极电流明显流过二极管。由于在栅极上的最大电压等于反相器的电源电压，所以电源电压越高就越有可能增加晶体管的驱动强度并导致反相器更快的切换。正如该实施例的图7所示，为了形成电极，可以使用多晶体的碳化硅材料来替代多晶硅。诸如多晶体碳化硅之类的高能隙材料的使用，可以减小在晶体管的ON状态期间内栅极-沟道二极管弱正向偏置时的栅极结的泄漏电流。各种不同相的碳化硅都可以用于这一目的，也就是，3C、4H和6H。此外，各种其它电极材料能够用于与硅基片一起形成整流结，硅基片包括硅-锗-碳的三重合金以及诸如锗-铝-砷-磷之类的各种其它化合物半导体。在另一替代实施例中，用于栅极的材料(例如，碳化硅)的使用是与外延沉积的高迁移率材料(例如，硅-锗)同时进行的。栅极材料的成分在沉积过程中是变化的。标记为730、732、744和752用于源、漏、栅极和阱带的电极外延都是由高能隙半导体材料(例如，碳化硅)所形成的。在这些电极的顶面上形成自对准导电层并标记为750。多晶体半导体都是进行适当掺杂的，正如在上述段落中所描述的那样。晶体管的其它部分仍旧类似于图6所示的nJFET结构。
典型实施例教授了在硅的表面附近使用碳化硅层并且其深度从10埃至1000埃，随后沉积多晶硅并且其深度为10埃至2500埃。多晶体层的成份是变化的，从而便于刻蚀工艺的精确监测，在该刻蚀过程中，快速刻蚀多晶体材料直至检测到表面层底部的成份，并随后采用选择性刻蚀工艺缓慢刻蚀直至刻蚀掉所有的多晶体材料。在本文的后续部分将解释使用多晶体碳化硅的制造工艺的细节解释。
接着，用于创建如图5所示互补JFET结构的典型但非限制的方法可以图9所示的流程图来说明。在流程图中的各个步骤可以图10至图20来说明。步骤905可以图10来说明。步骤910可以图11来说明。步骤915可以图12来说明。步骤920和925可以图13来说明。步骤930可以图14来说明。步骤935可以图15来说明。步骤940可以图16来说明。步骤950可以图17来说明。步骤955可以图18来说明。步骤960可以图19来说明。步骤965可以图20来说明。
图10显示了半导体基片的剖面，此时，半导体基片已经完成了制造过程中的初步步骤，以便于获得通过使用二氧化硅的刻蚀、热氧化和沉积的组合所形成的有源器件的各个区域的隔离。区域1001-1005表示采用绝缘材料填充的区域包括(即，由其组成)通过刻蚀、沉积和热生长所形成的硅氧化物和氮化物。对于业内熟练的技术人士而言，用于形成这些区域的工艺的细节都是众所周知的并且已经超出了本披露的范围。区域1011-1014表示将在后续步骤中形成有源晶体管的区域。
图11显示了在区域1101和1102中通过采用适当的杂质掺杂有源区域来形成n阱和p阱的过程。对于在区域1102中的n阱而言，注入磷或者砷原子。注入的掺杂水平可以在1.0×1011/cm2至1.0×1014/cm2之间变化。注入的能量可以在10KeV和400KeV之间变化。对于在区域1101中的p阱而言，可以采用离子注入引入硼，其剂量可以在1.0×1011/cm2和1.0×1014/cm2之间变化并且采用的注入能量可以在10KeV和400KeV之间变化。可以使用多次注入的方法来获得所需要的杂质掺杂的轮廓。为了采用n型和p型杂质选择性地注入区域，可以使用光刻掩膜来进行注入，从而屏蔽没有设计成接受注入的区域。在隔离区域1001-1005之下进行硼的其它注入，以便于提高在氧化层下的区域中的掺杂并且防止在两个相邻n阱之间的任何泄漏。基片经过热处理，以便于获得所需要的杂质掺杂轮廓。
图12a和12b显示了分别适用于nJFET的沟道区域1202和适用于pJFET的沟道区域1222的形成。沟道区域是通过使用光刻掩膜的选择性注入来形成的。对于nJFET而言，沟道是采用离子注入的方式来形成的，其中采用n型杂质，例如，砷、磷或锑，其杂质剂量为2.0×1011/cm2和1.0×1014/cm2并且注入的能量在1和100KeV之间，正如图12a中的区域1202所示。图中还显示用于覆盖要阻止n沟道杂质的区域的光刻胶1210。在图12b中的区域1222采用p型杂质(例如，硼、铟或铊)进行注入，以便形成pJFET的沟道。在另一替代实施例中，沟道区域是采用等离子体浸渍掺杂的方式来形成的。另外，沟道是通过沟道区域的外延生长来形成的，沟道区域是由硅、硅-锗二价合金或者硅-锗-碳三重合金所构成的。本文还包含了在通过n沟道和p沟道的沟道区域的选择性外延生长形成中的各种变化，以及用于nJFET和pJFET两者的沟道区域的单独沉积并紧跟着选择性的掺杂。还有一个实施例覆盖了在沉积过程中采用诸如原子层外延之类方法来掺杂沟道区域的实例。
接着，在整个晶片上沉积一层多晶硅，正如图13所示。沉积在晶片上的多晶硅的厚度在100埃和1000埃之间变化。多晶硅是选择性掺杂的，以便使用光刻胶作为掩膜形成最终将成为JFET的源、漏、栅极和阱触点的区域。为了简洁，本文省略了光刻工艺的细节。正如在1300中所示的那样，标记为1310的区域采用重硼杂质进行掺杂，其剂量在1.0×1013/cm2和1.0×1016/cm2之间的范围内。该区域被设计成具有用于nJFET的阱区域的触点的作用。区域1314设计成具有用于nJFET的栅极触点的作用。它采用类似于区域1310的参数进行重p型的掺杂。区域1312和1316采用n型杂质(磷、砷和铊)进行重掺杂，其剂量在1.0×1013/cm2和1.0×1016/cm2之间的范围内。
P-JFET是由分别用作为源和漏触点(p型)的区域1324和1320、用作为栅极(n型)的区域1322以及用作为阱带(n型)触点的区域1326所形成的。区域1320和1324采用重浓度的硼原子进行掺杂，其剂量在1.0×1013/cm2和1.0×1016/cm2之间的范围内，并且将这两区域设计成分别具有pJFET的源和漏触点的作用。相类似，区域1322和1326采用n型进行重掺杂并且设计成具有pJFET的栅极和阱触点的作用。在另一替代实施例中，在进行离子注入掺杂之前，在多晶硅层的顶面上沉积一层氧化物。这层的厚度在20埃和500埃之间变化。在另一实施例中，在进行离子注入之前，在多晶硅的顶面上沉积多层氧化物和氮化物，氧化物和氮化物薄膜的厚度在10埃和500埃之间变化。
图14显示了具有杂质掺杂的多晶硅层和在多晶硅层顶面上的保护层1410的硅晶片的剖面。在各个不同区域注入杂质的多晶硅层用作为这些杂质直接扩散到硅中的源，从而形成源、漏、和栅极结以及阱的欧姆连接。区域1422合1426适nJFET的源和漏区域，这些都是从多晶硅区域1312和1316扩散形成。区域1424是n型沟道。标记为1428的栅极区域是从p掺杂的多晶硅扩散到硅中的。区域1420是通过从多晶硅区域1310的扩散形成在硅中的p型区域(阱带)并且形成与包含nJFET的p阱的欧姆接触。同样，在硅中的pJFET的触点是采用区域1434作为pJFET的源、区域1432作为沟道、区域1430作为漏、区域1436作为阱触点，以及区域1438作为栅极区域来形成的。在另一替代实施例中，可以使用多次离子注入、改变在多晶硅中的n型和p型杂质的杂质剂量和能量的方法来形成阱触点、源、漏和栅极区域。
在JFET的各个不同区域扩散到硅中之后，就可以开始栅极图形化工艺。使用光学光刻工艺，在晶片上涂覆一层防反射层，随后再涂覆一层光刻胶。这些层的厚度取决于光刻胶的选择，正如业内熟练的技术人士所熟知的那样。对光刻胶层曝光，并且在光刻胶中勾画出各个不同的端点，在图15中标记为1510。替代实施例包括光刻胶图形化的其它方法，包括压印光刻和电子束光刻。采用光刻胶作为掩膜，首先刻蚀掉在多晶硅上的保护层。接着，刻蚀多晶硅层，形成诸如1512的槽且使之达到多晶硅层的底部。这一步骤形成了各个不同端点的电气隔离，正如1500所示。对于光刻胶的图形化而言，可以使用各种不同的工艺，包括光学光刻、浸渍光刻、压印光刻、直接写的电子束光刻、X射线光刻或者远红外光刻。
图16a是硅晶片在对p沟道JFET的栅极和漏/源之间的连接区域进行掺杂之后的剖面图。在刻蚀多晶硅层之后，对在重掺杂区域和沟道之间的区域进行掺杂，在源和沟道以及漏和沟道之间形成低导电率的路径。这些区域被称之为连接区域1620和1622(参见图16a)以及1652和1654(参见图16b)。图16a进一步还显示用于pJFET的连接区域的形成。在这一步骤中，包含nJFET的晶片部分采用光刻胶1610涂覆，同时可以采用诸如离子注入或者等离子体浸渍注入之类的适当掺杂工艺对pJFET的连接区域1620和1622进行掺杂。连接区域形成独立于相邻源和漏区域的结深度，并且设计成能够提供在源/漏和沟道之间的非常低电阻率的连接。
图16b是硅晶片在掺杂了n沟道JFET的栅极和漏/源之间的连接区域之后的剖面图。目标1650是光刻胶，它覆盖着包含pJFET且阻止杂质注入的区域。在硅中的区域1652和1654都是采用n型杂质注入所形成的连接区域。在离子注入之后，采用快速热退火工艺来激活杂质。还进行氧化步骤，氧化的温度在摄氏700至900度的范围内，持续时间在10秒和20分钟之间，用于氧化在刻蚀过程中被损伤的硅的区域。
图17显示了硅晶片在采用诸如二氧化硅之类的绝缘材料填充了在多晶硅模块之间的间隙并随后使用诸如化学机械抛光的方法进行处理从而提供与多晶硅层相同水平的近似平面表面之后的剖面。采用化学蒸发沉积或者等离子体辅助化学蒸发沉积的方法沉积二氧化硅来填充在多晶硅模块之间的绝缘材料的技术是半导体制造中广泛使用的技术之一。这种工艺方法之一是采用通过硅脘和气相的氧之间的低温等离子体激励反应来沉积氧化物。最后去除保护层1410，暴露出裸露的多晶硅表面。
图18是硅晶片在形成外延多晶硅表面上的自对准硅化物之后的剖面图。在多晶硅表面上沉积一层金属，例如，镍、钴、钛、铂、钯、或者其它难熔的金属，并且进行退火，使得多晶硅的暴露区域与金属层形成二价化合物，称之为“金属硅化物”。金属硅化物是非常高导电率的物质。在多晶硅的自动清洁表面上沉积金属的典型厚度是在50埃和1000埃之间。在快速退火炉中加热晶片，温度在摄氏200度和800度之间，持续时间周期在10秒和30分钟之间，从而在金属与硅或者多晶硅层接触的地方选择性形成硅化物。在进行了金属层和硅之间的反应之后，采用化学刻蚀工艺从晶片上去除剩余的金属，这一工艺不会影响硅化物层。使用合适的溶剂选择性刻蚀掉未反应的金属，仅仅只留下在曝光的硅和多晶硅区域1801上的金属硅化物。对于钛和钴而言，可以使用过氧化氢和氢氧化铵混合物，尽管在高于室温的温度下也能够使用，但其两者在室温下比率为1∶0.1至1∶10较为合适。于是，在多晶硅上形成自对准的硅化物层。图18显示了器件在多晶硅的源、漏、栅极和阱带端点上形成硅化物之后的剖面图。这一多晶硅层也用于局部的互连，从而将硅化的n型多晶硅和p型多晶硅的区域用于形成欧姆接触。
下一工艺步骤包括沉积介质(氧化物)层、刻蚀在氧化层中的接触孔，和形成用于源、漏、栅极和阱带端点的接触孔，并且继续在半导体芯片形成中所熟知的常规金属互连形成工艺。图19显示了晶片在沉积介质和刻蚀接触孔之后的剖面图。图20显示金属的沉积和刻蚀。
这一工艺适应于将MOS晶体管与JFET一起制作。这种适用性的应用之一包括芯片上的CMOS兼容I/O。接着，讨论制作MOS晶体管的工艺。图21显示了硅晶片在形成用于JFET和MOSFET的n阱和p阱之后的剖面图。也完成用于MOSFET的阈值(Vt)调整注入。另外，也完成用于JFET的沟道区域的形成。在晶片上生长一层栅极介质(氧化物或者氮氧化物)。从晶片上刻蚀掉这层氧化物，除了在MOSFET栅极周围区域内的氧化层。这层氧化层以目标2110为标记。在本发明的另一替代实施例中，在生长氧化层之后，立即在栅极介质的顶面上沉积一层薄的非晶硅。这一非晶硅层的厚度足以防止在后续光掩膜和刻蚀步骤中对下层栅极介质的损伤。该非晶硅层的较佳厚度是在10埃和5000埃之间。在本发明的另一替代实施例中，首先形成一层氧化层，并随后形成用于JFET的沟道。
接着，图22显示了在晶片上沉积一层多晶硅。多晶硅层被一层氧化物保护层所覆盖着，标记为2220。采用光刻来定义晶片上的一些区域，从晶片选择性地去除一层光刻胶并且采用n型和p型杂质注入暴露的区域。该图显示了具有选择性掺杂区域的多晶硅层。区域2210是掺杂的p型，区域2212是掺杂的n型，区域2214是掺杂的p型，以及区域2216是掺杂的n型。用于掺杂这些区域的参数与图13所讨论的参数相同。
下一步骤是定义在多晶硅上的栅极和其余电极，正如图23所示。这是通过首先在光刻胶层2330上定义图形来完成的。接着，使用光刻胶层作为掩膜，刻蚀多晶硅层来定义电极。区域2310形成NMOS的阱带，区域2312形成NMOS的源，区域2314形成NMOS的栅极，区域2316形成NMOS的漏，区域2324形成PMOS的源，区域2322形成PMOS的漏，区域2320形成PMOS的漏的漏区域，以及区域2326形成用于PMOS的阱带。在刻蚀多晶硅层之后，进行一个较短的氧化周期，以便在硅的表面上形成氧化，其氧化的厚度在20埃和500埃之间。还进行另外的加热周期，用于使杂质扩散到硅中，形成在漏、源和阱带区域中的多晶硅，同时控制杂质从多晶硅扩散到栅极介质和扩散到沟道区域。
图24显示了采用离子注入形成在源、漏和沟道区域之间的连接。对于NMOS，采用n型杂质离子注入来形成在漏和沟道以及源和沟道之间的连接，并分别标记为2410和2412。对于PMOS，采用p型杂质离子注入来形成在源和沟道以及漏和沟道之间的连接，并分别标记为2420和2422。进行快速热退火来激活杂质。晶片的剖面非常类似于图17所示的剖面。晶片采用图17至图20所描述的方法来处理。
图25显示了用于在同一晶片上形成JFET和MOSFET的完整流程。采用这一方法来制造MOS晶体管可以具有胜于构建MOS晶体管的一些熟知方法的优点，正如本文所讨论的：
熟知的MOS晶体管具有用于将重掺杂的源/漏区域与栅极相分割的间隔。间隔的尺寸取决于垂直多晶硅尺寸和其它处理参数，并且不是横向缩放。MOS晶体管的目前实施例使用光刻将源/漏和栅极区域相分割，使得这一结构能够横向缩放。
熟知的MOS晶体管在间隔之下具有轻掺杂的源和漏区域，间隔限制了源的注入效率或者晶体管能够控制的最大电流。MOS晶体管的目前实施例使用连接区域作为源和漏的结并且它允许这一区域的掺杂可以单独控制。
熟知的MOS晶体管具有对称的源和漏区域。该实施例允许通过将源和漏的多晶硅触点与栅极非对称隔开，从而形成非对称的源和漏的结。
熟知的MOS晶体管具有连接着源/漏以及栅极端点的可变触点深度；连接着源/漏端点的触点直接连接着硅，而连接着栅极端点的触点直接连接着多晶硅，这就会高出源/漏结。MOS晶体管的这一实施例将所有的接触孔刻蚀到多晶硅，使得所有孔的深度都是相同的。
熟知的MOS晶体管折衷短沟道的性能，因为受到浅薄的源/漏结以及在这些结顶面上的硅化物形成的限制。MOS晶体管的这一实施例通过在所有结的多晶硅顶面上放置硅化物来取消这一限制。同样，通过从多晶硅扩散杂质来形成硅中的浅薄的源/漏结，这是一个缓慢的并且更容易控制的工艺。
这一构建JFET和MOSFET的方法允许在刻蚀接触孔之前存在着平面的表面。这也确保了去除的多晶硅数量是限制的，这在获得均匀等离子体刻蚀中十分重要。众所周知，在硅晶片上的多晶硅图形的密度中的变化是造成多晶硅刻蚀速率变化的原因。在这种方法中，这一问题被多晶硅的图形要比常规工艺技术中的图形密度高得多的事实所克服。另外，连接着各个结的触点被多晶硅层隔开，这就使得它能够极其方便地形成浅薄的源和漏的结。
参照图26至30进一步说明图25所示的步骤。
图26显示了硅晶片在形成绝缘区域(2610)、标记为2601用于形成NMOS晶体管的p阱，以及标记为2602用于形成JFET的另一p阱之后的剖面图。也形成用于形成PMOS晶体管和pJFET的对应阱结构，但是这里为了简洁而省略。在用于MOS晶体管的硅中进行Vt调整注入之后，在整个晶片上进行栅极氧化并且在晶片上生长适当厚度的栅极介质层，其厚度范围在10埃和100埃之间。该图显示了氧化层2620。在本发明的另一替代实施例中，栅极介质是由高介电常数材料所制成的，例如，业内熟练技术人士所熟知的硅化铪和其它类似材料。
图27显示了在进行了下列步骤之后的晶片剖面。首先，采用湿法刻蚀或者诸如等离子体选择性刻蚀之类的适用技术，从将要形成JFET沟道的区域去除栅极介质。接着，采用离子注入方法形成JFET沟道，标记为2710。在形成沟道之后，在晶片上沉积一层多晶体材料，标记为2720。
JFET和MOS晶体管的栅极介质都采用合适的杂质注入。NMOS晶体管和pJFET的栅极区域是采用砷、磷或锑的重n型掺杂。PMOS晶体管和nJFET的栅极电极区域是采用p型杂质(即，硼)注入。栅极电极区域采用范围在1×1014/cm2至1×1016/cm2的杂质重剂量注入。本发明的另一替代实施例包括用于形成MOS和JFET晶体管的栅极电极区域的多个注入步骤。加热晶片，使得杂质散布到整个多晶硅层中。
在晶片上设置光掩膜并且刻蚀多晶硅层，从而定义晶体管的栅极电极，正如图28所示。目标2810形成了NMOS晶体管的栅极，而目标2820形成了nJFET晶体管的栅极电极。NMOS晶体管的栅极是采用n型多晶硅所制成的，而nJFET的栅极是采用p型多晶硅所制成的。在定义了栅极之后，进行一个短的氧化周期，去除多晶硅表面上的损伤。接着，沉积氧化层和氮化层并进行各向异性刻蚀，从而形成靠近栅极电极的间隔。在间隔形成结束时，晶片的剖面显示了栅极电极被两侧的间隔所包围着。标记为2830的目标是包围着栅极的间隔。这里，应该注意的是，在nJFET岛(目标2602)上多晶硅下面没有一层氧化层来阻止刻蚀。所以多晶硅刻蚀工艺必须非常小心地进行，从而不要过分刻蚀多晶硅和刻蚀到硅。防止过分刻蚀多晶硅的工艺步骤已经在本申请的前述部分中作了描述。
图29显示了硅晶片在形成用于MOS和JFET晶体管的源和漏区域之后的剖面。工艺步骤包括形成用于NMOS晶体管的轻掺杂漏(LDD)区域。这是通过在NMOS区域2601中的n型杂质的选择性离子注入来完成的。这一步骤还伴随着相反极性(p型)杂质的注入，用于防止漏和源的耗尽区域的相互接触，从而产生称之为“穿孔”的现象。这一步骤也被称之为“防穿孔”注入。LDD和防穿孔注入是在晶片上以最佳垂直至偏离垂直倾斜60％的入射角来进行的。在图29中，将这些区域标记为2910。类似的工艺用于创建在JFET的沟道和源和漏区域之间的低电阻区域(连接)。该连接形成在JFET的栅极附近，标记为目标2920。用于NMSO和nJFET晶体管的源和漏区域是采用n型杂质的离子注入方法形成的。形成用于NMOS的源和漏端点的n型离子注入是良好确定的工艺。对于nJFET而言，源和漏的掺杂类型不同于栅极的掺杂类型。源和漏的注入参数是可以调整的，从而确保用于形成这些端点的n型杂质不会改变栅极区域的极性。通过采用n或p型杂质以剂量为1×1014/cm2至1×1016/cm2注入，将JFET的栅极掺杂维持在高的水平上。注入的能量可以根据多晶硅的厚度来选择，JFET的源和漏的掺杂可以保持低于栅极的掺杂，以便于确保不会发生栅极掺杂的反型。NMOS晶体管的源和漏区域分别标记为2950和2952，JFET的源和漏区域分别标记为2954和2956。
图30a显示了硅晶片在形成接触孔和金属连接之后的剖面。紧跟着源和漏的形成，通过沉积一层金属(例如，钴、镍、钛、铂，等等)来实现自对准硅化物的形成，并且加热晶片从而允许金属与暴露的硅表面进行反应，形成硅化化合物。采用湿化学刻蚀方法清洗掉未使用的金属。接着，在低于摄氏600度的温度下沉积一层氧化层，作为介质层覆盖着整个晶片，正如图30a所示。刻蚀在介质层中的接触孔。金属合金可以单层或者多层的方式沉积在晶片上，并且可以采用光刻工艺进行图形化，随着通过金属层的刻蚀来形成晶体管的互连，以目标3020表示。NMOS和nJFET的布局如图30b所示。NMOS晶体管的源、漏和栅极区域被分别标记为3051、3050和3054。它们各自的接触孔被分别标记为3060、3061和3064。同样，nJFET的源、漏和栅极区域被分别标记为3052、3053和3055，以及它们接触孔被分别标记为3062、3063和3065。
典型实施例提供了本文所讨论的众多优点。例如，根据典型实施例能够获得与MOS的兼容性。以下显示了NFET和NMOS的典型比较。对于MOS而言，这是基于10埃厚的Tox；而对于JFET(具有对应沟道掺杂1×1018/cm2而言，这是基于720埃厚的Tdepletion。这将在输入电容和相关的性能指标方面产生显著的差异，如表1所示。
表1
  NFET   NMOS
  Ldrawn   45nm   45
  Ion(μA/μm)   280   500
  C*(fF)   0.06   1.5
  CV/I**(pS)   0.27   3.1
  1/2CV2(W)   8.10E-18   7.77E-16
栅极区域能够具有从栅极电极区域掺杂的杂质浓度。
与制造MOS结构相比较，JFET结构可以采用更少的工艺步骤来制造。除了栅极介质的消除之外，JFET中的栅极可以采用从多晶硅扩散杂质的方法来制造。使用单一的关键掩模步骤和简化的接触孔刻蚀工艺(例如，向下滴落到相同高度)，就能够减小工艺的复杂性。此外，为CMOS所开发的电子迁移率增强技术(例如，形变晶格)可以应用于本文所讨论的JFET器件。
在典型实施例中，在第二电压的施加期间内，耗尽层的厚度可以在大约100埃至大约3000埃之间。栅极区域可以具有大约45nm的线宽。
在典型实施例中，第一JFET可以构成在靠近第二JFET的位置上，其中，第一JFET的沟道区域是n型，而第二JFET的沟道区域是p型。图31是一个典型的互补FET(CFET)，它是由图3a和图5所先前讨论和具体显示的两个靠近的JFET所制成的。图31图示说明了两个相互靠近的器件JFET器件，其中一个器件具有n型沟道而另一个器件具有p型沟道。
目前，各种不同的器件利用CMOS技术，例如，静态逻辑门、动态逻辑门、传递逻辑门和存储器。这些器件都可以使用本文所讨论的组合JFET技术来制造。JFET可以组合到任意数量的电路和/或器件中，包括但并不限制于诸如SRAM之类的存储器件。
图32显示了一个等效电路，可用于实现与使用JFET晶体管构建典型转发器插入有关的延迟传输延迟的建模，正如H.B.Bakoglu(参见H.B.Bakoglu，Ph.D.Dissertation，Stanford University 1986，pp.43-46)。
一般来说，与JFET的CMOS配对相比较，具有较小结电容的JFET器件可以减小传输延迟。传输延迟Td可以使用下列公式来计算：
T d = k [ 2.3 R 0 h ( C int k + h C 0 ) + R int k ( C int k + 2.3 h C 0 ) ]
通过设置dTd/h＝0和dTd/dK＝0，产生：
T d = 7.6 ( R 0 R int C 0 C int )
或
T d = Const . R 0 C 0
换句话说，CFET的RoCo数值呈现出大约10倍下降或者传输延迟的大约3倍下降。
图33和34图示说明了CFET和CMOS器件的传输延迟(以秒为单位)以线段数量K和缓冲部分为函数。
此外，假定：
k = R int * C int R 0 * C 0
h = R 0 * C int R int * C 0
Power＝1/2Cint Vdd 2+k*h*1/2*C0*Vdd 2
并且将k和h的表达式替代到表述功率的表达式中，得到：
Power = 1 / 2 * C int * V dd 2 + 1 / 2 2.3 * C int * V dd 2
于是，在k和h的最佳数值上，功率仅仅只是Cint的函数。换句话说，功率与Co无关。H.B.Bakoglu也讨论了上述表达式(参见H.B.Bakoglu，Ph.D.Dissertation，Stanford University 1986，pp.43-46)，通过原文的引用合并与此。
下列表格说明了适用于在图32所示的典型转发器的CFET器件的典型参数以及CMOS器件的典型参数。
  45nm技术节点   CFET   CMOS
  全球引线长度(cm)   1   1
  Rint(Ω)   1.11E+04   1.11E+04
  Cint(pF)   1.57E-12   1.57E-12
  R0-驱动器阻抗(Ω-μm)   5.38E+02   3.14E+02
  C0-驱动器输入电容(F/μm) 6.48E-17 1.55E-15
  h-最佳缓冲宽度(μm)   34.3   5.3
  k-最佳段数   466.8   124.8
  VDD(V)   0.5   1
在另一替代实施例中，在多个JFET器件构成转发器链路的情况下，传输延迟反比于在所需链路中的器件数量。在一个实例中，传输延迟可以小于20ns。这一特性可以图33的图形加以说明。
在本文所讨论的JFET器件的另一替代实施例中，沟道区域可以包括至少一层应变材料。例如，应变材料可以是形变硅。
半导体基片可以是Si、GaAs、InP、或者其它III-V族材料中的至少一种材料所制成。
与它的NMOS配对器件相比较，本文所讨论的NFET器件的优点可以减小泄漏电流，正如图35和36所图示说明的那样。总的泄漏电流是下列分量之和：亚阈值电流(Isub)、栅极电流(Ig)和结隧道电流(It)。
本文所讨论的晶体管可以是，例如，适用于具有下列典型性能指标的下一代电话/PDA手机。
·功率＝0.1W(空闲)/5W(激活)
·芯片面积＝1cm2
·门数＝100M
·时钟＝1GHz
·任何时刻，10％的门是激活的
·每个门的功率＝500nW
·50％的功率作为激活的功率被耗散
·激活的功率＝250nW＝1/2CV2
采用CMOS器件的手机制造包含下列典型特性：Vdd＝1.0V，C＝0.5fF/栅极和C栅极＝1.5fF/μm(现有技术)。相比之下，采用CFET器件的手机的典型制造可以采用下列典型特性来实现：Vdd＝0.5V，C＝2.0fF/栅极和C栅极＝0.06fF/μm(现有技术)。
以下说明了下一代手机的典型参数：
·芯片面积＝1cm2
·门数＝100M
·时钟＝1GHz
·任何时刻，10％的门是激活的
-激活的功率＝1/2CV2·f·N·a，f是时钟频率，N是门的总数，a是激活因子
·Ctotal/门＝3·co+8·H·cint
-H是单元高度(＝20F，特征大小)
-C0是输入门电容
-Cint是引线电容/微米(0.15Ff/μm)
本文所讨论的采用JFET晶体管所构成的100M栅极可以占据1cm2，而1个栅极占据1μm2，特征尺寸＝0.045nm和单元高度H＝22F。应用这些参数，CMOS芯片采用Vdd＝1.0V，Ctotal＝4.79fF消耗功率为24.0W。相比之下，本文所讨论的JFET芯片采用Vdd＝0.5V，Ctotal＝1.63fF消耗功率为2.0W或者在功率消耗方面呈现出10倍的减小。这一优良的特性能够实现较低的功耗和低的芯片/封装温度效应，和低的泄漏。
正如图37和38所图示说明的那样，对于CMOS而言，重要聚焦是在强调性能的器件制造，同时面积最小化而不是功耗。然而，JFET器件主要聚焦包括低功耗，同时强调性能和面积的最小化。
业内熟练的技术人士应该意识到，本发明可以在不背离其精神或基本特性的条件下嵌入在其它特殊的形式中。因此，现在披露的实施例应认为是对各个方面所进行说明并非是限制。本发明的范围应由所附的权利要求书所指定，而不是上述说明，并且包含在其含义和范围以及等效范围内的所有变化。

Claims (15)

1.一种适用于使用具有小线宽的一对互补结型场效应晶体管(CJFET)的反相器的方法，所述方法包括步骤：
使用于所述CJFET反相器的输入电容小于类似线宽的CMOS反相器的相应输入电容；
在其数值小于正向偏置二极管两端电压降的电源处工作；
具有相比于所述CMOS反相器减小的开关功率；以及，
具有至少与所述CMOS反相器的相应延迟可比的、用于所述CJFET的传输延迟。
2.如权利要求1所述的方法，其特征在于，与所述CMOS反相器相比较，所述CJFET反相器较少受各种电性能下降机制的影响。
3.如权利要求2所述的方法，其特征在于，所述各种电性能下降机制包括栅极氧化层退化。
4.如权利要求2所述的方法，其特征在于，其特征在于，所述各种电性能下降机制包括静电放电现象。
5.如权利要求1所述的方法，其特征在于，所述小线宽小于100nm。
6.如权利要求1所述的方法，其特征在于，所述小线宽小于45nm。
7.如权利要求6所述的方法，其特征在于，相比于采用常规栅极电介质所构建的所述CMOD反相器的相应栅极电流，所述CJFET反相器具有更小的栅极电流。
8.如权利要求7所述的方法，其特征在于，所述较小的CJFET栅极电流比相应的CMOS电流要低不止十倍。
9.如权利要求1所述的方法，其特征在于，所述电源约为0.5V或更小。
10.如权利要求1所述的方法，其特征在于，所述传输延迟至少与所述CMOS反相器的相应延迟可比。
11.如权利要求1所述的方法，其特征在于，所述CJFET反相器还包括第一结型场效应晶体管(JFET1)，它靠近在同一半导体基片上的第二结型场效应晶体管(JFET2)；其中，
所述JFET1具有n型沟道区域，而所述JFET2具有p型沟道区域。
12.如权利要求11所述的方法，其特征在于，所述JFET1形成于p型阱区域内，而所述JFET2形成于n型阱区域内。
13.如权利要求12所述的方法，其特征在于，所述p型和n型阱区域都被嵌入到所述同一半导体基片中。
14.如权利要求13所述的方法，其特征在于，所述n型阱区域还被嵌入到所述p型阱区域内。
15.如权利要求14所述的方法，其特征在于，所述JFET1和所述JFET2各自还包括处在相应JFET晶体管的适当的源极和漏极区域之间的栅极区域；以及所有的阱、栅极、源极和漏极区域都被嵌入到所述同一半导体基片内。
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