CN101345259A - 垂直型mos晶体管及其方法 - Google Patents

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Abstract

在一实施方式中，垂直型MOS晶体管的形成不需要厚场氧化层，尤其是不需要所述晶体管的所述终止区中的厚场氧化层。

Description

垂直型MOS晶体管及其方法
技术领域
[01]本发明大致涉及电子器件，尤其是涉及形成半导体装置和结构的方法。
背景技术
[02]过去，半导体工业利用各种各样的半导体处理方法构造带有各种装置结构的垂直型MOS晶体管。现有的垂直型MOS晶体管一般具有场氧化区，场氧化区设置在覆盖垂直型MOS晶体管的场终止区(termination region)部分。这些场氧化区由热氧化形成。场氧化区用于减少终止区的电场并有助于提供用于垂直型MOS晶体管的高击穿电压。然而，形成这些热生长场氧化区通常地需要至少一个或多个掩模并涉及增加垂直型MOS晶体管成本的处理步骤。
[03]据此，所希望的是具有更少处理步骤和更低成本的垂直型MOS晶体管。
附图说明
[04]图1举例说明了现有技术的垂直型MOS晶体管放大横截面部分；及
[05]图2举例说明了根据本发明的垂直型MOS晶体管放大横截面部分；及
[06]图3举例说明了另一垂直型晶体管放大横截面部分，所述垂直晶体管为根据本发明的图2的垂直型MOS晶体管的替选实施方式。
[07]为了说明的简单性和清楚性，图中的组元不需要成比例，并且不同图中的相同附图数字表示相同组元。另外地，为了说明的简单性，省略已知步骤和组元的说明和细节。尽管装置在此处解释为某些N沟道或P沟道装置，本领域普通技术人员将认识到，根据本发明，互补装置(complementary device)也是可能的。本领域技术人员将认识到，此处所使用的词“在...期间”、“与此同时”、“当...时”并不是意味在启动动作后立即发生作用的概念，而是可能存在一些小的但合理的延迟，诸如传输延迟，在由启动动作激发的反应之间。为了附图的清楚性，装置结构的掺杂区举例说明为一般地具有直线边缘和精确角度的角部(corner)。然而，本领域的技术人员理解，由于掺杂剂的扩散和激活，掺杂区的边缘一般不可能是直线并且转角不可能为精确角度。
[08]此外，将举例说明本发明的装置以示出单元式设计(cellulardesign)(体区为多个单元区域)或单个体设计(体区由在延长式样、通常形成于蜿蜒式样或条文式样中构造的单个区域组成)。然而，为便于理解，在说明中一直将本发明的装置描述为底座设计(basedesign)。应当理解，本发明的意图包括单元设计和单个底座设计。
具体实施方式
[09]图1举例说明了现有技术的垂直型MOS晶体管10的放大横截面部分，垂直型MOS晶体管10包括热生长场氧化层(FOX)34。现有技术的垂直型MOS晶体管10在N型半导体衬底上形成，N型半导体衬底在一个表面上具有N型外延层12并且在第二表面上形成漏极38，诸如金属导体。P型区13形成在层12中以便于形成晶体管10的源极区和栅极结构。源极区18设置为与沟槽栅极14相邻。重掺杂P型区21形成在区13中，并且设置在源极区18之间，以便于形成与P型区13接触的电阻。沟槽栅极结构14在沟槽中具有侧壁栅绝缘体15和栅极导体材料23，该沟槽形成在层12中。薄绝缘体16可在层12的表面的一部分上形成。场氧化层(FOX)34一般由氧化层12表面的一部分的热氧化过程形成。这样的过程一般称为LOCOS过程。FOX 34的一部分形成为覆盖在P型区13上。为形成FOX 34，需要掩模和保护将不被氧化的层12的一部分，因此，为形成FOX 34需要单独的掩模和保护步骤。另一栅极导体材料24施加于FOX 34的一部分因此材料24覆盖在绝缘体16的一部分上并且延续至覆盖FOX 34的一部分。层间电介质材料一般施加于表面并形成图案为构成电介质区域28、29、30和31。源极导体材料19，诸如金属导体，一般施加用于形成与源极区18的电触点并施加于体区21。另一栅极导体材料25，诸如金属导体，一般施加形成至栅极导体材料24的电触点。栅极导体材料24通常地沟槽(未图示)的末端处接触栅极导体材料23。通常栅极导体材料23和24为相同材料，并在同一时间形成。另一导体材料36施加形成通过掺杂区37至层12的电触点。材料36和区域37一般形成环绕晶体管10的外部的环。FOX 34覆盖区13并延伸越过在区12和区13之间形成的结点。此外，栅极导体材料24必须在FOX 34上并延伸越过结点边缘。
[10]图2示意性地说明了垂直型MOS晶体管40的一种实施方式的放大横截面部分，该晶体管40无需热生长场氧化层形成。晶体管40在包括块状半导体衬底42的半导体衬底41上形成，外延层43在块状半导体衬底42上形成。在一些情况下，外延层43可省略。块状半导体衬底42和外延层43一般形成为具有N型导电率。第一掺杂区46在衬底41的表面上形成并延伸至衬底41中。区46具有从衬底41的表面以垂直方式向区46的水平底部边缘51延伸的外边缘45。区46一般形成为带有P型导电率并且一般具有大于层43的杂质浓度的峰值杂质浓度。优选地，区46的杂质浓度大于层43的杂质浓度至少一个数量级。沟槽型栅极47和48通常通过形成延伸至衬底41中、包括延伸至层43中的开口来形成。栅绝缘体49在开口的侧壁和底部形成，栅极导体材料59在开口中形成。栅极导体材料59一般为掺杂多晶硅但也可包括金属或金属硅化物。开口底部通常具有厚绝缘体50，绝缘体50的厚度大于栅绝缘体49的厚度。源极区54一般形成为从衬底41的表面延伸至区46中。源极区54一般为至少邻近沟槽型栅极47和48，优选地为通过邻接栅绝缘体49来邻接栅极47和48。体触点形成为区46中的掺杂区52和53。区52和区53中的体触点便于形成源极区54和区46之间的电连接以减少形成可能损害晶体管40的寄生双极晶体管的倾向。掺杂区70形成为便于产生经过外延层43至衬底41的电连接。薄绝缘体57一般形成为横过衬底41的表面并形成图案构造经过绝缘体57的开口用以便于形成栅极47和48以及便于形成电连接。绝缘体57可与栅极绝缘体49在相同时间形成并且接近相同的厚度，或者可与栅极绝缘体49在不同时间形成并且厚度不同。绝缘体57的厚度一般为大约两百至一千(200-1000)埃并通常取决于晶体管40的所求的栅极电压。例如，对于大约20伏(20V)和40伏(40V)的栅极电压，各自的厚度为大约五百(500)埃和一千(1000)埃。
[11]晶体管40的从区52延伸至边缘45的部分一般称为边缘终止区。为使击穿电压保持为高，重要的是减小在边缘终止区中形成的电场的强度。因此，栅极导体材料60形成在绝缘体57的一部分上，绝缘体57覆盖在区46的一部分上，并且栅极导体材料60设置在栅极48和外边缘45之间。栅极导体材料60并不在热生长场氧化区上形成。在优选的实施方式中，材料60在绝缘体57上形成。栅极导体材料60一般设置在离外边缘45的距离76以确保材料60不覆盖PN结，PN结在区46和衬底41的界面处沿边缘45形成。距离76一般从边缘45与衬底41的表面交叉处的点开始测量。当晶体管40为反向偏置，耗尽区将在区46和衬底41的界面处沿边缘45形成。为便于形成高击穿电压，优选的是，确保材料60不覆盖将形成为耗尽区的区46的部分。此外，优选的是，物理上接触导体62的材料60的部分覆盖区46并从边缘45隔离开。任选的薄电介质61可在材料60的侧壁和顶部形成。
[12]层间电介质材料通常地施加于表面并形成图案以形成电介质层区65、66和67。电介质层区65覆盖栅极导体材料59以使材料59绝缘。电介质层区66在绝缘体57上形成并延伸至覆盖接近栅极48的材料60的边缘。电介质层区67覆盖材料60的相反边缘，延伸横过绝缘体57至覆盖边缘45，并且通常继续延伸离开边缘45横过绝缘体57。区67一般为大约两千至四千埃(2000-4000×10-8cm)厚。导体材料被应用然后形成图案以形成源极导体55，源极导体55产生至源极区54和至体区52及53的电连接。区65将导体55从栅极材料59绝缘。导体材料的另一部分形成图案以形成另一栅极导体62，栅极导体62产生至栅极材料60的电连接。为帮助减少电场，栅极导体材料62形成在覆盖层43的一部分的绝缘体67的一部分上和形成在区46上，并且设置为延伸越过外边缘45。导体材料的另一部分形成图案以形成产生至衬底41的电连接的导体71。导体71和掺杂区70形成环绕晶体管40外边缘的连续环，以在晶体管40的外边缘处终止电场。
[13]将晶体管40形成为不带有覆盖区46和衬底41的界面——尤其是沿边缘45的界面的热生长场氧化区，减少了形成晶体管40所需的过程步骤的数量。热氧化步骤需要大量的过程时间并且需要增加成本的掩模步骤。将导体62构造成覆盖沿边缘45的界面有助于减少晶体管40的终止区电场，从而保持击穿电压为高。通常地，晶体管40的击穿电压为至少和晶体管10的击穿电压相等。
[14]图3示意性地说明了垂直型MOS晶体管80的一种实施方式的放大横截面部分，该晶体管80也不需要用热生长场氧化层形成。晶体管80为除使用栅极导体材料81代替图2的栅极导体材料60外的晶体管40的替选实施方式。栅极材料81构造成在薄绝缘体57上，但材料81延伸横过绝缘体57以覆盖边缘45并为衬底41的相邻部分。在此实施方式中，绝缘体57的厚度一般为大约两百至一千(200-1000)埃并通常取决于晶体管80的所求的击穿电压。例如，对于三十伏(30V)和四十伏(40V)击穿电压，各自的厚度为大约七百(700)至一千(1000)埃。由于材料81的不同形状，电介质区82用于替代区67。类似地，因为材料81的不同形状，另一栅极导体83用于替代导体62。
[15]按照上述所有观点，明显的是，披露了新颖的装置和方法。不需要构造热场氧化区来形成垂直型MOS晶体管减少了成本。将栅极材料60构造成覆盖区46使击穿电压保持为高。此外，将绝缘体67构造成覆盖区43外的衬底41并将栅极材料62构造成覆盖绝缘体67有助于增加击穿电压。这样消除了对构造单独的FOX的需求并减少所导致的半导体装置的成本。进一步地，将栅极材料62构造成覆盖边缘45有助于使击穿电压增加。
[16]尽管用具体的优选实施方式描述本发明的主题，但明显的是，对于半导体领域的技术人员来说，许多替选方案和变化将是明显的。例如，栅极材料59、60和81可包括金属或硅化物。此外，绝缘体67和82可以为单层，或者可以为包括诸如氧化物和氮化物的不同材料的叠层。

Claims (10)

1.一种垂直型MOS晶体管，包括：
第一导电率类型的块状半导体衬底，所述衬底在第一表面上具有漏极导体，以及具有与所述第一表面相对的第二表面；
位于所述块状半导体衬底的所述第二表面上的所述第一导电率类型的外延层；
所述外延层上的第二导电率类型的第一掺杂区，所述第一掺杂区具有从靠近所述外延层的所述表面延伸至所述外延层中的第一外边缘；
所述外延层的一部分上的薄绝缘体，所述薄绝缘体的第一部分覆盖所述第一掺杂区的一部分，并延伸越过所述第一掺杂区的所述第一外边缘而覆盖所述外延层的一部分，所述外延层的所述部分邻近所述第一掺杂区的所述第一外边缘；
沟槽型栅极，所述沟槽型栅极在所述外延层上形成并延伸至所述第一掺杂区中，所述沟槽型栅极具有位于所述沟槽型栅极的沟槽中的第一栅极导体；
源极，所述源极形成为所述外延层上及所述第一掺杂区中的所述第一导电率类型的第二掺杂区，所述源极定位为与所述沟槽型栅极邻近；
第二栅极导体，所述第二栅极导体位于所述薄绝缘体的第一部分上并覆盖所述第一掺杂区的一部分，所述第一掺杂区的所述部分在所述沟槽型栅极和所述第一掺杂区的所述第一外边缘之间，其中所述第二栅极导体并不延伸至覆盖在所述外延层和所述第一掺杂区的所述第一外边缘的界面处形成的PN结，以及其中所述第二栅极导体并不覆盖厚场氧化区上；
层间电介质，其形成在所述薄绝缘体的所述第一部分上并覆盖所述第二栅极导体的一部分，其中所述层间电介质的厚度为所述薄绝缘体厚度的至少两倍，所述层间电介质延伸横过所述薄绝缘体越过所述第一掺杂区的所述第一外边缘；及
金属栅极导体，所述金属栅极导体形成在所述层间电介质的一部分上和所述第二栅极导体的一部分上形成。
2.如权利要求1所述的垂直型MOS晶体管，其中所述第二栅极导体设置为不覆盖在所述外延层和所述第一掺杂区的所述第一外边缘的所述界面处形成的耗尽区。
3.如权利要求1所述的垂直型MOS晶体管，其中所述垂直型MOS晶体管没有组元覆盖场氧化区。
4.一种用于形成垂直型MOS晶体管的方法，包括：
提供第一导电率类型的半导体衬底，所述半导体衬底具有第一表面和第二表面；
在所述半导体衬底的所述第一表面上形成第二导电率类型的第一掺杂区并延伸至所述半导体衬底中；
在所述半导体衬底的所述第二表面上形成漏极导体；及
形成延伸至所述第一掺杂区中的垂直型MOS晶体管的源极区和栅极区，其中所述垂直型MOS晶体管无覆盖所述半导体衬底和所述第一掺杂区的外边缘之间界面的场氧化区。
5.如权利要求4所述的方法，其中形成所述垂直型MOS晶体管的源极区和栅极区包括形成无覆盖所述界面上热生长场氧化区的所述垂直型MOS晶体管。
6.如权利要求4所述的方法，其中形成所述垂直型MOS晶体管的源极区和栅极区包括在半导体衬底的第一表面上形成薄绝缘体并覆盖所述半导体衬底和所述第一掺杂区的所述外边缘之间的界面，以及在所述薄绝缘体的第一部分上形成栅极导体并覆盖所述第一掺杂区的一部分。
7.如权利要求6所述的方法，还包括将所述栅极导体形成为不延伸至覆盖所述半导体衬底和所述第一掺杂区的所述外边缘之间的所述界面上。
8.如权利要求6所述的方法，还包括在所述薄绝缘体的所述第一部分上形成层间电介质以及覆盖所述栅极导体的一部分。
9.一种垂直型MOS晶体管，包括：
第一导电率类型的半导体衬底，所述半导体衬底具有第一表面并具有位于与所述第一表面相对的第二表面上的漏极导体；
所述第一表面上的第二导电率类型的第一掺杂区，所述第一掺杂区具有从靠近所述第一表面延伸至所述半导体衬底中的第一外边缘；
所述半导体衬底的一部分上的薄绝缘体，所述薄绝缘体的第一部分覆盖所述第一掺杂区的一部分并延伸越过所述第一掺杂区的所述第一外边缘而覆盖与所述第一掺杂区的所述第一外边缘相邻的所述半导体衬底的一部分；
延伸至所述第一掺杂区中的沟槽型栅极，所述沟槽型栅极具有位于所述沟槽型栅极的沟槽中的第一栅极导体；
源极，所述源极形成为所述半导体衬底上和所述第一掺杂区中的所述第一导电率类型的第二掺杂区，所述源极设置为邻近所述沟槽型栅极；
第二栅极导体，其处在所述薄绝缘体的所述第一部分上并覆盖位于所述沟槽型栅极和所述第一掺杂区的所述第一外边缘之间的所述第一掺杂区一部分，其中所述第二栅极导体不覆盖厚场氧化区；及
层间电介质，其在所述薄绝缘体的所述第一部分上形成并覆盖在所述第二栅极导体的一部分上，所述层间电介质延伸越过第一掺杂区的第一外边缘，其中所述层间电介质的厚度大于所述薄绝缘体的厚度，以及其中所述电介质不覆盖场氧化区。
10.如权利要求9所述的垂直型MOS晶体管，其中所述层间电介质并非通过所述半导体衬底的热氧化而形成。
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