CN101356584B - 用于可编程逻辑器件集成电路的带有提高的供电电平的易失性存储器单元 - Google Patents

用于可编程逻辑器件集成电路的带有提高的供电电平的易失性存储器单元 Download PDF

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Abstract

提供具有易失性存储器单元的集成电路。这些存储器单元产生输出信号。这些集成电路可能是含有可编程核心逻辑的可编程逻辑器件集成电路，该可编程核心逻辑包含带有栅极的晶体管。使用核心逻辑供电电平为核心逻辑供电，该核心逻辑供电电平由核心逻辑正供电电压和核心逻辑接地供电电压限定。当装载了配置数据时，这些存储器单元产生输出信号，这些输出信号被施加于核心逻辑中的晶体管的栅极以定制该可编程逻辑器件。使用存储器单元供电电平为存储器单元供电，该存储器单元供电电平由存储器单元正供电电压和存储器单元接地供电电压限定。该存储器单元供电电平相对于该核心逻辑供电电平被提高。

Description

用于可编程逻辑器件集成电路的带有提高的供电电平的易失性存储器单元
本申请要求2005年11月17日提交的编号为11/282,437的美国专利申请的优先权。
技术领域
本发明涉及易失性存储器单元，更具体地，涉及在集成电路(诸如，可编程逻辑器件集成电路)上运行于提高的供电电平的易失性存储器单元。
背景技术
集成电路一般含有易失性存储器单元。典型的易失性存储器单元基于交叉耦合的反相器(锁存器)并被用于存储数据。每一个存储器单元可以存储数据的单个位。
易失性存储器单元常常被用来存储可编程逻辑器件中的配置数据。可编程逻辑器件是一种能够以较小的批量定制来实现所需逻辑设计的集成电路。在典型的方案中，可编程逻辑器件生产商预先设计并制造未定制的可编程逻辑器件集成电路。然后，逻辑设计者使用逻辑设计系统设计定制的逻辑电路。该逻辑设计系统使用制造商的可编程逻辑器件的硬件能力信息来帮助该设计者从给定的可编程逻辑器件上的可用资源实现该逻辑电路。
该逻辑设计系统基于逻辑设计者的定制设计创建配置数据。当配置数据被装载到一个可编程逻辑器件的存储器单元内时，它对该可编程逻辑器件的逻辑进行编程从而该可编程逻辑器件实现设计者的逻辑电路。使用可编程逻辑器件可以极大地减少实现所需集成电路设计所需要的努力。
传统的可编程逻辑器件存储器单元使用正供电电压和接地供电电压来供电。用于为传统的可编程逻辑器件存储器单元供电的正供电电压典型地被称为Vcc或Vcc-core，它与被用来为可编程逻辑器件中的核心逻辑供电的供电电压相同。用于为传统的可编程逻辑器件存储器单元供电的接地供电电压被称为Vss，它与用来为核心逻辑供电的接地供电电压相同。
在低Vcc值上运行的集成电路(诸如可编程逻辑器件集成电路)优于在较高Vcc值上运行的集成电路。例如，Vcc的降低一般导致降低的功率消耗。由于这些优点，半导体产业持续地致力于产生支持Vcc降低的工艺和电路设计。前几代可编程逻辑器件运行于2.0伏特、1.8伏特和1.5伏特的Vcc电平。更近的，在可编程逻辑器件中已经使用1.2伏特的Vcc电平。预计未来的可编程逻辑器件将支持低于1.2伏特(例如1.1伏特或1.0伏特)的Vcc电平。
可编程逻辑器件中的存储器单元产生静态输出信号，这些静态输出信号反映已被装载到这些存储器单元内的配置数据。这些静态输出信号驱动金属氧化物半导体(MOS)晶体管的栅极。一些晶体管是在多路复用器和其它逻辑元件中被用作传输晶体管的N沟道金属氧化物半导体(NMOS)晶体管。其它的晶体管是被用作选择性地断开不用的电路块的断电晶体管的P沟道金属氧化物半导体(PMOS)晶体管。
可编程逻辑器件中的NMOS传输晶体管仅在它们被足够大的电压驱动下才会正确地工作。如果因为例如器件上的Vcc电平太低的原因而在不足的电压电平上驱动可编程逻辑器件中的传输晶体管，则穿过该传输晶体管的数据信号将遭受过度的电压损耗并且可能在器件上无法被辨认为有效的逻辑信号。
PMOS断电晶体管仅在它们可被完全断开时才令人满意地运行。如果PMOS晶体管被不完全断开，则会产生不希望的泄露电流。
因此需要能够提供可编程逻辑器件集成电路，其NMOS传输晶体管和PMOS断电晶体管令人满意地运行，特别是在低核心逻辑供电电压的运行环境下。
发明内容
根据本发明，提供含有核心逻辑和存储器单元的集成电路(诸如可编程逻辑器件集成电路)。在可编程逻辑器件集成电路中，核心逻辑含有可编程逻辑，该可编程逻辑通过应用在存储器单元的输出处产生的控制信号而被定制。可编程逻辑通过装载合适的配置数据到存储器单元内而被编程。装载后，存储器单元产生对应于被装载的配置数据的静态输出信号。这些静态输出信号被施加到可编程逻辑中的晶体管的栅极上以相应地导通和断开晶体管。
通过使用比用于为核心逻辑供电的供电电平更高的供电电平来为存储器单元供电，核心逻辑晶体管的性能被提高。使用这种类型的提高的供电电平布置更完全地导通晶体管以降低信号退化并且更完全地断开晶体管以降低泄漏电流。
存储器单元使用清除线进行清空。存储器单元使用数据线装载配置数据。地址线和地址晶体管被用于控制哪些存储器单元被装载。与存储器单元供电电压匹配的清除信号、地址信号和数据信号被使用。
本发明的更多特征、性质以及各种优点将通过附图和优选实施例的以下详细说明中变得更加清晰。
附图说明
图1是根据本发明的示例性可编程逻辑器件集成电路图。
图2是可编程逻辑器件存储器单元的传统阵列图。
图3是传统的可编程逻辑器件存储器单元图。
图4是根据本发明带有存储器单元电路的示例性可编程逻辑器件图。
图5是根据本发明在集成电路诸如图4所示类型的可编程逻辑器件集成电路中控制N沟道金属氧化物半导体传输晶体管的示例性存储器单元图。
图6是根据本发明在集成电路诸如图4所示类型的可编程逻辑器件集成电路中控制P沟道金属氧化物半导体断电晶体管的示例性存储器单元图。
图7是根据本发明涉及在集成电路诸如可编程逻辑器件集成电路上运行存储器单元电路的示例性步骤的流程图。
图8是在集成电路中控制晶体管的传统存储器单元图。
图9是根据本发明在集成电路中控制晶体管的存储器单元图。
图10是根据本发明在集成电路中控制带有降低的阈值电压的晶体管的存储器单元图。
图11是根据本发明在集成电路中控制带有提高的阈值电压的晶体管的存储器单元图。
具体实施方式
本发明涉及含有存储器单元的集成电路。该集成电路可以是存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、在其中存储器被用作配置存储器的可编程逻辑器件集成电路或者任何其它适当的集成电路。为清楚起见，本发明大体在可编程逻辑器件集成电路和可编程逻辑器件存储器单元的背景下描述。
图1示出根据本发明的示例性可编程逻辑器件10。可编程逻辑器件10可具有输入/输出电路12，该输入/输出电路用于驱动信号离开器件10和用于通过输入/输出引脚14接收来自于其它器件的信号。互连资源16(诸如全局和局部的垂直和水平的导线和总线)可被用来路由器件10上的信号。互连资源16包含固定的互连(导线)和可编程的互连(例如，在各自固定的互连之间的可编程连接)。可编程逻辑18可包含组合逻辑电路和时序逻辑电路。可编程逻辑18可以被配置来执行定制的逻辑功能。与互连资源相关联的可编程互连可被看作是可编程逻辑18的一部分。
可编程逻辑器件10含有易失性存储器单元20，这些易失性存储器单元可使用引脚14和输入/输出电路12装载配置数据(也被称为编程数据)。一旦被装载，这些存储器单元的每一个提供对应的静态控制输出信号，该信号控制可编程逻辑18中的相关逻辑元件的状态。存储器单元输出信号典型地被施加到MOS晶体管的栅极上。这些晶体管可包含可编程元件如多路转接器中的N沟道金属氧化物半导体(NMOS)传输晶体管。一些输出信号可用来控制P沟道金属氧化物半导体(PMOS)断电晶体管。
当存储器单元供给高输出到NMOS传输晶体管时，该晶体管被导通并且从其输入传输逻辑信号到其输出。当该存储器单元的输出为低电位时，该传输晶体管被断开并且不传输逻辑信号。能够用这种方式来配置传递晶体管允许可编程逻辑器件的逻辑被编程以实现所需的逻辑设计。
当存储器单元供给低输出到PMOS断电晶体管时，该晶体管被导通。这允许相关逻辑电路块接收电力。当该存储器单元供给高输出到PMOS断电晶体管时，该晶体管被断开。这使得该电路块断电。
典型的存储器单元20由被配置以形成交叉耦合的反相器的许多个晶体管构成。通过一种适当的方法，互补金属氧化物半导体(CMOS)集成电路技术被用于形成存储器单元20，这样基于CMOS的存储器单元的实施方式被作为示例在本文进行描述。在可编程逻辑器件集成电路的背景下，存储器单元存储配置数据，并且因此有时被称为配置随机存取存储器(CRAM)单元。
存储器单元可通过引脚14和输入/输出电路12从外部源如配置器件集成电路进行装载。被装载的存储器单元20提供静态控制信号，这些信号被施加于可编程逻辑18中电路单元(例如金属氧化物半导体晶体管)的端子(比如栅极)以控制这些单元(例如导通或断开某些晶体管)并且从而配置可编程逻辑18中的逻辑。电路单元可以是多路转接器、查询表、逻辑阵列、与逻辑门(AND)、或逻辑门(OR)、与非逻辑门(NAND)和或非逻辑门(NOR)等的一部分。存储器单元20一般以阵列模式布置。在典型的现代可编程逻辑器件中，在一个芯片上可能有数百万个存储器单元20。
器件10的电路可使用任何合适的架构来组织。例如，可编程逻辑器件10的逻辑可被组织为较大的可编程逻辑区域的一系列的行和列，每个较大的可编程逻辑区域含有多个较小的逻辑区域。器件10的逻辑资源可由互连资源16如相关垂直和水平导体相互连接。这些导体可包含基本跨越整个器件10的全局导线、跨越器件10的一部分的部分线如半线(half-line)或四分之一线(quarter line)、特定长度(例如足以互连几个逻辑区域)的交错线、较小的局部线或任何其它合适的互连资源布置。如果需要，器件10的逻辑可在更多级或层中布置，其中多个大区域被互连以形成更大的逻辑部分。此外其它的器件布置可使用没有被以行和列布置的逻辑。
当存储器单元被布置在阵列中时，水平的和垂直的导体和相关装载电路可被用来装载配置数据到存储器单元中。图2示出传统的数据装载布置。图2的布置含有存储器单元24的3×3的阵列22。(实际的存储器阵列一般具有数百或数千个行和列，但3×3阵列被用作示例)。阵列22通过正供电线40和接地供电线38(0伏特)来接收供电。线40上的电压Vcc一般是1.2伏特，地线38上的电压Vss一般是0伏特。同样的电压电平被用于对使用阵列22的可编程逻辑器件的核心中的可编程逻辑供电。因此，电压Vcc和Vss有时被称为Vcc-core和Vss-core。
清除线36(标记为CLR)被用来清空存储器阵列22的内容。在该阵列已被清空后，可装载配置数据。
配置数据通过输入32被串行地提供给寄存器30。然后该配置数据通过DATA_IN_1、DATA_IN_2和DATA_IN_3的线26被并行地提供给阵列22。地址解码器34通过输入44接收寻址信息。作为响应，地址解码器使地址线28(即ADD1、ADD2或ADD3)中所需的一个有效。当给定列中的地址线有效时，数据线26上的数据被装载到该列中的存储器单元24内。通过系统地装载阵列的每一个列中的存储器单元，该阵列被充满。在该阵列被完全地装载了配置数据之后，每一个存储器单元24的输出42产生相应的静态控制信号来控制晶体管的栅极。
图3示出图2中阵列22所使用的传统存储器单元24类型。如图3所示，存储器单元24由两个交叉耦合的反相器——反相器46和反相器52组成。反相器46具有P沟道金属氧化物半导体(PMOS)晶体管48和N沟道金属氧化物半导体(NMOS)晶体管50。反相器52具有PMOS晶体管54和NMOS晶体管56。在通过激活清除线36而进行的清除操作过程中，NMOS晶体管60被导通。这将节点N2连接到地38并清空存储器单元24。存储器单元在线42(DATA_OUT)上的输出由节点N2上的信号决定。
当地址线28被置于高电位时，NMOS晶体管58被导通而且数据线26上的信号被驱动到存储器单元24内。如果线26上的信号是高电位，则节点N1保持高电位而且存储器单元24保持其低电位(清除)状态。输出DATA_OUT为低电位。如果线26上的信号是低电位，则节点N1位于低电位，并且由于反相器46将低N1信号反相，节点N2上的电压被拉高。这使得输出DATA_OUT处于高电位。
图3示出的配置中，DATA_OUT信号被施加于传输晶体管64的栅极62。当DATA_OUT是低电位时，传输晶体管64断开。当DATA_OUT信号在高电位时，传输晶体管64导通并且允许数据在线66和线68之间流动。器件上的其它存储器单元可以被用于产生用于PMOS断电晶体管而非NMOS传递晶体管如晶体管64的控制信号。
图3中的传统存储器单元使用正供电电压Vcc和接地供电电压Vss来供电。逻辑信号DATA_IN、ADD、CLR和DATA_OUT具有逻辑高电平Vcc和逻辑低电平Vss，与在器件的核心逻辑中使用的逻辑电压电平相匹配。
随着半导体产业寻求低的Vcc值，使用图3中的电路出现困难。当逻辑1被装载到存储器单元24中时，所产生的DATA_OUT信号具有电压Vcc。在Vcc的低值情况下，该DATA_OUT电压会相对较低。结果是晶体管64可能没有被足够的强度所驱动。在这种类型的情况下，在输入66处具有电压范围在0伏特(Vss)和1.2伏特(Vcc)之间的核心逻辑信号可能衰减很多以至于它们在输出68上具有在0伏特和0.6伏特之间的电压范围。这种程度的信号衰减可能是无法容忍的，因为0.6伏特的信号可能无法被辨认为有效的逻辑高信号。
根据本发明，提供集成电路，在其中不同的供电电平被用于为核心逻辑电路和存储器单元供电。可使用正供电电压Vcc和接地供电电压Vss来为核心逻辑供电。可使用通过提高Vcc和/或降低Vss产生的被提高的供电电平来为存储器单元供电。通过这种布置，被施加于存储器单元的正供电电压可以是高于Vcc的电压Vcchg-high。被施加于存储器单元的接地供电电压可能是低于Vss的电压Vsslg。
通过用相对于核心逻辑被提高的供电电平为存储器单元供电，存储器单元产生能更好地控制集成电路上的晶体管的输出控制信号。例如，产生处在Vcchg-high的高输出信号和处在Vsslg的低输出信号的存储器单元能够比传统的产生处在Vcc的高输出信号和处在Vss的低输出信号的存储器单元更完全地导通和断开晶体管。同时，Vcc的低值可被用于降低核心逻辑的功率消耗。
图4示出根据本发明的含有存储器单元82的示例性集成电路10(诸如可编程逻辑器件集成电路)。在操作过程中，图4的存储器单元82被用作图1的可编程单元20。
如图4所示，集成电路10具有电力调节器电路84。电力调节器电路84通过引脚(诸如引脚14)和线路(诸如线路86)接收供电。
电压Vss和Vcc一般被从其上安装集成电路10的板提供给集成电路10。这些供电电压一般通过线路(诸如线路88)分配到核心逻辑18上。线路90可被用来提供Vss和Vcc给电压调节器电路84。
电力调节器电路84使用来自线路90的输入电源信号(诸如Vss和Vcc)以在其输出92上产生供电电压Vsslg和Vcchg-high。线路94输送这些供电电压到数据装载电路100。线路96输送这些供电电压到阵列98中的存储器单元82。
在电力调节器电路84中可使用任何合适的电路以产生供电电压Vcchg-high和Vsslg。例如，可使用电荷泵电路或其它电压提升电路来从较小的电压产生相对较大的电压以及可使用分压器电路或其它合适的电压下降电路来从较大的电压产生相对较小的电压。若需要，附加的供电电压可被电力调节器电路84用作输入。在图4的示例中，示出的电力调节器电路84接收两个附加的供电电压V1和V2。它们可以是任何适合的电压。例如，V1可以是Vcchg-high，V2可以是Vsslg。
阵列98的供电电平由正供电电压Vcchg-high和接地供电电压Vsslg的差限定。例如，如果Vcchg-high是1.3伏特而Vsslg是-0.2伏特，则供电电平是1.5伏特。如果Vcchg-high是1.25伏特而Vsslg是-0.3伏特，则供电电平更大(即1.55伏特)。一般地，在满足方程1的情况下，阵列98中的存储器单元82的供电电平相对于核心逻辑18的供电电平被提高。
Vcchg-high-Vsslg＞Vcc-Vss    (1)可以通过产生数值比Vcc高的Vcchg-high、通过产生数值比Vss低的Vsslg或者通过既产生比Vcc高的Vcchg-high值又产生比Vss低的Vsslg值来获得提高的条件。为了清楚，下面的讨论有时集中在Vcchg-high比Vcc高并且Vsslg比Vss低的特别合适的布置。但是这仅仅是一个产生存储器单元82的被提高的供电电平的示例性方式。
Vcchg-high和Vsslg可使用任何合适的电压电平。例如，如果集成电路具有运行在1.2伏特的正供电Vcc和0伏特的接地供电电压Vss的核心逻辑电路，则1.4伏特和-0.2伏特的供电电压电平可分别被用于Vcchg-high和Vsslg。也可以使用其它的电压。例如，Vcchg-high可能在1.2伏特到1.7伏特或1.3到1.6伏特之间，而Vsslg可能在0到-0.2伏特或-0.1伏特到-0.4伏特之间。一般地，只要Vcchg-high减去Vsslg大于Vcc减去Vss，就可使用任何合适的电压电平，这里Vcc和Vss是用于为器件上的核心逻辑供电的供电电压。若需要，其它的供电电平可被用于其它的电路。例如，可使用比用于为核心逻辑供电的供电电平更高的供电电平为输入-输出电路12供电。
线路96被用来分配Vcchg-high和Vsslg到存储器单元阵列98中的每一个存储器单元82。在图4的示例中，阵列98中具有三行和三列的存储器单元82。这仅是示例性的。集成电路如集成电路10可具有任何合适数量的存储器单元82。例如，典型的存储器阵列可具有数千或数百万的以数百或数千行和列布置的存储器单元82。
在图4的布置中，信号Vcchg-high和Vsslg是常数。若需要，电力调节器电路可产生时变的供电信号以方便数据装载操作。这里作为示例对使用恒定的Vcchg-high和Vsslg数值进行描述。
使用相对低的供电电平为核心逻辑18供电具有诸如降低功率消耗的优点。用于为存储器单元82供电的供电电平比核心供电电平高，但是在阵列98中使用被提高的供电电平所导致的阵列98中的功率损耗效率的损失被性能好处所抵消。
数据装载和控制电路100控制对阵列98的清空和数据装载操作。数据装载和控制电路100通过输入线路102接收来自于外部源的配置数据。在典型的系统中，配置数据被从存储器和数据装载电路装载到可编程逻辑器件中。这种类型的电路(有时被称为配置器件)将配置数据装载到寄存器104中。地址解码器106可通过线路108接收外部的控制信号，或者可在数据装载和控制电路100中内部地生成寻址控制信号。
数据装载和控制电路100在清除线111(标记为CLR)上生成清除信号。通过电路100使信号CLR有效将存储器阵列98的内容清空。清除操作一般在系统加电或在重配置过程中执行。在阵列被清空之后，CLR信号被无效并且配置数据被装载。
配置数据可通过线路102和110被装载到寄存器104中。寄存器104通过DATA_IN_1、DATA_IN_2和DATA_IN_3的线112并行地施加配置数据到阵列98。地址解码器106通过输入114从外部源或从数据装载和控制电路100中的电路接收寻址信息。地址解码器106系统地使所需地址线116(即ADD1、ADD2或ADD3)有效或无效。当每一列中的地址线被有效时，在数据线112上的数据被装载到该列中的存储器单元82中。通过以这种方式对每一列寻址，整个阵列98被装载配置数据。阵列被装载之后，每一个存储器单元82的输出118生成相应的静态控制信号以控制NMOS晶体管如NMOS传输晶体管的栅极、PMOS晶体管如PMOS断电晶体管的栅极或者可编程逻辑器件10的核心逻辑18中的其它逻辑元件。
图5和图6示出图4的阵列98中使用的存储器单元82类型。
在图5的示例中，存储器单元82在输出118上提供输出信号DATA_OUT，该信号控制NMOS传输晶体管120。如果DATA_OUT处在高电位，则晶体管120的栅极126为高电位。这使得晶体管120导通，从而信号可从晶体管输入122传输到晶体管输出124。如果DATA_OUT为低电位，晶体管120断开并且信号被阻塞。
在图6的示例中，存储器单元82在输出线118上提供输出信号DATA_OUT，该信号被施加到PMOS晶体管130的栅极128上。当DATA_OUT信号为逻辑低电位时，PMOS晶体管134被导通，从而允许端子132上的正供电电压Vcc传输到端子134以便为电路136供电。当DATA_OUT为高电位时，PMOS晶体管130被断开。断开晶体管130阻塞供电电压Vcc并且从而使电路136断电以节能。电路136一般是可编程逻辑器件上的核心逻辑18的区域，该区域未被使用并因此可以被断电以降低集成电路上的功率消耗。
如图5所示，存储器单元82由两个交叉耦合的反相器--反相器138和反相器140构成。反相器138具有P沟道金属氧化物半导体(PMOS)晶体管142和N沟道金属氧化物半导体(NMOS)晶体管144。反相器140具有PMOS晶体管146和NMOS晶体管148。
在通过激活清除线111而进行的清除操作过程中，NMOS清除晶体管150被打开。这连接节点N2到地154并且清空存储器单元82。存储器单元在线118上的输出(DATA_OUT)由节点N2上的信号决定。
当地址线116(信号ADD)被置于高电位时，NMOS地址晶体管156被导通并且数据线112上的信号被驱动到存储器单元82内。如果存储器单元82被清空并且线112上的信号处于高电位，则当ADD有效时，节点N1保持高电位并且存储器单元82保持其低电位(清除)状态。这种情况下，节点N2上的电压处于低电位且线130上的输出DATA_OUT处在低电位(即Vsslg)。如果当ADD有效时，存储器单元82被清空并且线112上的信号处于低电位，则节点N1被置于低电位。反相器138将节点N1上的低电压反相，从而节点N2上的电压和线118上的信号DATA_OUT被置于高位。
(在此示例中，)DATA_OUT信号被施加到传输晶体管120的栅极126上。传输晶体管120被包含在器件10的核心逻辑18中。当DATA_OUT处于低电位时，传输晶体管120断开。当DATA_OUT处于高电位时，传输晶体管120导通并且允许数据在线122和线124之间流动。
正供电电压Vcchg-high通过线158被施加于反相器。接地供电电压Vsslg通过地154被施加。使用线路96为阵列98中的每个存储器单元92的端子158和154供给电压Vcchg-high和Vsslg(图4)。
在图6的示例性存储器单元布置中，输出信号DATA_OUT控制断电晶体管130。当DATA_OUT处于高电位时，晶体管130断开，从而阻止为电路136供电。在给定的集成电路上可以有任何合适数量的断电晶体管如晶体管130。当可编程逻辑器件的一部分不需要时(例如，因为这部分电路不再需要被用来实现逻辑设计者的定制逻辑设计)，可以断开其相关断电晶体管130来禁能这部分器件。以这种方式禁能不使用的电路有助于降低该可编程逻辑器件的功耗量。
优选地用被提高的供电电平为存储器单元82供电。这提高了晶体管如图5的NMOS晶体管120和图6的PMOS晶体管130的性能。为存储器单元82供电的供电电平由Vcchg-high和Vsslg之间的差表示。优选地，这些值中的一个或全部与用于为核心逻辑18(图4)供电的Vcc和Vss的值不同。特别地，Vcchg-high优选地高于Vcc并且Vsslg优选地低于Vss。通过这种类型的布置，当逻辑1被存储在存储器单元82中时，在线118上产生DATA_OUT信号电平Vcchg-high。当逻辑0被存储在存储器单元82中时，在线118上产生DATA_OUT信号电平Vsslg。
如图5所示，穿过核心逻辑晶体管120的数据信号具有Vcc到Vss的电压范围，因为核心逻辑使用Vcc和Vss进行供电。逻辑高信号具有标称电压Vcc。逻辑低信号具有标称电压Vss。最佳地，当穿过晶体管120时这些数据信号不被显著地衰减。这通过使用比Vcc高的Vcchg-high值来确保。使用比Vcc高的Vcchg-high值有助于确保当DATA_OUT在高电位时晶体管120被完全导通并且降低端子122和124之间的电阻。结果端子124上的输出逻辑信号具有适当的逻辑电平(即逻辑高信号具有电压Vcc而逻辑低信号具有电压Vss)。这对于在其中Vcc的值已被降低以降低功耗的集成电路来说特别有帮助，因为在这种电路中使用Vcc大小的控制信号难以正确地导通NMOS传输晶体管。使用比Vss低的Vsslg值有助于在DATA_OUT处于低电位时完全地断开晶体管120并且降低泄漏。
在图6的示例中，线118上的DATA_OUT信号被施加到PMOS晶体管130的栅极上。
当需要将核心逻辑电路136断电时，逻辑0被存储在存储器单元82中。这使得存储器单元82在线118上产生具有Vcchg-high电压的DATA_OUT信号。因为Vcchg-high优选地高于Vcc，晶体管130会被完全地断开并且泄漏电流会被降低。如果没有使用较大的Vcchg-high值来控制晶体管130，晶体管130会出现不可忽略的泄漏电流，这可能引起由断电电路136产生的不需要的能耗。
当需要使用电路136来执行激活电路功能时，低DATA_OUT信号在线118上产生，该信号导通晶体管130。在本方案中使用低于Vss的Vsslg值有助于完全导通晶体管130。在晶体管130完全导通和较小的电阻的情况下，当电力通过晶体管130从Vcc端子160到电路136和Vss端子162时，产生可忽略的电压损耗。
图7示出涉及到使用可编程逻辑器件集成电路10上的存储器单元阵列98中的存储器单元82的示例性步骤。
在步骤164，使用清除线111清空存储器单元82。信号CLR的范围从低Vsslg到高Vcchg-high，从而确保清除晶体管150的正确操作。在清除操作中，通过将CLR置于使晶体管150完全导通的Vcchg-high使清除信号CLR有效。当清除结束后，通过将CLR置于Vsslg，清除信号CLR被无效。使用Vsslg的值作为清除线的逻辑低信号防止在晶体管150中形成泄漏电流，如果使用诸如Vss等较高的电压可能形成该泄漏电流。
在步骤166中，通过线路102和输入110(图4)，将配置数据移位到数据装载电路100的寄存器104中。
在步骤168中，控制信号在输入114处被施加到图4中的地址解码器106。该控制信号指示该地址解码器106使所需地址线116有效以对阵列98中的存储器单元的列进行寻址。地址信号ADD的范围从逻辑低值Vsslg到逻辑高值Vcchg-high。使用Vsslg的值作为ADD的逻辑低值阻止在不用的(无效的)地址晶体管156中形成泄露电流。使用Vcchg-high值作为逻辑高值保证地址晶体管156可以在寻址过程中被完全导通。
通过将ADD置于Vcchg-high使地址线有效，从而将每个DATA_IN线112上出现的数据(以反相形式)装载到阵列98的被寻址的列中与其相关的存储器单元82中。数据信号DATA_IN优选地具有从逻辑低电平Vsslg到逻辑高电平Vcchg-high的电压范围。该布置确保由寄存器104提供的数据信号具有与在存储器阵列98中使用的电压相匹配的电压以防止线路争用。
在步骤170中，通过将ADD置于Vsslg而使地址线无效。如果还有其它存储器单元要被装载，则处理进程返回到步骤166(线172)。
当阵列98的所有列都被装载了数据时，被装载的存储器单元可在可编程逻辑器件集成电路10中执行其预设功能(步骤174)。在步骤174中，电力调节器电路84使用被提高的供电电平(即使用正供电电压Vcchg-high和接地供电电压Vsslg)为存储器单元供电。结果，已被装载逻辑1的每个存储器单元82提供处于电压Vcchg-high的逻辑高DATA_OUT输出信号，并且已被装载逻辑0的每个存储器单元82提供处于电压Vsslg的逻辑低DATA_OUT输出信号。
存储器单元输出信号被提供给电路组件，诸如图5的NMOS传输晶体管120和图6中的PMOS断电晶体管130。因为用于为每个存储器单元82供电的供电电平相对于用于为核心逻辑18供电的核心逻辑供电电平Vcc和Vss被提高，所以晶体管如晶体管120和130表现出改进的性能。例如，使用高于Vcc的Vcchg-high值确保晶体管120会被完全导通，并且不会损害从其输入122到输入124通过的核心逻辑数据信号(图5)。使用高于Vcc的Vcchg-high值还确保图6的晶体管130会被完全断开，并因此在核心逻辑中的电路136被断电时展现可被忽略的泄漏。
被提高的供电电压可以由电压调节器电路84通过使用多种合适的布置而被提供。在一种合适的布置中，使用高于核心逻辑正供电电压Vcc的正供电电压Vcchg-high，同时使用低于核心逻辑的接地供电电压Vss的接地(或“负”)供电电压Vsslg。若需要，Vsslg的值可等于Vss，或者Vcchg-high的值可等于Vcc。由存储器单元82的输出控制的核心逻辑晶体管的阈值电压Vt也可被修改，这种情况下Vcchg-high可低于Vcc并且Vsslg可高于Vss。
图8示出传统的存储器单元和核心逻辑晶体管布置。如图8所示，存储器单元24的输出被施加于晶体管64的栅极上以根据需要导通或断开晶体管64。晶体管64是金属氧化物半导体晶体管，所以晶体管64具有相关阈值电压Vt。在图8的示例中，晶体管64具有等于Vto的阈值电压Vt。
图9示出根据本发明的存储器单元82。使用被提高的供电电平为存储器单元82供电，所以其输出的范围从Vsslg的低值到Vcchg-high的高值。晶体管120的性能由于使用被提高的供电而被改进。例如，具有与图8中的晶体管64相同的阈值电压(Vto)的晶体管120可能会比使用图8的传统布置的晶体管更完全地被导通。结果，信号在通过晶体管120时不会被衰减，就算是在其核心逻辑中使用Vcc的低值的集成电路中也是如此。
若需要，核心逻辑晶体管如晶体管120的阈值电压可被修改。在图10的示例中，晶体管120具有低于Vto的阈值电压Vt。在图11的示例中，晶体管120具有高于Vto的阈值电压Vt。只要正确地选择Vcchg和Vsslg的值，这些类型的布置相对于图8中的传统布置仍表现出改进的性能。
作为示例，考虑如图10示出的阈值电压Vt被降低的情况。这种情况下，需要将Vsslg相对Vss降低。减小阈值电压Vt而不能降低Vsslg会易于增加晶体管泄漏电流。对被降低的Vsslg值的适当选择以避免增加的泄露以及使用被增加的Vcchg-high值以改进晶体管120的导通特性将产生具有改进性能的布置。
在另一个示例中，考虑如图11示出的阈值电压Vt被提高的情况。如果晶体管的阈值电压升高，要注意升高Vcchg-high。如果Vt被升高到Vto之上，但是Vcchg-high没有被升高到Vcc之上，则晶体管120相比于可比的传统晶体管将呈现被降低的导通性能。
根据对要被存储器单元控制的核心逻辑晶体管做出的阈值电压改变的幅度，有可能提高存储器单元供电电平并降低Vcchg或升高Vsslg。
作为示例，考虑图8示出的现有技术布置类型。Vcc、Vss和Vto的值可能是1.2伏特、0伏特和0.3伏特。
对于使用核心逻辑供电电压分别是1.2伏特的Vcc和0伏特的Vss的集成电路，一种改进该集成电路的性能的方法是，通过使用升高的正供电电压值(如1.4伏特的Vcchg-high值)、通过使用降低的接地供电电压值(如-0.2伏特的Vsslg值)以及通过制作晶体管(如晶体管120)使它们的阈值电压Vt在0.3伏特未改变，以此相对于核心逻辑提高供电电平。在这种情况下，1.4伏特的Vcchg-high值相对于传统布置中的1.2伏特正供电电压Vcc将更完全地导通NMOS晶体管120，同时-0.2伏特的Vsslg值将降低NMOS晶体管泄露。通过结合图6所述的被提高的供电电平，PMOS晶体管性能也被提高。NMOS晶体管性能作为示例结合图8-11被阐述。
一种改进同一类型的集成电路性能的等价方式是制造晶体管120，使得它们的阈值电压是0伏特(即相对图8的晶体管64使晶体管120的阈值电压降低0.3伏特)，同时使用1.1伏特的正供电电压Vcchg-high和-0.5伏特的接地供电电压Vsslg。在这种情况下，存储器单元的供电电平是1.6伏特(Vcchg-high-Vsslg)并且相对于具有1.2伏特(Vcc-Vss)电平的核心逻辑供电已被提升。对Vsslg的降低多于对Vt的降低，因为Vsslg已经相对于Vss降低0.5伏特，而Vt已经相对于Vto降低0.3伏特。结果是，晶体管120的泄漏电流会改进。Vcchg-high已降低而不是升高，但是Vcchg-high相对于Vcc(0.1伏特)的降低小于Vt的降低(其相对Vto降低0.3伏特)。因此，晶体管120的导通性能会改进。
如这些示例所示，存储器单元82的性能的最佳化优选地考虑由存储器单元的输出所控制的晶体管的特性。如果由存储器单元所控制的晶体管的阈值电压被修改，可以对电压Vcchg-high和Vsslg进行可比的修改，以确保由于使用被提高的存储器单元供电电平而提高晶体管性能。如果NMOS和PMOS晶体管的阈值电压被修改，即使Vcchg-high低于或等于Vcc或如果Vsslg高于或等于Vss，也可通过相对于核心逻辑供电电平提高存储器单元供电电平获得性能的提高。
前述仅是对本发明原理的示例性阐述，本领域的技术人员可进行多种修改而不偏离本发明的范围和精神。

Claims (11)

1.一种集成电路，其包括：
可编程电路，所述可编程电路包含断电晶体管和以第一电平供电的多个电路；以及
以第二电平供电的存储器单元，该第二电平比所述第一电平高，其中所述存储器单元存储数据并且提供相应的输出信号，这些输出信号被施加于所述断电晶体管的各自栅极，其中所述断电晶体管中的至少一些被选择性地断开以使所述电路中的一些断电。
2.根据权利要求1所述的集成电路，其中所述集成电路包括可编程逻辑器件。
3.根据权利要求1所述的集成电路，其中所述多个电路包括多个可编程逻辑电路。
4.根据权利要求1所述的集成电路，其中所述存储器单元包括存储器单元阵列。
5.根据权利要求1所述的集成电路，进一步包括N沟道金属氧化物半导体传输晶体管。
6.根据权利要求1所述的集成电路，其中至少一些所述断电晶体管包括P沟道金属氧化物半导体断电晶体管。
7.根据权利要求1所述的集成电路，其中所述第一电平通过使用第一正电压和第一接地电压提供，并且其中所述第二电平通过使用第二正电压和第二接地电压提供。
8.根据权利要求7所述的集成电路，其中当提供所述输出信号时，所述第一正电压低于所述第二正电压并且所述第一接地电压高于所述第二接地电压。
9.根据权利要求7所述的集成电路，其中每个存储器单元包括由控制信号所控制的晶体管，该控制信号具有等于所述第二正电压的逻辑高电平和等于所述第二接地电压的逻辑低电平。
10.根据权利要求1所述的集成电路，其中每个所述断电晶体管具有被耦合到所述集成电路内的供电线的第一源极-漏极端子，以及被耦合到所述电路中对应的一个电路内的供电端子的第二源极-漏极端子。
11.根据权利要求1所述的集成电路，其中：
使用第一正电压和第一接地电压提供所述第一电平；
每个所述断电晶体管具有被耦合到所述集成电路内的供电线的第一源极-漏极端子，所述供电线传送所述第一正电压；
每个所述断电晶体管具有被耦合到所述电路中对应的一个电路内的供电端子的第二源极-漏极端子；
所述断电晶体管中的至少一些被选择性导通从而为所述电路中的一些供电；
被选择性导通的所述断电晶体管将被导通的所述电路的所述供电端子耦合到所述供电线，所述供电线传送所述第一正电压；以及
被选择性断开的所述断电晶体管将被断开的所述电路的所述供电端子与所述供电线分离，所述供电线传送所述第一正电压。
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