CN101361186B - 制造具有不同高度接触线的高密度mosfet电路的结构和方法 - Google Patents

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Abstract

这里的实施例给出一种制作具有不同高度接触线的高密度MOSFET电路的结构、方法等。MOSFET电路包括接触线(500、1300)、邻近接触线(500、1300)的栅极(310、1210)。接触线(500、1300)包括小于栅极(310、1210)高度的高度。MOSFET电路还包括邻近栅极(310、1210)的栅隔离物(710、715、1610、1615)并且没有位于接触线(500、1300)和栅极(310、1210)之间的邻近接触线(500、1300)的接触线隔离物。

Description

制造具有不同高度接触线的高密度MOSFET电路的结构和方法
技术领域
这里的实施例给出一种制作具有不同高度接触线的高密度MOSFET电路的结构、方法等。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是特殊类型的场效应晶体管(FET)，FET通过电改变沟道中的电压控制沿沟道的载流子(电子或者空穴)流来工作。电荷载流子在源极进入沟道，并且经由漏极离开。在沟道中的电荷载流子流由电极上或者栅极上的电压控制，该电极或栅极物理的位于源极和漏极之间且通过金属氧化物的极薄层与沟道绝缘。
MOSFET可以两种方式运行。第一种方式称为耗尽模式。当栅极上没有电压时，沟道呈现最大电导。当栅极上的电压增加(或正或负，取决于沟道由P型半导体材料还是N型半导体材料制成)时，沟道导电率降低。第二种MOSFET可以运行方式被称为增强模式。当栅极上没有电压时，实际上没有导电性沟道，并且器件不导电。导电性沟道通过向栅极施加电压产生。栅极电压越大，器件导电越好。
MOSFET具有优于传统结FET或JFET的某些优点。因为栅极与沟道电绝缘，所以不论栅极电压如何(只要栅极电压不变得那么大以致于引起金属氧化物层的物理击穿)，没有/小电流在栅极和沟道间流动。这样，MOSFET具有几乎无限大的阻抗。这使得MOSFET电路用于功率放大器。该器件也很适合于高速开关应用。一些集成电路(IC)包含微小的MOSFET电路并且被用在如计算机或者服务器的高性能IC中。
尽管MOSFET的优点，但是由于半导体器件急剧的缩放，MOSFET电路易于阻塞源极和漏极。具体地，MOSFET的源区和漏区日益变小，这会导致由隔离物引起的源极和漏极的阻塞。隔离物是MOSFET电路的必需部分，其功能是隔离栅极接触和源极及漏极接触。此外，隔离物也钝化栅叠层的侧壁。然而，隔离物不是总有用并且在一些情况下具有缺点。例如，栅叠层经常用作连接不同器件的接触线。接触线上的隔离物可以增加形成接触线和需要连接的器件之间的接触的难度。而且，这些不期望的隔离物占用空间并且从而降低IC的密度。这便增加了制作IC的成本。因而，明显的是存在制作具有不同高度接触线的高密度MOSFET的结构、方法等的需要，其中避免接触区域的隔离物阻塞。在这种情况下，可以避免不期望的隔离物以节省空间或者降低IC设计的成本。
发明内容
这里的实施例给出制作具有不同高度接触线的高密度MOSFET电路的结构、方法等。MOSFET电路包括接触线、邻近接触线的第一栅层和至少一个位于第一栅层之上的后续栅层。接触线包括小于第一栅层和后续栅层的组合高度的高度。MOSFET电路还包括邻近栅层的栅隔离物和邻近接触线的单小接触线隔离物(或者可能没有接触线隔离物)。栅绝缘隔离物比接触线隔离物更高且更厚。
制作MOSFET电路的方法包括通过形成第一栅层和在第一栅层之上形成至少一后续栅层来形成栅极。而且，在形成第一栅层期间形成接触线，即，接触线和第一栅层同时形成。具体地，栅极和接触线可以通过图案化接触线和栅极的多晶硅层形成。然后，掺杂部分通过掺杂接触线到接触线的期望高度而产生，其中随后刻蚀掺杂部分。
栅极和接触线可以通过在衬底之上沉积第一多晶硅层、在第一多晶硅层之上沉积硅锗层和在硅锗层之上沉积第二多晶硅层交替形成。接下来，图案化第一多晶硅层、硅锗层和第二多晶硅层以产生接触线叠层和栅叠层。随后，保护栅叠层并且从接触线叠层去除第二多晶硅层和硅锗层。这样，接触线邻近栅极形成，其中接触线比栅极短。
接下来，该方法形成邻近栅极的第一隔离物和邻近接触线的第二隔离物，其中第二隔离物比第一隔离物更短且更薄。随后，通过保护第二隔离物的保留隔离物、保护第一隔离物和刻蚀MOSFET电路从第二隔离物去除隔离物之一。
因此，本发明的实施例提供制作具有不同高度接触线的高密度MOSFET电路的结构和方法。具体地，较低的接触线用来减小隔离物的高度和厚度两者。这减小了隔离物阻塞通路孔刻蚀的机会。因为多晶硅接触线上的隔离物可以阻塞通路接触，所以通路接触可以与MOSFET电路的源/漏区分离。例如，隔离物阻塞引起在静态随机存取存储器中的电路断路。当SRAM面积持续收缩时，这个问题更严重。因此，本发明实施例的结构和方法提供了一种易于集成到MOSFET制造的传统工艺中的解决方案。
当结合下面的描述和附图时，本发明的这些和其他的方面将更容易理解。但是应该理解的是，尽管下面的描述指出了本发明优选实施例和许多其具体细节，该描述也是以说明性的而不是限制性的。在不脱离本发明的精神且在本发明的范围内，可以进行许多改变和修改，并且本发明的实施例包括所有这样的修改。
附图说明
参考附图，从下面的详细说明，本发明的实施例将变得更易于理解，其中：
图1为示出本发明的MOSFET电路的示意图；
图2为示出本发明的方法步骤的示意图；
图3为示出本发明的方法步骤的示意图；
图4为示出本发明的方法步骤的示意图；
图5为示出本发明的方法步骤的示意图；
图6为示出本发明的方法步骤的示意图；
图7为示出本发明的方法步骤的示意图；
图8为示出本发明的方法步骤的示意图；
图9为示出本发明的方法步骤的示意图；
图10为示出本发明的方法步骤的示意图；
图11为示出本发明的方法步骤的示意图；
图12为示出本发明的方法步骤的示意图；
图13为示出本发明的方法步骤的示意图；
图14为示出本发明的方法步骤的示意图；
图15为示出本发明的方法步骤的示意图；
图16为示出本发明的方法步骤的示意图；
图17为示出本发明的方法步骤的示意图；
图18为示出本发明的方法步骤的示意图；
图19为示出本发明的方法步骤的示意图；
图20为本发明的方法的流程图；
图21为本发明的方法步骤的流程图；和
图22为本发明的替代方法步骤的流程图。
具体实施方式
参考非限制实施例，本发明的实施例和其各种特征和有利的细节将被更全面地解释，非限制实施例在附图中示出并在下面的描述中详述。应该注意附图中示出的特征不一定按比例绘制。省略已知的元件和工艺技术的描述，从而不会不必要地模糊本发明的实施例。这里使用的示例仅旨在有助于本发明实施例可以实施的方式的理解并且还使得本领域的技术人员实施本发明的实施例。因此，所述示例不应该被解释为限制本发明的实施例的范围。
本发明的实施例提供制作具有不同高度接触线的高密度MOSFET电路的结构和方法。具体地，较低的接触线用来减少隔离物的高度和厚度两者。这减少了隔离物阻塞通孔刻蚀的机会并且增加IC的密度。因为多晶硅接触线上的隔离物会阻塞通路接触，所以通路接触可以与MOSFET电路的源/漏区分离。例如，隔离物阻塞引起在静态随机存取存储器(SRAM)中的电路断路。当SRAM面积持续收缩时，这个问题更严重。因此，本发明实施例的结构和方法提供了一种易于集成到MOSFET制造的传统工艺中的解决方案。
更具体地，图1示出MOSFET电路100，其包括设置在第二层210之下的第一层200，其中第一层200包括氧化硅(用于SOI衬底)或者硅(用于体衬底)202，并且其中第二层210包括硅212。硅212包括第一上凹口213和第二上凹口215。第二层210也包括源极820、漏极830以及浅沟道隔离(STI)氧化物构件214和216。源极820和漏极830由高掺杂硅形成并被硅化，并且其分别位于硅212的第一上凹口213和第二上凹口215内。第一STI氧化物构件214邻近源极820并且在第一层200之上；而且，第二STI氧化物构件216邻近漏极830并且在第一层200之上。
本发明的实施例还包括栅极310、接触线500、栅隔离物710和715、单接触线隔离物700以及栅电介质720和725。具体地，栅极310位于硅212之上并且在源极820和漏极830之间，并且接触线500位于第一STI氧化物构件214之上。栅极310包括位于多晶硅层234之上的硅化物层810。在本发明的替代实施例中，栅极1210可以包括位于多晶硅锗层1140之下的第一多晶硅层1130、位于多晶硅锗层1140之上的第二多晶硅层1150以及位于第二多晶硅层1150之上的硅化物层1710(图19)。接触线500也包括位于多晶硅层232之上的硅化物层800(如果接触线被完全硅化，可能没有硅化物层800)；然而，接触线500包括小于栅极310高度的高度。
栅隔离物710、715以及接触线隔离物700由氮化物形成，其中栅隔离物710、715邻近栅极310。接触线隔离物700邻近接触线500并在接触线500最远离栅极310的一侧上。因为接触线500比栅极310短，接触线隔离物700比每个栅隔离物710和715更短且更薄(如果在隔离物形成期间，隔离物被过刻蚀，此隔离物可能消失)。而且，除接触线隔离物700减小的尺寸之外，MOSFET电路100仅包括接触线的单隔离物或者没有接触线的隔离物，这样可能防止源极820和漏极830的隔离物阻塞。此外，第一栅电介质725位于栅极310和硅212之间；并且，第二栅电介质720位于接触线500和第一STI氧化物构件214之间。
本发明的实施例还包括电介质构件900、902和904；低k电介质构件910、912和914；以及金属通路1000、1002。具体地，电介质构件900、902、904由氮化物形成，其中第一电介质构件900位于接触线隔离物700之上和第一STI氧化物构件214之上。第二电介质构件902位于栅极310之上、栅隔离物710、715之上、源极820和漏极830的部分之上。此外，第三电介质构件904位于第二STI氧化物构件216之上。
而且，低k电介质构件910、912和914由氧化物形成。具体地，第一低k电介质构件910位于第一电介质构件900之上；第二低k电介质构件912位于第二电介质构件902之上；并且第三低k电介质构件914位于第三电介质构件904之上。金属通路1000和1002由钨形成。具体地，第一金属通路1000位于第一低k电介质构件910和第二低k电介质构件912之间；并且第二金属通路1002位于第二低k电介质构件912和第三低k电介质构件914之间。而且，第一金属通路1000位于接触线500之上和源极820的部分之上；并且第二金属通路1002位于漏极830的部分之上。另外的钨通路(未示出)可以形成在栅极上用于栅极金属接触，如传统器件中。
参考图2，本发明的实施例也提供制作MOSFET电路100的方法，其包括：形成绝缘体上硅(SOI)或者体器件，其中第二层210形成在第一层200之上，其中第二层210包括硅212，并且其中第一层200包括氧化硅(用于SOI)或者硅(用于体)202。接下来，该方法形成在第二层210中的硅构件212的对立边缘上的STI氧化物构件214和216。具体地，沉积垫氧化物，接着是氮化物，其中氮化物用光刻胶图案化。下一步，在氮化物上实施反应离子刻蚀(RIE)并且去除光刻胶。接着，刻蚀氧化物，然后刻蚀硅，并且视需要实施衬垫氧化。然后，重新填充氧化物并且经化学机械抛光(CMP)抛光，其中抛光在氮化物停止。随后，刻蚀氮化物并且一些氧化物被同时刻蚀(time etched)。
接着STI氧化物构件214、216的形成，该方法通过在第二层210之上沉积高k材料形成栅电介质层220。然后，多晶硅层230形成在栅电介质层220之上，其中多晶硅层230具有60nm到150nm之间的厚度。接下来，接触线光刻胶PR和栅极光刻胶PR设置在多晶硅层230之上以图案化接触线和栅极(图2)，其中经多晶硅层230的部分的反应离子刻蚀随后形成印刷电路焊盘垫300和栅极310(图3)。然后，该方法去除接触线光刻胶PR和栅极光刻胶PR，在印刷电路焊盘垫300之上注入锗层400以掺杂多晶硅，并且在栅极310上设置第二栅极光刻胶PR(图4)。随后，通过经反应离子刻蚀去除锗层400和去除第二栅极光刻胶PR形成接触线500。接着，可以实施该传统工艺以进行扩散和晕注入来形成掺杂延伸区并调整MOSFET的阈值电压。
接下来，氮化物层600沉积在接触线500和栅极310之上和周围(图6)，其中氮化物层600的部分和栅电介质层220的部分随后被刻蚀以形成接触线隔离物700和705、栅隔离物710和715以及栅电介质720和725。如图7所示出，接触线500的高度小于栅极310的高度；并且因此，接触线隔离物700和705比栅隔离物710和715更短而且更薄。接着，硅化物层800、810、820和830分别形成在接触线500的顶部(完全硅化的接触线也行)内、栅极310的顶部内和硅212邻近栅隔离物710和715的顶部(即，源极820和漏极830)内。正如本领域内所公知的，形成硅化物层800、810、820和830之前，进行源极/漏极离子注入以及源极/漏极退火。硅化物层通过传统工艺形成，传统工艺为：沉积金属、退火以及湿法刻蚀未反应金属。此外，传统后端线(BEOL，back end of line)工艺通过在栅极310之上和接触线500之上沉积第二硅化物层840、在第二硅化物层840之上沉积氧化物层850和实施化学机械剖光来实施。
如图8所示，然后，该方法将光刻胶PR设置在最远离栅极310的接触线隔离物(即，接触线隔离物700)之上；将光刻胶PR设置在栅隔离物710以及715的一部分和栅极310之上；并且将光刻胶PR设置在第二层210最远离接触线500的STI氧化物构件(即，第二STI氧化物构件216)的一部分之上。随后，实施反应离子刻蚀，停止在第二氮化物层840，以形成低k电介质构件910、912和914。接下来，去除光刻胶并且实施反应离子刻蚀。这样，第二氮化物层840的部分被去除以形成电介质构件900、902和904；并且，接触线隔离物705被去除(图9)。因为接触线500比栅极310更短，所以沉积在接触线500和接触线隔离物700、705上的氮化物比沉积在栅极310和栅隔离物710、715上的氮化物更短而且更薄；并且这样，沉积在接触线500和接触线隔离物705上的氮化物的部分可以经反应离子刻蚀去除。而且，因为MOSFET电路100仅包括单接触线隔离物(即，接触线隔离物700)，所以可以防止源极820和漏极830的隔离物阻塞。然后，该方法通过在接触线500之上和源极820的一部分之上、漏极830的一部分之上沉积钨，接着通过化学机械抛光，分别形成金属通路1000和1002(图10)。为了降低接触阻抗，在沉积钨之前，氮化钛薄层可以沉积在接触线500之上和源极820以及漏极830的部分之上。
在本发明的另一个实施例中，制作MOSFET电路3200的方法由形成绝缘体上硅芯片开始，其中第二层1110形成在第一层1100之上，其中第二层1110包括硅1112，并且其中第一层1100包括氧化硅1102。接下来，该方法在第二层1110中的硅构件1112的对立边缘上形成STI氧化物构件1114和1116。具体地，沉积垫氧化物，接着是氮化物，其中氮化物用光刻胶图案化。下一步，在氮化物上实施反应离子刻蚀(RIE)并且去除光刻胶。接着，刻蚀氧化物，然后刻蚀硅，并且视需要实施衬垫氧化。然后，重新填充氧化物并且经化学机械抛光(CMP)抛光，其中抛光在氮化物停止。随后，刻蚀氮化物并且一些氧化物被同时刻蚀(time etched)。
在STI氧化物构件1114和1116的形成之后，该方法通过在第二层1110之上沉积高k材料形成栅电介质层1120。第一多晶硅或者金属层1130随后形成在栅电介质层1120之上，接着形成多晶硅锗层1140和第二多晶硅层1150。第一多晶硅或者金属层1130、多晶硅锗层1140和第二多晶硅层1150每个分别具有30-50nm、10nm和40-80nm的示范性厚度。接下来，接触线光刻胶PR和栅极光刻胶PR设置在第二多晶硅层1150之上以图案化接触线和栅极(图11)，其中接触线叠层1200和栅极1210经由第一多晶硅/金属层1130的部分、多晶硅锗层1140的部分和第二多晶硅层1150的部分的反应离子刻蚀而随后形成(图12)。然后，该方法通过去除接触线光刻胶PR和栅极光刻胶PR、设置第二栅极光刻胶PR在栅极1210上(图13)、经反应离子刻蚀从接触线叠层1200去除多晶硅锗层1140的部分(如果第一层1130是金属，那么在后续硅化物形成期间，保留多晶硅锗层1140以保护第一层1130)和第二多晶硅层1150的部分和去除第二栅极光刻胶PR来生产接触线1300(图14)。接下来，实施传统工艺以进行扩散和晕注入来形成掺杂延伸区并调整MOSFET的阈值电压。
接下来，氮化物层1500沉积在接触线1300以及栅极1210之上和周围(图15)，其中氮化物层1500的部分和栅电介质层1120的部分随后被刻蚀以形成接触线隔离物1600和1605、栅隔离物1610和1615以及栅电介质1620和1625。如图16所示，接触线1300的高度小于栅极1210的高度；并且因此，接触线隔离物1600和1605比栅隔离物1610和1615更短而且更薄。接着，硅化物层1700、1710、1720和1730分别形成在接触线1300的顶部(完全硅化的接触线也行)内、栅极1210的顶部内和硅1112邻近栅隔离物1610和1615的顶部(即，源极820和漏极830)内。正如本领域内所公知的，形成硅化物层1700、1710、1720和1730之前，进行源极/漏极离子注入以及源极/漏极退火。硅化物层由传统工艺形成，传统工艺为：沉积金属、退火以及湿法刻蚀未反应金属。此外，传统后端线(BEOL，back end of line)工艺通过在栅极1210之上和接触线1300之上沉积第二硅化物层1740、在第二硅化物层1740之上沉积氧化物层1750和实施化学机械剖光来实施。
如图17所示，然后，该方法将光刻胶PR设置在最远离栅极1210的接触线隔离物(即，接触线隔离物1600)之上；将光刻胶PR设置在栅极1210之上和栅隔离物1610以及1615的一部分之上；并且将光刻胶PR设置在第二层1110最远离接触线1300的STI氧化物构件(即，第二STI氧化物构件1116)的一部分之上。随后，实施反应离子刻蚀，停止在第二氮化物层1740，以形成低k电介质构件1810、1812和1814。接下来，去除光刻胶并且实施反应离子刻蚀。这样，第二氮化物层1740的部分被去除以形成电介质构件1800、1802和1804；并且，接触线隔离物1605被去除(图18)。因为接触线1300比栅极1210更短，所以沉积在接触线1300和接触线隔离物1600、1605上的氮化物比沉积在栅极1210和栅隔离物1610、1615上的氮化物更短而且更薄；并且这样，沉积在接触线1300和接触线隔离物1605上的氮化物的部分可以经反应离子刻蚀去除。而且，因为MOSFET电路3200仅包括单接触线隔离物(即，接触线隔离物1600)，所以可以防止源极1720和漏极1730的隔离物阻塞。然后，该方法通过在接触线1300之上和源极1720的一部分之上、漏极1730的一部分之上沉积钨，接着通过化学机械抛光，分别形成金属通路1900和1902(图19)。为了降低接触阻抗，在沉积钨之前可以将氮化钛薄层沉积在接触线1300之上和源极1720以及漏极1730的部分之上。
这样，这里的实施例给出制作具有不同高度接触线的高密度MOSFET电路的结构、方法等。MOSFET电路100包括栅极310和接触线500，其中栅极310包括邻近接触线500的第一栅层和位于第一栅层之上的至少一后续栅层。更具体地，如上所述，栅极310包括位于多晶硅层234之上的硅化物层810。在本发明的替代实施例中，栅极1210可以包括位于多晶硅锗层1140之下的第一多晶硅层1130、位于多晶硅锗层1140之上的第二多晶硅层1150以及位于第二多晶硅层1150之上的硅化物层1710。接触线500还包括位于多晶硅层232之上的硅化物层800；然而，接触线500包括小于栅极310的高度(即，第一栅层和后续栅层的组合高度)的高度。
MOSFET电路100还包括邻近栅极310的栅隔离物710、715以及邻近接触线500的单接触线隔离物700。如上所述，因为接触线500比栅极310更短，所以接触线隔离物700比每个栅隔离物710和715更短而且更薄。而且，除接触线隔离物700减小的尺寸之外，MOSFET电路100仅包括接触线的单隔离物或者没有接触线的隔离物，这样可以防止源极820和漏极830的隔离物阻塞。此外，第一栅电介质725位于栅极310之下；并且，第二栅电介质720位于接触线500之下。
制作MOSFET电路100的一个实施例方法包括通过形成第一栅层和在第一栅层之上形成至少一后续栅层来形成栅极310。更具体地，形成第一栅层包括在栅电介质层220之上形成多晶硅层230。而且，在形成第一栅层期间形成接触线500，即，接触线500和第一栅层同时形成。如上所述，形成接触线500包括在栅电介质层220之上形成多晶硅层230并且随后在印刷电路焊盘垫300之上注入锗层400以掺杂多晶硅层230的一部分。换句话说，栅极310和接触线500可以通过图案化接触线500和栅极310的多晶硅层230形成，并且随后采用光刻胶PR保护栅极310。然后，掺杂部分通过掺杂接触线(即，印刷电路焊盘垫300)到期望的接触线500高度而产生，其中，随后刻蚀该掺杂部分。接下来，如上所述，该方法通过在接触线500之上和源极820的一部分之上、漏极830的一部分之上沉积钨，接着通过化学机械抛光，分别形成金属通路1000和1002。
栅级1210和接触线1300可以通过在衬底之上沉积第一多晶硅层1130、在第一多晶硅层1130之上沉积硅锗层1140以及在硅锗层1140之上沉积第二多晶硅层1150交替形成。如上所述，衬底包括第一层1100和第二层1110，第一层1100包括氧化硅1102并且第二层1110包括硅1112。接着，图案化第一多晶硅层1130、硅锗层1140和第二多晶硅层1150以产生接触线叠层1200和栅极1210。接下来，采用光刻胶PR保护栅极1210并且从接触线叠层1200去除第二多晶硅层1150的部分和硅锗层1140的部分。因此，接触线1300邻近栅极1210形成，其中接触线1300比栅极1210更短。
此外，该方法形成邻近栅极310的第一隔离物(即，栅隔离物710和715)和邻近接触线500的第二隔离物(即，接触线隔离物700和705)。如上所述，隔离物通过在接触线500和栅极310之上和周围沉积氮化物层600形成，其中随后刻蚀氮化物层600的部分。因为接触线500的高度小于栅极310的高度，所以第二隔离物比第一隔离物更短且更薄。随后，通过保护第二隔离物的保留隔离物(即，接触线隔离物700)、保护第一隔离物以及刻蚀MOSFET电路100，从第二隔离物去除隔离物之一(即，接触线隔离物705)。因此，除接触线隔离物700减小的尺寸之外，MOSFET电路100仅包括接触线的单隔离物，这样能防止源极820和漏极830的隔离物阻塞。此外，如以上所描述，该方法通过在接触线500之上和源极820的一部分之上、漏极830的一部分之上沉积钨，接着通过化学机械抛光，分别形成金属通路1000和1002。
图20-22示出制作具有不同高度接触线的高密度MOSFET电路的方法步骤的流程图。在步骤10中，该方法由形成第一栅层和接触线开始。如上所述，这包括在衬底之上形成多晶硅层，其中衬底包括包含氧化硅的第一层以及包含硅的第二层。在步骤11中，后续(诸)栅层形成在第一栅层之上。如上所述，栅层包括大于接触线高度的高度。
更具体地，如图21所示，栅层和接触线可以通过图案化接触线和栅极的多晶硅层(步骤20)、保护栅极(步骤21)、通过掺杂接触线到期望的接触线高度产生掺杂部分(步骤22)以及刻蚀掺杂部分(步骤23)形成。可选择地，如图22所示出，栅层和接触线可以通过在衬底之上沉积第一多晶硅层(步骤30)、在第一多晶硅层之上沉积硅锗层(步骤31)以及在硅锗层之上沉积第二多晶硅层(步骤32)形成。接下来，图案化第一多晶硅层、硅锗层和第二多晶硅层以产生接触线叠层和栅极(步骤33)；保护栅极叠层(步骤34)；并且，第二多晶硅层的一部分和硅锗层的一部分从接触线叠层去除(步骤35)。
现在返回去参考图20，在步骤12中，第一隔离物邻近栅极形成，并且第二隔离物邻近接触线形成，其中第二隔离物比第一隔离物更短且更薄。如上所述，隔离物通过在接触线和栅极之上和周围沉积氮化物层形成，其中随后刻蚀氮化物层的部分。接下来，第二隔离物的保留隔离物和第一隔离物由光刻胶保护(步骤13)并且刻蚀MOSFET电路(步骤14)。如上所述，因为接触线比栅极更短，所以接触线隔离物(即第二隔离物)比每个栅隔离物(即每个第一隔离物)更短且更薄并且可以易于经由反应离子刻蚀去除。这样，除接触线隔离物减小的尺寸之外，MOSFET电路仅包括接触线的单隔离物，这样能够防止源极和漏极的隔离物阻塞。
因此，本发明的实施例提供制作具有不同高度接触线的高密度MOSFET电路的结构和方法。具体地，较低的接触线用于减小隔离物的高度和厚度两者。这样便减少隔离物阻塞通路孔刻蚀的机会。因为多晶硅接触线上的隔离物可以阻塞通路接触，所以通路接触可以与MOSFET电路的源/漏区分离。例如，隔离物阻塞引起在静态随机存取存储器(SRAM)中的电路断路。当SRAM面积持续收缩时，这个问题更严重。因此，本发明实施例的结构和方法提供易于集成到MOSFET制作的传统工艺中的解决方案。
特定实施例的前述说明如此全面地揭示本发明的总体本质以至于通过应用当前知识，其他人可以容易地修改和/或适配这样具体实施例的各种应用，而不脱离本总体构思，且因此这样的适配和修改应当且旨在于本公开的实施例的等价物的意思和范围内理解。应该理解的是，这里使用的措词或术语是为了说明而不是为了限制的目的。因此，尽管根据优选实施例对本发明进行了描述，但是本领域的技术人员将认识到，本发明可以采用在所附权利要求的范围和精神内的修改来实践。
工业应用性
制作具有不同高度接触线的高密度MOSFET电路的结构、方法在集成电路制作中是有用的，并且对具有不同高度接触线的高密度MOSFET电路特别有用。

Claims (20)

1.一种MOSFET电路，包括：
接触线(500、1300)；
栅极(310、1210)，位于源极和漏极之间，且邻近所述接触线(500、1300)；
第一金属通路，位于所述接触线之上和所述源极的部分之上；以及
栅绝缘层，位于该栅极与衬底之间以及该接触线与衬底之间，
其中所述接触线(500、1300)包括小于所述栅极(310、1210)高度的高度。
2.如权利要求1所述的MOSFET电路，还包括：
栅隔离物(710、715、1610、1615)，邻近所述栅极(310、1210)；和
没有位于所述接触线(500、1300)和所述栅极(310、1210)之间的邻近所述接触线(500、1300)的隔离物。
3.如权利要求1所述的MOSFET电路，还包括：
栅隔离物(710、715、1610、1615)，邻近所述栅极(310、1210)；和
单接触线隔离物(700、1600)，邻近所述接触线(500、1300)，且不位于所述栅极与所述接触线之间，
其中所述接触线隔离物(700、1600)包括小于所述栅隔离物(710、715、1610、1615)高度的高度。
4.如权利要求1所述的MOSFET电路，还包括
栅隔离物(710、715、1610、1615)，邻近所述栅极(310、1210)；和
单接触线隔离物(700、1600)，邻近所述接触线(500、1300)，且不位于所述栅极与所述接触线之间，
其中所述接触线隔离物(700、1600)包括小于所述栅隔离物(710、715、1610、1615)厚度的厚度。
5.如权利要求1所述的MOSFET电路，其中所述栅极(310、1210)还包括第一栅层(1130)、位于所述第一栅层(1130)之上和至少一个后续栅层之下的多晶硅锗栅层1140。
6.一种MOSFET电路，包括：
接触线(500、1300)；和
第一栅层(234、1130)，位于源极和漏极之间，且邻近所述接触线(500、1300)；
至少一个后续栅层(810、1140)，位于所述第一栅层(234、1130)之上；
第一金属通路，位于所述接触线之上和所述源极的部分之上；
栅隔离物(710、715、1610、1615)，邻近所述第一栅层(234、1130)和所述至少一个后续栅层；
绝缘层，位于该第一栅层与衬底之间以及该接触线与衬底之间；和
没有位于所述接触线(500、1300)和所述第一栅层(234、1130)之间的邻近所述接触线(500、1300)的接触线隔离物，
其中所述接触线(500、1300)包括小于所述第一栅层(234、1130)和所述至少一个后续栅层的组合高度的高度。
7.如权利要求6所述的MOSFET电路，还包括少于两个的邻近所述接触线(500、1300)的接触线隔离物，其中所述少于两个的接触线隔离物包括小于所述栅隔离物(710、715、1610、1615)高度的高度。
8.如权利要求6所述的MOSFET电路，还包括少于两个的邻近所述接触线(500、1300)的接触线隔离物，其中所述少于两个的接触线隔离物包括小于所述栅隔离物(710、715、1610、1615)厚度的厚度。
9.如权利要求6所述的MOSFET电路，还包括位于所述第一栅层(1130)之上和所述至少一个后续栅层之下的多晶硅锗栅层(1140)。
10.一种制作MOSFET电路的方法，包括：
在衬底上顺序形成绝缘层和多晶硅层；
图案化多晶硅层以形成至少一个接触线(500、1300)和至少一个栅极(310、1210)；
保护所述栅极(310、1210)并且留下所述接触线(500、1300)被暴露；和
减少所述接触线(500、1300)的高度，使得所述接触线(500、1300)的所得高度小于所述栅极(310、1210)的高度。
11.如权利要求10所述的方法，还包括：
形成邻近所述栅极(310、1210)的两个第一隔离物(710、715、1610、1615)；和
形成邻近所述接触线(500、1300)的两个第二隔离物(700、705、1600、1605)，其包括形成具有小于所述第一隔离物(710、715、1610、1615)高度的高度的所述第二隔离物(700、705、1600、1605)。
12.如权利要求10所述的方法，还包括：
形成邻近所述栅极(310、1210)的两个第一隔离物(710、715、1610、1615)；和
形成邻近所述接触线(500、1300)的两个第二隔离物(700、705、1600、1605)，其包括形成具有小于所述第一隔离物(710、715、1610、1615)厚度的厚度的所述第二隔离物(700、705、1600、1605)。
13.如权利要求11所述的方法，还包括从所述两个第二隔离物(700、705、1600、1605)去除一个除去的隔离物(705、1605)，所述除去的隔离物位于所述栅极与所述接触线之间。
14.如权利要求13所述的方法，其中所述去除所述一个除去的隔离物(705、1605)包括保护所述两个第二隔离物(700、705、1600、1605)中的保留的隔离物(700、1600)、保护所述两个第一隔离物(710、715、1610、1615)以及刻蚀所述两个第二隔离物(705、1605)中的未保护的一个。
15.如权利要求10所述的方法，还包括在所述栅极(1210)内形成多晶硅锗层(1140)。
16.一种制作MOSFET电路的方法，包括：
在衬底之上沉积第一多晶硅层(1130)；
在所述第一多晶硅层(1130)之上沉积多晶硅锗层(1140)；
在所述多晶硅锗层(1140)之上沉积第二多晶硅层(1150)；
图案化所述第一多晶硅层(1130)、所述多晶硅锗层(1140)和所述第二多晶硅层(1150)以产生接触线叠层(1300)和栅叠层(1210)；
保护所述栅叠层(1210)；
去除所述接触线叠层(1300)的所述第二多晶硅层(1150)，
其中所述接触线叠层(1300)包括小于所述栅叠层(1210)高度的高度。
17.如权利要求16所述的方法，还包括：
形成邻近所述栅叠层(1210)的两个第一隔离物(1610、1615)；和
形成邻近所述接触线叠层(1300)的两个第二隔离物(1600、1605)，其包括形成具有小于所述第一隔离物(1610、1615)高度的高度的所述第二隔离物(1600、1605)。
18.如权利要求16所述的方法，还包括：
形成邻近所述栅叠层(1210)的两个第一隔离物(1610、1615)；和
形成邻近所述接触线叠层(1300)的两个第二隔离物(1600、1605)，其包括形成具有小于所述第一隔离物(1610、1615)厚度的厚度的所述第二隔离物(1600、1605)。
19.如权利要求17所述的方法，还包括从所述两个第二隔离物(1600、1605)去除一个除去的隔离物，所述除去的隔离物位于所述接触线叠层与所述栅叠层之间。
20.如权利要求19所述的方法，其中所述去除一个所述除去的隔离物包括保护所述两个第二隔离物(1600、1605)中的保留的隔离物、保护所述两个第一隔离物(1610、1615)以及刻蚀所述两个第二隔离物中的未保护的一个。
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