CN101385149A - 多管芯集成电路封装 - Google Patents

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Abstract

在制造具有层叠封装结构的半导体器件(100)的方法和系统中，底部层状衬底(130)被形成为包括耦连到多个导电凸块(130)的互连图案(170，172)。顶部衬底通过形成粘贴到金属层(144)的聚酰亚胺胶带(142)和作为聚酰亚胺胶带附连到金属层(144)对边的顶部管芯(136)的方式被形成，以安装顶部封装件(110)。层状窗框(150)可以是底部层状衬底的一部分，其沿着底部层状衬底的外围被制造以形成中央空腔(160)。所述中央空腔被底部层状衬底、层状窗框和顶部衬底密封，其容纳与被粘贴到底部层状衬底的底部管芯(134)背对背地粘贴的顶部管芯。

Description

多管芯集成电路封装
技术领域
【0001】本发明一般涉及半导体器件装配和封装；并且，更具体地，涉及在同一封装结构中具有多个管芯的半导体器件。
背景技术
【0002】众所周知下一代电子器件的消费者要求在相对于较早一代尺寸更小、消耗能量更小并且成本更低的电子器件中封装更多的功能和特征。半导体器件厂商正通过合并改进的三维封装技术进行响应，这些三维封装技术诸如系统级封装(SiP)、多芯片封装(MCP)、层叠封装(PoP)和类似的其它封装技术，这些技术提供被集成以作为一个半导体器件运行的垂直堆叠的一个或多个管芯和/或封装件。
【0003】PoP一般包括堆叠在彼此顶部的两个半导体封装件，并且通常可以被用于要求有效访问存储器而尺寸缩小的产品如蜂窝电话中。因此PoP是一种垂直地组合两个IC芯片如通过球栅阵列(BGA)等电耦连的逻辑芯片和存储器芯片的众所周知的封装技术。但是，许多顶部封装件被定制且通常具有唯一并受限的覆盖面积(footprint)。因此，顶部封装无法利用低成本、日用性和非定制(off-the-shelf)的IC芯片，这些IC芯片提供标准的全矩阵覆盖面积。
发明内容
【0004】申请人认识到对利用层叠封装(PoP)类型的封装件制造半导体器件的改进方法和系统的现有需求；对提供组合高度小于预期值的PoP封装件的需求；以及对提供PoP类型的顶部封装件的需求，该顶部封装件可作为具有全矩阵覆盖面积的日用产品被购买，其不存在上述现有技术中发现的缺点。
【0005】前述需求可利用本公开的教导得到满足，本公开涉及封装半导体器件的系统和方法。根据一个实施例，在用于制造具有层叠封装结构的半导体器件的方法和系统中，底部层状衬底(BLS)被形成为包括耦连到多个导电凸块(PCB)的互连图案(IP)。顶部衬底(TS)通过形成粘贴到金属层(ML)上的聚酰亚胺胶带(PT)和作为PT连到ML对边的顶部管芯的方式被形成以安装顶部封装件。层状窗框(LWF)可以是BLS的一部分，其沿着BLS的外围制造以形成中央空腔。被BLS、LWF和TS密封的该中央空腔容纳与粘贴到BLS的底部管芯背对背地粘贴的顶部管芯。在BLS和LWS中形成的IP提供ML、顶部管芯、底部管芯和PCB之间的电耦连。
【0006】在本公开的一个方面中，制造具有层叠封装结构的半导体器件的方法包括形成底部层状衬底，该底部层状衬底包括耦连到多个导电凸块的互连图案。层状窗框沿着底部层状衬底的外围形成以形成中央空腔。至少一个管芯通过管芯附连化合物被附连到中央空腔内的底部层状衬底上。该中央空腔充满聚合物以保护所述至少一个管芯。顶部衬底被形成为接收器以安装顶部封装件。该顶部衬底包括通过布置在其与金属之间的粘接层粘贴到金属层的聚酰亚胺胶带，该顶部衬底通过导电连接连接到层状窗框，从而实现顶部金属层和所述至少一个管芯之间的电耦连。
【0007】根据本文介绍的说明性实施例，所述方法和系统实现了多个优点。这些实施例提供薄的且划算的聚酰亚胺胶带作为接收器来用于将顶部封装件和底部层状衬底安装到底部封装件中，通过这种方式有利地提供改进的PoP结构。底部封装件的中央空腔有利地具有紧密容纳底部管芯的能力，该底部管芯与顶部管芯背对背地粘贴，二者被分别附连到底部衬底和顶部衬底。所述管芯通过引线键合和/或倒装焊接(flipchip)技术被连接到衬底。在聚酰亚胺胶带中形成的通孔或洞在提供对焊料球的边缘的支承的同时，通过为顶部封装件的焊料球提供凹槽的方式有利地降低了顶部封装件的剖面。所述顶部封装件可作为具有标准的全矩阵覆盖面积的日用存储封装件被方便地购买。在将整体高度最小化的同时，被改进的PoP结构还有利地容纳顶部封装件，每个封装件具有两个管芯并具有变化的主体尺寸。
附图说明
【008a】图1A图解说明根据一个实施例具有层叠封装结构的半导体器件的横截面的简化示意图；
【008b】图1B图解说明根据一个实施例在图1A中描述的半导体器件的底部封装件的横截面的更多细节；
【008c】图1C图解说明根据一个实施例在图1A和图1B中描述的半导体器件的底部封装件上安装的顶部封装件的横截面的更多细节；
【008d】图2是图解说明根据一个实施例制造具有层叠封装结构的半导体器件的方法的流程图。
具体实施方式
【0009】制造具有PoP结构的半导体器件的传统工具和方法会受到顶部封装件、底部封装件及其接口的约束条件的限制。这些约束条件可包括局限于一个管芯的底部封装件、由于顶部封装件的周长矩阵覆盖面积而导致有限的输入/输出(I/O)连接，以及定制的(非日用的)更为昂贵的存储器芯片作为顶部封装件的利用。此问题可利用制造具有PoP结构的半导体器件的改进系统和方法来解决。根据一个实施例，在制造具有PoP结构的半导体器件的改进系统和方法中，底部层状衬底(BLS)被形成为包括耦连到多个导电凸块(PCB)的互连图案(IP)。顶部衬底(TS)通过形成粘贴到金属层(ML)上的聚酰亚胺胶带(PT)和作为PT连到ML对边的顶部管芯的方式被形成以安装顶部封装件。层状窗框(LWF)可以是BLS的一部分，其沿着BLS的外围制造以形成中央空腔。被BLS、LWF和TS密封的该中央空腔容纳与粘贴到BLS的底部管芯背对背地粘贴的顶部管芯。在BLS和LWS中形成的IP提供ML、顶部管芯、底部管芯和PCB之间的电耦连。具有PoP结构的半导体器件的制造通过参考图1A、1B和1C进行描述。
【0010】以下术语可以有利于理解本公开。应当理解本文描述的术语是为了说明的目的，而不应被认为是进行限制。
【0011】半导体封装件(或封装件)—半导体封装件向至少一个集成电路(IC)或管芯提供物理和电接口以便将IC与外部电路连接。该封装件保护IC免受由诸如操作、加热和冷却等因素造成的损害、污染和压力。
【0012】层状衬底和带状衬底(tape substrate)—衬底是用于制造半导体器件的下层材料。除了提供底部支承，衬底还用于提供IC芯片和外部电路之间的电互连。在制造半导体器件的球栅阵列(BGA)封装件中使用的两种衬底包括刚性衬底和带状衬底。刚性衬底一般由一叠薄层或薄板组成，并且通常被称为层状衬底。层状衬底通常由聚合体基(polymer-based)材料制成如FR-4或纤维增强材料如BT(双马来酰亚胺三嗪)。带状衬底通常由聚合体材料如聚酰亚胺组成，并且通常被称为聚酰亚胺带状衬底。聚酰亚胺带状衬底通常包括单一的金属层，其通常比多层层状衬底更便宜且更薄。
【0013】芯片覆盖面积(footprint)—芯片覆盖面积(或简称覆盖面积)通常描述芯片的输入/输出连接或其接触元件的属性。该属性通常包括主体尺寸、节距、连接数目、连接布局、连接类型等属性。在一些芯片中，空间限制或约束，诸如由于另一芯片的存在而希望具有的物理空隙，会限制接触元件沿着芯片的外围行的布局。具有局部覆盖面积或受限覆盖面积的芯片可被限制为具有布置在外部R(R为整数，例如，2或3)行的接触元件，通常沿着芯片的外围使特定部分例如芯片的中央部分为空，以适应空间限制或约束。具有全矩阵覆盖面积的芯片通常不受空间约束的限制。全矩阵覆盖面积包括布置在二维矩阵中的接触元件，这些接触元件占据芯片的整个下表面而不是受限的布置。倘若没有遵照空间限制而减少接触元件的数目，则包含在全矩阵覆盖面积中的接触元件的实际数目可以等于或小于R×C，其中R＝矩阵的行数，C＝矩阵的列数。同样，相对于具有局部覆盖面积或受限覆盖面积的芯片，具有全矩阵覆盖面积的芯片提供更大数目的连接。
【0014】图1A图解说明根据一个实施例具有层叠封装结构的半导体器件100的简化示意横截面。在所描述的实施例中，半导体器件100包括具有顶部球栅阵列112的顶部封装件110，该顶部球栅阵列112安装在具有底部球栅阵列122的底部封装件120上。尽管顶部封装件110和底部封装件120中的每一个均被显示具有球栅阵列(BGA)，但是也可考虑其它类型的封装件诸如具有引线或无引线、插针栅格阵列(PGA)和触点栅格阵列(LGA)的IC芯片。此外，尽管所描述的实施例图解说明底部封装件120利用引线键合技术进行电耦连，但是图1B和图1C分别描述了利用倒装焊接互连和混合型倒装焊接/引线键合互连的底部封装件120的可选实施例。
【0015】如前所述，芯片覆盖面积描述了芯片的输入/输出连接或其接触元件的属性。该属性通常包括主体尺寸、节距、连接数目、连接布局、连接类型等。在除了顶部封装件110之外的一些芯片中，空间限制或约束诸如物理空隙会限制接触元件沿着芯片的外围行的布局。具有局部覆盖面积或受限覆盖面积的芯片可被限制为具有布置在外部R(R为整数，例如，2或3)行中的接触元件，通常沿着芯片的外围使特定部分例如芯片的中央部分为空，以适应空间限制或约束。具有全矩阵覆盖面积的芯片例如顶部封装件110通常不受空间约束的限制。全矩阵覆盖面积包括布置在二维矩阵中的接触元件，所述二维矩阵占据芯片的整个下表面而不是受限的布置。倘若没有遵照空间限制而减少接触元件的数目，则包含在全矩阵覆盖面积中的接触元件的实际数目可以等于或小于R×C，其中R＝矩阵的行数，C＝矩阵的列数。同样，相对于具有局部覆盖面积或受限覆盖面积的芯片，具有全矩阵覆盖面积的芯片例如顶部封装件110提供更大数目的连接。
【0016】在所描述的实施例中，半导体器件100包括4个IC芯片或管芯，其为分别在顶部封装件110和底部封装件120中的两个管芯。在一个实施例中，底部封装件120是专用集成电路(ASIC)。在一实施例中，顶部封装件110是具有全矩阵覆盖面积的大体积、低成本、日用的存储器多芯片封装件(MCP)，但是也可考虑具有其它类型的覆盖面积的其它封装件。因此，顶部封装件110不会受到受限覆盖面积的约束，该覆盖面积可能具有沿着周长放置的两行接触元件。
【0017】在所描述的实施例中，顶部封装件110和底部封装件的主体尺寸基本彼此匹配，例如12×12毫米。在可选的实施例中，主体尺寸可以彼此相对更小或更大。例如，主体形状可以类似于具有大约在5毫米和20毫米之间变化的线性尺寸的矩形。顶部封装件110的主体尺寸可以由厂商改变(例如，变小或变大)，例如，11×11毫米，10×10毫米，10×13毫米，10×12毫米等。底部封装件120与底部球栅阵列122的高度104小于0.6毫米。顶部封装件110与顶部球栅阵列112的高度106小于0.8毫米。在一个实施例中，半导体器件100的组合高度102小于1.4毫米，其包括顶部封装件110、顶部球栅阵列112、底部封装件120和底部球栅阵列122的高度104和106。在一个实施例中，底部球栅阵列122的节距可以选为0.4毫米或0.5毫米中的一个，并且顶部球栅阵列112的节距可以选为0.5毫米或0.8毫米。底部球栅阵列122和顶部球栅阵列112每个还可以被称为多个导电凸块或焊料球。应当理解本文描述的芯片尺寸诸如高度、长度和宽度是为了示例的目的，其可以随应用和技术而变化。例如，在一些应用诸如薄的蜂窝电话中，半导体器件100的高度可以限制到1.4毫米，而器件100的其它应用不受此类限制的影响。
【0018】图1B图解说明根据一个实施例利用倒装焊接互连的底部封装件124的简化示意横截面。图1C图解说明根据一个实施例利用倒装焊接和引线键合互连组合的底部封装件126的简化示意横截面。参见图1B和图1C，底部封装件124包括利用两种管芯的倒装焊接互连而背对背地安装的顶部管芯136和底部管芯134，而底部封装件126示出了背对背地安装到底部管芯134的顶部管芯136，其中底部管芯134利用倒装焊接互连，顶部管芯136利用引线键合连接。在一个示例性的未描述的实施例中，顶部管芯136可以利用倒装焊接连接而底部管芯134可以利用引线键合连接。
【0019】图1D图解说明根据一个实施例在图1A中描述的半导体器件100的底部封装件120的横截面(局部视图)的更多细节。在一个实施例中，底部封装件120包括通过互连图案170耦连到底部球栅阵列122的底部层状衬底130、形成顶部封装件(未显示)的接收器的顶部衬底140和沿着底部层状衬底130的外围制造以密封中央空腔160的层状窗框150。在一个实施例中，层状窗框150可以制造成底部衬底130的一部分，或者可以在装配底部封装件120期间作为分离的元件被添加。半导体器件100的制造过程的更多细节在图2中描述。
【0020】被底部层状衬底130、层状窗框150和顶部衬底140完全密封的中央空腔160容纳通过管芯附连化合物138附连到底部层状衬底130的底部管芯134和通过管芯附连化合物138附连到顶部衬底140的顶部管芯136。顶部管芯136通过管芯附连化合物138被背对背地粘贴到底部管芯134上。在一个实施例中，顶部管芯136和底部管芯134是微处理器、数字信号处理器、射频芯片、存储器、微控制器和片上系统之一或它们的组合。底部层状衬底130包括互连图案170以将底部管芯134电耦连到用于连接外部电路(未显示)的底部球栅阵列122上。互连图案170可包括各种电连接技术诸如导电胶、热压焊接、高熔点焊接接触、多个导电迹线、通孔、金属平面、键合引线、金属焊接区、键合引线区和导电焊盘。
【0021】在一个实施例中，底部层状衬底130和层状窗框150是刚性的、多层的层状衬底。如前所述，刚性衬底一般由一叠薄层或薄板组成，并且通常被称为层状衬底。层状衬底通常由聚合体基材料如FR-4或纤维增强材料如BT(双马来酰亚胺三嗪)制成。底部层状衬底130的厚度约为150微米，而层状窗框150的厚度约为300微米，但是更薄或更厚的衬底也是可能的。在一个实施例中，顶部衬底140包括通过粘接层(未显示)粘贴到金属层144(约8微米)的聚酰亚胺胶带142(约50微米)。如前所述，带状衬底通常由聚合材料如聚酰亚胺组成，并且通常被称为聚酰亚胺带状衬底。聚酰亚胺带状衬底通常包括单一的金属层，其通常比多层层状衬底更便宜且更薄。应当理解，聚酰亚胺胶带142和金属层144的厚度可以更厚或更薄。多个洞180在聚酰亚胺胶带142中形成以暴露金属层144的多个金属焊接区182。聚酰亚胺胶带142通过互连图案170被连接到层状窗框150，互连图案170可包括导电胶、热压焊接、高熔点焊接接触和/或其它电连接技术之一。顶部管芯136通过管芯附连化合物138被附连到金属层144上。因此，顶部管芯136和聚酰亚胺胶带142被布置在金属层144的对边上。
【0022】图1E图解说明根据一个实施例在图1A和图1B中描述的半导体器件100的底部封装件120上安装的顶部封装件110的横截面(局部视图)的更多细节。在聚酰亚胺胶带142中形成的多个洞180的每一个为顶部球栅阵列112的每个焊料球的边缘192提供结构性支承。此外，多个洞180的每一个还有利地为顶部球栅阵列112提供凹槽以保持较低的剖面，从而降低顶部封装件110的剖面或高度，也因此降低了半导体器件100的剖面或高度。与使用聚合物凸环(polymer collar)提供支承不同，所述聚合物凸环是用于在球基周围的衬底表面上安置聚合材料环的一些封装件的众所周知的技术，多个洞180不使用分离的聚合物凸环以提供支承。多个洞180提供的支承有利地提高了顶部封装件110和底部封装件120之间的连接的可靠性，特别是用于跌落测试。多个洞180以及因此多个金属焊接区182与顶部球栅阵列112对准以用于安装顶部封装件110。
【0023】在一个实施例中，可以通过带状自动化键合(TAB)工艺将顶部封装件110安装到底部封装件120上。层状窗框150包括附加的一些互连图案170例如互连图案172，其可包括各种电连接技术，诸如导电胶、热压焊接、高熔点焊接接触、多个导电迹线、通孔、金属平面、键合引线、金属焊接区、键合引线区和导电焊盘，以将金属层144电耦连到互连图案170和172，从而在顶部封装件110被安装到多个金属焊接区182上时，提供顶部封装件110、顶部管芯136和底部管芯134及用于连接到外部电路(未显示)的底部球栅阵列122之间的互连。多个洞180还有利地为顶部球栅阵列112提供凹槽以保持较低的剖面，从而导致半导体器件100的组合高度小于1.4毫米。
【0024】在一个实施例中，根据器件的预期目的，半导体器件100可包括微处理器、数字信号处理器、射频芯片、存储器、微控制器和片上系统之一或它们的组合。
【0025】图1F图解说明根据一个实施例装配图1A、图1B、图1C、图1D和图1E中描述的底部封装件120的顺序。在所描述的实施例中，采用以下方式对底部封装件120进行装配：通过互连图案170形成耦连到底部球栅阵列122的底部层状衬底130，通过管芯附连化合物138将底部管芯134附连到底部层状衬底130，通过引线键合将底部管芯134电耦连到互连图案170。层状窗框150沿着底部层状衬底130的外围被制造以形成中央空腔160。管芯附连化合物138被施加到底部管芯134的上表面。
【0026】作为用于接收顶部封装件(未显示)的接收器的顶部衬底140通过使用具有一金属层的薄膜衬底被装配。具体地，聚酰亚胺胶带142通过布置在其与金属层144之间的粘接层(未显示)被粘贴到金属层144上。多个洞180在聚酰亚胺胶带142中形成以暴露金属层144的多个金属焊接区182。顶部管芯136通过管芯附连化合物138被附连到金属层144。因此，顶部管芯136和具有多个洞180的聚酰亚胺胶带142被暴露在金属层144的对边上。顶部封装件110被翻转或旋转使顶部管芯136朝向中央空腔160。处于翻转方向的封装件110通过利用导电胶、热压焊接、高熔点焊接接触和/或其它电子连接技术之一经由互连图案172被电耦连到层状窗框150和底部层状衬底130。在被完全装配时，底部封装件120包括通过管芯附连化合物138背对背地连到底部管芯134的顶部管芯136。
【0027】图2是图解说明根据一个实施例制造具有层叠封装结构的半导体器件的方法流程图。在一特定的实施例中，图2图解说明制造图1A、图1B、图1C、图1D、图1E和图1F中描述的半导体器件100的过程。在步骤210中，无层状窗框部分的底部层状衬底被形成。底部层状衬底的形成包括耦连到多个导电凸块的互连图案的形成。在步骤220中，底部层状衬底的层状窗框部分沿着底部层状衬底的外围形成以形成中央空腔。在步骤230中，底部管芯通过管芯附连化合物被附连到中央空腔内的底部层状衬底。在步骤240中，顶部衬底被形成为接收器以安装顶部封装件。顶部衬底通过利用粘接层粘贴到金属层的聚酰亚胺胶带来装配。顶部管芯作为聚酰亚胺胶带被粘贴到金属层的对边。在步骤250中，顶部衬底被翻转以使顶部管芯和底部管芯处于背对背的位置。在步骤260中，顶部衬底通过导电连接如互联图案被连接到层状窗框，从而实现顶部金属层、顶部管芯和底部管芯之间的电耦连，并且将顶部管芯与底部管芯背对背地粘贴。
【0028】上述各步骤可被添加、省略、组合、更改或以不同的顺序执行。如前面的图1D所述，层状窗框部分和底部层状衬底可具有不同的厚度，它们由相同类型的刚性的、多层的层状衬底构成。在一个实施例中，层状窗框可作为底部衬底的一部分被制造。在此实施例中，步骤220被删除而与步骤210合并。在一个可选的实施例中，如本文所述，在步骤220中层状窗框可在底部封装件的装配过程中作为分离的元件被添加或制造。另举一例，假使步骤230在步骤260之前执行，则步骤240可以与步骤210和220并行执行。
【0029】根据本文介绍的说明性实施例的方法和系统具有各种优点。实施例通过提供薄的且划算的聚酰亚胺胶带作为用于安装顶部封装件的接收器有利地提供改进的PoP结构。有利的是，底部封装件的中央空腔能够容纳通过引线键合和/或倒装焊接技术连接到顶部衬底和底部衬底的至少两个管芯。在聚酰亚胺胶带中形成的通孔有利地为电耦连顶部和底部封装件的焊料球的边缘提供支承。所述支承可有利地提高焊接连接的可靠性。多个洞还为顶部球栅阵列有利地提供凹槽以保持较低的剖面，从而导致半导体器件的组合高度小于1.4毫米。该组合高度可以随各种因素变化，诸如顶部封装件110和底部封装件的高度、导电凸块的直径、使用的薄板的厚度等。顶部封装件可作为具有标准全矩阵覆盖面积的日常存储器封装件被方便地购买。改进的PoP结构还有利地适应整体高度受限而主体尺寸变化的顶部封装件。
【0030】尽管已示出并描述了说明性的实施例，但是可以在前面的公开及一些实例中进行广泛的更改、变化和替换，可以使用实施例的一些特征而不使用其它特征。要求保护的本发明意图覆盖所有此类更改、变化和替换。本领域的普通技术人员应当理解，可以根据实施方式变化本文图解说明的硬件和方法。例如，虽然已经在使用引线键合进行传统安装的背景中描述了本公开的某些方面，但本领域的普通技术人员应当理解公开的过程能够用于利用不同类型安装技术的半导体器件的装配。

Claims (11)

1.一种半导体器件，包括：
具有层状窗框部分的底部层状衬底，其中所述层状窗框部分沿着所述底部层状衬底的外围布置；
安装顶部封装件的顶部衬底，所述顶部封装件具有全矩阵覆盖面积，其中所述顶部衬底包括粘贴到金属层的聚酰亚胺胶带和作为聚酰亚胺胶带附连到所述金属层对边的顶部管芯；
密封在所述底部层状衬底、所述层状窗框和所述顶部衬底之间的中央空腔，所述中央空腔容纳背对背地粘贴到底部管芯的所述顶部管芯，所述底部管芯被粘贴到所述底部层状衬底上；和
包含在所述底部层状衬底、所述层状窗框和所述中央空腔中的互连图案，其中所述互连图案提供所述金属层、所述顶部管芯、所述底部管芯和布置在所述底部层状衬底的底部表面上的多个导电凸块之间的电耦连。
2.根据权利要求1所述的器件，其中所述顶部衬底包括：
在所述聚酰亚胺胶带中形成的多个洞，所述多个洞被布置在全矩阵阵列图案中以匹配所述全矩阵覆盖面积；和
所述金属层的多个金属焊接区，其中所述多个洞的每一个暴露所述多个金属焊接区的对应的一个，其中具有所述全矩阵覆盖面积的所述顶部封装件被安装在所述多个金属焊接区上。
3.根据权利要求2所述的器件，其中在所述聚酰亚胺胶带中形成的所述多个洞的每一个包括墙表面，其中与所述全矩阵覆盖面积的接触元件的边缘接触的所述墙表面为所述顶部封装件提供支承。
4.根据权利要求1-3中任一项所述的器件，其中所述底部层状衬底、所述层状窗框和所述中央空腔中的所述互连图案包括多个导电迹线、通孔、金属平面、键合引线、金属焊接区、导电焊盘、导电胶、热压焊接和高熔点焊接接触。
5.根据权利要求1-3中任一项所述的器件，其中所述顶部管芯和所述底部管芯中的至少一个是微处理器、数字信号处理器、射频芯片、存储器、微控制器、片上系统或它们的组合的一个管芯。
6.根据权利要求1-3中任一项所述的器件，其中所述器件的厚度小于1.4毫米。
7.根据权利要求1-3中任一项所述的器件，进一步包括：
底部封装件，其中所述底部封装件包括不具有所述层状窗框部分的底部层状衬底、所述顶部衬底、所述层状窗框和所述中央空腔，其中所述层状窗框沿着所述底部层状衬底的外围布置而与所述底部层状衬底分离。
8.根据权利要求7所述的器件，其中包括所述导电凸块的所述底部封装件的高度小于0.6毫米。
9.一种制造具有层叠封装结构的半导体器件的方法，所述方法包括：
装配具有层状窗框部分的底部层状衬底，其中形成所述底部层状衬底包括形成沿所述底部层状衬底的外围布置的所述层状窗框以形成一中央空腔，其中形成所述底部层状衬底和所述层状窗框包括形成互连图案以提供电耦连；
将底部管芯附连到所述中央空腔内的所述底部层状衬底；
装配顶部衬底以安装顶部封装件，其中所述顶部衬底包括附连到金属层的顶部管芯，所述金属层被粘贴到聚酰亚胺胶带，其中所述顶部管芯作为所述聚酰亚胺胶带被粘贴到所述金属层的对边；
翻转所述顶部衬底以使所述顶部管芯与所述底部管芯背对背地粘贴；以及
连接所述顶部衬底和所述层状窗框以将所述顶部管芯和所述底部管芯背对背地粘贴，所述顶部衬底和所述层状窗框通过所述互连图案被连接，从而使所述金属层、所述顶部管芯、所述底部管芯和布置在所述底部层状衬底的底部表面上的多个导电凸块能够电耦连。
10.根据权利要求9所述的方法，其中所述顶部衬底的装配包括：
在所述聚酰亚胺胶带中形成多个洞以暴露所述金属层的多个金属焊接区，其中所述多个金属焊接区被布置在全矩阵阵列中以匹配所述全矩阵覆盖面积。
11.根据权利要求9或10所述的方法，进一步包括：
在所述顶部衬底上安装所述顶部封装件，其中所述顶部封装件具有全矩阵输入/输出I/O连接覆盖面积以匹配所述多个金属焊接区，从而实现所述电耦连。
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