CN101395714A - U形晶体管及相应制造方法 - Google Patents

U形晶体管及相应制造方法 Download PDF

Info

Publication number
CN101395714A
CN101395714A CNA2007800071397A CN200780007139A CN101395714A CN 101395714 A CN101395714 A CN 101395714A CN A2007800071397 A CNA2007800071397 A CN A2007800071397A CN 200780007139 A CN200780007139 A CN 200780007139A CN 101395714 A CN101395714 A CN 101395714A
Authority
CN
China
Prior art keywords
substrate
district
equipment according
deep trench
shallow
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800071397A
Other languages
English (en)
Other versions
CN101395714B (zh
Inventor
沃纳·云林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101395714A publication Critical patent/CN101395714A/zh
Application granted granted Critical
Publication of CN101395714B publication Critical patent/CN101395714B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Abstract

一种形成具有带源极/漏极区(502、504)和沟道(506)的U形晶体管(500)的存储器的方法，其包括在第一衬底区(308)中形成多个平行的深沟槽(400)和浅沟槽(404)，其中至少一个浅沟槽位于两个深沟槽之间。将导电材料层(454)沉积在所述第一区(308)和第二衬底区(310)上并对其进行蚀刻，以在所述第一区(308)上界定通过间隙隔开的多个线(470)，并在所述第二区(310)上界定多个有源装置元件(460)。从所述第一区中移除所述多个线以形成多个暴露的区域(476)，多个细长沟槽被蚀刻到所述多个暴露的区域(476)中，同时掩蔽所述第二区(310)。

Description

U形晶体管及相应制造方法
相关申请案
本申请案涉及美国专利申请案第10/933,062号(2004年9月1日申请，代理人案号美光.299A(MICRON.299A)；美光案号2004-0398.00/US(Micron Docket2004-0398.00/US))、美国专利申请案第10/934,778号(2004年9月2日申请，代理人案号美光.294A；美光案号2003-1446.00/US)、美国专利申请案第10/855,429号(2004年5月26日申请，代理人案号美光.346A；美光案号2003-1350.00/US)、美国专利申请案第11/201,824号(2005年8月10日申请，代理人案号美光.346DV1；美光案号2003-1350.01/US)和美国专利申请案第11/367,020号(2006年3月2日申请，代理人案号美光.340A；美光案号2005-0640.00/US)。这些相关申请案中每一者的整个揭示内容在此以引用的形式并入本文中。
技术领域
本发明大体上涉及用于形成半导体结构的方法，且更具体地说涉及用于形成垂直晶体管装置的改进的方法。
背景技术
集成电路设计者制造更快且更小的集成电路的一种方式是通过减小构成集成电路的各个元件之间的分隔距离。这种增加衬底上的电路元件的密度的工艺通常称为提高装置集成水平。在设计具有较高集成水平的集成电路的工艺中，已研发出改进的装置构造和制造方法。
常见的集成电路元件的一个实例是晶体管。晶体管用于许多不同类型的集成电路，包含存储器装置和处理器。典型的晶体管包括形成于衬底表面处的源极、漏极和栅极。最近，已研发出垂直晶体管构造，其消耗较少的衬底“有效面积”，且因此有助于提高装置集成水平。在美国专利申请案第10/933,062号(2004年9月1日申请；代理人案号美光.299A；美光案号2004-0398.00/US)中揭示了垂直晶体管构造的实例，该案的整个揭示内容在此以引用的形式并入本文中。虽然这些改进的晶体管构造较小且压缩得更密集，但其也经常会涉及显著更复杂的制造工艺，因此增加了制造时间和费用。当在与邻近于晶体管阵列定位的逻辑电路相同的衬底上的阵列中形成高密度垂直晶体管时，制造复杂性甚至进一步增加。确切地说，常规制造技术使用分离的掩模在装置阵列区和在装置外围区中独立地界定特征，因为使用了不同的工艺步骤和材料来界定这两个区的装置。
常规的基于半导体的电子存储装置(比如动态随机存取存储器(“DRAM”)装置)包含分组成存储器单元的大量晶体管和电容器元件。构成DRAM装置的存储器单元排列成较大的存储器阵列，所述存储器阵列通常包括成千甚至成百万的各个存储器单元。因此，人们不断地努力降低用来形成比如垂直晶体管构造等密集压缩的集成电路元件的工艺的复杂性。
发明内容
根据本发明的一个实施例，一种形成存储器装置阵列的方法包括在衬底的第一区中形成多个深沟槽和多个浅沟槽。至少一个浅沟槽位于两个深沟槽之间。所述多个浅沟槽和所述多个深沟槽彼此平行。所述方法进一步包括在衬底的第一区和第二区上沉积导电材料层。所述方法进一步包括蚀刻导电材料层以在衬底的第一区上界定通过多个间隙隔开的多个线，并在衬底的第二区上形成多个有源装置元件。所述方法进一步包括掩蔽衬底的第二区。所述方法进一步包括从衬底的第一区中移除多个线，因而形成从中移除多个线的多个暴露的区域。所述方法进一步包括在多个暴露的区域中蚀刻多个细长沟槽，同时掩蔽衬底的第二区。
根据本发明的另一实施例，一种设备包括具有阵列部分和逻辑部分的半导体衬底。所述设备进一步包括形成于衬底阵列部分中的至少一个U形半导体结构。所述半导体结构包括位于第一柱状体顶上的第一源极/漏极区、位于第二柱状体顶上的第二源极/漏极区，和连接第一与第二源极/漏极区的U形沟道。所述U形沟道与半导体衬底邻接。所述方法进一步包括形成于衬底逻辑部分上的至少一个晶体管装置，所述晶体管装置包含栅极介电层和栅极材料。栅极介电层相对于第一和第二源极/漏极区抬高。
根据本发明另一实施例，一种存储器装置包括具有阵列部分和逻辑部分的衬底。所述存储器装置进一步包括形成于衬底的阵列部分中的多个U形半导体结构。所述U形半导体结构由交替的深沟槽和浅沟槽的图案界定，所述交替的深沟槽和浅沟槽与中等深度的沟槽的图案交叉。存储器装置进一步包括形成于衬底的逻辑部分上的多个晶体管装置。所述晶体管装置包含栅极氧化物层、未罩盖的栅极层和侧壁间隔物结构。
根据本发明另一实施例，一种方法包括在衬底阵列区中图案化多个浅沟槽和多个深沟槽。所述方法进一步包括在衬底阵列区中图案化多个中等深度的沟槽。所述中等深度沟槽与浅沟槽和深沟槽交叉。中等深度沟槽、浅沟槽和深沟槽在衬底阵列区中界定多个U形晶体管结构。所述多个中等深度沟槽由光刻掩模界定。所述方法进一步包括在衬底逻辑区中图案化多个平坦的晶体管结构。通过光刻掩模界定多个平坦的晶体管结构。
根据本发明另一实施例，一种方法包括使用第一光刻掩模在半导体衬底的阵列部分中图案化第一多个半导体结构。所述方法进一步包括使用第二光刻掩模在半导体衬底的逻辑部分上图案化第二多个半导体结构。所述方法进一步包括使用第二光刻掩模在第一多个半导体结构上图案化牺牲层。所述牺牲层与所述第二多个半导体结构同时图案化。
根据本发明另一实施例，一种方法包括提供具有第一区和第二区的半导体衬底。所述方法进一步包括在衬底的第一区和第二区上沉积导电层。所述方法进一步包括对沉积于衬底的第一区和第二区上的导电层进行图案化。所述方法进一步包括使用图案化的导电层在衬底的第二区上形成平坦的晶体管结构。所述方法进一步包括在掩蔽工艺中在衬底的第二区中使用图案化的导电层。
根据本发明另一实施例，一种部分形成的集成电路包括第一多个特征，第一多个特征包括第一材料且形成于衬底的第一部分上。第一多个特征通过第一间隔彼此隔开。部分形成的集成电路进一步包括第二多个特征，第二多个特征包括第二材料且形成于衬底的第二部分上。第一多个特征和第二多个特征同时形成。第一材料与第二材料相同。所述部分形成的集成电路进一步包括间隙填充结构，其位于第一多个特征中的选定两者之间且与所述选定两者接触。所述部分形成的集成电路进一步包括邻近于第二多个特征而定位的多个侧壁间隔物。邻近的侧壁间隔物通过分隔区彼此隔开。所述多个侧壁间隔物和间隙填充结构包括相同的材料。
根据本发明另一实施例，一种存储器装置包括具有阵列部分和逻辑部分的衬底。所述存储器装置进一步包括凹陷于衬底的阵列部分中的多个半导体结构。所述存储器装置进一步包括形成于衬底的逻辑部分上的多个晶体管装置。所述晶体管装置包含栅极氧化物层、未罩盖的栅极层和侧壁间隔物结构。所述晶体管装置形成于位于多个半导体结构下方的层中。
附图说明
在附图中说明本文中揭示的晶体管构造的示范性实施例，附图只用于说明的目的。附图包括以下的图，其中相同数字指示相同部件。
图1说明可用于形成晶体管阵列的部分形成的半导体装置的透视图。
图2说明在形成额外的半导体加工层之后图1的部分形成的半导体装置的yz平面中的横截面图。
图3说明待施加于图1的部分形成的半导体装置的光掩模的示范性实施例的部分俯视平面图。
图4说明在已施加和转移了图3的光掩模以图案化硬掩模层之后图2的部分形成的半导体装置的yz平面中的横截面图。
图5说明在上面毯覆式沉积了间隔物材料层之后图4的部分形成的半导体装置的yz平面中的横截面图。
图6说明在执行了间隔物材料的方向性蚀刻之后图5的部分形成的半导体装置的yz平面中的横截面图。
图7说明在将多个深沟槽蚀刻到衬底中之后图6的部分形成的半导体装置的yz平面中的横截面图。
图8说明在用介电材料填充深沟槽并向装置提供大致平坦的表面之后图7的部分形成的半导体装置的yz平面中的横截面图。
图9说明在图案化上面的硬掩模层之后图8的部分形成的半导体装置的yz平面中的横截面图。
图10说明当在图案化的硬掩模层的垂直侧上形成多个间隔物之后图9的部分形成的半导体装置的yz平面中的横截面图。
图11说明在将多个浅沟槽蚀刻到衬底中之后图10的部分形成的半导体装置的yz平面中的横截面图。
图12说明在用介电材料填充浅沟槽并向装置提供大致平坦的表面之后图11的部分形成的半导体装置的yz平面中的横截面图。
图13说明图12的部分形成的半导体装置的xy平面中的俯视图。
图14说明在移除冗余掩蔽层之后图12的部分形成的半导体装置的yz平面中的横截面图。
图15说明在上面沉积了栅极堆叠层之后图14的部分形成的半导体装置的沿线15—15截取的xz平面中的横截面图。
图16说明当在外围区中图案化有源装置和在阵列区中图案化线之后图15的部分形成的半导体装置的xz平面中的横截面图。
图17说明当围绕外围区有源装置和在阵列区线之间形成间隔物材料之后图16的部分形成的半导体装置的xz平面中的横截面图。
图18说明在掩蔽装置外围区并从装置的未掩蔽的阵列部分中蚀刻栅极堆叠层之后图17的部分形成的半导体装置的xz平面中的横截面图。
图19说明在使用各向同性蚀刻收缩了剩余间隔物材料之后图18的部分形成的半导体装置的xz平面中的横截面图。
图20说明在将中等沟槽的图案蚀刻到图14中说明的结构中之后图19的部分形成的半导体装置的xz平面中的横截面图。
图21说明在从阵列区中移除剩余间隔物材料、用电介质内衬中等沟槽和在中等沟槽中形成栅极材料的侧壁间隔物之后图20的部分形成的半导体装置的xz平面中的横截面图。
图22说明图21的部分形成的半导体装置的一部分的透视图。
图23说明包括图22的部分形成的半导体装置的一个晶体管的透视图，其中包含上覆的电容器和位线。
图24说明其中使用自对准硅化工艺在多晶栅极堆叠上形成硅化物区的实施例中的部分形成的半导体装置的xz平面中的横截面图。
图25说明当在阵列区中蚀刻氮化物层之后图8的部分形成的半导体装置的yz平面中的横截面图。
图26说明当围绕突出的电介质上旋涂(spin-on-dielectric)材料形成氮化物间隔物之后图25的部分形成的半导体装置的yz平面中的横截面图。
图27是说明存储器单元相对于位线和字线阵列的位置的存储器装置的示意性平面图。
具体实施方式
本文中揭示用于垂直晶体管构造的改进的制造技术。如上文所揭示，垂直晶体管构造有利地实现提高的装置集成水平。本文中揭示的制造技术有利地使用(a)与常规制造技术相比较少的掩蔽工艺，和/或(b)较容易对准的掩蔽工艺。举例来说，本文中揭示的某些实施例有利地实现用单个掩模在外围区中形成有源装置且在阵列区中图案化特征(例如，将成行的晶体管隔开的中等沟槽)。此外，本文中揭示的某些垂直晶体管的实施例具有U形配置，其中连接源极区与漏极区的沟道直接连接到下伏的衬底。这有利地减少或消除常规垂直柱状晶体管中常见的浮体效应。
本文中揭示的U形垂直晶体管配置提供优于常规平坦晶体管的若干优势。除了消耗较少的衬底“有效面积”之外，本文中揭示的某些U形垂直晶体管配置还在制造期间形成连续的行和列，因而增强了装置的结构稳定性。本文中揭示的某些制造技术实施例还有利地允许使用简化的标线装置(reticle set)来执行用以制造存储器阵列的掩蔽工艺。具体地说，用来制造此阵列的标线装置的一个实施例含有平行的线和间隔，因而便于掩蔽工艺的印制和对准。
本文中揭示的技术可用于形成具有各种各样的不同尺寸的晶体管结构。在某些实施例中，使用间距倍增技术在阵列区中形成相对较小的装置，且使用常规光刻技术在外围区中形成相对较大的装置。举例来说，在一个实施例中，在阵列区中形成具有1/2F与3/4F之间的特征大小的结构，同时在外围区中形成具有F或更大的特征大小的结构，其中F是使用给定的光刻技术可获得的最小的可分辨特征大小。在美国专利申请案第10/934,778号(2004年9月2日申请；代理人案号美光.294A；美光案号2003-1446.00/US)中提供关于间距倍增技术的额外信息，该案的整个揭示内容在此以引用的形式并入本文中。
图1是其中待形成晶体管阵列的部分形成的半导体装置100的透视图。在一个实施例中，装置100包括存储器阵列，比如DRAM单元的阵列，但在其它实施例中，装置100包括其它类型的存储器单元的阵列，比如静态存储器单元、动态存储器单元、扩展数据输出(“EDO”)存储器单元、EDO DRAM、电可擦除可编程只读存储器(“EEPROM”)单元、同步动态随机存取存储器(“SDRAM”)单元、双倍数据速率(“DDR”)SDRAM单元、同步链接动态随机存取存储器(“SLDRAM”)单元、视频动态随机存取存储器(“VDRAM”)单元、RDRAM
Figure A200780007139D0011084645QIETU
单元、静态随机存取存储器(“SRAM”)单元、相变或可编程导体随机存取存储器(“PCRAM”)单元、磁性随机存取存储器(“MRAM”)单元和快闪存储器单元。
装置100包含半导体衬底110，其包括各种各样的合适的半导体材料中的一者或一者以上。在修改的实施例中，半导体衬底110包含已制造在上面的半导体结构，比如掺杂硅平台。虽然所说明的半导体衬底110包括所说明的实施例中的固有掺杂的单晶硅晶片，但在其它实施例中，半导体衬底110包括其它形式的半导体层，其视情况而包含其它有源或可操作的半导体装置部分。
视情况而定，在衬底110上生长外延层104。外延层104是通过外延生长工艺而在衬底110上生长的半导体层(例如，包括硅)，所述外延生长工艺使衬底110的晶体结构延伸。外延层104的厚度优选在约2μm到约6μm之间，且更优选在约3μm到约5μm之间。在其中于本文中描述的后续蚀刻步骤之前在衬底110上生长外延层104的实施例中，将外延层104视为衬底110的一部分。
在某些实施例中，用与衬底110的导电类型相反的导电类型对外延层104进行重度掺杂，因而使得外延层104能够充当用于在上面形成晶体管的有源区域，如从本文中揭示的最终结构将更好地明白这一点。在一个配置中，掺杂的植入区包含轻度掺杂的p-区，其位于重度掺杂的p+区的下方。
图2说明在衬底10上沉积额外层之后的图1的装置的yz平面中的横截面。如所说明，半导体装置100进一步包括形成于衬底110和可选外延层104上的氧化物层210。在示范性实施例中，氧化物层210可相对于包括衬底110和氮化硅的材料选择性蚀刻。在一个实施例中，氧化物层210包括二氧化硅，且厚度优选在约与
Figure A200780007139D00122
之间，且更优选在约
Figure A200780007139D00123
与约
Figure A200780007139D00124
之间。举例来说，在一个实施例中，氧化物层210是厚度大约为
Figure A200780007139D00125
的衬垫氧化物层。使用合适的沉积工艺(比如化学气相沉积(“CVD”)或物理气相沉积(“PVD”))来沉积氧化物层210，或者通过对下伏衬底进行氧化来生长氧化物层210。
仍参看图2，半导体装置100进一步包括形成于氧化物层210上的层，比如所说明的氮化物层211。在一个实施例中，氮化物层211包括氮化硅，且厚度优选在约与之间，且更优选在约
Figure A200780007139D00128
与
Figure A200780007139D00129
之间。使用比如CVD或PVD等合适的沉积工艺来沉积氮化物层211。
半导体装置100进一步包括形成于氮化物层211上的另外的硬掩模层212。在示范性实施例中，硬掩模层212包括非晶碳。在其它实施例中，硬掩模层212包括透明碳、正硅酸乙酯(tetraethylorthosilicate，“TEOS”)、多晶硅、Si3N4、SiOxNy、SiC或另一合适的硬掩模材料。使用比如CVD或PVD等合适的沉积工艺来沉积硬掩模层212。为了清楚起见，在后续说明中省略可选的外延层104。
图3说明待施加于装置100以对下伏硬掩模层212进行图案化的光掩模300的一部分。光掩模300的阴影部分表示其中将在应用了光刻和蚀刻技术之后移除硬掩模层212的区域，而无阴影部分表示其中将保留硬掩模层212的区域。光掩模300是经配置以在阵列区308中界定通过间隙302彼此隔开的有源区域线304的图案的亮场掩模(clearfield mask)。优选的是，线304和间隙302的宽度大约为
Figure A200780007139D001210
到大约
Figure A200780007139D001211
举例来说，在示范性实施例中，线304和间隙302的宽度大约是
Figure A200780007139D001212
光掩模300视情况包含经提供以用于光接近度校正的较宽的线306。间隙302用作浅沟槽隔离的接触区域。
图4说明在施加图3中说明的光掩模300以图案化硬掩模层212之后图2的装置的yz平面中的横截面。将光掩模300施加并转移到硬掩模层212，以使得线304和间隙302平行于x轴延伸。如图4中说明，在衬底110中光掩模300形成线304(包含较宽的线306)的区域上保留硬掩模层212，并从衬底110中光掩模300形成间隙302的区域中移除硬掩模层212。如图4中说明，线304和间隙302位于装置的阵列区308中，阵列区308由装置的外围区310围绕。
在示范性实施例中，使用光刻和蚀刻技术来图案化硬掩模层212。举例来说，在一个实施例中，将光致抗蚀剂材料作为毯覆层沉积在装置100上并通过标线暴露于辐射。在此暴露之后，将光致抗蚀剂材料显影，以在硬掩模层212的表面上形成图3中说明的光掩模300。接着通过光掩模300蚀刻硬掩模层212，以在间隙302中暴露装置100的氮化物层211。
图5说明在上面毯覆式沉积间隔物材料层214之后图4的装置的yz平面中的横截面。在示范性实施例中，间隔物材料214包括比如氧化硅等氧化物材料，其厚度优选在约与约
Figure A200780007139D00132
之间，且更优选在约与约
Figure A200780007139D00134
之间。在另一实施例中，间隔物材料214填充间隙302的水平尺寸的大约1/20到大约1/3。使用比如CVD或PVD等合适的沉积工艺来沉积间隔物材料214。
图6说明在用方向性间隔物蚀刻从水平表面中优先蚀刻间隔物材料214之后图5的装置的yz平面中的横截面。所得的结构包含位于线304的垂直侧上的间隔物216。间隔物216的宽度大约等于初始间隔物材料214沉积的厚度，间隔物216有效地使间隙302的宽度变窄。优选的是，在其中形成了间隔物216之后，间隙302具有在约
Figure A200780007139D00135
与约之间的缩减的宽度。在示范性实施例中，在其中形成了间隔物216之后，间隙302具有约
Figure A200780007139D00137
的缩减的宽度。
图7说明在将多个深沟槽400穿过氮化物层211和氧化物层210蚀刻到衬底110中之后图6的装置的yz平面中的横截面。根据装置阵列区308中的间隔物之间的间隙302来界定深沟槽400的图案。使用比如离子铣削、反应性离子蚀刻(“RIE”)或化学蚀刻等工艺来蚀刻深沟槽400。RIE是一种具有物理和化学两种组成部分的方向性各向异性蚀刻。在比如RIE等使用化学蚀刻剂的蚀刻工艺中，可使用比如Cl2等多种蚀刻剂。在优选实施例中，基于间隙302将深沟槽400蚀刻到约
Figure A200780007139D00138
与约
Figure A200780007139D00139
之间的深度，且邻近于较宽的线306将深沟槽400蚀刻到约
Figure A200780007139D001310
与约
Figure A200780007139D001311
之间的深度。因此，在实例实施例中，用来界定深沟槽的蚀刻技术使得沟槽深度与沟槽宽度成正比。
图8说明在用电介质上旋涂(“SOD”)材料408填充深沟槽400之后图7的装置的yz平面中的横截面。使用氧等离子体技术来烧去剩余的硬掩模层212，且使用化学机械抛光(“CMP”)技术来移除剩余的间隔物216和多余的SOD材料。CMP技术也向装置100提供xy平面中的大致平坦的表面402。如所说明，大致平坦的表面402在装置阵列区308和外围区310上延伸。通过氮化物层211的剩余部分将深沟槽400隔开；在优选实施例中，通过大约
Figure A200780007139D00141
到大约的氮化物材料将深沟槽隔开。在示范性实施例中，通过大约
Figure A200780007139D00143
的氮化物材料将深沟槽400隔开。在另一示范性实施例中，将深沟槽400隔开2.25×F，其中F是使用给定光刻技术可获得的最小的可分辨的特征大小。
图9说明当在深沟槽400上图案化另一硬掩模层312之后图8的装置的yz平面中的横截面。在示范性实施例中，基于类似于图3中说明的掩模来图案化硬掩模层312，且使用光刻和蚀刻技术来图案化硬掩模层312。图案化的硬掩模层312在平坦表面402上界定多个线314，其中线314有效地掩蔽深沟槽400。线314通过多个间隙318隔开。在优选实施例中，线314的宽度在约
Figure A200780007139D00144
与约
Figure A200780007139D00145
之间，且在示范性实施例中，线的宽度为大约
Figure A200780007139D00146
在某些实施例中，线314的宽度大致与图3和图4中说明的掩蔽工艺中形成的线304的宽度相同。
图10说明在围绕线314形成多个间隔物环(spacer loop)316之后图9的装置的yz平面中的横截面。在示范性实施例中，通过首先在图9中说明的结构上沉积间隔物材料的毯覆层来形成间隔物环316。毯覆间隔物材料包括比如氧化硅等氧化物材料，其厚度优选在约
Figure A200780007139D00147
与约
Figure A200780007139D00148
之间，且更优选在约
Figure A200780007139D00149
与约
Figure A200780007139D001410
之间。使用比如CVD或PVD等合适的沉积工艺来沉积间隔物材料的毯覆层。接着执行方向性间隔物蚀刻，以从水平表面中移除毯覆间隔物材料。在图10中说明所得的结构。这会产生位于线314的垂直侧上的多个间隔物环316。间隔物环316的宽度大约等于原始毯覆间隔物材料沉积的厚度，间隔物环316有效地使间隙318的宽度变窄。优选的是，在形成间隔物环316之后，间隙318具有约
Figure A200780007139D001411
与约
Figure A200780007139D001412
之间的缩减的宽度。在示范性实施例中，在形成了间隔物环316之后，间隙318具有约的缩减的宽度。
图11说明在将多个浅沟槽404穿过氮化物层211和氧化物层210蚀刻到衬底110中之后图10的装置的yz平面中的横截面。浅沟槽404平行于深沟槽400而形成。在一个实施例中，浅沟槽404的宽度大致与深沟槽400相同，但改为将浅沟槽404蚀刻到优选在约
Figure A200780007139D001414
与
Figure A200780007139D001415
之间且更优选在约
Figure A200780007139D001416
与
Figure A200780007139D001417
之间的缩减的深度。
图12说明在用SOD材料410填充了浅沟槽404之后图11的装置的yz平面中的横截面。视情况用与用来填充深沟槽400相同的SOD材料408来填充浅沟槽。使用CMP技术来移除剩余的硬掩模层312、间隔物环316和多余的SOD材料。在优选实施例中，使用CMP技术将氮化物层211的厚度减小到约与约
Figure A200780007139D001419
之间。在示范性实施例中，使用CMP技术将氮化物层211的厚度缩小到约
Figure A200780007139D001420
CMP技术还向装置100提供xy平面中的大致平坦的表面406。如所说明，大致平坦的表面406在装置的阵列区308和外围区310上延伸。图13说明图12的装置100的xy平面中的俯视图。图12和图13中说明的装置100包括多个细长浅沟槽404，其通过具有由剩余氮化物层211界定的环形末端的细长氮化物间隔物彼此隔开。氮化物间隔物通过细长深沟槽400彼此隔开。
在修改的实施例中，使用在深沟槽400和浅沟槽404中自对准的工艺来获得图12和图13中说明的结构。如图25中说明的，此自对准是通过首先在阵列区308中蚀刻氮化物层211来实现的。如图26中说明，接着围绕突出的SOD材料408的结构(其现在充当心轴)形成氮化物间隔物520。接着使用氮化物间隔物520来随后图案化浅沟槽，将所述浅沟槽穿过氧化物层210蚀刻到衬底110中。所得的结构与图12和图13中说明的结构等效，且在不使用图9中说明的硬掩模层312的情况下获得所得的结构。
图14说明在移除了剩余的氮化物层211和氧化物层210之后图12和图13的装置的yz平面中的横截面。在示范性实施例中，使用蚀刻工艺来移除这些层的剩余部分，但在其它实施例中使用的是其它技术。随后执行CMP技术会导致产生交替的硅区和氧化物区的大致平坦的表面。硅区界定平行于x轴延伸的多个细长环112。细长环112围绕浅沟槽404，且通过深沟槽400彼此隔开。
通过垂直于细长环112的长度(即平行于y轴)蚀刻环而将细长环112分隔成各个晶体管柱状体。在某些实施例中，使用与用来将细长环112蚀刻成各个晶体管柱状体的相同的掩蔽序列在装置外围区310中形成有源装置。在所述实施例中，在图14中说明的装置上毯覆式沉积有源装置层。在图15中展示所得的结构，图15说明在形成了氧化物层450、多晶硅层452和硅化钨层454之后图14的装置的xz平面中的横截面。图15中说明的横截面说明形成于硅区114上的这些层；然而，因为这些层是毯覆式沉积的，所以这些层也在深沟槽400和浅沟槽402上延伸。同样，毯覆层也在装置的阵列区308和外围区310两者上延伸。在一个实施例中，毯覆氧化物层450的厚度在约50
Figure A200780007139D0015085102QIETU
与80
Figure A200780007139D0015085109QIETU
之间。在一个修改的实施例中，使用其它金属材料代替硅化钨，以捆扎外围栅极并改进横向信号速度。在另一修改的实施例中，在硅化钨层454上形成可选的毯覆氮化硅层(未图示)。在又一实施例中，多晶硅层452包括导电材料，其中术语“导电材料”包含硅，即使其在沉积时未被掺杂。
在修改的实施例中，省略了硅化钨层454，而用额外厚度的多晶硅层452来代替。此配置有利地从结构中移除了金属，因而减少了在后续加工期间在其它结构中引起污染的可能性。在所述实施例中，在后续的硅化工艺中添加金属。
通过图案化毯覆式沉积的氧化物层450、多晶硅层452和硅化钨层454，在外围区310中形成有源装置。图16说明在图案化毯覆式沉积层之后图15的装置的xz平面中的横截面。在示范性实施例中，使用光刻和掩模技术来图案化所述层。在所说明的示范性实施例中，在外围区310中形成一个或一个以上有源装置460。在所述实施例中，有源装置包括一包含栅极氧化物462、多晶硅有源区域464和硅化钨捆扎层466的堆叠。在其它实施例中，捆扎层466包括其它金属材料，比如钨、氮化钛、钽和氮化钽。金属的混合物也适合用于形成捆扎层466。
仍参看图16，使用与用来在外围区中形成有源装置460的相同的光刻和掩蔽技术在阵列区308中图案化一系列线470。阵列线470包括与外围有源装置460相同的材料，但阵列线470在后续的加工步骤中用作牺牲掩模以图案化下伏的细长环112。此外，阵列区308中的线470的图案具有与外围区310中的有源装置460的图案相比较小的间距。举例来说，在一个实施例中，线470以间隔F隔开，其中有源装置460以间隔2F隔开，其中F是使用给定光刻技术可获得的最小的可分辨特征大小。在另一实施例中，有源装置460具有比线470的间隔大约两倍与约四倍之间的间隔。平行于y轴延伸的阵列线470垂直于细长环112，细长环112平行于x轴延伸。
图17说明在围绕外围区310中的有源装置460形成氮化硅间隔物468之后图16的装置的xz平面中的横截面。在优选实施例中，氮化硅间隔物468的厚度在约200
Figure A200780007139D0016085136QIETU
与约800
Figure A200780007139D0016085142QIETU
之间。在示范性实施例中，氮化硅间隔物468具有约600
Figure A200780007139D0016085149QIETU
的厚度，且是通过以下方式形成的：在装置上毯覆式沉积氮化硅，接着进行从水平表面中移除沉积的材料的方向性蚀刻。此技术还导致围绕阵列区308中的阵列线470形成氮化硅间隔物468。此外，因为阵列线470之间的间隔小于两个氮化硅间隔物468的宽度，所以氮化硅间隔物材料468填充了所述线之间的区，因而在所述线470之间形成填充的间隙472的图案。在暴露的硅的区中形成比如氧化硅等SOD材料474。在修改的实施例中，使用除氮化硅之外的材料来形成间隔物和填充的间隙；其它合适的材料包含相对于多晶硅和硅化物材料而被选择性蚀刻的材料。
图18说明在掩蔽装置外围区310并从装置中蚀刻栅极心轴之后图17的装置的xz平面中的横截面。在外围区310上形成掩模478，以在后续的加工步骤期间保护外围区310中的有源装置460。有利的是，掩模478是简单的，因为其仅仅覆盖外围区310并打开阵列308，且因此并不包含“临界尺寸”特征。在掩蔽外围区310之后，从装置的暴露部分(比如阵列区308)中蚀刻硅化钨层454和多晶硅层452的剩余部分。在示范性实施例中，使用相对于氧化物和氮化物对多晶硅有选择性的蚀刻剂，比如四甲基氢氧化铵(“TMAH”)。在其它实施例中使用其它蚀刻剂。这导致在填充的间隙472的氮化物材料之间形成沟槽476。在示范性实施例中，将硅蚀刻到氧化物层450，氧化物层450充当蚀刻挡止层。
图19说明在收缩填充的间隙472的剩余氮化物部分之后图18的装置的xz平面中的横截面。在示范性实施例中，这通过从装置的暴露部分中各向同性蚀刻氮化物来实现。如所说明，各向同性氮化物蚀刻有利地在从剩余氧化物层450中蚀刻掉填充的间隙472的剩余部分时形成暴露的硅/电介质480的区域。在示范性实施例中，将填充的间隙472的剩余部分蚀刻成具有对应于图14中说明的下伏的硅细长环112的宽度的宽度。在另一示范性实施例中，将填充的间隙472的剩余部分蚀刻成具有约1/2F的宽度，其中F是使用给定的光刻技术可获得的最小可分辨特征大小。
图20说明在将沟槽476的图案蚀刻到图14中说明的下伏结构之后图19的装置的xz平面中的横截面。在示范性实施例中，将沟槽476延伸到图14中说明的深沟槽400与浅沟槽404的深度之间的中等深度。中等沟槽476的图案由剩余氮化物填充的间隙472来界定。这有效地切割硅细长环112、深沟槽400和浅沟槽404，以形成多个U形的晶体管柱状体。浅沟槽404形成U形晶体管柱状体的中间间隙。在一个实施例中，U形晶体管柱状体起U形半导体结构的源极/漏极区的作用。
图21说明在移除多余氮化物材料和在中等沟槽476中形成多个侧壁间隔物482之后图20的装置的xz平面中的横截面。通过比如热氧化物等薄氧化物层484将侧壁间隔物482与硅衬底110隔开。如本文中说明，在示范性实施例中，将衬底110的对应于细长环112的区的部分掺杂成包含轻度掺杂n-区486，其位于重度掺杂n+区488下方，但在其它实施例中可采用p型掺杂。优选的是，将细长环112的下部部分与细长环112的上部部分相反地掺杂。在一个实施例中，侧壁间隔物482的宽度大于或等于细长环112的宽度的一半。
图22提供图21的部分形成的半导体装置的一部分的三维说明。如所说明，装置包含多个晶体管柱状体，其形成U形晶体管500的源极502和漏极504区。源极502和漏极504区通过浅沟槽404隔开，浅沟槽404平行于x轴延伸。晶体管的沟道长度是穿过U形沟道区506从源极502延伸到漏极504的长度。装置的沟道特性通过在沿U形突出部的相对侧上的沟道表面调整掺杂剂浓度和类型而受到影响。相邻的U形晶体管500在y尺寸上通过深沟槽400彼此隔开，且在x尺寸上通过内衬有栅极电极侧壁间隔物482隔开，栅极电极侧壁间隔物482位于中等沟槽中。
图27示意性说明位于存储器装置的阵列区308中的存储器单元520的尺寸。存储器单元520位于位线阵列522中的选定位线522’和字线阵列524中的选定字线524’的交叉点处。存储器装置的外围区310视情况包含连接到位线阵列522和/或字线阵列524的逻辑电路526，如图27中示意性说明的。存储器单元520占据衬底110中具有x×y的尺寸的区域，且因此存储器单元的大小大体上表达为xyF2，其中x和y是如本文所述的使用给定光刻技术可获得的最小可分辨特征大小F的倍数。存储器单元520通常包括存取装置(比如晶体管)和存储装置(比如电容器)。然而，在其它实施例中可使用其它配置。举例来说，在交叉点阵列中可省略存取装置，或者如在MRAM、EEPROM或PCRAM(例如，掺杂银的硫系玻璃)中一样存取装置可与存储装置集成，其中开关的状态既充当开关又用以存储存储器状态。
在所说明的实施例中，存储器单元520是采用图23中说明的结构的DRAM单元。图23中说明的结构包含具有通过浅沟槽404隔开的源极502和漏极504的单个U形晶体管500。源极502和漏极504通过沟道区506连接，沟道区506与硅衬底110邻接。此配置有利地避免了常规垂直柱状体晶体管中常见的浮体效应。栅极电极侧壁间隔物482垂直于浅沟槽404而形成，且环绕U形半导体(硅)突出部的两侧。在示范性实施例中，在漏极504上形成电容器510或其它存储装置，且在源极502上形成绝缘位线512。如所说明，电容器510和绝缘位线512的尺寸与U形晶体管500的间距倍增的特征的尺寸相比较大。在其中源极502和漏极504具备1/2F的特征大小的示范性实施例中，上覆电容器510和绝缘位线512有利地适应多达3/8F的未对准，其中F是使用给定光刻技术可获得的最小可分辨特征大小。在图23中说明的实例实施例中，存储器单元520在衬底上占据优选在约4F2与约8F2之间且更优选在约4F2与约6.5F2之间的空间。
U形晶体管500的配置有利地允许形成存储器单元的一部分的晶体管的尺寸在x和y尺寸上独立地缩放，如图22、23和27中所说明。举例来说，这允许在衬底上占据区域6F2的存储器单元形成有各种各样的不同纵横比，包含2.45F×2.45F的正方形、3F×2F的矩形和2F×3F的矩形。一般来说，可通过操控分隔晶体管的中等沟槽476和深沟槽400的尺寸来调整构成存储器装置的晶体管的纵横比。
使用电容器510和绝缘位线512来使装置100与较大的系统的其它电子电路介接，所述较大系统包含其它依赖于存储器的装置，比如计算机等。举例来说，所述计算机视情况包含处理器、程序逻辑和/或表示数据和指令的其它衬底配置。处理器视情况包括控制器电路、处理器电路、处理器、通用单芯片或多芯片微处理器、数字信号处理器、嵌入式微处理器、微控制器等。因此，装置100能够在各种各样的装置、产品和系统中实施。
现在参看图24，在某些实施例中，通过消除图15中说明的硅化钨层454沉积来解决晶片污染和刷新的问题。在所述实施例中，用图24中说明为层464的延伸厚度的多晶硅层来代替硅化钨层454。在如图21中说明的形成中等沟槽476和侧壁间隔物482之后，在阵列区308上毯覆式沉积比如SOD材料等绝缘层490。接着执行CMP工艺以暴露装置外围区310中的栅极堆叠顶部处的多晶硅464。接着通过首先沉积金属层492来执行自对准硅化工艺。图24中说明所得的结构。随后，进行硅化退火以使金属492(例如钛)用自对准的方式反应，其中金属492与多晶硅层464接触。随后，可选择性蚀刻未反应的金属492，如此项技术中已知。
举例来说，在一个实施例中，将约500
Figure A200780007139D0019085341QIETU
与约1000
Figure A200780007139D0019085347QIETU
之间的暴露的多晶硅转换成硅化钛。在其它实施例中形成其它硅化物材料，比如硅化钨、硅化钌、硅化钽、硅化钴或硅化镍。此配置有利地允许消除图15中说明的金属沉积步骤，因而减少或消除衬底的金属污染，且还简化对阵列308中的牺牲栅极材料(现在只有一层硅)的移除。图24的实施例利用了对于外围晶体管不需要绝缘罩盖层(例如氮化硅)的事实，因为所述晶体管的尺寸并未严格到需要区310中的自对准接触。
在另一实施例(未图示)中，形成三侧U形晶体管。在所述实施例中，在图11的阶段，用非氧化硅填充剂材料(比如氮化硅)来填充浅沟槽404。接着，在于中等沟槽476中形成侧壁间隔物482之前，使用选择性蚀刻从浅沟槽404中移除填充剂材料。当形成侧壁间隔物482时，也在浅沟槽404中形成半导体材料。因为浅沟槽404比中等沟槽476窄，所以侧壁间隔物482的沉积填充了浅沟槽404。因此，后续的间隔物蚀刻仅仅使浅沟槽404内的栅极材料凹陷到源极/漏极区顶部的水平下方。此工艺形成三侧晶体管结构。有利的是，栅极材料使在两侧上形成侧壁栅极区并使电位均衡的U形突出部的行桥接。关于此工艺的额外细节在图32—35中和美国专利申请案第10/933,062号(2004年9月1日申请，代理人案号美光.299A；美光案号2004-0398.00/US)的相应书面描述中提供，该案的整个揭示内容在此以引用的形式并入本文中。
本文中揭示的制造技术有利地实现用单个掩模在外围区中形成有源装置并在阵列区中图案化中等沟槽。在其中结合两者以同时在外围和阵列中界定特征的实施例中，对于不同的后续加工步骤使用第二掩模将外围和阵列区分开。有利的是，此第二掩模并不是关键的，且因此容易在衬底上的现存结构上对准。此外，本文中揭示的制造技术也适用于其它应用。举例来说，所述技术可用来形成单个晶体管、单个电容器DRAM单元。
在本文中描述的某些实施例中，也将与用来在外围区310中形成有源装置相同的材料用作用于阵列区308中的后续掩蔽工艺的牺牲材料。所述材料的实例包含多晶硅层452，且视情况包含硅化钨层454。这有利地消除使用两个不同的关键掩模来分别在装置外围区310和装置阵列区308中形成特征的需要。
此外，也将用来在装置外围区310中形成栅极电极侧壁间隔物482的材料用作装置阵列区308中的硬掩模材料。在一个实施例中，如图17中所说明，氮化硅间隔物468的沉积填充了阵列区308中的线470之间的间隙。
本发明的范围
虽然以上详细描述揭示了本发明的若干实施例，但应了解，此揭示内容只是说明性的，且并不限制本发明。应了解，所揭示的特定配置和操作可不同于上述配置和操作，且本文中描述的方法可在除垂直选通的存取晶体管(access transistor)之外的情形中使用。

Claims (49)

1.一种形成设备的方法，所述方法包括：
在衬底的第一区中形成多个深沟槽和多个浅沟槽，其中所述浅沟槽中的至少一者位于两个深沟槽之间，且其中所述多个浅沟槽和所述多个深沟槽彼此平行；
在所述衬底的所述第一区和第二区上沉积导电材料层；
蚀刻所述导电材料层以在所述衬底的所述第一区上界定通过多个间隙隔开的多个线，并在所述衬底的所述第二区上界定多个有源装置元件；
掩蔽所述衬底的所述第二区；
从所述衬底的所述第一区中移除所述多个线，因而形成从中移除了所述多个线的多个暴露的区域；以及
在所述多个暴露的区域中蚀刻多个细长沟槽，同时掩蔽所述衬底的所述第二区。
2.根据权利要求1所述的方法，其中所述导电材料层包括多晶硅层和金属材料层。
3.根据权利要求1所述的方法，其进一步包括：
在蚀刻所述多个细长沟槽之后，在所述衬底的所述第一区和所述第二区上沉积绝缘材料；
使所述绝缘材料平坦化以暴露所述第二区中的所述导电材料；
在所述衬底上沉积金属层，以使得所述金属层接触所述第二区中的所述暴露的导电材料；以及
形成所述导电材料的硅化物区。
4.根据权利要求1所述的方法，其进一步包括沿着所述衬底的所述第一区中的所述多个线并沿着所述衬底的所述第二区中的所述多个有源装置元件沉积间隔物材料，其中在所述衬底的所述第二区中沉积的所述间隔物材料形成侧壁间隔物结构。
5.根据权利要求4所述的方法，其中所述间隔物材料包括氮化硅。
6.根据权利要求4所述的方法，其中所述间隔物材料填充所述衬底的所述第一区中的所述多个间隙，以使得所述多个线通过填充有所述间隔物材料的多个间隙隔开。
7.根据权利要求6所述的方法，其中在从所述衬底的所述第一区中移除所述多个线之后，所述多个暴露的区域通过多个间隔物材料区隔开。
8.根据权利要求7所述的方法，其中所述多个间隔物材料区界定用于蚀刻所述多个沟槽的掩模。
9.根据权利要求1所述的方法，其中在蚀刻所述多个细长沟槽之前形成所述多个深沟槽和所述多个浅沟槽。
10.根据权利要求1所述的方法，其进一步包括在于上面沉积所述导电材料层之前，在所述衬底的所述第一区和所述第二区上形成介电材料层。
11.一种设备，其包括：
半导体衬底，其具有阵列部分和逻辑部分；
至少一个U形半导体结构，其形成于所述衬底阵列部分中，所述半导体结构包括位于第一柱状体顶上的第一源极/漏极区、位于第二柱状体顶上的第二源极/漏极区，和连接所述第一和第二源极/漏极区的U形沟道，其中所述U形沟道与所述半导体衬底邻接；以及
至少一个晶体管装置，其形成于所述衬底逻辑部分上，所述晶体管装置包含栅极介电层和栅极材料，其中所述栅极介电层相对于所述第一和第二源极/漏极区抬高。
12.根据权利要求11所述的设备，其中所述至少一个晶体管装置是平坦晶体管。
13.根据权利要求11所述的设备，其中所述第一和第二源极/漏极区进一步包括掺杂半导体材料区。
14.根据权利要求11所述的设备，其中第一U形半导体结构通过深沟槽与第二U形半导体结构隔开，其中所述深沟槽比将所述第一柱状体与所述第二柱状体隔开的浅沟槽深。
15.根据权利要求14所述的设备，其中所述深沟槽与所述浅沟槽填充有氧化物材料。
16.根据权利要求11所述的设备，其进一步包括间隔物，所述间隔物邻近于所述至少一个晶体管装置的垂直侧壁而形成。
17.根据权利要求16所述的设备，其中所述间隔物包括氮化物材料。
18.根据权利要求16所述的设备，其中所述间隔物具有大于或等于所述第一柱状体的宽度的一半的宽度。
19.根据权利要求11所述的设备，其进一步包括邻近于所述U形半导体结构而形成的细长间隔物。
20.根据权利要求19所述的设备，其中所述细长间隔物形成于中等深度沟槽中，所述中等深度沟槽比将所述第一柱状体与所述第二柱状体隔开的浅沟槽深。
21.根据权利要求19所述的设备，其中所述细长间隔物通过氧化物层与所述U形半导体结构隔开。
22.根据权利要求19所述的设备，其中所述细长间隔物包括导电栅极材料。
23.根据权利要求19所述的设备，其中所述细长间隔物与使所述第一柱状体与所述第二柱状体隔开的浅沟槽相交。
24.根据权利要求11所述的设备，其中所述至少一个晶体管装置不包含上面形成的绝缘罩盖层。
25.根据权利要求11所述的设备，其进一步包括位于所述第一与第二柱状体之间的浅沟槽。
26.根据权利要求11所述的设备，其中所述栅极介电层包括氧化物材料。
27.根据权利要求11所述的设备，其中所述栅极材料包括多晶硅材料。
28.根据权利要求27所述的设备，所述栅极材料进一步包括金属硅化物。
29.根据权利要求28所述的设备，其中所述金属硅化物包括选自由硅化钨和硅化钛组成的群组的材料。
30.根据权利要求11所述的设备，其进一步包括：
电容器，其形成于所述第一源极/漏极区上；以及
绝缘位线，其形成于所述第二源极/漏极区上。
31.一种方法，其包括：
在衬底阵列区中图案化多个浅沟槽和多个深沟槽；
在所述衬底阵列区中图案化多个中等深度沟槽，其中所述中等深度沟槽与所述浅和深沟槽相交，其中所述中等深度、浅和深沟槽在所述衬底阵列区中界定多个U形晶体管结构，且其中通过光刻掩模界定所述多个中等深度沟槽；以及
在衬底逻辑区中图案化多个平坦晶体管结构，其中通过所述光刻掩模界定所述多个平坦晶体管结构。
32.根据权利要求31所述的方法，其中：
所述浅沟槽中的至少一者位于两个深沟槽之间；且
所述多个浅沟槽和所述多个深沟槽彼此平行。
33.根据权利要求31所述的方法，其进一步包括：
在图案化所述多个中等深度沟槽之后，在所述衬底阵列和逻辑区上沉积绝缘材料；
将所述绝缘材料平坦化以暴露所述逻辑区中的所述平坦晶体管结构；
在所述衬底上沉积金属层，以使得所述金属层接触所述多个暴露的平坦晶体管结构；以及
使所述金属与所述暴露的平坦晶体管结构反应。
34.根据权利要求33所述的方法，其中所述金属层包括钛，且所述硅化物区包括硅化钛。
35.根据权利要求31所述的方法，其进一步包括邻近于所述衬底逻辑区中的所述多个平坦晶体管结构形成多个侧壁间隔物。
36.根据权利要求35所述的方法，其中所述多个侧壁间隔物包括氮化硅。
37.根据权利要求35所述的方法，其中形成所述多个侧壁间隔物进一步包括同时在所述衬底阵列区中界定用于所述多个中等深度沟槽的硬掩模。
38.根据权利要求37所述的方法，其中所述多个侧壁间隔物和所述掩模包括相同材料。
39.根据权利要求31所述的方法，其中所述多个平坦晶体管结构包括栅极堆叠，所述栅极堆叠包含栅极电介质上的硅。
40.根据权利要求39所述的方法，其中所述栅极堆叠包含所述硅上的硅化物材料的捆扎区。
41.根据权利要求40所述的方法，其中硅化物材料的所述捆扎区包括选自由硅化钨和硅化钛组成的群组的材料。
42.根据权利要求31所述的方法，其中所述中等深度沟槽大致垂直于所述浅和深沟槽。
43.根据权利要求31所述的方法，其进一步包括用电介质上旋涂材料来填充所述多个浅沟槽和所述多个深沟槽。
44.根据权利要求31所述的方法，其进一步包括用绝缘材料来填充所述多个浅沟槽和所述多个深沟槽。
45.根据权利要求31所述的方法，其进一步包括在所述中等深度沟槽中形成多个细长导电侧壁间隔物。
46.根据权利要求45所述的方法，其中所述多个细长导电侧壁间隔物包括半导体材料。
47.根据权利要求31所述的方法，其中所述多个U形晶体管结构包含源极区、漏极区和连接所述源极和漏极区的沟道，其中所述沟道与所述衬底邻接。
48.根据权利要求47所述的方法，其中分别在所述多个U形晶体管的第一和第二柱状体部分顶上形成所述源极和所述漏极区。
49.根据权利要求47所述的方法，其中所述源极和所述漏极区包括掺杂的半导体材料。
CN2007800071397A 2006-03-02 2007-03-01 U形晶体管及相应制造方法 Active CN101395714B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/366,212 2006-03-02
US11/366,212 US7476933B2 (en) 2006-03-02 2006-03-02 Vertical gated access transistor
PCT/US2007/005305 WO2007103147A2 (en) 2006-03-02 2007-03-01 U-shaped transistor and corresponding manufacturing method

Publications (2)

Publication Number Publication Date
CN101395714A true CN101395714A (zh) 2009-03-25
CN101395714B CN101395714B (zh) 2013-06-05

Family

ID=38377328

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800071397A Active CN101395714B (zh) 2006-03-02 2007-03-01 U形晶体管及相应制造方法

Country Status (6)

Country Link
US (5) US7476933B2 (zh)
EP (1) EP2011147B1 (zh)
JP (1) JP5282888B2 (zh)
KR (1) KR101364780B1 (zh)
CN (1) CN101395714B (zh)
WO (1) WO2007103147A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446919A (zh) * 2010-10-08 2012-05-09 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
CN104517955A (zh) * 2013-09-30 2015-04-15 华亚科技股份有限公司 半导体基板及其制造方法
US11189712B2 (en) 2019-08-22 2021-11-30 International Business Machines Corporation Formation of vertical transport field-effect transistor structure having increased effective width

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7897058B2 (en) * 2006-02-13 2011-03-01 Asml Netherlands B.V. Device manufacturing method and computer program product
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) * 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
KR100791344B1 (ko) * 2006-08-29 2008-01-03 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7859050B2 (en) * 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
KR100881513B1 (ko) * 2007-05-18 2009-02-05 주식회사 동부하이텍 반도체 미세패턴 형성 방법
US7696040B2 (en) * 2007-05-30 2010-04-13 International Business Machines Corporation Method for fabrication of fin memory structure
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7856613B1 (en) 2008-01-30 2010-12-21 Cadence Design Systems, Inc. Method for self-aligned doubled patterning lithography
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US7824983B2 (en) * 2008-06-02 2010-11-02 Micron Technology, Inc. Methods of providing electrical isolation in semiconductor structures
JP2009295785A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体装置の製造方法
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
CN101752225B (zh) * 2008-12-04 2011-09-28 上海华虹Nec电子有限公司 超深沟槽的多级刻蚀与填充方法
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
KR101559063B1 (ko) * 2009-02-02 2015-10-08 삼성전자주식회사 반도체 소자의 제조 방법
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
KR101561061B1 (ko) * 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
TW201126572A (en) * 2009-10-26 2011-08-01 Sandisk 3D Llc Methods of forming pillars for memory cells using sequential sidewall patterning
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8921899B2 (en) 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
KR101205118B1 (ko) * 2011-03-11 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8293615B2 (en) * 2011-03-24 2012-10-23 International Business Machines Corporation Self-aligned dual depth isolation and method of fabrication
US9673102B2 (en) 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8648414B2 (en) * 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8912065B2 (en) * 2012-06-15 2014-12-16 Nanya Technology Corporation Method of fabricating semiconductor device
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR102013842B1 (ko) 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9023695B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
RU2626970C2 (ru) * 2013-06-28 2017-08-02 Интел Корпорейшн Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания
US9508719B2 (en) 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
TWI638385B (zh) * 2015-03-31 2018-10-11 聯華電子股份有限公司 半導體裝置的圖案化結構及其製作方法
US9548243B1 (en) * 2015-06-30 2017-01-17 International Business Machines Corporation Self aligned via and pillar cut for at least a self aligned double pitch
US10388644B2 (en) * 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
CN114420694A (zh) * 2020-06-19 2022-04-29 福建省晋华集成电路有限公司 半导体存储器
KR20220005723A (ko) * 2020-07-07 2022-01-14 주식회사 프로텍 마스크를 이용하는 구리 필러 기판 본딩 방법

Family Cites Families (214)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4570325A (en) * 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
US4984039A (en) * 1985-05-03 1991-01-08 Texas Instruments Incorporated Tapered trench structure and process
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) * 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
GB9105767D0 (en) * 1991-03-19 1991-11-06 British Aerospace Wing root design of forward swept wings
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5315142A (en) * 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
JPH0677480A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 半導体装置
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JPH06318680A (ja) * 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970009054B1 (ko) 1993-12-29 1997-06-03 현대전자산업 주식회사 평면구조 모스 트랜지스터 및 그 제조방법
JP3720064B2 (ja) * 1994-01-20 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
US5817560A (en) * 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US6214727B1 (en) 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) * 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6319782B1 (en) 1998-09-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
US6333866B1 (en) * 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
DE19853268C2 (de) 1998-11-18 2002-04-11 Infineon Technologies Ag Feldeffektgesteuerter Transistor und Verfahren zu dessen Herstellung
US6271141B2 (en) * 1999-03-23 2001-08-07 Micron Technology, Inc. Methods of forming materials over uneven surface topologies, and methods of forming insulative materials over and between conductive lines
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) * 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
JP2001175073A (ja) * 1999-12-14 2001-06-29 Canon Inc 現像剤担持体、現像装置及びプロセスカートリッジ並びに画像形成装置
KR100311050B1 (ko) 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) * 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6431887B1 (en) 2000-05-31 2002-08-13 Tyco Electronics Corporation Electrical connector assembly with an EMI shielded plug and grounding latch member
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6340614B1 (en) * 2000-10-03 2002-01-22 Vanguard International Semiconductor Corporation Method of forming a DRAM cell
US6483154B1 (en) * 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
JP2002124585A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) * 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6597203B2 (en) * 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US7176109B2 (en) * 2001-03-23 2007-02-13 Micron Technology, Inc. Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
US6475867B1 (en) 2001-04-02 2002-11-05 Advanced Micro Devices, Inc. Method of forming integrated circuit features by oxidation of titanium hard mask
US6548347B2 (en) * 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6737333B2 (en) * 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003031686A (ja) * 2001-07-16 2003-01-31 Sony Corp 半導体記憶装置およびその製造方法
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6599684B2 (en) * 2001-08-13 2003-07-29 Eastman Kodak Company Color photothermographic element comprising a dye-forming system for forming a novel infrared dye
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) * 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
US6777725B2 (en) * 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
US20030235076A1 (en) 2002-06-21 2003-12-25 Micron Technology, Inc. Multistate NROM having a storage density much greater than 1 Bit per 1F2
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) * 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6888187B2 (en) * 2002-08-26 2005-05-03 International Business Machines Corporation DRAM cell with enhanced SER immunity
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6794699B2 (en) 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
JP2004214379A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
US7304336B2 (en) 2003-02-13 2007-12-04 Massachusetts Institute Of Technology FinFET structure and method to make the same
DE10306281B4 (de) * 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US7084076B2 (en) 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) * 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
DE10332725A1 (de) 2003-07-18 2005-02-24 Forschungszentrum Jülich GmbH Verfahren zur selbstjustierenden Verkleinerung von Strukturen
US6972988B1 (en) 2003-08-08 2005-12-06 Micron Technology, Inc. State save-on-power-down using GMR non-volatile elements
US7105431B2 (en) * 2003-08-22 2006-09-12 Micron Technology, Inc. Masking methods
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
US7030012B2 (en) * 2004-03-10 2006-04-18 International Business Machines Corporation Method for manufacturing tungsten/polysilicon word line structure in vertical DRAM
WO2005094231A2 (en) 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
DE102004036461A1 (de) * 2004-07-28 2006-02-16 Infineon Technologies Ag Elektronische Datenspeichervorrichtung für hohen Lesestrom
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7323379B2 (en) 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7431927B2 (en) * 2005-03-24 2008-10-07 Epitomics, Inc. TNFα-neutralizing antibodies
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446919A (zh) * 2010-10-08 2012-05-09 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
CN102446919B (zh) * 2010-10-08 2016-02-03 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
CN104517955A (zh) * 2013-09-30 2015-04-15 华亚科技股份有限公司 半导体基板及其制造方法
CN104517955B (zh) * 2013-09-30 2017-08-08 美光科技公司 半导体基板及其制造方法
US11189712B2 (en) 2019-08-22 2021-11-30 International Business Machines Corporation Formation of vertical transport field-effect transistor structure having increased effective width
US11646362B2 (en) 2019-08-22 2023-05-09 International Business Machines Corporation Vertical transport field-effect transistor structure having increased effective width and self-aligned anchor for source/drain region formation

Also Published As

Publication number Publication date
WO2007103147A2 (en) 2007-09-13
JP2009528701A (ja) 2009-08-06
US9184161B2 (en) 2015-11-10
KR101364780B1 (ko) 2014-02-21
EP2011147B1 (en) 2020-09-09
US20120049246A1 (en) 2012-03-01
US7736980B2 (en) 2010-06-15
US8592898B2 (en) 2013-11-26
JP5282888B2 (ja) 2013-09-04
US20090104744A1 (en) 2009-04-23
KR20090003303A (ko) 2009-01-09
EP2011147A2 (en) 2009-01-07
CN101395714B (zh) 2013-06-05
US7476933B2 (en) 2009-01-13
US20100230733A1 (en) 2010-09-16
WO2007103147A3 (en) 2007-11-01
US20140077295A1 (en) 2014-03-20
US8039348B2 (en) 2011-10-18
US20070205443A1 (en) 2007-09-06

Similar Documents

Publication Publication Date Title
CN101395714B (zh) U形晶体管及相应制造方法
US8772840B2 (en) Memory device comprising an array portion and a logic portion
EP1794791B1 (en) Dram cells with vertical u-shaped transistors
EP1292983B1 (en) Method of producing trench capacitor buried strap
US7952140B2 (en) Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby
TWI358796B (en) Semiconductor devices, assemblies and construction
JP3434488B2 (ja) Ｄｒａｍセルの製造方法
US20120074518A1 (en) Semiconductor device and method of fabricating the same
JP2011018825A (ja) 半導体装置及びその製造方法
US7445973B2 (en) Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
US6492221B1 (en) DRAM cell arrangement
US6566187B1 (en) DRAM cell system and method for producing same
CN117727690A (zh) 半导体结构的制备方法和半导体结构
KR20030053965A (ko) 반도체 소자의 비트 라인 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant