CN101410961A - 生长的纳米鳍晶体管 - Google Patents
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Abstract
本发明主题的一个方面涉及一种用于形成晶体管的方法。根据一实施例，在结晶衬底上形成非晶半导体材料鳍，且执行固相外延(SPE)工艺以使用所述结晶衬底作为晶体生长的晶种来使所述非晶半导体材料结晶。所述鳍在至少一个方向上具有小于最小特征大小的横截面厚度。在所述结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间形成晶体管主体。在所述半导体柱周围形成环绕栅极绝缘体，且在所述半导体柱周围形成环绕栅极并通过所述环绕栅极绝缘体使其与所述半导体柱分离。本文中提供其它方面。
Description
相关申请案的交叉参考
本文主张以下申请案的优先权权益：2006年4月4日申请的题为“具有环绕栅极的纳米线晶体管(Nanowire Transistor With Surrounding Gate)”的第11/397,527号美国申请案；2006年4月4日申请的题为“蚀刻的纳米鳍晶体管(Etched Nanofin Transistors)”的第11/397,358号美国申请案；2006年4月4日申请的题为“具有纳米鳍晶体管的DRAM(DRAM With Nanofin Transistors)”的第11/397,413号美国申请案；和2006年4月4日申请的题为“具有亚光刻沟道的穿隧晶体管”的第11/397,406号美国申请案，所述申请案均以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体装置，且更明确地说，涉及纳米鳍晶体管。
背景技术
半导体行业具有减小装置(例如晶体管)尺寸和增加衬底上的装置密度的市场驱动需求。一些产品目标包括较低的功率消耗、较高的性能和较小的尺寸。图1说明由因数k缩放的各种装置参数的大体趋势和关系。将金属氧化物半导体场效应晶体管(MOSFET)技术连续缩放到深亚微米区(其中沟道长度小于0.1微米(100nm或1000
))在常规晶体管结构中造成显著问题。举例来说，结深度应当比沟道长度小得多。因此，参看图1中所说明的晶体管100，对于沟道长度102为近似1000
长的情况，结深度101应为大约几百埃。此类浅结难以通过常规的植入和扩散技术来形成。需要极高水平的沟道掺杂以抑制短沟道效应，例如漏极引发的势垒降低、阈值电压滑移和亚阈值传导。亚阈值传导在DRAM技术中尤其成问题，因为其缩短电容器单元上的电荷存储保持时间。这些极高的掺杂水平导致泄漏增加且载流子移动性减小。因此，归因于较高掺杂的较低载流子移动性和较高泄漏使归因于较短沟道的预期改进性能无效的否定。
泄漏电流是低电压和低功率电池操作的CMOS电路和系统中且尤其是DRAM电路中的显著问题。阈值电压量值较小以实现显著的过度驱动和合理的切换速度。然而，如图2中所说明，较小阈值导致相对较大的亚阈值泄漏电流。
一些经提议以解决此问题的设计使用具有超薄主体的晶体管或其中表面空间电荷区随着其它晶体管尺寸缩小而缩放的晶体管。还已提议双栅或双栅极晶体管结构以缩小晶体管。如本行业中常用的，“双栅(dual-gate)”是指前部栅极和后部栅极可用单独且独立的电压驱动的晶体管，且“双栅极(double-gated)”是指用相同电势驱动两个栅极的结构。双栅极装置结构的实例是鳍形场效应晶体管(FinFET)。还已提议“三栅极”结构和环绕栅极结构。在“三栅极”结构中，栅极位于沟道的三个侧面上。在环绕栅极结构中，栅极环绕或包围晶体管沟道。环绕栅极结构提供对晶体管沟道的合意控制，但所述结构尚难以在实践中实现。
图3说明双栅MOSFET，其中通过栅极绝缘体将漏极、源极和前部及后部栅极与半导体主体分离，且图3还说明由漏极产生的电场。双栅和/或双栅极MOSFET的一些特点优于常规的块硅MOSFET，因为与单个栅极相比，两个栅极可更好地遮蔽由漏极电极产生的电场以免影响沟道的源极端。环绕栅极进一步遮蔽由漏极电极产生的电场以免影响源极。因此，亚阈值泄漏电流特点得以改进，因为当双栅和/或双栅极MOSFET断开时，随着栅极电压降低，亚阈值电流更快速地降低。图4大体上说明与常规块硅MOSFET的亚阈值特点相比，双栅、双栅极或环绕栅极MOSFET的改进的亚阈值特点。
图5A到5C说明常规的鳍形场效应晶体管(FinFET)。图5A说明FinFET的俯视图，且图5B说明沿着线5B-5B的FinFET的端视图。所说明的FinFET 503包括第一源极/漏极区504、第二源极漏极区505和在第一与第二源极/漏极区之间延伸的硅鳍506。所述硅鳍用作晶体管主体，其中第一与第二源极/漏极区之间的沟道是水平的。在所述鳍上方形成栅极绝缘体507(例如氧化硅)，且在上面形成氧化物之后，在所述鳍上方形成栅极508。在内埋氧化物509上方形成所说明的常规FinFET的鳍。图5C说明用于制作FINFET的鳍的常规蚀刻技术。如图5C中所说明，鳍宽度由光刻或电子束光刻和蚀刻界定。因此，鳍宽度最初为最小特征大小(1F)。鳍的宽度随后通过氧化或蚀刻来减小，如箭头510所说明。
发明内容
本发明主题的各方面使用固相外延(SPE)在结晶衬底上从非晶半导体(例如，非晶硅)生长半导体(例如，硅)的超薄鳍。SPE工艺使用结晶衬底作为晶体生长的晶种来使非晶半导体再结晶。非晶纳米鳍经形成所具有的尺寸小于通过侧壁间隔物技术所形成的光刻尺寸。纳米鳍用作CMOS晶体管的主体区，其中晶体管主体的厚度和沟道长度两者均具有小于光刻尺寸的尺寸。举例来说，一些实施例提供厚度大约为20nm到50nm的超薄纳米鳍。
本发明主题的一个方面涉及一种用于形成晶体管的方法。根据一实施例，在结晶衬底上形成非晶半导体材料鳍，且执行固相外延(SPE)工艺以使用所述结晶衬底作为晶体生长的晶种来使所述非晶半导体材料结晶。所述鳍在至少一个方向上具有小于最小特征大小的横截面厚度。在所述结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间形成晶体管主体。在所述半导体柱周围形成环绕栅极绝缘体，且在所述半导体柱周围形成环绕栅极并通过所述环绕栅极绝缘体使其与所述半导体柱分离。
在用于形成晶体管的一实施例中，在硅晶片上形成氮化硅层，且在所述氮化硅中蚀刻出孔。所述孔延伸穿过氮化硅层到达硅晶片且由氮化硅层的侧面界定。在界定所述孔的氮化硅的侧面上形成非晶硅氧化物侧壁间隔物。移除氮化硅层，从而在硅晶片上留下非晶硅氧化物侧壁间隔物。使侧壁间隔物结晶。遮蔽并蚀刻侧壁间隔物，以从侧壁间隔物形成至少一个硅鳍。硅鳍定位于掺杂区上方以用作晶体管的第一源极/漏极区。在硅鳍周围形成环绕栅极绝缘体，且在硅鳍周围形成环绕栅极且通过环绕栅极绝缘体使其与所述硅鳍分离。在硅鳍的顶部部分中形成第二源极/漏极区。
一方面涉及一种晶体管。晶体管实施例包括结晶衬底、位于所述衬底上的结晶半导体鳍、形成在鳍周围的栅极绝缘体和形成在鳍周围且通过栅极绝缘体而与所述鳍分离的环绕栅极。所述鳍具有小于最小特征大小的横截面尺寸。所述鳍提供下部源极/漏极区与上部源极/漏极区之间的垂直定向沟道。
从以下对本发明主题的描述和所参考图式中将容易明白这些和其它方面、实施例、优点及特征。
附图说明
图1说明由因数k缩放的多种装置参数的大体趋势和关系。
图2说明常规硅MOSFET中的亚阈值泄漏。
图3说明双栅MOSFET，其中通过栅极绝缘体将漏极、源极、前部和后部栅极与半导体主体分离，且还说明由漏极产生的电场。
图4大体上说明与常规块硅MOSFET的亚阈值特点相比，双栅、双栅极和环绕栅极MOSFET的改进的亚阈值特点。
图5A到5C说明常规的FinFET。
图6A到6L说明根据本发明主题的各种实施例用于形成纳米鳍晶体管的工艺。
图7说明根据本发明主题的各种实施例纳米鳍晶体管阵列的纳米鳍布局的俯视图。
图8说明根据本发明主题的各种实施例用以制作纳米鳍晶体管的工艺。
图9说明根据本发明主题的各种实施例用以形成非晶半导体鳍的工艺。
图10是根据本发明主题的各种实施例存储器装置的各种实施例的高级组织的简化框图。
图11说明具有纳米鳍晶体管的电子系统的图。
图12描绘具有控制器和存储器的系统的实施例的图。
具体实施方式
以下具体实施方式参看附图，附图以说明的方式展示其中可实践本发明主题的具体方面和实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明主题。本发明主题的各种实施例未必互相排斥，因为一个实施例的方面可与另一实施例的方面组合。在不脱离本发明主题的范围的情况下，可利用其它实施例，并可作出结构、逻辑和电学改变。在以下描述中，术语“晶片”和“衬底”可互换使用以大体上指代上面形成集成电路的任何结构，且还指代在集成电路制作的各种阶段期间的此类结构。两个术语均包括掺杂和未掺杂半导体、半导体的在支撑半导体或绝缘材料上的外延层、此类层的组合，以及此项技术中已知的其它此类结构。如本申请案中所使用的术语“水平”定义为平行于常规平面或者晶片或衬底的表面的平面，而不管晶片或衬底的定向如何。术语“垂直”指代垂直于如上文定义的水平的方向。例如“在......上”、“在......侧”、“高于”、“低于”、“在......上方”和“在......下方”等介词是相对于常规平面或位于晶片或衬底的顶部表面上的表面来定义的，而不管晶片或衬底的定向如何。因此，以下具体实施方式不应在限制性意义上加以理解，且本发明的范围仅由所附权利要求书以及此权利要求书被赋予的等效物的全部范围界定。
本文揭示纳米鳍晶体管和在衬底上使垂直非晶硅纳米鳍再结晶以制作单晶硅纳米鳍晶体管的制作技术。本发明主题的各方面提供具有垂直沟道的纳米鳍晶体管，其中在鳍底部处具有第一源极/漏极区且在鳍顶部处具有第二源极/漏极区。图6A到6L说明根据本发明主题的各种实施例用于形成纳米鳍晶体管的工艺。
图6A到6B分别说明具有氮化硅层612、位于氮化硅层中的孔613和沿着孔壁的非晶硅侧壁间隔物614的半导体结构611的俯视图和沿着6B-6B的横截面图。在氮化硅层中蚀刻出孔，且沉积并定向蚀刻非晶硅以仅在侧壁上留下。孔613经蚀刻穿过氮化硅层612到达硅晶片或衬底615。
图6C到6D分别说明在移除氮化硅层之后的结构的俯视图和沿着线6D-6D的横截面图。如所说明，在移除氮化硅层之后，留下侧壁614作为直立狭窄的非晶硅区。直立硅的所得图案可称为“跑道”图案，因为其具有大体伸长的矩形形状。线的宽度由非晶硅的厚度而非遮蔽和光刻确定。举例来说，根据各种实施例，非晶硅的厚度可大约为20nm到50nm。使用固相外延(SPE)生长工艺来使直立狭窄的非晶硅区再结晶。SPE生长工艺包括对所述结构进行退火或热处理，以致使非晶硅结晶，在与用作晶体生长的晶种的硅衬底615的界面处开始，向上穿过直立狭窄的硅区的剩余部分。
图6E说明在已施加掩模层之后的结构611的俯视图。蚀刻阴影区域，从而留下由结晶硅形成的独立鳍。图6F和6G分别说明独立鳍616的图案的俯视图和沿着线6G-6G的横截面图。内埋掺杂区617用作第一源极/漏极区。根据各种实施例，内埋掺杂区可经图案化以在鳍阵列的行或列方向上形成传导线。
图6H说明所述结构的俯视图，其中鳍已由栅极绝缘体618和栅极619环绕。可以各种方式沉积或以另外方式形成栅极绝缘体。举例来说，可通过热氧化工艺在硅鳍上形成氧化硅。栅极可为任何栅极材料，例如多晶硅或金属。沉积并定向蚀刻栅极材料以仅在具有栅极绝缘体的鳍结构的侧壁上留下栅极材料。布线可定向在“x方向”或“y方向”上。
图6I和6J分别说明在用绝缘体620回填所述结构且沿着鳍的长侧面在“x方向”上形成栅极布线621之后图6H中所说明的结构的俯视图和沿着线6J-6J的横截面图。各种实施例用氧化硅回填结构。在回填的绝缘体中形成沟渠以沿着鳍的侧面通过，且在所述沟渠中形成栅极线。在各种实施例中，一个栅极线沿着鳍的一个侧面通过，接触鳍结构的环绕栅极。一些实施例提供位于鳍的第一侧面上的第一栅极线和位于鳍的第二侧面上的第二栅极线。可沉积并定向蚀刻栅极布线材料(例如多晶硅或金属)以仅留在侧壁上。栅极布线材料恰当地接触鳍的环绕栅极。在各种实施例中，栅极材料和栅极布线材料经蚀刻以使栅极和栅极布线凹进到鳍的顶部下方。可用绝缘体(例如氧化硅)回填整个结构，并使其平面化以仅在表面上留下氧化物。可通过蚀刻来暴露柱或鳍的顶部。可在鳍的顶部部分中植入第二源极/漏极区622，且可通过常规技术来制作到漏极区的金属触点623。金属布线可例如在“x方向”上延伸，且内埋源极布线在示图的纸张平面中垂直延伸。
图6K和6L分别说明在用绝缘体回填结构并沿着鳍的短侧面在“y”方向上形成栅极布线之后结构的俯视图和沿着线6L-6L的横截面图。在“y方向”上沿着鳍的侧面打开沟渠。可沉积并定向蚀刻栅极布线材料621(例如多晶硅或金属)以仅留在侧壁上且接触鳍上的栅极。在各种实施例中，栅极材料和栅极布线材料可经蚀刻以使栅极和栅极布线凹进在鳍的顶部下方。可用绝缘体620(例如氧化硅)回填整个结构，并使其平面化以仅在表面上留下回填绝缘体。接着可将接触开口和漏极掺杂区622蚀刻到柱顶部，且通过常规技术植入漏极区并制作到漏极区的金属触点。金属布线可例如垂直于示图的纸张平面延伸，且内埋源极布线在“x方向”上延伸。在沉积非晶硅之前对内埋源极/漏极进行图案化和植入。图6L给出具有漏极/源极区、凹进栅极和源极/栅极区布线的经完成的鳍结构中的一者的说明。这些纳米鳍FET可具有较大W/L比率，且能够传导比纳米线FET多的电流。
图7说明根据各种实施例纳米鳍晶体管阵列的纳米鳍布局的俯视图。所述图式说明侧壁间隔物714的两个“跑道”，且进一步说明通过蚀刻移除的侧壁间隔物的部分。用以形成侧壁间隔物轨道的孔经形成具有最小特征大小(1F)。掩膜条带724具有最小特征大小(1F)的宽度且分离开最小特征大小(1F)。在所说明的布局中，纳米鳍的列具有近似2F的中心到中心间距，且纳米鳍的行具有近似1F的中心到中心间距。而且，如图7中说明，由于从孔壁上的侧壁间隔物形成纳米鳍，所以第一与第二行之间的中心到中心间距将比1F略微小对应于纳米鳍厚度的量(1F-ΔT)，且第二与第三行之间的中心到中心间距将比1F大小略微大对应于纳米鳍厚度的量(1F+ΔT)。一般来说，第一与第二行之间的中心到中心间距将比特征大小间隔(NF)略微小对应于纳米鳍厚度的量(NF-ΔT)，且第二与第三行之间的中心到中心间距将比特征大小间隔(NF)略微大对应于纳米鳍厚度的量(NF+ΔT)。
图8说明根据本发明主题的各种实施例用以制作纳米鳍晶体管的工艺。在825处，在结晶衬底上和待用作第一源极/漏极区的掺杂区上方形成非晶半导体鳍。在一些实施例中，在形成鳍之后对衬底进行掺杂和扩散。所述鳍较薄，使得掺杂剂能够扩散到鳍下方并进入其底部部分中。在826处，使鳍结晶。使用固相外延(SPE)工艺，其中对结构进行退火且结晶衬底用作鳍中的晶体生长的晶种。在827处，在鳍周围形成环绕栅极绝缘体；且在828处，在鳍周围形成环绕栅极并通过环绕栅极绝缘体而使其与鳍分离。在829处，用绝缘体回填所得结构。蚀刻出沟渠，且形成邻近于并接触环绕栅极的栅极线，如在830处所说明。在831处，在鳍的顶部部分中形成第二源极/漏极区，且在832处形成用于第二源极/漏极区的触点。
图9说明根据本发明主题的各种实施例用以形成非晶半导体鳍的工艺(例如图8中的825处所说明)。在933处，在位于结晶衬底上方的第一层中蚀刻出孔。在934处，针对每一孔在每一孔中抵靠着第一层的壁形成非晶侧壁间隔物。在935处，移除第一层，其在结晶衬底上留下非晶半导体鳍。
图10是根据本发明主题的各种实施例存储器装置的各种实施例的高级组织的简化框图。所说明的存储器装置1036包括存储器阵列1037和读取/写入控制电路1038，所述电路用以经由通信线路或信道1039对存储器阵列执行操作。所说明的存储器装置1036可为存储器卡或存储器模块，例如单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。在阅读和理解本发明后，所属领域的一般技术人员将了解，存储器阵列和/或控制电路中的半导体组件可包含纳米鳍晶体管，如上文所述。上文已描述这些装置的结构和制作方法。
存储器阵列1037包括许多存储器单元1040。所述阵列中的存储器单元经布置为行和列。在各种实施例中，字线1041连接行中的存储器单元，且位线1042连接列中的存储器单元。读取/写入控制电路1038包括用以选择所需行的字线选择电路1043、用以选择所需列的位线选择电路1044和用以检测存储器阵列1037中的选定存储器单元的存储器状态的读取电路1045。
图11说明根据各种实施例具有一个或一个以上纳米鳍晶体管的电子系统1146的图。电子系统1146包括控制器1147、总线1148和电子装置1149，其中总线提供控制器与电子装置之间的通信信道。在各种实施例中，控制器和/或电子装置包括如本文先前论述的纳米鳍晶体管。所说明的电子系统1146可包括(但不限于)信息处置装置、无线系统、电信系统、光纤系统、电子-光学系统和计算机。
图12描绘具有控制器1251和存储器1252的系统1250的实施例的图。控制器1251和/或存储器1252可包括根据各种实施例的纳米鳍晶体管。所说明的系统1250还包括电子设备1253和总线1254，所述总线用以在控制器与电子设备之间以及在控制器与存储器之间提供通信信道。总线可包括地址、数据总线和控制总线，其每一者经独立配置；或可使用共同通信信道来提供地址、数据和/或控制，所述共同通信信道的使用可通过控制器来调节。在一实施例中，电子设备1253可为经配置为类似于存储器1252的额外存储器。一实施例可包括耦合到总线1254的外围装置1255。外围装置可包括显示器、额外的存储存储器或可结合控制器和/或存储器操作的其它控制装置。在一实施例中，控制器是处理器。控制器1251、存储器1252、电子设备1253和外围装置1255中的任一者可包括根据各种实施例的纳米鳍晶体管。所述系统1250可包括(但不限于)信息处置装置、电信系统和计算机。含有如本发明中所描述的纳米鳍晶体管的应用包括用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中的电子系统，且可包括多层多芯片模块。此电路可进一步作为多种电子系统的子组件，所述电子系统例如时钟、电话、手机、个人计算机、汽车、工业控制系统、飞机和其它电子系统。
存储器可经实行为含有根据各种实施例的纳米鳍晶体管的存储器装置。将了解，实施例同等地适用于任何大小和类型的存储器电路且不希望限于特定类型的存储器装置。存储器类型包括DRAM、SRAM(静态随机存取存储器)或快闪存储器。另外，DRAM可为同步DRAM，其常称为SGRAM(同步图形随机存取存储器)、SDRAM(同步动态随机存取存储器)、SDRAM II和DDR SDRAM(双数据速率SDRAM)。各种新兴存储器技术能够使用纳米鳍晶体管。
本发明包括若干工艺、电路图和单元结构。本发明主题不限于特定工艺次序或逻辑布置。虽然本文中已经说明和描述了具体实施例，但所属领域的一般技术人员将了解，可用经设计以实现相同目的的任何布置来替代所展示的具体实施例。本申请案希望涵盖本发明主题的变型或变化。应了解，以上描述希望为说明性的而非限制性的。所属领域的技术人员在审阅和理解以上描述后将明白以上实施例的组合和其它实施例。应参看所附权利要求书以及此权利要求书被赋予的等效物的全部范围来确定本发明主题的范围。
Claims (39)
1.一种用于形成晶体管的方法，其包含：
形成晶体管主体，其包括：
在结晶衬底上形成非晶半导体材料鳍，所述鳍在至少一个方向上具有小于最小特征大小的横截面厚度；以及
执行固相外延(SPE)工艺以使用所述结晶衬底作为晶体生长的晶种来使所述非晶半导体材料结晶，所述晶体管主体经形成在所述结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间；
在所述半导体柱周围形成环绕栅极绝缘体；以及
在所述半导体柱周围形成环绕栅极并通过所述环绕栅极绝缘体使其与所述半导体柱分离。
2.根据权利要求1所述的方法，其中所述鳍在第一方向上具有对应于最小特征长度的横截面厚度且在与所述第一方向正交的第二方向上具有小于所述最小特征长度的横截面厚度。
3.根据权利要求1所述的方法，其中在结晶衬底上形成非晶半导体材料鳍包括在结晶硅衬底上形成非晶硅柱。
4.根据权利要求1所述的方法，其中形成所述环绕栅极绝缘体包括形成氧化硅。
5.根据权利要求1所述的方法，其中形成环绕栅极包括形成多晶硅栅极。
6.根据权利要求1所述的方法，其进一步包含使所述环绕栅极凹进，使得所述环绕栅极具有小于所述鳍的高度的高度。
7.根据权利要求1所述的方法，其进一步包含在所述鳍的第一端处形成所述第一源极/漏极区且在所述鳍的第二端处形成所述第二源极/漏极区。
8.根据权利要求1所述的方法，其中所述第一源极/漏极区位于所述第二源极/漏极区下方，且沟道区经垂直定向在所述第一与第二源极/漏极区之间。
9.一种用于形成晶体管的方法，其包括：
在硅晶片上形成氮化硅层；
在所述氮化硅中蚀刻出孔，所述孔延伸穿过所述氮化硅层到达所述硅晶片且由所述氮化硅层的侧面界定；
在界定所述孔的所述氮化硅的所述侧面上形成非晶硅侧壁间隔物；
移除所述氮化硅层，从而在所述硅晶片上留下所述非晶硅侧壁间隔物；
使所述侧壁间隔物结晶；
遮蔽并蚀刻所述侧壁间隔物以从所述侧壁间隔物形成至少一个硅鳍，所述硅鳍定位于掺杂区上方以用作所述晶体管的第一源极/漏极区；
在所述硅鳍周围形成环绕栅极绝缘体；
在所述硅鳍周围形成环绕栅极且通过所述环绕栅极绝缘体而使其与所述硅鳍分离；以及
在所述硅鳍的顶部部分中形成第二源极/漏极区。
10.根据权利要求9所述的方法，其中所述硅鳍的高度小于所述最小特征大小。
11.根据权利要求9所述的方法，其中所述鳍在第一方向上具有对应于最小特征长度的横截面厚度且在与所述第一方向正交的第二方向上具有小于所述最小特征长度的横截面厚度。
12.根据权利要求9所述的方法，其中在所述硅鳍周围形成环绕栅极绝缘体包括执行热氧化工艺。
13.根据权利要求9所述的方法，其进一步包含在形成所述非晶硅侧壁间隔物之前对所述掺杂区进行图案化和植入以用作所述第一源极/漏极区。
14.根据权利要求9所述的方法，其中形成所述环绕栅极包括形成金属栅极。
15.根据权利要求9所述的方法，其中形成所述环绕栅极包括形成多晶硅栅极。
16.一种用于形成晶体管阵列的方法，其包含：
在硅晶片中形成内埋源极/漏极区；
在位于所述硅晶片上的氮化硅层中蚀刻出多个孔，所述孔延伸穿过所述氮化硅到达所述硅晶片，每一孔由所述氮化硅层的边缘界定；
在界定所述孔的所述氮化硅的所述侧面上形成非晶硅侧壁间隔物；
移除所述氮化硅层，从而使所述硅晶片上的所述非晶硅侧壁间隔物留下为呈多个矩形轨道；
使所述侧壁间隔物结晶；
遮蔽并蚀刻所述侧壁间隔物以从所述侧壁间隔物形成多个硅鳍，所述硅鳍定位于所述内埋源极/漏极区上方；
在所述硅鳍的每一者周围形成环绕栅极绝缘体；
在所述硅鳍的每一者周围形成环绕栅极且通过所述环绕栅极绝缘体而使其与所述硅鳍的每一者分离；以及
在所述硅鳍的顶部部分中形成第二源极/漏极区。
17.根据权利要求16所述的方法，其进一步包含针对至少两个晶体管形成邻近于并接触所述环绕栅极的至少一个栅极线。
18.根据权利要求17所述的方法，其中形成至少一个栅极线包括形成邻近于并接触所述环绕栅极的两个栅极线，所述两个栅极线位于相对硅鳍上。
19.根据权利要求17所述的方法，其中形成至少一个栅极线包括形成所述至少一个栅极线以接触一行晶体管中的所述环绕栅极。
20.根据权利要求17所述的方法，其中形成至少一个栅极线包括形成所述至少一个栅极线以接触一列晶体管中的所述环绕栅极。
21.一种晶体管，其包含：
结晶衬底；
位于所述衬底上的结晶半导体鳍，所述半导体鳍具有小于最小特征大小的横截面尺寸，其中所述鳍提供下部源极/漏极区与上部源极/漏极区之间的垂直定向沟道；
形成在所述鳍周围的栅极绝缘体；以及
形成在所述鳍周围且通过所述栅极绝缘体而与所述鳍分离的环绕栅极。
22.根据权利要求21所述的晶体管，其中所述结晶衬底为硅衬底。
23.根据权利要求21所述的晶体管，其中所述栅极绝缘体包括氧化硅。
24.根据权利要求21所述的晶体管，其中所述栅极包括多晶硅。
25.根据权利要求21所述的晶体管，其中所述栅极包括金属。
26.一种晶体管，其包含：
结晶硅衬底；
形成在所述结晶硅衬底中的第一源极/漏极区；
位于所述衬底上和所述第一源极/漏极区上方的结晶硅鳍，所述硅鳍具有小于最小特征大小的横截面尺寸；
形成在所述鳍的顶部部分中的第二源极/漏极区，其用以在所述鳍中在所述第一与第二源极/漏极区之间界定垂直定向的沟道区；
形成在所述鳍周围的栅极绝缘体；以及
形成在所述鳍周围且通过所述栅极绝缘体而与所述鳍分离的环绕栅极。
27.根据权利要求26所述的晶体管，其中所述栅极绝缘体包括氧化硅。
28.根据权利要求26所述的晶体管，其中所述氧化硅栅极绝缘体是热生长的氧化硅。
29.根据权利要求26所述的晶体管，其中所述环绕栅极包括多晶硅环绕栅极。
30.根据权利要求26所述的晶体管，其中所述环绕栅极包括金属环绕栅极。
31.一种半导体结构，其包含：
布置成列和行的晶体管阵列，每一晶体管包括第一源极/漏极区、位于所述第一源极/漏极上方的第二源极/漏极区和介于所述第一与第二源极/漏极区之间的垂直定向沟道区，所述沟道区形成在具有小于最小特征大小的横截面厚度的结晶半导体鳍中，每一晶体管进一步包括形成在所述鳍周围的栅极绝缘体和形成在所述鳍周围并通过所述栅极绝缘体而与所述鳍分离的环绕栅极；
鳍结构的列，其具有近似两个最小特征大小的中心到中心间距；以及
鳍结构的行，其具有近似一个最小特征大小的中心到中心间距。
32.根据权利要求31所述的结构，其中第一行与邻近的第二行具有所述最小特征大小减去所述鳍结构的厚度的中心到中心间距，且所述第二行与邻近的第三行具有所述最小特征大小加上所述鳍结构的所述厚度的中心到中心间距。
33.根据权利要求31所述的结构，其中所述鳍结构具有长侧面和短侧面，所述结构进一步包含邻近于所述长侧面的至少一个栅极线。
34.根据权利要求31所述的结构，其中所述鳍结构具有长侧面和短侧面，所述结构进一步包含邻近于所述短侧面的至少一个栅极线。
35.一种半导体结构，其包含：
结晶衬底；以及
形成在所述衬底上且接触第一源极/漏极区的半导体鳍结构，所述半导体鳍具有小于最小特征大小的厚度横截面尺寸，所述半导体柱具有指示部分完成的固相外延(SPE)工艺的结晶底部部分和非晶顶部部分。
36.根据权利要求35所述的结构，其中所述衬底包括硅晶片，且所述半导体鳍结构包括硅。
37.根据权利要求35所述的结构，其中所述半导体鳍结构是形成为列和行的阵列的多个半导体鳍结构中的一者，所述鳍在所述鳍结构列之间具有近似两个最小特性大小的中心到中心间距。
38.根据权利要求35所述的结构，其中所述半导体鳍结构是形成为列和行的阵列的多个半导体鳍结构中的一者，所述鳍在所述鳍结构行之间具有近似一个最小特性大小的中心到中心间距。
39.根据权利要求35所述的结构，其中所述半导体鳍结构是形成为列和行的阵列的多个半导体鳍结构中的一者，第一行和邻近的第二行具有最小特征大小间隔(NF)减去所述鳍结构的厚度的中心到中心间距，且所述第二行与邻近的第三行具有所述最小特征大小间隔(NF)加上所述鳍结构的所述厚度的中心到中心间距。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201343A (zh) * | 2011-04-26 | 2011-09-28 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
| CN102208349A (zh) * | 2010-03-29 | 2011-10-05 | 格罗方德半导体公司 | 制造鳍状半导体器件结构的方法 |
| WO2012146019A1 (zh) * | 2011-04-26 | 2012-11-01 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
| CN102768697A (zh) * | 2011-05-05 | 2012-11-07 | 台湾积体电路制造股份有限公司 | FinFET的适应性鳍设计 |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| CN107039347A (zh) * | 2015-10-09 | 2017-08-11 | 格罗方德半导体公司 | 使用虚设栅极形成具有应力的外延层 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8464299B1 (en) | 2004-11-17 | 2013-06-11 | Rockstar Consortium Us Lp | Resource conservation for packet television services |
| US7326611B2 (en) * | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
| US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
| US7485908B2 (en) * | 2005-08-18 | 2009-02-03 | United States Of America As Represented By The Secretary Of The Air Force | Insulated gate silicon nanowire transistor and method of manufacture |
| KR100790863B1 (ko) * | 2005-12-28 | 2008-01-03 | 삼성전자주식회사 | 나노 와이어 제조 방법 |
| US8354311B2 (en) * | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| US7425491B2 (en) | 2006-04-04 | 2008-09-16 | Micron Technology, Inc. | Nanowire transistor with surrounding gate |
| US7491995B2 (en) * | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| US20070228491A1 (en) * | 2006-04-04 | 2007-10-04 | Micron Technology, Inc. | Tunneling transistor with sublithographic channel |
| US7667260B2 (en) * | 2006-08-09 | 2010-02-23 | Micron Technology, Inc. | Nanoscale floating gate and methods of formation |
| US7999251B2 (en) * | 2006-09-11 | 2011-08-16 | International Business Machines Corporation | Nanowire MOSFET with doped epitaxial contacts for source and drain |
| EP1900681B1 (en) * | 2006-09-15 | 2017-03-15 | Imec | Tunnel Field-Effect Transistors based on silicon nanowires |
| US7893476B2 (en) * | 2006-09-15 | 2011-02-22 | Imec | Tunnel effect transistors based on silicon nanowires |
| KR100866966B1 (ko) * | 2007-05-10 | 2008-11-06 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지 |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US7892956B2 (en) * | 2007-09-24 | 2011-02-22 | International Business Machines Corporation | Methods of manufacture of vertical nanowire FET devices |
| US7897494B2 (en) * | 2008-06-24 | 2011-03-01 | Imec | Formation of single crystal semiconductor nanowires |
| DE102008030853B4 (de) * | 2008-06-30 | 2014-04-30 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration |
| KR101417764B1 (ko) * | 2008-09-26 | 2014-07-09 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법 |
| US7816275B1 (en) * | 2009-04-03 | 2010-10-19 | International Business Machines Corporation | Gate patterning of nano-channel devices |
| KR101663200B1 (ko) * | 2009-09-30 | 2016-10-06 | 국립대학법인 홋가이도 다이가쿠 | 터널 전계 효과 트랜지스터 및 그 제조 방법 |
| US8368127B2 (en) * | 2009-10-08 | 2013-02-05 | Globalfoundries Singapore Pte., Ltd. | Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current |
| EP2315239A1 (en) * | 2009-10-23 | 2011-04-27 | Imec | A method of forming monocrystalline germanium or silicon germanium |
| US20110127492A1 (en) * | 2009-11-30 | 2011-06-02 | International Business Machines Corporation | Field Effect Transistor Having Nanostructure Channel |
| US8841652B2 (en) * | 2009-11-30 | 2014-09-23 | International Business Machines Corporation | Self aligned carbide source/drain FET |
| CN101969061A (zh) * | 2010-09-27 | 2011-02-09 | 复旦大学 | 一种鳍型隧穿晶体管集成电路及其制造方法 |
| CN102214595B (zh) * | 2011-05-26 | 2012-10-10 | 北京大学 | 一种空气为侧墙的围栅硅纳米线晶体管的制备方法 |
| CN102254948B (zh) * | 2011-07-29 | 2012-10-10 | 北京大学 | 一种双围栅结构的隧穿场效应晶体管及其制备方法 |
| JP2013088862A (ja) * | 2011-10-13 | 2013-05-13 | Elpida Memory Inc | レイアウトデータ作成装置及び半導体装置 |
| CN102569405B (zh) * | 2012-01-17 | 2014-02-19 | 清华大学 | 具有准同轴电缆结构的隧穿晶体管及其形成方法 |
| CN102544105B (zh) * | 2012-01-17 | 2015-04-15 | 清华大学 | 具有准同轴电缆结构的隧穿晶体管及其形成方法 |
| KR101908355B1 (ko) | 2012-03-20 | 2018-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9064745B2 (en) | 2012-08-29 | 2015-06-23 | International Business Machines Corporation | Sublithographic width finFET employing solid phase epitaxy |
| US9093304B2 (en) | 2012-10-12 | 2015-07-28 | Finscale Inc. | Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication |
| KR102050561B1 (ko) * | 2012-12-18 | 2020-01-09 | 삼성디스플레이 주식회사 | 수직형 박막트랜지스터 및 이의 제조 방법 |
| CN103137563A (zh) * | 2013-02-20 | 2013-06-05 | 上海华力微电子有限公司 | 一种在垂直硅纳米线上实现的闪存结构及其制造方法 |
| US8975123B2 (en) | 2013-07-09 | 2015-03-10 | International Business Machines Corporation | Tunnel field-effect transistors with a gate-swing broken-gap heterostructure |
| US9306063B2 (en) | 2013-09-27 | 2016-04-05 | Intel Corporation | Vertical transistor devices for embedded memory and logic technologies |
| CN104900696B (zh) * | 2014-03-04 | 2019-02-15 | 中芯国际集成电路制造(上海)有限公司 | 垂直纳米线mos晶体管及其形成方法 |
| US9673209B2 (en) | 2014-05-16 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method for fabricating the same |
| US10418271B2 (en) | 2014-06-13 | 2019-09-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming isolation layer |
| WO2015191096A1 (en) | 2014-06-13 | 2015-12-17 | Intel Corporation | Vertical channel transistors fabrication process by selective subtraction of a regular grid |
| CN105470258B (zh) * | 2014-06-18 | 2020-04-24 | 上海华力微电子有限公司 | SONOS B4-flash存储器 |
| US9711596B2 (en) | 2014-06-24 | 2017-07-18 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device including a semiconductor sheet interconnecting a source region and a drain region |
| JP6428789B2 (ja) * | 2014-06-24 | 2018-11-28 | インテル・コーポレーション | 集積回路、相補型金属酸化膜半導体（ｃｍｏｓ）デバイス、コンピューティングシステム、および方法 |
| US9570612B2 (en) * | 2014-06-27 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company Limited | Method and structure for straining carrier channel in vertical gate all-around device |
| US9786774B2 (en) * | 2014-06-27 | 2017-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate of gate-all-around transistor |
| US9698261B2 (en) * | 2014-06-30 | 2017-07-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical device architecture |
| US9318447B2 (en) | 2014-07-18 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and method of forming vertical structure |
| US9716161B2 (en) * | 2014-10-01 | 2017-07-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure having designed profile and method for forming the same |
| US9508858B2 (en) | 2014-11-18 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contacts for highly scaled transistors |
| US9472468B2 (en) * | 2014-12-11 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nanowire CMOS structure and formation methods |
| CN104617137B (zh) * | 2015-01-19 | 2018-09-21 | 华为技术有限公司 | 一种场效应器件及其制备方法 |
| CN106033725B (zh) * | 2015-03-13 | 2020-10-16 | 联华电子股份有限公司 | 半导体元件及其制作工艺 |
| US9520466B2 (en) * | 2015-03-16 | 2016-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical gate-all-around field effect transistors and methods of forming same |
| US9799776B2 (en) * | 2015-06-15 | 2017-10-24 | Stmicroelectronics, Inc. | Semi-floating gate FET |
| US9825093B2 (en) * | 2015-08-21 | 2017-11-21 | Globalfoundries Inc. | FinFET PCM access transistor having gate-wrapped source and drain regions |
| KR102651871B1 (ko) | 2016-11-29 | 2024-04-01 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| US10592698B2 (en) | 2017-03-01 | 2020-03-17 | International Business Machines Corporation | Analog-based multiple-bit chip security |
| US10186510B2 (en) * | 2017-05-01 | 2019-01-22 | Advanced Micro Devices, Inc. | Vertical gate all around library architecture |
| CN108493112A (zh) * | 2018-03-12 | 2018-09-04 | 浙江大学 | 一种叠层式多晶硅场效应晶体管器件的制造方法 |
Family Cites Families (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4941026A (en) | 1986-12-05 | 1990-07-10 | General Electric Company | Semiconductor devices exhibiting minimum on-resistance |
| US5013680A (en) | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
| JP3219307B2 (ja) | 1991-08-28 | 2001-10-15 | シャープ株式会社 | 半導体装置の構造および製造方法 |
| JP3549602B2 (ja) | 1995-01-12 | 2004-08-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3732884B2 (ja) * | 1996-04-22 | 2006-01-11 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 |
| US5990509A (en) * | 1997-01-22 | 1999-11-23 | International Business Machines Corporation | 2F-square memory cell for gigabit memory applications |
| US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5909618A (en) | 1997-07-08 | 1999-06-01 | Micron Technology, Inc. | Method of making memory cell with vertical transistor and buried word and body lines |
| US5973356A (en) * | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US6063688A (en) * | 1997-09-29 | 2000-05-16 | Intel Corporation | Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6747313B1 (en) * | 1997-12-17 | 2004-06-08 | Hyundai Electronics Industries Co., Ltd. | Thin film transistor |
| US6177299B1 (en) * | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
| US6097065A (en) | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
| US6229161B1 (en) * | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| US6320222B1 (en) | 1998-09-01 | 2001-11-20 | Micron Technology, Inc. | Structure and method for reducing threshold voltage variations due to dopant fluctuations |
| US6104068A (en) | 1998-09-01 | 2000-08-15 | Micron Technology, Inc. | Structure and method for improved signal processing |
| DE19943390A1 (de) | 1999-09-10 | 2001-05-03 | Walter Hansch | Halbleiterbauelement |
| US6967140B2 (en) * | 2000-03-01 | 2005-11-22 | Intel Corporation | Quantum wire gate device and method of making same |
| EP2323164B1 (en) * | 2000-08-14 | 2015-11-25 | SanDisk 3D LLC | Multilevel memory array and method for making same |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6664143B2 (en) * | 2000-11-22 | 2003-12-16 | North Carolina State University | Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls |
| US6448601B1 (en) | 2001-02-09 | 2002-09-10 | Micron Technology, Inc. | Memory address and decode circuits with ultra thin body transistors |
| US6531727B2 (en) | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
| US6424001B1 (en) | 2001-02-09 | 2002-07-23 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| US6377070B1 (en) | 2001-02-09 | 2002-04-23 | Micron Technology, Inc. | In-service programmable logic arrays with ultra thin vertical body transistors |
| US6559491B2 (en) | 2001-02-09 | 2003-05-06 | Micron Technology, Inc. | Folded bit line DRAM with ultra thin body transistors |
| US6496034B2 (en) | 2001-02-09 | 2002-12-17 | Micron Technology, Inc. | Programmable logic arrays with ultra thin body transistors |
| US6566682B2 (en) | 2001-02-09 | 2003-05-20 | Micron Technology, Inc. | Programmable memory address and decode circuits with ultra thin vertical body transistors |
| US6649476B2 (en) | 2001-02-15 | 2003-11-18 | Micron Technology, Inc. | Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array |
| FR2823009B1 (fr) | 2001-04-02 | 2004-07-09 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor |
| US20030008515A1 (en) | 2001-07-03 | 2003-01-09 | Tai-Ju Chen | Method of fabricating a vertical MOS transistor |
| US6815750B1 (en) | 2002-05-22 | 2004-11-09 | Hewlett-Packard Development Company, L.P. | Field effect transistor with channel extending through layers on a substrate |
| US6900521B2 (en) | 2002-06-10 | 2005-05-31 | Micron Technology, Inc. | Vertical transistors and output prediction logic circuits containing same |
| US6821834B2 (en) | 2002-12-04 | 2004-11-23 | Yoshiyuki Ando | Ion implantation methods and transistor cell layout for fin type transistors |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| US7041575B2 (en) | 2003-04-29 | 2006-05-09 | Micron Technology, Inc. | Localized strained semiconductor on insulator |
| US6838322B2 (en) * | 2003-05-01 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a double-gated semiconductor device |
| US6855582B1 (en) | 2003-06-12 | 2005-02-15 | Advanced Micro Devices, Inc. | FinFET gate formation using reverse trim and oxide polish |
| EP1711966B1 (en) | 2004-01-22 | 2012-02-22 | International Business Machines Corporation | Vertical fin-fet mos devices |
| US7122425B2 (en) * | 2004-08-24 | 2006-10-17 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7242057B2 (en) | 2004-08-26 | 2007-07-10 | Micron Technology, Inc. | Vertical transistor structures having vertical-surrounding-gates with self-aligned features |
| US7241655B2 (en) | 2004-08-30 | 2007-07-10 | Micron Technology, Inc. | Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array |
| US7910288B2 (en) * | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
| KR100674914B1 (ko) * | 2004-09-25 | 2007-01-26 | 삼성전자주식회사 | 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법 |
| US7229895B2 (en) * | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
| US7326611B2 (en) * | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
| US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US7120046B1 (en) * | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
| US7679118B2 (en) * | 2005-06-13 | 2010-03-16 | Micron Technology, Inc. | Vertical transistor, memory cell, device, system and method of forming same |
| US7888721B2 (en) * | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
| US20070052012A1 (en) * | 2005-08-24 | 2007-03-08 | Micron Technology, Inc. | Vertical tunneling nano-wire transistor |
| US7439576B2 (en) * | 2005-08-29 | 2008-10-21 | Micron Technology, Inc. | Ultra-thin body vertical tunneling transistor |
| US7446372B2 (en) * | 2005-09-01 | 2008-11-04 | Micron Technology, Inc. | DRAM tunneling access transistor |
| KR100660881B1 (ko) * | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 |
| US20070228491A1 (en) | 2006-04-04 | 2007-10-04 | Micron Technology, Inc. | Tunneling transistor with sublithographic channel |
| US8354311B2 (en) | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| US7425491B2 (en) | 2006-04-04 | 2008-09-16 | Micron Technology, Inc. | Nanowire transistor with surrounding gate |
| KR20090006169A (ko) | 2006-04-04 | 2009-01-14 | 마이크론 테크놀로지, 인크. | 서라운딩 게이트를 구비한 나노선 트랜지스터 |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| KR101025741B1 (ko) * | 2008-09-02 | 2011-04-04 | 주식회사 하이닉스반도체 | 수직 채널 트랜지스터의 활성필라 제조방법 |
-
2006
- 2006-04-04 US US11/397,527 patent/US7425491B2/en active Active
-
2007
- 2007-04-03 CN CN2007800110847A patent/CN101410961B/zh active Active
- 2007-04-03 CN CN2007800121748A patent/CN101416317B/zh active Active
- 2007-04-03 CN CN2007800111642A patent/CN101410963B/zh active Active
- 2007-04-03 CN CNA2007800120849A patent/CN101416288A/zh active Pending
- 2007-04-04 TW TW096112122A patent/TWI344181B/zh active
-
2008
- 2008-08-15 US US12/192,618 patent/US8134197B2/en active Active
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| CN102208349A (zh) * | 2010-03-29 | 2011-10-05 | 格罗方德半导体公司 | 制造鳍状半导体器件结构的方法 |
| CN102208349B (zh) * | 2010-03-29 | 2015-04-15 | 格罗方德半导体公司 | 制造鳍状半导体器件结构的方法 |
| CN102201343A (zh) * | 2011-04-26 | 2011-09-28 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
| WO2012146018A1 (zh) * | 2011-04-26 | 2012-11-01 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
| WO2012146019A1 (zh) * | 2011-04-26 | 2012-11-01 | 复旦大学 | 纳米mos器件制备方法及纳米mos器件 |
| CN102768697A (zh) * | 2011-05-05 | 2012-11-07 | 台湾积体电路制造股份有限公司 | FinFET的适应性鳍设计 |
| CN107039347A (zh) * | 2015-10-09 | 2017-08-11 | 格罗方德半导体公司 | 使用虚设栅极形成具有应力的外延层 |
| CN107039347B (zh) * | 2015-10-09 | 2020-10-23 | 格罗方德半导体公司 | 使用虚设栅极形成具有应力的外延层 |
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