CN101432819B - 用于在非易失性存储器装置中读取多电平单元的方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器装置，其具有包含多个存储器单元的存储器阵列。所述阵列能够以多电平单元或单电平单元模式操作，且每一单元具有下部数据页和上部数据页。所述存储器装置具有用于存储旗标数据的数据锁存器和耦合到所述数据锁存器的高速缓冲存储器锁存器。本发明提供一种读取方法，其包含起始存储器单元的下部页读取和从所述数据锁存器读取指示下部页读取操作是否有必要的旗标数据。

Description

用于在非易失性存储器装置中读取多电平单元的方法
技术领域
本发明大体上涉及存储器装置，且明确地说，本发明涉及非易失性存储器装置。
背景技术
存储器装置通常在计算机或其它电子装置中提供作为内部半导体集成电路。存在许多不同类型的存储器，其中包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已发展成为用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用单晶体管存储器单元，其允许高存储器密度、高可靠性和低功率消耗。快闪存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话。程序代码和系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中以供在个人计算机系统中使用。
随着电子系统的性能和复杂性的增加，系统中对额外存储器的需要也随之增加。然而，为了继续降低系统的成本，零件计数必须保持为最小。这可通过增加集成电路的存储器密度来实现。
可通过使用多电平单元(MLC)代替单电平单元(SLC)来增加存储器密度。MLC存储器可在不添加额外单元和/或增加电路小片大小的情况下增加存储在集成电路中的数据量。MLC方法在每一存储器单元中存储两个或两个以上数据位。
图1说明典型的现有技术SLC NAND存储器单元阵列。此图展示在典型的2千字节(kB)存储器区块中使用的16k位线和32字线存储器阵列。如可看到的，所述阵列包含字线WL0到WL31和位线BL0到BL16383。在每一位线的每一末端上使用选择栅极漏极(SGD)晶体管101、102和选择栅极源极(SGS)晶体管104、105以启用对所述阵列的选择性存取。源极线100耦合到串联位线的源极端。
SLC阵列的每一字线被视为数据页。举例来说，WL0可被视为具有2kB数据的页0。WL1则为页1。这继续直到标记为页31的WL31。
图2说明典型的现有技术MLC NAND存储器单元阵列。此图展示与SLC阵列基本上相同的结构，其包括位线BL0到BL16383、WL0到WL31、SGD晶体管201、202、SGS晶体管204、205和源极线200。然而，MLC存储器阵列包含63个数据页，因为其针对每一存储器单元具有两个位。
MLC阵列的每一字线WL0到WL31包含两个数据页。举例来说，WL0是等于4kB数据的页0和页1。这继续直到包含页62和页63的WL31。换句话说，下部页是偶数页页0、页2、……、页62。上部页数据是奇数页页1、页3、……、页63。在编程操作期间，存储器控制器通常首先发送下部页数据以供编程，接着编程上部页数据。
多电平单元具有多个阈值电压(Vt)窗，其每一者指示不同的状态。图3说明下部页和上部页数据的典型MLC Vt分布。多电平单元通过向存储在所述单元上的特定电压范围指派位模式来利用传统快闪单元的模拟性质。此技术准许每单元存储两个或两个以上位，这取决于指派给所述单元的电压范围的数量。
图3展示下部数据页Vt仅包含两个状态中的一者(即，“11”或“10”)，其中最右位被视为下部数据页。在此分布中，不需要严格的“10”状态，因为在“11”状态与“10”状态之间存在足够的Vt差值。“11”状态通常称为已擦除状态。
沿着Vt轴指示的rLP电压是施加到选定字线的下部页读取偏压。未选定字线电压为大约5.5V以绕过偶数上部单元状态。rLP电压通常为大约0.5V。
图3的下部分布是上部页单元Vt分布。将上部页数据写入到已经用下部数据页编程的单元。从下部页Vt分布到上部页Vt分布的箭头展示可能的状态变化。举例来说，在将逻辑“1”编程到上部数据页中之后，擦除状态“11”可变成逻辑“11”301，或在将上部数据页编程为逻辑“0”之后，其可变成逻辑“01”302。在将上部数据页编程为逻辑“0”状态之后，下部页编程状态“10”可变成逻辑“00”305，或在将上部页编程为逻辑“1”之后，其可变成“10”306。
由于现在在图3的下部分布中存在四个状态，所以需要更严格的单元Vt分布。沿着Vt轴说明电压r00。所述r00电压是用于在上部数据已被写入时偏置字线以便读取下部数据的电压。通常，r00是1.3V。
对于MLC状态的下部页读取，针对选定字线写入上部页数据。对于SLC状态的下部页读取，不针对选定字线写入上部页数据。因此，必须具有可用于确定选定字线是否已写入上部页单元数据的信息。
MLC快闪存储器装置通常使用存储在旗标数据单元中的旗标数据来向快闪存储器内部的内部控制器指示是否针对选定字线写入了上部页。对于下部页读取情况，快闪存储器内部的内部控制器使用旗标数据以决定内部读取算法。如果旗标数据展示上部页未写入，则仅写入下部页，从而需要进一步执行下部页读取以读取正确数据。如果旗标数据展示上部页数据未写入，则已经读取的数据是正确数据。因此，不需要进一步读取操作。读取旗标数据可致使数据高速缓冲存储器繁忙指示符在最坏情况条件期间指示在当需要在MLC装置中产生下部页读取电压时的时间期间所述高速缓冲存储器为繁忙的。这可在MLC装置中的下部页存取期间造成冲突。
出于上述原因且出于所属领域的技术人员在阅读和理解本说明书后将明白的下述其它原因，此项技术中需要多电平单元存储器装置中的改进的数据高速缓冲存储器读取性能。
发明内容
快闪存储器所具有的上述问题和其它问题由本发明解决，且将通过阅读和研究以下说明书来了解到。
本发明涵盖一种用于在具有包含多个存储器单元的存储器阵列的存储器装置中读取非易失性存储器单元的方法。每一单元具有下部数据页和上部数据页。存储器装置具有主要数据高速缓冲存储器和次要数据高速缓冲存储器以用于存储旗标数据。所述方法包含起始存储器单元的下部页读取和从主要数据高速缓冲存储器读取旗标数据，所述旗标数据指示所述存储器单元是多电平单元还是单电平单元。
本发明的其它实施例包括可变范围的方法和设备。
附图说明
图1展示典型的现有技术单电平单元存储器阵列结构。
图2展示典型的现有技术多电平单元存储器阵列结构。
图3展示典型的现有技术阈值电压分布。
图4展示快闪存储器阵列、旗标存储器阵列和页缓冲器的结构的一个实施例的方框图。
图5展示页缓冲器功能的简化方框图。
图6展示典型的现有技术下部页读取操作的流程图。
图7展示本发明的下部页读取过程的一个实施例。
图8展示本发明的存储器系统的一个实施例的方框图。
图9展示本发明的存储器模块的一个实施例的方框图。
具体实施方式
在以下对本发明的详细描述中，参看形成其一部分的附图，在附图中以说明方式展示其中可实践本发明的具体实施例。在附图中，在所述若干视图中相同数字始终描述大致相同的组件。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明范围的情况下作出结构、逻辑和电改变。因此，不应在限制性意义上看待以下详细描述，且本发明的范围仅由所附权利要求书及其等效物界定。
图4说明包括快闪存储器阵列、旗标存储器单元阵列和页缓冲器的存储器装置的一个实施例的方框图。此图展示耦合到旗标存储器单元阵列403的主存储器阵列400。旗标存储器单元阵列存储旗标数据，所述旗标数据提供关于每一主存储器阵列400单元是MLC存储器还是SLC存储器的指示。
阵列区块400、403通过有线多路复用器404耦合到页缓冲器高速缓冲存储器区块405。页缓冲器高速缓冲存储器405暂时存储正写入到阵列400、403或正从阵列400、403读取的数据，以便增加存储器装置的读取和写入速度。页缓冲器405包括读出放大器电路、数据锁存器和用于存储器操作的高速缓冲存储器锁存器。
对于针对选定字线写入上部页数据的存储器操作，在内部处理r00电压以读取下部数据页。对于针对选定字线不写入上部页数据的存储器操作，在内部处理rLP电压以读取下部数据页。因此，旗标存储器单元阵列403提供已如何编程存储器单元的记录。当编程上部页数据时，也编程与所述页相关联的旗标存储器单元。当读取下部页数据时，也读取相关联的旗标存储器单元。使用此旗标单元信息以确定如何在下部页读取算法期间进行。
图5说明页缓冲器功能的一个实施例的简化方框图。MLC页缓冲器405包括感测电路501和数据锁存器502，所述数据锁存器502存储在读取操作期间所感测的数据。
待在编程操作期间编程的数据也存储在数据锁存器502中。接着，高速缓冲存储器锁存器505存储在读取操作期间在输出到存储器装置的输出多路复用器之前读取的数据。额外锁存器506耦合到验证路径有线NOR线。
图6说明用于下部页读取操作的典型现有技术方法的流程图。所述程序包含感测存储器单元和将所感测的数据存储在数据锁存器601中。在读取操作期间使用读取电压r00。
接着，将所述数据从数据锁存器传送到高速缓冲存储器锁存器603。接着，从旗标页缓冲器的高速缓冲存储器锁存器的输出检验605旗标单元。如果旗标已设定，那么已读取MLC数据的上部页数据且所述数据准备好从高速缓冲存储器锁存器610读取。如果旗标未设定，那么向选定字线607施加rLP电压，以便读取下部数据页。接着，将所述数据从数据锁存器传送到高速缓冲存储器锁存器609。接着，从高速缓冲存储器锁存器610读出所述数据。
通过此操作，用户可在任何时间尝试读取高速缓冲存储器锁存器数据(即，先前读取的数据)。如果在图6所指示的周期A期间用户尝试读取高速缓冲存储器数据，那么所述数据锁存在数据锁存器中且不能传送到高速缓冲存储器锁存器。因此，下部页读取算法在图6所指示的点B处停止。
在已完成用户对高速缓冲存储器锁存器的存取之后恢复所述读取。现有技术方法不允许发生后台读取，因为旗标数据单元检验是来自高速缓冲存储器锁存器数据。
图7说明本发明的用于执行下部页读取操作的方法的一个实施例的流程图。应当结合图5的方框图来阅读图7的方法，图5说明数据和高速缓冲存储器锁存器。将选定存储器单元偏置在读取电压r00处，且感测所得读取数据。将所述数据存储在数据锁存器中。
针对读取数据检验旗标数据703。在一个实施例中，旗标为逻辑“1”状态或逻辑“0”状态以提供指示。从旗标页缓冲器的数据锁存器写入旗标单元。如果所述旗标正指示下部页数据已读取，那么将数据从数据锁存器传送到高速缓冲存储器锁存器707。接着，从高速缓冲存储器锁存器读出所述数据709。
如果旗标指示上部页数据未被写入703，那么将选定字线偏置在rLP电压处705(例如，0V到0.8V)，以便读取下部数据页。这可通过接通电压泵以产生恰当电压来完成。接着，将数据从数据锁存器传送到高速缓冲存储器锁存器707。所述数据现在准备好从高速缓冲存储器锁存器读出709。
通过经由验证路径从数据锁存器而非高速缓冲存储器锁存器执行旗标单元数据检验，本发明的下部页读取程序大大改进了读取数据处理量。这在不影响高速缓冲存储器数据的情况下完成，所述高速缓冲存储器数据正由用户从对所锁存数据的先前读取中存取。
图8说明可并入有本发明的快闪存储器阵列和编程方法实施例的存储器装置800的功能方框图。存储器装置800耦合到处理器810。处理器810可为微处理器或某种其它类型的控制电路。存储器装置800和处理器810形成存储器系统820的一部分。存储器装置800已被简化以集中于有助于理解本发明的存储器特征。
存储器装置包括快闪存储器单元阵列830，如上文参看图8描述。存储器阵列830布置成具有行和列的组。每一行存储器单元的控制栅极与字线耦合，而存储器单元的漏极和源极连接耦合到位线。如此项技术中众所周知，单元到位线的连接决定阵列是NAND结构、AND结构还是NOR结构。
提供地址缓冲电路840以锁存在地址输入连接A0到Ax842上提供的地址信号。由行解码器844和列解码器846接收并解码地址信号以存取存储器阵列830。所属领域的技术人员在受益于本发明后将明白，地址输入连接的数目取决于存储器阵列830的密度和结构。也就是说，地址的数目随着存储器单元计数的增加以及组和区块计数的增加两者而增加。
存储器装置800通过使用感测/缓冲电路850感测存储器阵列列中的电压或电流改变来读取存储器阵列830中的数据。在一个实施例中，感测/缓冲电路经耦合以从存储器阵列830读取并锁存数据行。包括数据输入和输出缓冲电路860以便经由多个数据连接862与控制器810进行双向数据通信。提供写入电路855以将数据写入到存储器阵列。
控制电路870解码控制连接872上从处理器810提供的信号。使用这些信号以控制对存储器阵列830的操作，包括数据读取、数据写入(编程)和擦除操作。控制电路870可为状态机、定序器或某种其它类型的控制器。在一个实施例中，控制电路870执行本发明的下部页读取方法的实施例。
图8中所说明的快闪存储器装置已被简化以促进对存储器特征的基本理解。所属领域的技术人员已知快闪存储器的内部电路和功能的更详细理解。
图9是示范性存储器模块900的说明。存储器模块900被说明为存储卡，但参照存储器模块900所论述的概念可应用于其它类型的可移除或便携式存储器，例如USB快闪驱动器，且既定属于本文所使用的“存储器模块”的范围内。另外，虽然在图9中描绘一个实例性形状因数，但这些概念可同样应用于其它形状因数。
在一些实施例中，存储器模块900将包括外壳905(如图示)以包封一个或一个以上存储器装置910，但此外壳对于所有装置或装置应用并非为必不可少的。至少一个存储器装置910是非易失性存储器[包括或适于执行本发明的元素]。如果存在，外壳905包括一个或一个以上触点915以用于与主机装置通信。主机装置的实例包括数码相机、数字记录和回放装置、PDA、个人计算机、存储卡读取器、接口集线器等。对于一些实施例，触点915呈标准化接口的形式。举例来说，对于USB快闪驱动器，触点915可呈USB类型A阳连接器的形式。对于一些实施例，触点915呈半专有接口的形式，例如可在晟碟(SANDISK)公司许可的紧凑型快闪存储卡、索尼(SONY)公司许可的存储棒存储卡、东芝(TOSHIBA)公司许可的SD安全数字存储卡等上找到。然而，一般来说，触点915提供用于在存储器模块900与具有针对触点915的兼容性接收件的主机之间传递控制、地址和/或数据信号的接口。
存储器模块900可视情况包括额外电路920，其可为一个或一个以上集成电路和/或离散组件。对于一些实施例，额外电路920可包括存储器控制器，以用于控制跨多个存储器装置910的存取和/或用于提供外部主机与存储器装置910之间的转译层。举例来说，可能在所述多个触点915与通往所述一个或一个以上存储器装置910的多个I/O连接之间不存在一一对应。因此，存储器控制器可选择性地耦合存储器装置910的I/O连接(图9中未展示)，以在恰当时间在恰当I/O连接处接收恰当信号或在恰当时间在恰当触点915处提供恰当信号。类似地，主机与存储器模块900之间的通信协议可能不同于存取存储器装置910所需要的协议。存储器控制器可接着将从主机接收的命令序列转译成恰当的命令序列，以实现对存储器装置910的所需存取。除了命令序列之外，此转译可进一步包括信号电压电平的变化。
额外电路920可进一步包括与存储器装置910的控制无关的功能性，例如可由ASIC(专用集成电路)执行的逻辑功能。而且，额外电路920可包括用于限制对存储器模块900的读取或写入存取的电路，例如口令保护、生物测定学等。额外电路920可包括用于指示存储器模块900的状态的电路。举例来说，额外电路920可包括用于确定是否正将电力供应到存储器模块900和是否当前正存取存储器模块900以及用于显示其状态的指示(例如，在供电时呈持续光且在存取时呈闪光)的功能性。额外电路920可进一步包括无源装置，例如用于帮助调整存储器模块900内的功率要求的去耦电容器。
结论
总而言之，与现有技术高速缓冲存储器读取相比，本发明实施例提供改进的高速缓冲存储器读取时间。这通过从主要数据高速缓冲存储器(即，数据锁存器)而非次要数据高速缓冲存储器(即，高速缓冲存储器锁存器)读出下部页读取指示(即，旗标数据)以便确定下部页读取是否有必要来实现。使用用于来自页缓冲器的旗标数据的单独旗标数据连接，从而可比现有技术更快速地读出旗标页缓冲器数据。
虽然本文已说明并描述了具体实施例，但所属领域的技术人员将明白，计划用以实现相同目的的任何布置可替代所展示的具体实施例。所属领域的技术人员将明白本发明的许多修改。因此，本申请案既定涵盖本发明的任何修改或变更。显然希望本发明仅由所附权利要求书及其等效物限制。

Claims (15)

1.一种用于在具有包含多个存储器单元的存储器阵列的存储器装置中读取具有下部和上部数据页的非易失性存储器单元的方法，所述存储器阵列耦合到主要数据高速缓冲存储器，所述主要数据高速缓冲存储器耦合到次要数据高速缓冲存储器，所述方法包含：
从所述非易失性存储器单元感测数据；
从所述主要数据高速缓冲存储器读取下部页读取指示，其指示是否要执行下部页读取，其中，所述下部页读取指示是在进行所述下部页读取之前读取的；及
响应于指示已执行上部页读取的所述指示而产生下部页读取电压。
2.根据权利要求1所述的方法，其中起始所述下部页读取包含产生介于多电平单元的两个电平之间的第一状态读取电压。
3.根据权利要求2所述的方法，其中所述第一状态读取电压大于所述下部页读取电压。
4.根据权利要求1所述的方法，其中所述指示是存储在旗标存储器单元中的旗标。
5.根据权利要求1所述的方法，且进一步包含：
产生读取电压；
起始存储器单元的上部页读取；
从所述主要数据高速缓冲存储器读取指示是否已执行所述上部页读取的旗标数据；
响应于所述旗标数据而产生下部页读取电压；以及
如果所述旗标数据指示已执行所述上部页读取，那么将数据从数据锁存器传送到所述高速缓冲存储器锁存器。
6.根据权利要求5所述的方法，其中产生所述读取电压包括接通电压泵。
7.根据权利要求5所述的方法，且进一步包括从所述高速缓冲存储器锁存器读出数据。
8.根据权利要求5所述的方法，其中起始所述存储器单元的所述上部页读取包含产生大于所述下部页读取电压的第一读取电压。
9.根据权利要求1所述的方法，且进一步包含：
感测存储器单元数据；
将所述存储器单元数据存储在主要数据锁存器中；
从所述主要数据锁存器读取旗标数据；
如果所述旗标数据指示不请求下部页读取操作，那么：
将上部页存储器单元数据从所述主要数据锁存器传送到所述次要数据锁存器；以及
从所述次要数据锁存器读取所述数据；以及
如果所述旗标数据指示请求所述下部页读取操作，那么：
产生下部页读取电压以从存储器单元读取所述下部数据页；
将上部页和下部页存储器单元数据从所述主要数据锁存器传送到所述次要数据锁存器；以及
从所述次要数据锁存器读取所述数据。
10.根据权利要求9所述的方法，其中所述下部和上部数据页由四个电平的阈值电压分布指示。
11.根据权利要求9所述的方法，其中所述下部页读取电压偏置选定字线。
12.根据权利要求9所述的方法，其中所述下部页读取电压小于上部页读取电压。
13.根据权利要求9所述的方法，其中所述多个存储器单元中的单电平单元具有两个阈值电压分布，且所述下部页读取电压介于所述两个分布之间。
14.一种存储器系统，其包含：
处理器，其产生存储器信号；以及
快闪存储器装置，其耦合到所述处理器且响应于所述存储器信号而操作，所述快闪存储器装置包含：
存储器阵列，其包含多个非易失性存储器单元，每一存储器单元适于为多电平单元；
旗标存储器阵列，其用于存储指示是否要执行下部页读取的旗标数据；
数据锁存器，其耦合到所述存储器阵列和所述旗标存储器阵列以用于存储从选定存储器单元感测的数据；
高速缓冲存储器锁存器，其耦合到所述数据锁存器以用于存储来自所述数据锁存器的数据；以及
控制电路，其经配置以从所述数据锁存器读取指示是否要执行下部页读取操作的旗标数据，其中所述控制电路进一步经配置以在进行所述下部页读取操作之前读取所述旗标数据，且其中所述控制电路进一步经配置以响应于指示已执行上部页读取的所述指示而产生下部页读取电压。
15.根据权利要求14所述的系统，其中所述存储器阵列是NAND结构存储器阵列。
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