CN101458461A - 半导体器件的精细构图方法 - Google Patents

半导体器件的精细构图方法 Download PDF

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Abstract

本申请公开了一种半导体器件的精细构图方法。为了在集成电路制造期间进行构图,激活图像层而在两个最靠近的激活区域上各形成各自的第一种聚合物链段。在图像层上形成嵌段共聚物层,并且在两个最靠近的激活区域的外边缘之间的图像层的区域上,由嵌段共聚物形成多个第一种聚合物链段以及多个第二和第三种聚合物链段。去除第一、第二和第三种聚合物链段中的至少一种聚合物链段,以形成各种各样的掩模结构。

Description

半导体器件的精细构图方法
本申请基于35 USC§119要求2007年12月14日向韩国知识产权局提交的韩国专利申请No.10-2007-0131049的优先权,其公开内容通过引用方式全文结合在本申请中。
技术领域
本发明一般涉及集成电路制造,特别是涉及半导体器件的精细构图方法。
背景技术
在现有技术的集成电路制造中,利用光刻法的从顶部向下构图(patterning)技术已被广泛使用。在该从顶部向下构图的方法中,先使光致抗蚀剂构成图案,再利用它对下面的目标层构图。但是随着集成电路尺度减小到纳米量级,从顶部向下构图的光刻法由于光致抗蚀剂材料特性而受到限制。
例如,线分辨率和线边缘粗糙度受到光致抗蚀剂材料的聚合物分子的大尺寸的限制。此外,细高形的的光致抗蚀剂结构也易使图案毁损。
因此,如Nealey等人在美国专利No.US2006/0134556中所揭示的那样,已经开发了利用共聚物材料的从底部向上构图技术。
但是,即使就从底部向上构图来说,仍希望有一种用于获得各种构图尺度的技术。此外还希望有一种用于获得比常规光刻法所能达到的更小尺度的技术。
发明内容
因此,本发明的一个方面是在集成电路制造期间的构图方法,图像层被激活,从而在两个最靠近的激活区域各形成各自的第一种聚合物链段(polymer block)。此外,在图像层上形成嵌段共聚物层,并且在图像层的区域上两个最靠近的激活区域的外边缘之间,由嵌段共聚物形成多个第一种聚合物链段、多个第二种聚合物链段和多个第三种聚合物链段。第一种聚合物链段、第二种聚合物链段和第三种聚合物链段是互不相同的种类,例如包含不同的材料。
在本发明的一个实施例中,在图像层的区域上两个最靠近的激活区域的外边缘之间,形成三个第一种聚合物链段、四个第二种聚合物链段和两个第三种聚合物链段。
在本发明的另一实施例中,第二种聚合物链段与第一以及第三种聚合物链段交错形成。
在本发明的另一实施例中,每一激活区域具有宽度X,两个最靠近的激活区域之间的间距PX表示如下:
PX=(4n)*X,n为正整数。
在本发明的另一实施例中,第一、第二和第三种聚合物链段中的每一链段有相同的宽度X。
在本发明的另一实施例中,在两个最靠近的激活区域的外边缘之间顺序相邻地形成以下序列:第一种聚合物链段、第二种聚合物链段、第三种聚合物链段、另一第二种聚合物链段、另一第一种聚合物链段、另一第二种聚合物链段、另一第三种聚合物链段、另一第二种聚合物链段以及另一第一种聚合物链段。
在本发明的一个实施例中,嵌段共聚物是PMMA(聚甲基丙烯酸甲酯)/PS(聚苯乙烯)/PAMS(聚丙烯酰胺)共聚物。如果这样的话,第一种聚合物链段是PMMA(聚甲基丙烯酸甲酯)链段,第二种聚合物链段是PS(聚苯乙烯)链段,第三种聚合物链段是PAMS(聚丙烯酰胺)链段。此外,激活区域比图像层的其他区域更具有亲水性。
在本发明的另一实施例中,嵌段共聚物包括至少一种均聚物。
在本发明的一个实施例中,去除第一、第二和第三种聚合物链段中的至少一种聚合物链段,然后按照保留在图像层上的第一、第二和第三种聚合物链段中的至少一种聚合物链段,对目标层构图。例如去除第二种聚合物链段,然后按照保留在图像层上的第一和第三种聚合物链段对目标层构图。替代地,去除第二种聚合物链段以及第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,然后按照保留在图像层上的第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,对目标层构图。
在本发明的另一实施例中,去除第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,然后按照保留在图像层上的第二种聚合物链段以及第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,对目标层构图。
在根据本发明的另一实施例的集成电路制造期间的构图方法中,在图像层上由嵌段共聚物形成多个第一种聚合物链段、多个第二种聚合物链段和多个第三种聚合物链段。第一种聚合物链段、第二种聚合物链段和第三种聚合物链段是互不相同的种类。
在这种构图方法中,去除从图像层的第一区域上所形成的第一、第二和第三种聚合物链段中选择的第一组至少一种链段。此外,去除从图像层的第二区域上所形成的第一、第二和第三种聚合物链段中选择的至少一种链段的第二组。第二组不同于第一组,因而可由嵌段共聚物构成不同尺度的图案。
在本发明的一个实施例中,在暴露第一区域以便激活待去除的第一组聚合物链段的分解期间,第一掩模被放置在第二区域的上方。此外,在暴露第二区域以便激活待去除的第二组聚合物链段的分解期间,第二掩模被放置在第一区域的上方。
在本发明的另一实施例中,保留在第一区域上的第一、第二和第三种聚合物链段中的至少一种链段的第一保留组,具有第一间距,其不同于保留在第二区域上的第一、第二和第三种聚合物链段中的至少一种链段的第二保留组。
这样,在激活区域之间形成上述至少三种不同的聚合物链段的多个反复图案。当这些激活区域由光刻形成时,利用这样的聚合物链段作掩模结构,可以采用比光刻所能达到的尺度更小的尺度进行构图。此外,通过采用种类繁多的聚合链段,可以由嵌段共聚物层构成不同尺度的图案。
本发明的这些及其他特点和优点,通过考虑下面结合附图对本发明的详细描述,将会有更好的了解。
附图说明
图1、2、3、4、5和6示出根据本发明的一个实施例,在相邻激活区域之间制造不同种类聚合物链段的过程剖视图;
图7、8和9示出根据本发明的一个实施例,在去除图6中的一种聚合物链段以后对目标层构图的剖视图;
图10、11和12示出根据本发明的另一实施例,在去除图6中的两种聚合物链段以后对目标层构图的剖视图;
图13、14和15示出根据本发明的另一实施例,在去除图6中的另外两种聚合物链段以后对目标层构图的剖视图;
图16、17、18、19、20和21示出根据本发明的另外的实施例,在图6以后以不同方法对目标层区域构图的剖视图。
这里绘出的参考图是为了图例说明的清楚,不必要绘出比例尺度。在图1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20和21中,具有相同参考号码的单元表示具有类似结构和/或功能的单元。
具体实施方式
图1、2、3、4、5和6示出根据本发明的一个实施例,制造相邻激活区域之间不同种类聚合物链段期间的剖视图。参考图1,目标层104将被在基底102例如硅衬底上构成图案。在本发明的替代实施例中,目标层104可省略而代之以直接对基底102构图。
目标层104可以是由例如氧化物、氮化物或氧氮化合物组成的绝缘层。目标层104可替换为例如由金(Au)、铂(Pt)、铜(Cu)、铝(Al)、钨(W)或银(Ag)组成的金属层。在本发明的另一实施例中,目标层104是金属硅化物例如硅化钨(WSix)、硅化钴(CoSix)或硅化镍(NiSix)。
进一步参考图1,抗反射下层106在待构图的目标层104上形成。当目标层104由类似抗反射材料的材料组成时,实施本发明可以不要抗反射下层106。根据本发明的一个实施例,抗反射下层106可由硅原子比率最大为43%的含硅材料组成,例如SiO3/2
在本发明的一个实施例中,图1使用化学方法例如碱性溶液或HF(氟化氢)在抗反射下层106上进行表面处理,以使Si-OH(硅氢氧化物)暴露在抗反射下层106的表面上。如果抗反射下层106被省略,则在目标层104上进行这种表面处理,以使Si-OH(硅氢氧化物)暴露在目标层104上。
如果抗反射下层106被省略并且目标层104由金属组成,则本发明的另一实施例中可以省略这一表面处理。如果本发明实施时使用目标层104而省略抗反射下层106对基底102构图,则在基底102上进行表面处理,使Si-OH(硅氢氧化物)暴露在基底102的表面上。
进一步参考图1,图像层108在抗反射下层106上形成。图像层108的组成是:具有有机取代基的硅烷、具有有机取代基的硅氮烷、具有氯硅烷端基的聚合物、具有COBr(一氧化碳溴化物)官能团的有机化合物、具有硫醇基的有机化合物或者具有二硫(-S-S)键的有机化合物。例如图像层108可包括(R1)-SiCl3、(R2)3-SiCl、(R3)3-SiH、(R4)Si(OCH2CH3)3、(R5)Si(OCH3)3、(R6)-SH,或者(R7)-S-S(R8),其中,R1、R2、R3、R4、R5、R6、R7和R8每一个都独立地是被C1至C20取代或未取代的脂族或芳香族烃基。
图像层108由具有三氯硅烷端基的均聚物(例如聚苯乙烯、多羟基苯乙烯、或者聚甲基丙烯酸甲酯)或者无规聚合物(例如多羟基苯乙烯-聚甲基丙烯酸甲酯)组成。在本发明的另一实施例中,图像层108包括自组装单分子层。
例如,图像层108包括氮硅烷,其与暴露在包含硅的下层106上的OH官能团起反应而形成Si-O-Si键,因此,在下层106上形成自组装单分子层作为图像层108。替代地,例如,图像层108包括具有结合团的有机化合物,例如硫醇基团(thiol group)或硅烷基团或二硫(-S-S-)键,它们自组装在金属图像层108上。
进一步参考图1,光致抗蚀剂层110被沉积在图像层108上。再参考图1和2,光致抗蚀剂层110被以光刻工艺构图,其中形成开口112。一般或专门的光致抗蚀剂层构图所用的光刻法,是集成电路制造方面的技术人员所熟知的。在本发明的一个实施例中,每一开口112具有宽度X,在那种情况下,则相邻开口112的间距为PX=(4*n)*X,n为正整数。
参考图2和3,外部激励(图3中用箭头表示)施加到图像层108的暴露部分108A上。图像层108的暴露部分108A表面被外部激励激活。布置在光致抗蚀剂材料110下面的图像层108的被覆盖部分108B不被激活,因为光致抗蚀剂材料110阻止外部激励。
在本发明的一个实施例中,图3的外部激励是DUV(深紫外线)光辐射、软X射线辐射、电子束或氧等离子体等。因此,图像层108的暴露部分108A被氧化,以致每一暴露部分108A的暴露表面比没有暴露的部分108B的表面变成更有亲水性。
因此,图像层108每一暴露部分108A的暴露表面的表面或界面能量被外部激励所改变,形成图像层108的激活区域108A。例如,当外部激励是氧等离子体处理时,图像层108暴露部分108A的暴露表面的表面能量被改变,借助于将要沉积在其上的嵌段共聚物中的极性基团,得以提高这一暴露表面的亲水性和湿润性。
随后参考图4,光致抗蚀剂层110被去除,并且嵌段共聚物114层被沉积到图像层108上。在本发明的一个实施例中,嵌段共聚物114是第一、第二和第三种聚合物链段组成的三嵌段共聚物。在本发明的一个实施例中,所述第一、第二和第三种聚合物链段互不相同,并且互不混溶(即不溶解在另一种中)。在本发明的一个实施例中,嵌段共聚物114具有从约3000至约2000000克/摩尔的分子量。
在本发明的一个实施例中,嵌段共聚物114由下列之一组成,它们是:
聚苯乙烯/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚丁二烯/聚甲基丙烯酸丁酯/聚α-甲基苯乙烯共聚物,
聚丁二烯/聚二甲基硅氧烷/聚α-甲基苯乙烯共聚物,
聚丁二烯/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚丁二烯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚丙烯酸丁酯/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚丙烯酸丁酯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚异戊二烯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚异戊二烯/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚丙烯酸己酯(polyhexylacrylate)/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚异丁烯/聚甲基丙烯酸丁酯/聚α-甲基苯乙烯共聚物,
聚异丁烯/聚甲基丙烯酸丁酯/聚α-甲基苯乙烯共聚物,
聚异丁烯/聚二甲基硅氧烷/聚α-甲基苯乙烯共聚物,
聚甲基丙烯酸丁酯/聚丙烯酸丁酯/聚α-甲基苯乙烯共聚物,
饱和聚乙烯(polyethylethylene)/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚苯乙烯/聚甲基丙烯酸丁酯/聚α-甲基苯乙烯共聚物,
聚苯乙烯/聚丁二烯/聚α-甲基苯乙烯共聚物,
聚苯乙烯/聚异戊二烯/聚α-甲基苯乙烯共聚物,
聚苯乙烯/聚二甲基硅氧烷/聚α-甲基苯乙烯共聚物,
聚苯乙烯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
饱和聚乙烯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚乙烯/聚乙烯吡啶/聚α-甲基苯乙烯共聚物,
聚乙烯吡啶/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚氧化乙烯/聚异戊二烯/聚α-甲基苯乙烯共聚物,
聚氧化乙烯/聚丁二烯/聚α-甲基苯乙烯共聚物,
聚氧化乙烯/聚苯乙烯/聚α-甲基苯乙烯共聚物,
聚氧化乙烯/聚甲基丙烯酸甲酯/聚α-甲基苯乙烯共聚物,
聚氧化乙烯/聚二甲基硅氧烷/聚α-甲基苯乙烯共聚物,或
聚苯乙烯/聚氧化乙烯/聚α-甲基苯乙烯共聚物。
但是,本发明也可采用与上述这些例子不同的共聚物链段材料来实现。
在本发明的一个实施例中,嵌段共聚物114层可由上面所列举的三嵌段共聚物之一组成。替代地,嵌段共聚物114层除共聚物以外也可包括均聚物。这种均聚物具有重复单体单元,它的化学结构与包括三嵌段共聚物的三个聚合物链段中的一个链段的重复单体单元的化学结构相同。
除共聚物以外,当嵌段共聚物114的层包括两种均聚物(第一和第二均聚物)时,本发明也能实现。在那种情形下,第一均聚物具有与包括三嵌段共聚物的三个聚合物链段中的一个链段的重复单体单元相同的化学结构。同样,第二均聚物具有与包括三嵌段共聚物的三个聚合物链段中的另一个链段的重复单体单元相同的化学结构。
无论如何,将至少一种均聚物添加到嵌段共聚物114的层能缩短共聚物114的自组装时间。而且,将至少一种均聚物添加到嵌段共聚物114的层能加大由共聚物114形成的自组装链段的间距。
随后参考图5,嵌段共聚物114的层被以比共聚物114的玻璃化转变温度Tg高的温度进行的热退火激活。这种激活引起相分离,共聚物114的三个不同的聚合物链段重排由下层108的激活区域108A支配。在本发明的一个实施例中,共聚物114的玻璃化转变温度Tg的范围为130摄氏度左右至190摄氏度左右。共聚物114退火时间周期从大约1小时至大约24小时,依赖于共聚物114的成分和退火温度。
进一步参考图5,嵌段共聚物114的层相分离为多个第一种聚合物链段116A、多个第二种聚合物链段116B和多个第三种聚合物链段116C,从而形成相分离的聚合物链段图案116。相分离的聚合物链段图案116具有以下序列:第一种聚合物链段116A,然后第二种聚合物链段116B,然后第三种聚合物链段116C,以及再后第二种聚合物链段116B。重复这种聚合物链段116A、116B、116C和116B的图案。就这样,第二种聚合物链段116B与第一以及第三种聚合物链段116A和116C交错形成。
随着图5中的这种相分离作用,第二种聚合物链段116B的一端通过共价键固着在第一种聚合物链段116A的一端。第二种聚合物链段116B的另一端通过共价键固着在第三种聚合物链段116C的一端。
同样参考图5,每一激活区域108A具有形成在其上的第一种聚合物链段116A。第一、第二和第三种聚合物链段116A、116B和116C具有互不相同的单体单元,结果使第一、第二和第三种聚合物链段116A、116B和116C互不相同。就这样,第一、第二和第三种聚合物链段116A、116B和116C由不同的材料组成。
进一步参考图5,第一种聚合物链段116A具有比第二和第三种聚合物链段116B和116C高的极性,其在下层的激活区域108A中形成。因此,两个最靠近的激活区域108A之间的间距PX,决定第一、第二和第三种聚合物链段116A、116B和116C的图案。
同样参考图5,每一第一种聚合物链段116A具有各自的宽度LA,每一第二种聚合物链段116B具有各自的宽度LB,每一第三种聚合物链段116C具有各自的宽度LC。在本发明的一个实施例中,这些各自的宽度基本上相同,所以图3中的LA=LB=LC=X。进一步地,在那种情形下,在图5中的本发明的一个实施例中,两个最靠近的激活区域108A之间的间距PX基本上等于8*X。
各自的宽度LA、LB和LC由图4嵌段共聚物114中三种类型的聚合物链段各自的单体单元的各自的分子量确定。三种类型的聚合物链段的这些分子量可选择为使LA=LB=LC=X。
在图5的情况下,两个最靠近的第一种聚合物链段116A之间的各个间距PA基本上等于4*X。此外,两个最靠近的第二种聚合物链段116B之间的各个间距PB基本上等于2*X。并且,两个最靠近的第三种聚合物链段116C之间的各个间距PC基本上等于4*X。一般来说,根据本发明的一个实施例,PA=PC=PX/n,而PB=PX/(2*n),其中n是正整数。
根据本发明的一个方面,间距倍增可从在两个最靠近的激活区域108A的外边缘之间的下层108的区域上形成的多个第一种聚合物链段116A、多个第二种聚合物链段116B和多个第三种聚合物链段116C实现。在图5的例子中,两个最靠近的激活区域108A外边缘之间的下层108的区域上已形成有三个第一种聚合物链段116A、四个第二种聚合物链段116B和两个第三种聚合物链段116C。
在本发明的一个实施例中,共聚物链段114是PMMA(聚甲基丙烯酸甲酯)/PS(聚苯乙烯)/PAMS(聚丙烯酰胺)链段。在那种情形下,第一种聚合物链段116A是PMMA(聚甲基丙烯酸甲酯)链段,第二种聚合物链段116B是PS(聚苯乙烯)链段,第三种聚合物链段116C是PAMS(聚丙烯酰胺)链段。
接着参考图6,聚合物链段116被暴露于分解激励(图6中用箭头表示)中,该激励有选择地使聚合物链段116A、116B和116C中的至少一种比其他类型的聚合物链段分解更容易。分解激励例如是辐射、等离子体例如O2等离子体、DUV(深紫外线)光、软X射线或电子束。
在本发明的一个实施例中,第一、第二和第三种聚合物链段116A、116B和116C分别为PMMA、PS和PAMS的情况下,聚合物链段116被暴露于辐射中,辐射能量高于使第三种聚合物链段PAMS分解的阈值能量,但低于使第一和第二种聚合物链段PMMA和PS分解的阈值能量。辐射能量可由施加外部激励例如辐射或等离子体的持续时间来控制。
在下面参考图7,已分解的第三种聚合物链段116C被有选择地去除。因此在图7中,第一和第二种聚合物链段116A和116B被保留而形成掩模图案,当LA=LB=LC=X时,间距为PC=LA+2*LB+LC=4*X。接着参考图8,保留有第一和第二种聚合物链段116A和116B的掩模图案,被用于刻蚀掉图像层108、抗反射下层106和目标层104的暴露部分。
参考图8和9,聚合物链段116A和116B、图像层108以及抗反射下层106的保留部分被从目标层104的保留部分刻蚀掉,从而形成构图结构118的精细图案。由目标层104的保留部分形成的构图结构118的精细图案具有间距PC=4*X。构图结构118以第一宽度W1=LC相互分离,每一构图结构118具有第二宽度W2=LA+2*LB。这个例子的情况是LA=LB=LC=X,W1=X,以及W2=3*X。
参考在图6之后本发明的另一实施例的图10,第一和第三种聚合物链段116A和116C两者都被有选择地去除。因此在图10中,第二种聚合物链段116B被保留而形成掩模图案,其具有间距PB=LA+LB或者LC+LB,当LA=LB=LC=X时,PB=2*X。继续参考图11,保留有第二种聚合物链段116B的掩模图案,被用于刻蚀掉图像层108、抗反射下层106和目标层104的暴露部分。
参考图11和12,聚合物链段116B、图像层108和抗反射下层106的保留部分被从目标层104的保留部分刻蚀掉,从而形成构图结构120的精细图案。由目标层104的保留部分形成的构图结构120的精细图案具有间距PB=LA+LB或者LC+LB,当LA=LB=LC=X时,PB=2*X。构图结构120以第三宽度W3=LA=LC相互分离,并且每一构图结构120具有第四宽度W4=LB。例如在LA=LB=LC=X的情况下,W3=X,以及W4=X。
参考在图6之后本发明的替代实施例的图13,第一和第二种聚合物链段116A和116B两者被有选择地去除。因此在图13中,第三种聚合物链段116C被保留而形成具有间距PC=4*X的掩模图案。接着参考图14,保留有第三种聚合物链段116C的掩模图案,被用于刻蚀掉图像层108、抗反射下层106和目标层104的暴露部分。
参考图14和15,聚合物链段116C、图像层108和抗反射下层106的保留部分被从目标层104的保留部分刻蚀掉,从而形成构图结构122的精细图案。由目标层104的保留部分形成的构图结构122的精细图案具有间距PC=4*X。构图结构122以第二宽度W2=LA+2*LB相互分离,并且每一构图结构122具有第一宽度W1=LC。在本示例LA=LB=LC=X的情况下,W1=X,以及W2=3*X。
参考在图6之后本发明的替代实施例的图16,在图像层108的第一区域101上形成的聚合物链段116A、116B和116C被暴露于分解激励(图16中用箭头表示)中,该激励有选择地使第三种聚合物链段116C分解。同时在图16中,第一掩模142被放置在图像层108的第二区域103上所形成的聚合物链段116A、116B和116C的上面。因此,第一掩模142阻止分解激励到达第二区域103上所形成的第三种聚合物链段116C。
其后参考图17,在第一区域101上已分解的第三种聚合物链段116C被有选择地剥离。因此在图17中,第一和第二聚合物链段116A和116B被保留而在第一区域101上面形成第一掩模图案。但是在图17中,第一、第二和第三种聚合物链段116A、116B和116C被保留在第二区域103上面。
接着参考图18,形成在图像层108的第二区域103上的聚合物链段116A、116B和116C被暴露于分解激励(图18中用箭头表示)中,该激励有选择地使第一和第三种聚合物链段116A和116C分解。同时在图18中,第二掩模144被放置在图像层108的第一区域101上所保留的聚合物链段116A和116B的上面。因此,第二掩模144阻止分解激励到达第一区域101上所形成的保留聚合物链段116A和116B。
其后参考图19,在第二区域103上已分解的第一和第三种聚合物链段116A和116C被有选择地剥离。因此在图19中,第二种聚合物链段116B被保留而在第二区域103上面形成第二掩模图案。但是在图19中,形成第一掩模图案的第一和第二种聚合物链段116A、116B被保留在第一区域101上面。
接着参考图20,保留有第一和第二种聚合物链段116A和116B的第一掩模图案,被用于刻蚀掉第一区域101中的图像层108、抗反射下层106和目标层104的暴露部分。同样参考图20,保留有第二种聚合物链段116B的第二掩模图案,被用于刻蚀掉第二区域103中的图像层108、抗反射下层106和目标层104的暴露部分。
参考图20和21,在第一区域101中的聚合物链段116A和116B、图像层108以及抗反射下层106的保留部分被从目标层104的保留部分刻蚀掉,从而形成第一构图结构132的第一精细图案。图21中由目标层104的保留部分形成的第一构图结构132的第一精细图案,当LA=LB=LC=X时,具有间距PC=LA+2*LB+LC=4*X。构图结构132以第一宽度W1=LC相互分离,并且每一构图结构132具有第二宽度W2=LA+2*LB。在图21中的示例LA=LB=LC=X的情况下,W1=X,以及W2=3*X。
同样,参考图21,在第二区域103中的聚合物链段116B、图像层108以及抗反射下层106的保留部分被从目标层104的保留部分刻蚀掉,从而形成第二构图结构134的第二精细图案。由目标层104的保留部分形成的第二构图结构134的第二精细图案,具有间距PB=LA+LB或LC+LB,当LA=LB=LC=X时,PB=2*X。第二构图结构134以第三宽度W3=LA=LC相互分离,并且每一构图结构134具有第四宽度W4=LB。在本示例LA=LB=LC=X的情况下,W3=X,以及W4=X。
如此,具有不同间距PC和PB的构图结构132和134可在不同的区域101和103中形成。此外,具有不同间距、尺度和分离距离的多种构图结构118、120和122,可以用本发明有效地形成。此外,使用从底部向上构图的嵌段共聚物形成掩模结构,可以实现比传统光刻法的极限更小的尺度。
前面所述只是作为范例而不表示限制。因此,这里图示和描述的任何尺度或单元数量或任何材料只是作为范例。本发明仅受下面的权利要求及其等同物所限定的内容限制。

Claims (25)

1.一种集成电路制造期间的构图方法,所述方法包括:
激活图像层,从而在两个最靠近的激活区域各形成各自的第一种聚合物链段;
在图像层上形成嵌段共聚物层;以及
在两个最靠近的激活区域的外边缘之间的图像层的区域上,由嵌段共聚物形成多个第一种聚合物链段、多个第二种聚合物链段和多个第三种聚合物链段,
其中,第一种聚合物链段、第二种聚合物链段和第三种聚合物链段是互不相同的种类。
2.权利要求1中所述的方法,进一步包括:
在图像层的所述区域上形成三个第一种聚合物链段、四个第二种聚合物链段和两个第三种聚合物链段。
3.权利要求2中所述的方法,进一步包括:
第二种聚合物链段与第一以及第三种聚合物链段交错形成。
4.权利要求3中所述的方法,其中:每一激活区域具有宽度X,并且,两个最靠近的激活区域之间的间距PX表示如下:
PX=(4n)*X,n为正整数。
5.权利要求4中所述的方法,其中:第一、第二和第三种聚合物链段中的每一链段具有相同的宽度X。
6.权利要求2中所述的方法,进一步包括:
在两个最靠近的激活区域的外边缘之间顺序相邻地形成以下序列:第一种聚合物链段、第二种聚合物链段、第三种聚合物链段、另一第二种聚合物链段、另一第一种聚合物链段、另一第二种聚合物链段、另一第三种聚合物链段、另一第二种聚合物链段以及另一第一种聚合物链段。
7.权利要求6中所述的方法,其中:嵌段共聚物是PMMA(聚甲基丙烯酸甲酯)/PS(聚苯乙烯)/PAMS(聚丙烯酰胺)共聚物。
8.权利要求7中所述的方法,其中:第一种聚合物链段是PMMA(聚甲基丙烯酸甲酯)链段,第二种聚合物链段是PS(聚苯乙烯)链段,第三种聚合物链段是PAMS(聚丙烯酰胺)链段。
9.权利要求8中所述的方法,其中:激活区域比图像层的其他区域更具有亲水性。
10.权利要求1中所述的方法,其中:激活区域比图像层的其他区域更具有亲水性。
11.权利要求1中所述的方法,其中:嵌段共聚物包括至少一种均聚物。
12.权利要求1中所述的方法,进一步包括:
第二种聚合物链段与第一以及第三种聚合物链段交错形成。
13.权利要求12中所述的方法,进一步包括:
去除第二种聚合物链段,然后按照保留在图像层上的第一和第三种聚合物链段,对目标层构图。
14.权利要求12中所述的方法,进一步包括:
去除第二种聚合物链段、以及第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,然后按照保留在图像层上的第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,对目标层构图。
15.权利要求12中所述的方法,进一步包括:
去除第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,然后按照保留在图像层上的第二种聚合物链段、以及第一种聚合物链段和第三种聚合物链段中的一种聚合物链段,对目标层构图。
16.权利要求12中所述的方法,进一步包括:
去除从图像层的第一区域上所形成的第一、第二和第三种聚合物链段中选择的第一组至少一种链段;以及
去除从图像层的第二区域上所形成的第一、第二和第三种聚合物链段中选择的第二组至少一种链段,其中,第二组不同于第一组;以及
其中,所述第一区域上的第一、第二和第三种聚合物链段中的至少一种的第一保留组,具有第一间距,该第一间距不同于所述第二区域上的第一、第二和第三种聚合物链段中的至少一种的第二保留组的第二间距。
17.权利要求1中所述的方法,进一步包括:
去除第一、第二和第三种聚合物链段中的至少一种聚合物链段,然后按照保留在图像层上的第一、第二和第三种聚合物链段中的至少一种聚合物链段,对目标层构图。
18.权利要求1中所述的方法,进一步包括:
去除从图像层的第一区域上的第一、第二和第三种聚合物链段中选择的第一组至少一种链段,以及
去除从图像层的第二区域上的第一、第二和第三种聚合物链段中选择的第二组至少一种链段;
其中,第二组不同于第一组,从而使所述第一区域上的第一、第二和第三种聚合物链段的第一保留组具有第一间距,该第一间距不同于所述第二区域上的第一、第二和第三种聚合物链段的第二保留组的第二间距。
19.一种集成电路制造期间的构图方法,所述方法包括:
在图像层上由嵌段共聚物形成多个第一种聚合物链段、多个第二种聚合物链段和多个第三种聚合物链段;
其中,第一种聚合物链段、第二种聚合物链段和第三种聚合物链段是互不相同的种类;
去除从图像层第一区域上所形成的第一、第二和第三种聚合物链段中选择的第一组至少一种链段;以及
去除从图像层第二区域上所形成的第一、第二和第三种聚合物链段中选择的第二组至少一种链段;其中,第二组不同于第一组。
20.权利要求19中所述的方法,进一步包括:
在暴露第一区域以便激活待去除的第一组聚合物链段的分解期间,将第一掩模放置在第二区域的上方;以及
在暴露第二区域以便激活待去除的第二组聚合物链段的分解期间,将第二掩模放置在第一区域的上方;
21.权利要求19中所述的方法,其中,所述第一区域上的第一、第二和第三种聚合物链段中的至少一种聚合物链段的第一保留组,具有第一间距,该第一间距不同于所述第二区域上的第一、第二和第三种聚合物链段中的至少一种聚合物链段的第二保留组的第二间距。
22.权利要求19中所述的方法,进一步包括:
激活图像层,从而在两个最靠近的激活区域各形成各自的一个第一种聚合物链段;以及
在两个最靠近的激活区域的外边缘之间的图像层的区域上,形成第一种聚合物链段、第二种聚合物链段和第三种聚合物链段。
23.权利要求22中所述的方法,进一步包括:
第二种聚合物链段与第一和第三种聚合物链段交错形成,
其中,每一激活区域具有宽度X,并且,两个最靠近的激活区域之间的间距PX表示如下:
PX=(4n)*X,n为正整数。
24.权利要求23中所述的方法,其中:第一、第二和第三种聚合物链段中的每一链段具有相同的宽度X。
25.权利要求23中所述的方法,进一步包括:
在两个最靠近的激活区域的外边缘之间顺序相邻地形成以下序列:第一种聚合物链段、第二种聚合物链段、第三种聚合物链段、另一第二种聚合物链段、另一第一种聚合物链段、另一第二种聚合物链段、另一第三种聚合物链段、另一第二种聚合物链段以及另一第一种聚合物链段,
其中,第一种聚合物链段是PMMA(聚甲基丙烯酸甲酯)链段,第二种聚合物链段是PS(聚苯乙烯)链段,第三种聚合物链段是PAMS(聚丙烯酰胺)链段。
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Applications Claiming Priority (5)

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KR10-2007-0131049 2007-12-14
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177936A (zh) * 2011-12-26 2013-06-26 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN103682088A (zh) * 2012-09-10 2014-03-26 中国科学院微电子研究所 一种制造交叉点器件的方法
CN106243514A (zh) * 2015-06-03 2016-12-21 罗门哈斯电子材料有限责任公司 用于图案处理的组合物和方法
CN107245133A (zh) * 2017-06-05 2017-10-13 复旦大学 一种低淬火温度快速组装的小尺寸嵌段高分子材料及其制备和应用

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101355167B1 (ko) * 2007-12-14 2014-01-28 삼성전자주식회사 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법
US8088551B2 (en) * 2008-10-09 2012-01-03 Micron Technology, Inc. Methods of utilizing block copolymer to form patterns
KR101602942B1 (ko) * 2009-10-07 2016-03-15 삼성전자주식회사 패턴 형성 방법
US8574950B2 (en) * 2009-10-30 2013-11-05 International Business Machines Corporation Electrically contactable grids manufacture
JP2013534542A (ja) * 2010-06-04 2013-09-05 エーエスエムエル ネザーランズ ビー.ブイ. 自己組織化可能な重合体及びリソグラフィにおける使用方法
JP5300799B2 (ja) * 2010-07-28 2013-09-25 株式会社東芝 パターン形成方法及びポリマーアロイ下地材料
JP5112500B2 (ja) * 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
JP5254381B2 (ja) 2011-02-23 2013-08-07 株式会社東芝 パターン形成方法
JP5292423B2 (ja) * 2011-02-25 2013-09-18 株式会社東芝 パターンデータ生成装置、パターンデータ生成方法、及びパターン形成方法
JP5694109B2 (ja) * 2011-09-26 2015-04-01 株式会社東芝 パターン形成方法
US8686109B2 (en) * 2012-03-09 2014-04-01 Az Electronic Materials (Luxembourg) S.A.R.L. Methods and materials for removing metals in block copolymers
JP5816133B2 (ja) * 2012-06-04 2015-11-18 株式会社東芝 パターン形成方法、原版及びデータ処理方法
JP5835123B2 (ja) * 2012-06-21 2015-12-24 Jsr株式会社 パターン形成用自己組織化組成物及びパターン形成方法
JP5818760B2 (ja) * 2012-09-07 2015-11-18 株式会社東芝 パターン形成方法
JP5752655B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 パターン形成方法
KR101529646B1 (ko) * 2012-09-10 2015-06-17 주식회사 엘지화학 실리콘 옥사이드의 나노 패턴 형성 방법, 금속 나노 패턴의 형성 방법 및 이를 이용한 정보저장용 자기 기록 매체
TWI672788B (zh) 2013-03-27 2019-09-21 日商尼康股份有限公司 標記形成方法、標記檢測方法、及元件製造方法
JP6237766B2 (ja) * 2013-04-19 2017-11-29 Jsr株式会社 自己組織化リソグラフィプロセスに用いられる組成物
JP2015032815A (ja) 2013-08-07 2015-02-16 株式会社東芝 パターン形成方法
US9129909B2 (en) * 2013-11-08 2015-09-08 Kabushiki Kaisha Toshiba Method of patterning
KR102233575B1 (ko) * 2014-02-17 2021-03-30 삼성전자주식회사 미세 패턴 형성 방법
JP6129773B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 パターン形成方法
US9478435B2 (en) * 2014-08-07 2016-10-25 Tokyo Electron Limited Method for directed self-assembly and pattern curing
JP6173989B2 (ja) * 2014-08-29 2017-08-02 東芝メモリ株式会社 パターン形成方法
US9396958B2 (en) * 2014-10-14 2016-07-19 Tokyo Electron Limited Self-aligned patterning using directed self-assembly of block copolymers
KR102335109B1 (ko) 2014-12-15 2021-12-03 삼성전자 주식회사 미세 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102346515B1 (ko) 2015-05-19 2022-01-04 삼성전자주식회사 패턴 구조물의 형성 방법
KR102508525B1 (ko) 2015-10-19 2023-03-09 삼성전자주식회사 블록 코폴리머 및 이를 이용한 집적회로 소자의 제조 방법
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
KR102611450B1 (ko) 2016-01-26 2023-12-08 삼성전자주식회사 패턴 형성 방법
JP6773495B2 (ja) * 2016-09-15 2020-10-21 株式会社Screenホールディングス エッチング装置、基板処理装置、エッチング方法および基板処理方法
WO2018125089A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Grating layer with variable pitch formed using directed self-assembly of multiblock copolymers
KR20210087641A (ko) 2020-01-03 2021-07-13 주식회사 에스티원 전사 프린팅 방법 및 이에 따라 제조된 세포 배양용 나노섬유매트

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864570B2 (en) 1993-12-17 2005-03-08 The Regents Of The University Of California Method and apparatus for fabricating self-assembling microstructures
JP3940546B2 (ja) * 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
JP3843706B2 (ja) * 2000-07-04 2006-11-08 セイコーエプソン株式会社 微細構造体の製造方法
US7189435B2 (en) * 2001-03-14 2007-03-13 University Of Massachusetts Nanofabrication
US6746825B2 (en) * 2001-10-05 2004-06-08 Wisconsin Alumni Research Foundation Guided self-assembly of block copolymer films on interferometrically nanopatterned substrates
US7115305B2 (en) 2002-02-01 2006-10-03 California Institute Of Technology Method of producing regular arrays of nano-scale objects using nano-structured block-copolymeric materials
JP5377857B2 (ja) 2004-11-22 2013-12-25 ウィスコンシン・アラムナイ・リサーチ・ファウンデーション 非周期的パターン共重合体フィルムのための方法及び組成
US8618221B2 (en) * 2005-10-14 2013-12-31 Wisconsin Alumni Research Foundation Directed assembly of triblock copolymers
US7579278B2 (en) 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
US7723009B2 (en) * 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
KR100771886B1 (ko) * 2006-09-27 2007-11-01 삼성전자주식회사 블럭 공중합체를 사용한 미세 콘택홀 형성 방법 및 반도체소자 제조 방법
JP5132117B2 (ja) * 2006-10-10 2013-01-30 キヤノン株式会社 パターン形成方法
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US7999160B2 (en) * 2007-03-23 2011-08-16 International Business Machines Corporation Orienting, positioning, and forming nanoscale structures
US7959975B2 (en) * 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
KR101291223B1 (ko) * 2007-08-09 2013-07-31 한국과학기술원 블록 공중합체를 이용한 미세 패턴 형성 방법
KR101355167B1 (ko) * 2007-12-14 2014-01-28 삼성전자주식회사 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법
KR20090083091A (ko) * 2008-01-29 2009-08-03 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US7560141B1 (en) * 2008-11-11 2009-07-14 International Business Machines Corporation Method of positioning patterns from block copolymer self-assembly

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177936A (zh) * 2011-12-26 2013-06-26 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN103682088A (zh) * 2012-09-10 2014-03-26 中国科学院微电子研究所 一种制造交叉点器件的方法
CN106243514A (zh) * 2015-06-03 2016-12-21 罗门哈斯电子材料有限责任公司 用于图案处理的组合物和方法
CN106243514B (zh) * 2015-06-03 2019-02-15 罗门哈斯电子材料有限责任公司 用于图案处理的组合物和方法
CN107245133A (zh) * 2017-06-05 2017-10-13 复旦大学 一种低淬火温度快速组装的小尺寸嵌段高分子材料及其制备和应用
CN107245133B (zh) * 2017-06-05 2020-04-17 复旦大学 一种低淬火温度快速组装的小尺寸嵌段高分子材料及其制备和应用

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