CN101465623B - 具有对称电路拓扑的差分放大器 - Google Patents

Abstract

本发明提供一种具有对称电路拓扑的差分放大器，其设置有第一输入级，该第一输入级包括第一导电类型的晶体管对，其中该第一导电类型的晶体管对接收差分输入信号；连接至第一输入级的第一输出级；第二输入级，该第二输入级包括不同于第一导电类型的第二导电类型的晶体管对，其中该第二导电类型的晶体管对接收差分输入信号；连接至第二输入级的第二输出级；以及输出端。用下述电路拓扑构造第二输出级，在该电路拓扑中利用第二导电类型的晶体管代替第一输出级中的第一导电类型的晶体管，利用第一导电类型的晶体管代替第一输出级中的第二导电类型的晶体管，利用电源端代替第一输出级中的接地端，并且利用接地端代替第一输出级中的电源端。第一和第二输出级的输出共同连接至输出端。

Description

具有对称电路拓扑的差分放大器

技术领域

本发明涉及一种差分放大器电路并且特别地涉及一种具有包括不同导电类型的晶体管的两个输入级的差分放大器电路。

背景技术

近年来，由于LSI制造技术中的进步而使得在LSI上实现的MOSFET的尺寸不断减小，并且这导致了可施加到MOSFET的最大电压的降低。而且，作为对于移动电子设备的性能增加的要求和需求，对于电池和周边部件上的发展，以及节约能源的社会需要的结果，增加了在各种移动电子设备中减小电源电压的要求。

电源电压的减小，不期待地使得难以操作和设计电子设备的电路。一个问题在于，具有CMOS构造的LSI中广泛使用的增强型NMOS或者PMOS FET的允许的输入电压范围受到限制。具体地，增强型FET具有无效的电压范围，在该电压范围中不导通输出电流(这样的特性常常被称为常关闭型)。更具体地，NMOS晶体管能够以高于其阈值电压的输入电压来工作，而PMOS晶体管能够以低于通过从电源电压减去阈值电压而获得的负阈值电压的输入电压来工作。相反，当电源电压减小时，阈值电压相对电源电压的比率增加了；这意味着禁止电压范围相对电源电压的比率增加了。另外，电路中的信号电压被减小为低于阈值电压电平，导致电路的故障。

一种解决该问题的有希望的方法是在差分放大器电路中引入NMOS晶体管的输入晶体管对和PMOS晶体管的输入晶体管对。图1是示出这样构建的差分放大器电路的典型构造的电路图。例如，BehzadRazavi在“Design of Analog CMOS Integrated Circuits”，McGraw-Hill，2002，pp.326中公开了图1的电路构造。

图1的差分放大器电路100包括N型输入级101、P型输入级102和输出级103。N型输入级101包括NMOS晶体管M11至M13，并且P型输入级102包括PMOS晶体管M14至M16。NMOS晶体管M12和PMOS晶体管M14连接到接收差分输入信号中的一个(即非反转的输入信号)的非反转的输入端IP，而NMOS晶体管M13和PMOS晶体管M15连接到接收另一差分输入信号(即，反转的输入信号)的反转的输入端IM。即，N型输入级101中的NMOS晶体管M12和M13构成接收差分输入信号的NMOS晶体管对，而P型输入级102中的PMOS晶体管M14和M15构成接收差分输入信号的PMOS晶体管对。

输出级103包括NMOS晶体管M17至M1A以及PMOS晶体管M1B至M1E。输出级103中的节点N11和N12分别连接至P型输入级102中的PMOS晶体管M14和M15的漏极，而输出级103中的节点N14和N15分别连接至N型输入级101中的NMOS晶体管M12和M13的漏极。输出级103从输出端OUT输出对应于馈送到N型输入级101和P型输入级102的差分输入信号的输出信号。

增强型晶体管(即常关闭型)可以用于差分放大器电路100中的NMOS晶体管和PMOS晶体管。

在图1的差分放大器电路100中，允许用NMOS晶体管M12和M13构造的N型输入级101来接收等于或者高于NMOS晶体管的阈值电压的输入电压，而允许用PMOS晶体管M14和M15构造的P型输入级102来接收等于或者低于通过从电源电压减去PMOS晶体管的阈值电压而获得的电压的输入电压。因此，图1的差分放大器电路100能够处理从接地至电源电压的整个电压范围中的输入电压。

然而，本发明的发明人已经发现了下述问题，即图1的差分放大器100的偏移电压不被设置为零。下面将详细讨论该问题。在下面的讨论中，除非另外有明确的说明，假定差分放大器电路100中的所有MOS晶体管在饱和区内操作。应注意，出于说明电路操作的概念的目的，所有MOS晶体管操作在饱和区内的假定并不造成与差分放大器电路100的实际操作有本质的不精确。

一般来说，MOS晶体管的漏极电流ID用下面的等式(1)表示：

$\mathrm{ID}=\frac{\mathrm{\μCox}}{2}\·\frac{W}{L}\·{(\mathrm{VGS}-\mathrm{Vth})}^2\·(1+\frac{\mathrm{VDS}}{\mathrm{VA}})\·\·\·\left(1\right)$

其中μ是沟道内的载流子迁移率，Cox是每单位面积的栅极电容，W是栅极宽度，L是栅极长度，VGS是栅源电压，Vth是阈值电压，VDS是源漏电压，并且VA是厄利电压。

为了易于分析和理解该电路，在下面假定所有的NMOS晶体管和PMOS晶体管具有相同的增益因子β(＝μCox*W/L)，相同的阈值电压Vth以及相同的厄利电压VA。下面的符号定义为：

Ix：MOS晶体管Mx(x＝11至1E)的漏极电流；

VGSx：MOS晶体管Mx的栅源电压；

VDSx：MOS晶体管Mx的漏源电压；

VNy：节点Ny(y＝13)的电压电平；

VIP：非反转的输入信号的电压电平(即，非反转的输入端IP的电压电平)；

VIM：反转的输入信号的电压电平(即，反转的输入端IM的电压电平)；以及

VO：输出电压(即，输出端OUT的电压电平)。

在图1的差分放大器电路100中，偏移电压为零意味着如果VIP等于VIM，则下面的等式(2)成立：

VO＝VDD/2，...(2)

其中VDD是电源电压。

通过从等式(1)推导出来的下面的等式(3)来表示输出电压VO：

$\mathrm{VO}=\mathrm{Rout}\·(I1C-I1A)+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·(I1B\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}13}-I19\·\frac{\mathrm{VO}}{\mathrm{VN}13})+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·(\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}13}-\frac{\mathrm{VO}}{\mathrm{VN}13})\·I1B+\frac{\mathrm{VDD}}{2}$

$\≈\mathrm{Rout}\·(\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}17}-\frac{\mathrm{VO}}{\mathrm{Vth}17})\·I1B+\frac{\mathrm{VDD}}{2}\·\·\·\left(3\right)$

其中Rout是从输出端OUT测量的差分放大器电路100的输出电阻。

即使当差分放大器电路100中的晶体管具有相同的性质时，等式(3)的第一项也没有减小到零。即，即使当P型输入级102中的PMOS晶体管M14和M15的性质完全相同，N型输入级101中的NMOS晶体管M12和M13的性质完全相同，以及PMOS晶体管和NMOS晶体管的阈值电压完全相同时，等式(2)也并不以同一等式而成立；等式(2)只有在Vth17＝VO的特定情况下才成立。换句话说，图1中所示的差分放大器电路的偏移电压不总是被设置为零。当其中的晶体管的性质不相同(例如，输入级包括有不同性质的晶体管)时，偏移电压会进一步偏离零。

发明内容

发明人已经发现图1中所示的电路的非零的偏移电压的一个来源是相对于晶体管导电类型来说，差分放大器电路100的电路结构不对称性，特别是输出级103的电路结构的不对称性，其中，所述输出级103包括MOS晶体管M17至M1E。根据发明人的研究，通过解决电路结构的非对称性，能够减小偏移电压，理想地能够使其减小到零。

本发明的一方面，差分放大器电路设有包括第一导电类型的晶体管对的第一输入级，该第一导电类型的晶体管对接收差分输入信号；连接至第一输入级的第一输出级；包括不同于第一导电类型的第二导电类型的晶体管对的第二输入级，该第二导电类型晶体管对接收差分输入信号；连接至第二输入级的第二输出级；以及输出端。用下述电路拓扑构建第二输出级，其中，利用第二导电类型的晶体管代替第一输出级中的第一导电类型的晶体管，利用第一导电类型的晶体管代替第一输出级中的第二导电类型的晶体管，利用电源端代替第一输出级中的接地端，并且利用接地端代替第一输出级中的电源端。输出端共同地连接至第一和第二输出级的输出。

这样构造的差分放大器电路有效地减小其偏移电压，理想地能够将其减小到零。

附图说明

参考附图，本发明的以上和其它目的、优点以及特征将从下面的某些优选实施例而变得更明显，其中：

图1是示出传统的差分放大器电路的构造的电路图；

图2是示出本发明的第一实施例中的差分放大器电路的示例性构造的电路图；以及

图3是示出本发明的第二实施例中差分放大器电路的示例性构造的电路图。

具体实施方式

现在将在这里参考示出的实施例描述本发明。本领域的技术人员将了解使用本发明的教导能够实现很多替代实施例并且本发明并不限于出于说明目的而示出的实施例。

(第一实施例)

图2是示出本发明的第一实施例中的差分放大器电路1的示例性构造的电路图。差分放大器电路1包括N型输入级2、P型输入级3以及输出级4和5。

N型输入级2包括NMOS晶体管M21至M23。NMOS晶体管M22和M23形成源极连接的差分晶体管对。即，NMOS晶体管M22的栅极连接至非反转的输入端IP，其中，差分输入信号中的一个(即，非反转的输入信号)馈送到该非反转的输入端IP，而NMOS晶体管M23的栅极连接至反转的输入端IM，其中，另一个差分输入信号(即，反转的输入信号)馈送到该反转的输入端IM。NMOS晶体管M22和M23的源极共同连接到NMOS晶体管M21的漏极。NMOS晶体管M21在栅极上接收偏置电压V21，用作将恒定电流供给利用NMOS晶体管M22和M23构造的差分晶体管对的恒定电流源。偏置电压V21被设置为略高于NMOS晶体管M21的阈值电压以从而通过NMOS晶体管M21提供足够的漏极电流。

P型输入级3包括PMOS晶体管M2C至M2E。PMOS晶体管M2C和M2D用作具有共同连接的源极的差分晶体管对。即，PMOS晶体管M2C的栅极连接至非反转的输入端IP，其中，非反转的输入信号馈送到该非反转的输入端IP，而PMOS晶体管M2D的栅极连接至反转的输入端IM，其中，反转的输入信号馈送到该反转的输入端IM。PMOS晶体管M2C和M2D的源极连接至PMOS晶体管M2E的漏极。PMOS晶体管M2E在栅极接收偏置电压V25，用作将恒定电流供给利用PMOS晶体管M2C和M2D构造的差分晶体管对的恒定电流源。偏置电压V25被设置为略低于通过从电源电压VDD减去PMOS晶体管M2E的阈值电压而获得的电压，以从而通过PMOS晶体管M2E提供足够的漏极电流。

包括NMOS晶体管M24至M27以及PMOS晶体管M28至M2B的输出级4，连接至N型输入级2。输出级4被构造为折叠级联电流镜，其中，该折叠级联电流镜在节点N29上产生对应于在N型输入级2中通过NMOS晶体管M22和M23的漏极电流I22和I23的输出信号。

相应地，包括NMOS晶体管M2F至M2I以及PMOS晶体管M2J至M2M的输出级5连接至P型输入级3。输出级5也被构造为折叠级联电流镜，其中，该折叠级联电流镜在节点N2B上产生对应于在P型输入级3中通过PMOS晶体管M2C和M2D的漏极电流I2C和I2D的输出信号。

输出级4和5每个都被馈送有三个偏置电压。更具体地，偏置电压V22、V23和V24被供给输出级4，而偏置电压V22、V23和V26被供给输出级5。应注意，偏置电压V22和V23既被供给输出级4也被供给输出级5。

偏置电压V22被设置为略高于NMOS晶体管M26、M27、M2H以及M2I的阈值电压的预定电压(同时接地电平GND被限定为零伏特)，并且确定其使得足够的漏极电流流过NMOS晶体管M26、M27、M2H和M2I。更具体地，偏置电压V22被设置为用下面等式表示的电压：

V22＝V_THN1+V_{DS_satN1}+α₁，

其中V_THN1是NMOS晶体管M26、M27、M2H和M2I的阈值电压，V_{DS_satN1}是NMOS晶体管M24、M25、M2F和M2G的漏源饱和电压，并且α₁是高于零伏特的电压。偏置电压V22被供给NMOS晶体管M26、M27、M2H和M2I的栅极。

另一方面，偏置电压V23被设置为略低于通过从电源电压VDD减去PMOS晶体管M28、M29、M2J和M2K的阈值电压而获得的电压的预定电压，并且确定其使得足够的漏极电流流过PMOS晶体管M28、M29、M2J和M2K。更具体地，偏置电压V23被设置为由下面等式表示的电压：

V23＝VDD-(V_THP1+V_{DS_satP1}+α₂)，

其中V_THP1是PMOS晶体管M28、M29、M2J和M2K的阈值电压，V_{DS_satP1}是PMOS晶体管M2A、M2B、M2L和M2M的源漏饱和电压，并且α₂是高于零伏特的电压。

此外，偏置电压V24是略低于通过从电源电压VDD减去PMOS晶体管M2A和M2B的阈值电压而获得的电压的预定电压，并且确定其使得足够的漏极电流流过PMOS晶体管M2A和M2B。更具体地，偏置电压V24是用下面等式表示的电压：

V24＝VDD-(V_THP2+α₃)，

其中V_THP2是PMOS晶体管M2A和M2B的阈值电压并且α₃是高于零伏特的电压。

最终，偏置电压V26被设置为略高于NMOS晶体管M2F和M2G的阈值电压的预定电压，并且确定其使得足够的漏极电流流过NMOS晶体管M2F和M2G。更具体地，偏置电压V26被设置为由下面等式表示的电压：

V26＝V_THN2+α₄，

其中V_THN2是NMOS晶体管M2F和M2G的阈值电压，并且α₄是大于零的电压。

作为输出级4的输出节点的节点N29以及作为输出级5的输出节点的节点N2B共同连接至差分放大器电路1的输出端。从输出端OUT得到的信号是对应于被馈送到输入端IP和IM的差分输入信号的输出信号。

应注意，增强型晶体管(处于常关闭模式)可以用作集成在图2的差分放大器电路1中的MOS晶体管。

强调下述事实：即本实施例的差分放大器电路1的电路构造相对于晶体管导电类型(即，N型和P型)来说是对称的。即，利用下述电路拓扑构建本实施例的差分放大器电路中的输出级5，在所述电路拓扑中：(a)利用PMOS晶体管代替输出级4中集成的NMOS晶体管；(b)利用NMOS晶体管代替输出级4中集成的PMOS晶体管；(c)利用电源端代替连接至输出级4中的NMOS晶体管的接地端；以及(d)利用接地端代替连接至输出级4中的PMOS晶体管的电源端。此外，比通过从电源电压VDD减去PMOS晶体管的阈值电压而获得的电压低的预定偏置电压被供给输出级5中与输出级4中的NMOS晶体管关联的PMOS晶体管，其中，高于NMOS晶体管的阈值电压的预定偏置电压被供给该NMOS晶体管。相应地，高于NMOS晶体管的阈值电压的预定偏置电压被供给输出级5中与输出级4中的PMOS晶体管关联的NMOS晶体管，其中，比通过从电源电压减去PMOS晶体管的阈值电压而获得的电压低的预定偏置电压被供给该PMOS晶体管。

输出级4和5之间的对应关系如下：用下述电路拓扑构建输出级5，在所述电路拓扑中：(a)分别利用PMOS晶体管M2L、M2M、M2J和M2K代替输出级4中的NMOS晶体管M24至M27；(b)分别利用NMOS晶体管M2H、M2I、M2F和M2G代替PMOS晶体管M28、M29、M2A和M2B；(c)利用电源端代替连接至NMOS晶体管M24和M25的接地端；并且(d)利用接地端代替连接至PMOS晶体管M2A和M2B的电源端。

另外，偏置电压V23被供给输出级5中的PMOS晶体管M2J和M2K，其中，PMOS晶体管M2J和M2K与提供了偏置电压V22的输出级4中的NMOS晶体管M26和M27相关联。

此外，偏置电压V22被供给到输出级5中的NMOS晶体管M2H和M2I，其中，NMOS晶体管M2H和M2I与提供了偏置电压V23的输出级4中的PMOS晶体管M28和M29相关联。最终，偏置电压V26被供给输出级5中的NMOS晶体管M2F和M2G，其中，NMOS晶体管M2F和M2G与提供了偏置电压V24的输出级4中的PMOS晶体管M2A和M2B相关联。

这样的构造避免了输出级4和5相对于晶体管导电类型(即N型和P型)来说的电路非对称性，并且从而有效地减小了偏移电压。在原理上，图2中的差分放大器电路1的构造允许将偏移电压设置减小为零。给出下述事实的说明，即在原理上第一实施例中的差分放大器电路1中偏移电压能被减小到零。

以下讨论是基于下述假设：即除非另有明确的说明，所有MOS晶体管都以与在“背景技术”中的讨论相同的方式在饱和区域中操作。应注意，出于说明电路操作的概念的目的，所有MOS晶体管在饱和区内操作的假定并不造成与差分放大器电路100的实际操作有本质的不精确。

为了易于分析和理解该电路，在下面假定所有的NMOS晶体管和PMOS晶体管具有相同的增益因子β(＝μCox·W/L)，相同的阈值电压Vth以及相同的厄利电压VA。进一步使用下面的符号：

Ix：MOS晶体管Mx(x＝21至2M)的漏极电流；

VGSx：MOS晶体管Mx的栅源电压；

VDSx：MOS晶体管Mx的漏源电压；

VNy：节点Ny(y＝21至26)的电压电平；

VIP：非反转的输入信号的电压电平(即，非反转的输入端IP的电压电平)；

VIM：反转的输入信号的电压电平(即，反转的输入端IM的电压电平)；以及

VO：输出电压(即，输出端OUT的电压电平)。

通过下面的等式(4)获得输出电压VO：

$\mathrm{VO}=\mathrm{Rout}\·(I29-I27+I2K-I2I)+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{(I28+I22-I23)\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}21}-I26\·\frac{\mathrm{VO}}{\mathrm{VN}21}$

$+I2J\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}26}-(I2H+I2C-I2D)\·\frac{\mathrm{VO}}{\mathrm{VN}26}\}+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{(I28+I22-I23)\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}21}-I28\·\frac{\mathrm{VO}}{\mathrm{VN}21}$

$+I2H\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}26}-(I2H+I2C-I2D)\·\frac{\mathrm{VO}}{\mathrm{VN}26}\}+\frac{\mathrm{VDD}}{2}\·\·\·\left(4\right)$

其中Rout是从输出端OUT测量的差分放大器电路1的输出电阻。

当VIP等于VIM时，下面的等式成立：

I22＝I23＝I2C＝I2D，    ...(5)

并且此外，根据等式(4)建立下面的等式(6)：

$\mathrm{VO}=\mathrm{Rout}\·\{\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}21}-\frac{\mathrm{VO}}{\mathrm{VN}21}+\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}26}-\frac{\mathrm{VO}}{\mathrm{VN}26}\}\·I28+\frac{\mathrm{VDD}}{2}$

$\≈\mathrm{Rout}\·\{\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}24}-\frac{\mathrm{VO}}{\mathrm{Vth}24}+\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{Vth}2L}-\frac{\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}2L}\}\·I28+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{\frac{\mathrm{VDD}-2\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}24}+\frac{\mathrm{VDD}-2\mathrm{VO}}{\mathrm{Vth}24}\}\·I28\frac{\mathrm{VDD}}{2}\·\·\·\left(6\right)$

当对于等式(6)下式成立时：

VO＝VDD/2，...(7)

则等式(6)的第一项为零，这意味着等式(6)同样可以成立而没有任何矛盾。因此等式(7)成立，同时偏移电压减小到零伏特。

(第二实施例)

图3是示出根据本发明的第二实施例的差分放大器电路11的示例性构造的电路图。差分放大器电路11包括N型输入级12、P型输入级13、输出级14和15、以及偏置电路16。与第一实施例相关的图2示出从电压源提供偏置电压V22至V26，而与第二实施例相关的图3示出提供偏置电压V31至V34的偏置电路16的特定电路构造。

更具体地，N型输入级12包括NMOS晶体管M33至M35。NMOS晶体管M34和M35形成源连接的差分晶体管对。即，NMOS晶体管M34的栅极连接至非反转的输入端IP，其中，非反转的输入信号馈送到该非反转的输入端IP，而NMOS晶体管M35的栅极连接至反转的输入端IM，其中，反转的输入信号馈送到该反转的输入端IM。NMOS晶体管M34和M35的源极被共同连接至NMOS晶体管M33的漏极。NMOS晶体管M33在栅极接收偏置电压V31，用作将恒定电流供给利用NMOS晶体管M34和M35构造的差分晶体管对的恒定电流源。

P型输入级13包括PMOS晶体管M3C至M3E。PMOS晶体管M3C和M3D形成共同连接的差分晶体管对。即，PMOS晶体管M3C的栅极连接至非反转的输入端IP，其中，非反转的输入信号馈送到该非反转的输入端IP，而PMOS晶体管M3D的栅极连接至反转的输入端IM，其中，反转的输入信号馈送到该反转的输入端IM。PMOS晶体管M3C和M3D的源极共同连接至PMOS晶体管M3E的漏极。PMOS晶体管M3E在栅极接收偏置电压V34，用作将恒定电流供给利用PMOS晶体管M3C和M3D构造的差分晶体管对的恒定电流源。

包括NMOS晶体管M36和M37以及PMOS晶体管M38至M3B的输出级14连接至N型输入级12。输出级14被构建为折叠级联电流镜，并且在节点N38上产生与在N型输入级12中通过NMOS晶体管M34和M35的漏极电流I34和I35对应的输出信号。两个偏置电压：偏置电压V31和V33被供给输出级14。偏置电压V31被供给NMOS晶体管M36和M37的栅极，而偏置电压V33被供给PMOS晶体管M38和M39的栅极。

类似地，包括NMOS晶体管M3F至M3I以及PMOS晶体管M3J和M3K的输出级15连接至P型输入级13。输出级15也被构造为折叠级联电流镜，该折叠级联电流镜在节点N3A上产生对应于在P型输入级13中通过PMOS晶体管M3C和M3D的漏极电流I3C和I3D的输出信号。两个偏置电压：偏置电压V32和V34被供给输出级15。

如下地调整供给到N型输入级12、P型输入级13以及输出级14和15的偏置电压V31至V34的电压电平。首先，偏置电压V31被设置为略高于NMOS晶体管M33、M36和M37的阈值电压的预定电压，并且确定其使得足够的漏极电流流过NMOS晶体管M33、M36和M37。更具体地，偏置电压V31被设置为由下面等式表示的电压：

V31＝V_THN3+α₅，

其中V_THN3是NMOS晶体管M33、M36和M37的阈值电压，并且α₅是高于零伏特的电压。偏置电压V31被供给NMOS晶体管M33、M36和M37的栅极。

偏置电压V32被设置为略高于NMOS晶体管M3H和M3I的阈值电压的预定电压，并且确定其使得足够的漏极电流流过NMOS晶体管M3H和M3I。更具体地，偏置电压V32被设置为由下面等式表示的电压：

V32＝V_THN4+V_{DS_satN2}+α₆，

其中V_THN4是NMOS晶体管M3H和M3I的阈值电压，V_{DS_satN2}是NMOS晶体管M3F和M3G的漏源饱和电压，并且α₆是高于零伏特的电压。偏置电压V32被供给NMOS晶体管M3H和M3I的栅极。

此外，偏置电压V33被设置为略低于通过从电源电压VDD减去PMOS晶体管M38和M39的阈值电压而获得的电压的预定电压，并且确定其使得足够的漏极电流流过PMOS晶体管M38和M39。更具体地，偏置电压V33被设置为由下面等式表示的电压：

V33＝VDD-(V_THP3+V_{DS_satP2}+α₇)，

其中V_THP3是PMOS晶体管M38和M39的阈值电压，V_{DS_satP2}是PMOS晶体管M3A和M3B的漏源饱和电压，并且α₇是高于零伏特的电压。偏置电压V33被供给PMOS晶体管M38和M39的栅极。

最终，偏置电压V34被设置为略低于通过从电源电压VDD减去PMOS晶体管M3E、M3J和M3K的阈值电压而获得的电压的预定电压，并且确定其使得足够的漏极电流流过PMOS晶体管M3E、M3J和M3K。更具体地，偏置电压V34被设置为由下面等式表示的电压：

V34＝VDD-(V_THP4+α₈)，

其中V_THP4是PMOS晶体管M3E、M3J和M3K的阈值电压，并且α₈是高于零伏特的电压。偏置电压V34被供给PMOS晶体管M3E、M3J和M3K的栅极。

偏置电路16产生前述的偏置电压V31至V34。在该实施例中，偏置电路16包括二极管接法的NMOS晶体管M31、二极管接法的PMOS晶体管M32和串行连接在NMOS晶体管M31的漏极和PMOS晶体管M32的漏极之间的电阻元件R31至R33。在NMOS晶体管M31的漏极上产生偏置电压V31，而在电阻元件R31和R32之间的连接节点上产生偏置电压V32。此外，在电阻元件R32和R33之间的连接节点上产生偏置电压V33，而在PMOS晶体管M32的漏极上产生偏置电压V34。在偏置电压V31至V34之中有下面的关系成立：

GND＜V31＜V32＜V33＜V34＜VDD。

差分放大器电路11的输出端OUT连接至作为输出级14的输出节点的节点N38，并且还连接至作为输出级15的输出节点的节点N3A。从输出端OUT得到对应于馈送到输入端IP和IM的差分输入信号的输出信号。

应注意，增强型晶体管(即常关闭型)可以用作图3的差分放大器电路11中的MOS晶体管。

还可以以和第一实施例相同的方式，利用相对于晶体管导电类型(即N型和P型)来说对称的电路拓扑来设计第二实施例的差分放大器电路11。即，用下述电路拓扑来构建第二实施例的差分放大器电路11中的输出级15，在所述电路拓扑中：(a)利用PMOS晶体管代替包括在输出级14中的NMOS晶体管；(b)利用NMOS晶体管代替包括在输出级14中的PMOS晶体管；(c)利用电源端代替连接至输出级14中的NMOS晶体管的接地端；以及(d)利用接地端代替连接至输出级14中的PMOS晶体管的电源端。另外，略低于通过从电源电压VDD减去阈值电压而获得的电压的偏置电压V34被供给输出级15中的PMOS晶体管M3J和M3K，所述输出级15中的PMOS晶体管M3J和M3K与输出级14中的NMOS晶体管M36和M37相关联，其中，所述NMOS晶体管M36和M37被提供有略高于阈值电压的偏置电压V31。此外，略高于阈值电压的偏置电压V32被供给输出级15中的NMOS晶体管M3H和M3I，所述输出级15中的NMOS晶体管M3H和M3I与输出级14中的PMOS晶体管M38和M39相关联，其中，所述PMOS晶体管M38和M39被提供有略低于通过从电源电压VDD减去阈值电压而获得的电压的偏置电压V33。

在这种构造中，输出级14和15的电路构造相对于晶体管导电类型(即N型和P型)来说是对称的，并且从而减小了偏移电压。原理上，图3中所示的差分放大器电路11的构造允许将偏移电压设置减小为零。在下面，说明下述事实，即根据第二实施例的差分放大器电路11在原理上能够将偏移电压减小为零。

如第一实施例中给出的讨论的情况，下面的讨论基于下述假设，即除非另有明确的说明，所有的MOS晶体管都在饱和区中操作并且所有的NMOS晶体管和PMOS晶体管都具有相同的增益因子β(＝μCox·W/L)，相同的阈值电压Vth以及相同的厄利电压VA。在下面也使用与第一实施例类似的符号。

输出电压VO是通过下面等式(8)获得的：

$\mathrm{VO}=\mathrm{Rout}\·(I39-I37+I3K-I3I)+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{(I38+I34-I35)\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}31}-I36\·\frac{\mathrm{VO}}{\mathrm{VN}31}$

$+I3J\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}36}-(I3H+I3C-I3D)\·\frac{\mathrm{VO}}{\mathrm{VN}36}\}+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{(I38+I34-I35)\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}31}-I38\·\frac{\mathrm{VO}}{\mathrm{VN}31}$

$+I3H\·\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}36}-(I3H+I3C-I3D)\·\frac{\mathrm{VO}}{\mathrm{VN}36}\}+\frac{\mathrm{VDD}}{2}\·\·\·\left(8\right)$

其中Rout是从输出端OUT测量的差分放大器电路11的输出电阻。

当VIP等于VIM时，下面等式成立：

I34＝I35＝I3C＝I3D，  ...(9)

并且此外，根据等式(8)，建立等式(10)：

$\mathrm{VO}=\mathrm{Rout}\·\{\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}31}-\frac{\mathrm{VO}}{\mathrm{VN}31}+\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{VN}36}-\frac{\mathrm{VO}}{\mathrm{VN}36}\}\·I38+\frac{\mathrm{VDD}}{2}$

$\≈\mathrm{Rout}\·\{\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{Vth}3A}-\frac{\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}3A}+\frac{\mathrm{VDD}-\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}3F}-\frac{\mathrm{VO}}{\mathrm{Vth}3F}\}\·I38+\frac{\mathrm{VDD}}{2}$

$=\mathrm{Rout}\·\{\frac{\mathrm{VDD}-2\mathrm{VO}}{\mathrm{VDD}-\mathrm{Vth}3A}+\frac{\mathrm{VDD}-2\mathrm{VO}}{\mathrm{Vth}3A}\}\·I38+\frac{\mathrm{VDD}}{2}\·\·\·\left(10\right)$

当对于等式(10)下式成立时：

VO＝VDD/2，...(11)

则等式(10)的第一项为零，这意味着等式(10)可以成立而没有任何矛盾。因此，等式(11)成立，并且偏移电压被减小至零伏特。

总的来说，本发明的上述实施例的差分放大器电路具有相对于晶体管导电类型(即，N型和P型)来说对称的电路构造，并且这有效地减小偏移电压，在原理上能够将其减小到零伏特。

显而易见地，本发明不限于上面的实施例，而是可以在不偏离本发明的范围的情况下进行修改和改变。例如，尽管将在图2和3中所示的差分放大器电路中级联电流镜用于共模反馈装置，但是可以替代地使用其它的共模反馈装置。

应额外地注意，本发明还可以应用于由双极晶体管组成的差分放大器电路。相对于晶体管导电类型(即，NPN和PNP)来说对称的电路构造的使用在由双极晶体管组成的差分放大器电路中，对于减小偏移电压也是有效的，理想地，能将其减小至零。应进一步注意，本发明还可用于由诸如结型FET的其它种类的晶体管组成的差分放大器电路。

Claims (3)

1.一种差分放大器电路，包括：

第一输入级，所述第一输入级包括第一导电类型的晶体管对，所述晶体管对接收差分输入信号；

第一输出级，所述第一输出级连接至所述第一输入级；

第二输入级，所述第二输入级包括不同于所述第一导电类型的第二导电类型的晶体管对，所述晶体管对接收所述差分输入信号；

第二输出级，所述第二输出级连接至所述第二输入级；以及

输出端，

其中所述第二输出级利用下述电路拓扑来构造，在所述电路拓扑中利用所述第二导电类型的晶体管代替所述第一输出级中的所述第一导电类型的晶体管，利用所述第一导电类型的晶体管代替所述第一输出级中的所述第二导电类型的晶体管，利用电源端代替所述第一输出级中的接地端，并且用接地端代替所述第一输出级中的电源端，并且

所述第一和第二输出级的输出共同连接至所述输出端，并且

其中所述第一输入级包括具有共同连接的源极的第一和第二NMOS晶体管，

所述第二输入级包括具有共同连接的源极的第一和第二PMOS晶体管，

所述差分输入信号中的一个被馈送到所述第一NMOS晶体管的栅极和所述第一PMOS晶体管的栅极，

所述差分输入信号中的另一个被馈送到所述第二NMOS晶体管的栅极和所述第二PMOS晶体管的栅极，

所述第一输出级包括：

第三至第六NMOS晶体管；以及

第三至第六PMOS晶体管，

所述第三和第四NMOS晶体管具有连接至地的源极以及共同连接的栅极，

所述第五NMOS晶体管具有连接至所述第三NMOS晶体管的漏极的源极以及连接至所述第三和第四NMOS晶体管的栅极且连接至第一节点的漏极，

所述第六NMOS晶体管具有连接至所述第四NMOS晶体管的漏极的源极以及连接至第二节点的漏极，

第一偏置电压被馈送到所述第五和第六NMOS晶体管的栅极，

所述第三PMOS晶体管具有连接至所述第一节点的漏极以及连接至所述第一NMOS晶体管的漏极的源极，

所述第四PMOS晶体管具有连接至所述第二节点的漏极以及连接至所述第二NMOS晶体管的漏极的源极，

第二偏置电压被馈送到所述第三和第四PMOS晶体管的栅极，

所述第五PMOS晶体管具有连接至所述第三PMOS晶体管的源极的漏极以及连接至电源端的源极，

所述第六PMOS晶体管具有连接至所述第四PMOS晶体管的源极的漏极以及连接至电源端的源极，

第三偏置电压被馈送到所述第五和第六PMOS晶体管的栅极，

所述第二输出级包括：

第七至第十PMOS晶体管；以及

第七至第十NMOS晶体管，

所述第七和第八PMOS晶体管具有连接至电源端的源极以及共同连接的栅极，

所述第九PMOS晶体管具有连接至所述第七NMOS晶体管的漏极的源极以及连接至所述第七和第八PMOS晶体管的栅极且连接至第三节点的漏极，

所述第十PMOS晶体管具有连接至所述第八PMOS晶体管的漏极的源极以及连接至第四节点的漏极，

所述第二偏置电压被馈送到所述第九和第十PMOS晶体管的栅极，

所述第七NMOS晶体管具有连接至所述第三节点的漏极以及连接至所述第一PMOS晶体管的漏极的源极，

所述第八NMOS晶体管具有连接至所述第四节点的漏极以及连接至所述第二PMOS晶体管的漏极的源极，

所述第一偏置电压被馈送到所述第七和第八NMOS晶体管的栅极，

所述第九NMOS晶体管具有连接至所述第七NMOS晶体管的源极的漏极以及连接至地的源极，

所述第十NMOS晶体管具有连接至所述第八NMOS晶体管的源极的漏极以及连接至地的源极，

第四偏置电压被馈送到所述第九和第十NMOS晶体管的栅极，并且

所述输出端连接至所述第一输出级的所述第二节点和所述第二输出级的所述第四节点。

2.一种差分放大器电路，包括：

第一输入级，所述第一输入级包括第一导电类型的晶体管对，所述晶体管对接收差分输入信号；

第一输出级，所述第一输出级连接至所述第一输入级；

第二输入级，所述第二输入级包括不同于所述第一导电类型的第二导电类型的晶体管对，所述晶体管对接收所述差分输入信号；

第二输出级，所述第二输出级连接至所述第二输入级；以及

输出端，

其中所述第二输出级利用下述电路拓扑来构造，在所述电路拓扑中利用所述第二导电类型的晶体管代替所述第一输出级中的所述第一导电类型的晶体管，利用所述第一导电类型的晶体管代替所述第一输出级中的所述第二导电类型的晶体管，利用电源端代替所述第一输出级中的接地端，并且用接地端代替所述第一输出级中的电源端，并且

所述第一和第二输出级的输出共同连接至所述输出端，并且

其中所述第一输入级包括具有共同连接的源极的第一和第二NMOS晶体管，

所述第二输入级包括具有共同连接的源极的第一和第二PMOS晶体管，

所述差分输入信号中的一个被馈送到所述第一NMOS晶体管的栅极和所述第一PMOS晶体管的栅极，

所述差分输入信号中的另一个被馈送到所述第二NMOS晶体管的栅极和所述第二PMOS晶体管的栅极，

所述第一输出级包括：

第三和第四NMOS晶体管；以及

第三至第六PMOS晶体管，

所述第三NMOS晶体管具有连接至地的源极和连接至第一节点的漏极，

所述第四NMOS晶体管具有连接至地的源极以及连接至第二节点的漏极，

第一偏置电压被馈送到所述第三和第四NMOS晶体管的栅极，

所述第三PMOS晶体管具有连接至所述第一节点的漏极以及连接至所述第一NMOS晶体管的漏极的源极，

所述第四PMOS晶体管具有连接至所述第二节点的漏极以及连接至所述第二NMOS晶体管的漏极的源极，

第二偏置电压被馈送到所述第三和第四PMOS晶体管的栅极，

所述第五PMOS晶体管具有连接至所述第三PMOS晶体管的源极的漏极以及连接至电源端的源极，

所述第六PMOS晶体管具有连接至所述第四PMOS晶体管的源极的漏极以及连接至电源端的源极，

所述第五和第六PMOS晶体管的栅极共同连接至所述第三PMOS晶体管的漏极，

所述第二输出级包括：

第七和第八PMOS晶体管；以及

第五至第八NMOS晶体管，

所述第七PMOS晶体管具有连接至电源端的源极以及连接至第三节点的漏极，

所述第八PMOS晶体管具有连接至电源端的源极以及连接至第四节点的漏极，

第三偏置电压被馈送到所述第七和第八PMOS晶体管的栅极，

所述第五NMOS晶体管具有连接至所述第三节点的漏极以及连接至所述第一PMOS晶体管的漏极的源极，

所述第六NMOS晶体管具有连接至所述第四节点的漏极以及连接至所述第二PMOS晶体管的漏极的源极，

第四偏置电压被馈送到所述第五和第六NMOS晶体管的栅极，

所述第七NMOS晶体管具有连接至所述第五NMOS晶体管的源极的漏极以及连接至地的源极，

所述第八NMOS晶体管具有连接至所述第六NMOS晶体管的源极的漏极以及连接至地的源极，

所述第七和第八NMOS晶体管的栅极共同连接至所述第五NMOS晶体管的漏极，并且

所述输出端连接至所述第一输出级的所述第二节点以及所述第二输出级的所述第四节点。

3.根据权利要求2所述的差分放大器电路，其中所述第四偏置电压高于所述第一偏置电压，

所述第二偏置电压高于所述第四偏置电压，并且

所述第三偏置电压高于所述第二偏置电压。

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