CN101553917A - 堆叠式芯片封装的制造方法 - Google Patents

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Abstract

本发明展示用于多芯片堆叠的方法和装置。本发明展示一种方法，其通过在将晶片切成个别芯片之前堆叠晶片来将多个芯片组合成堆叠。所展示的方法在组合工艺期间提供有缺陷芯片的移除及其替换，以改进制造良率。

Description

堆叠式芯片封装的制造方法
优先权的主张
本申请案主张2006年10月19日申请的第11/583,411号美国专利申请案的优先权的权益，所述申请案以引用的方式并入本文中。
技术领域
本申请案大体上涉及半导体装置和装置制作，且更明确地说，涉及多芯片封装的实施例。
背景技术
半导体工业中总是存在的目标是减小装置的大小和增加装置的性能。然而，这两个目标呈现较大的技术障碍，因为所述两个目标通常是彼此冲突的。
随着半导体制造中可实现的最小特征大小减小，邻近金属线之间的电容性耦合变成实现较高性能的显著阻碍。另外，随着最小特征大小减小，给定面积中潜在可实现的装置的数目按照二次幂函数而增加。布线连接的数目至少同样快速地增加。为了容纳增加的布线，芯片设计者希望将邻近线之间的空间缩小到最小可实现尺寸。这具有增加电容性负载的不利影响。
容纳增加的布线并减少电容性负载的一种方式是用较低介电常数材料来代替绝缘材料。目前为止常见的绝缘材料是SiO2，其具有约为4的介电常数。SiO2现在大多数超大规模集成电路(VLSI)芯片中使用。容纳增加的布线并减少电容性负载的另一方式是通过较密集的封装来缩短装置之间的距离。
过去已经提出了多芯片封装；然而，堆叠芯片(即，存储器芯片、逻辑芯片、处理器芯片等)的一个重大顾虑是组合件的制造良率。因为任何给定晶片目前在其表面上都将具有某一百分比的有缺陷芯片，所以当多个晶片被堆叠(例如，10个晶片的高度)时，任何给定堆叠中至少一个有缺陷芯片的可能性显著增加。或者，堆叠已经测试并已知为良好的个别芯片当与在切割之前堆叠晶片相比时涉及较大量的高精度处理。在任一情形中，都存在由于制造良率引起的高损失量。
需要改进多芯片组合件中大量堆叠芯片的制造良率的方法和装置。还需要用以增强多芯片组合件的性能、减小多芯片组合件的大小且改进多芯片组合件的其它特性和特征的经改进的方法和装置。
发明内容
附图说明
图1展示根据本发明实施例的电子系统。
图2A到图2C展示根据本发明实施例的芯片组合件的各个阶段中的两个晶片。
图3A到图3C展示根据本发明实施例的芯片组合件的各个阶段中的晶片的横截面图。
图4展示根据本发明实施例的多芯片组合件。
图5展示根据本发明实施例的另一多芯片组合件。
具体实施方式
在以下对本发明的详细描述中，参看附图，附图形成本发明的一部分，且附图中以说明的方式展示其中可实践本发明的具体实施例。在图式中，相同标号在若干视图中始终描述大致相似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明的范围的情况下做出结构、逻辑和电改变。
以下描述中所使用的术语“晶片”和“衬底”包含用以形成本发明的集成电路(IC)结构的具有暴露表面的任何结构。术语“衬底”被理解为包含半导体晶片。术语“衬底”还用于指代处理期间的半导体结构，且可包含已制作于其上的其它层，例如绝缘体上硅(SOI)等。晶片和衬底两者都包含掺杂和未掺杂半导体、由基底半导体或绝缘体支撑的外延半导体层，以及所属领域的技术人员众所周知的其它半导体结构。术语“导体”被理解为包含半导体，且术语“绝缘体”或“电介质”被定义为包含与被称为导体的材料相比导电性较小的任何材料。
如本申请案中所使用的术语“水平”被定义为平行于晶片或衬底的常规平面或表面的平面，而与晶片或衬底的定向无关。术语“垂直”指代垂直于如上文所定义的水平的方向。例如“在……上”、“侧”(如在“侧壁”中)、“较高”、“较低”、“在……上方”和“在……下方”等前置词是相对于在晶片或衬底的顶部表面上的常规平面或表面而定义的，而与晶片或衬底的定向无关。
尽管以下描述中使用术语“存储器芯片”和“逻辑芯片”，但所属领域的技术人员将认识到，在一个实施例中，芯片可在同一芯片上包含存储器电路和逻辑电路两者。在同一芯片上具有存储器电路和逻辑电路两者的芯片被定义为“存储器芯片”和“逻辑芯片”两者，如以下描述中所使用。因此，以下详细描述不应在限制性意义上看待，且本发明的范围仅由所附权利要求书连同所述权利要求书被给予的均等物的完整范围界定。
包含例如个人计算机的信息处理系统的实施例以展示本发明的高级装置应用的实施例。图1是并入有由根据本发明的一个实施例的方法形成的至少一个多芯片组合件4的信息处理系统1的框图。信息处理系统1仅仅是其中可使用本发明的电子系统的一个实施例。其它实例包含(但不限于)个人数据助理(PDA)、蜂窝式电话、MP3播放器、飞行器、卫星、军用车辆等。
在此实例中，信息处理系统1包括数据处理系统，所述数据处理系统包含用以耦合所述系统的各个组件的系统总线2。系统总线2在信息处理系统1的各个组件之间提供通信链路，且可实施为单个总线，实施为总线组合，或以任何其它合适方式实施。
多芯片组合件4耦合到系统总线2。多芯片组合件4可包含任何电路或操作上兼容的电路组合。在一个实施例中，多芯片组合件4包含可为任何类型的处理器6。如本文所使用，“处理器”意指任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路。
在一个实施例中，存储器芯片7包含在多芯片组合件4中。所属领域的技术人员将认识到，可在多芯片组合件4中使用各种各样的存储器芯片。可接受的类型的存储器芯片包含(但不限于)动态随机存取存储器(DRAM)，例如SDRAM、SLDRAM、RDRAM和其它DRAM。存储器芯片7还可包含非易失性存储器，例如快闪存储器。
在一个实施例中，多芯片组合件4中包含不同于处理器芯片的额外逻辑芯片8。不同于处理器的逻辑芯片8的实例包含模拟到数字转换器。逻辑芯片8上的其它电路(例如定制电路、专用集成电路(ASIC)等)也包含在本发明的一个实施例中。
信息处理系统1还可包含外部存储器11，所述外部存储器11又可包含适合于特定应用的一个或一个以上存储器元件，例如一个或一个以上硬盘驱动器12，和/或一个或一个以上处理可移除媒体13的驱动器，可移除媒体13例如是软盘、压缩光盘(CD)、数字视频光盘(DVD)等。
信息处理系统1还可包含显示装置9(例如监视器)、额外的外围组件10(例如扬声器等)以及键盘和/或控制器14，其可包含鼠标、跟踪球、游戏控制器、语音辨别装置或准许系统用户将信息输入到信息处理系统1中且从信息处理系统1接收信息的任何其它装置。
图2A到图2C展示根据本发明实施例的形成多芯片封装的工艺中的选定动作。在图2A中，展示第一晶片210和第二晶片220。第一晶片210包含许多个别芯片212，且第二晶片包含许多个别芯片222。
在图2B中，第二晶片220电耦合到第一晶片210以形成晶片组合件200。在操作中，多个个别芯片212中的每一者与多个个别芯片222对准并耦合。以晶片形式，芯片212与222之间的结合工艺较容易，且产生较高的制造良率。在其它因素中，较大的大小使得第一晶片210与第二晶片220上的芯片之间的处理和连接较容易。而且，互连工艺在单个操作中结合多个芯片212、222。
在图2B中，展示第二晶片220具有厚度224。在一种制造方法中，个别芯片222在附接到第一晶片210之前在晶片220中部分地被划线。在一种方法中，在结合之后，第二晶片220的划线侧位于第一晶片210与第二晶片220之间的界面处，如图2B中所示。
图2C展示一种制造方法中的一阶段，其中第二晶片220从如图2B中所示的厚度224变薄为如图2C中所示的厚度226。在一种制造方法中，第二晶片220的部分划线由图2C中的变薄工艺完成，以允许个别芯片222的分离。尽管将部分划线和变薄论述为一种用以使个别芯片222与第二晶片220分离的方法，但本发明并非限于此。受益于本发明的所属领域的技术人员将认识到，本发明包含分离个别芯片222的其它方法，例如在晶片连接之后进行全厚度锯切等。
在一个实施例中，第二晶片220以倒装芯片定向定位有个别芯片222以连接到第一晶片210上的个别芯片212。在一个实施例中，第一晶片包含大致所有高良率电路，以增加第一晶片210上的所有或大多数个别芯片212都无缺陷的可能性。在一个实施例中，高良率电路的实例仅包含个别芯片212上的再分布平面电路。
在一个实施例中，第二晶片包含存储器芯片，例如动态随机存取存储器，但本发明并非限于此。一种方法包含在将第二晶片220连接到第一晶片210之前，测试所有个别芯片222。在测试工艺期间识别有缺陷的芯片。如图2C中所示，在个别芯片222耦合到第一晶片210并分离之后，可在不干扰仍连接到第一晶片210的其它芯片222的情况下，从晶片组合件200移除有缺陷的芯片。移除有缺陷的芯片在芯片222中留下间隙，例如第一间隙234和第二间隙236。接着可将良好的芯片230和232插入间隙234和间隙236中，以形成不存在任何有缺陷芯片的芯片222的完整阵列。在芯片222在有缺陷芯片移除之前已变薄的情况下，使用许多先前变薄的良好芯片来填充例如234和236等间隙。
可重复上文以及图2A到图2C中所描述的工艺以形成多晶片堆叠。因为随着堆叠进行，有缺陷的芯片被移除且替换，所以最终的晶片堆叠包含不具有任何有缺陷芯片的多个芯片堆叠。通过堆叠晶片来使堆叠芯片的组合工艺更容易，而且通过在每一额外晶片级组合期间沿途用良好芯片替换个别有缺陷芯片来显著增加给定晶片堆叠的制造良率。
在一个实施例中，在堆叠中添加最后一个功能晶片之后，将固持晶片附接到晶片堆叠。接着可通过变薄等来切割或分离第一晶片(例如再分布电路晶片)。稍后，可移除或切割等所述固持晶片，以安全地分离个别多芯片堆叠。在一个实施例中，固持晶片附接是临时的，且稍后从固持晶片移除个别多芯片堆叠。在一个实施例中，堆叠中在固持晶片之前的最后一个晶片被划线的深度大于先前晶片被划线的深度，以为用较少芯片变薄来较容易地分离作准备。
根据本发明的实施例，使用上文所述的技术，预期许多不同的芯片堆叠。芯片堆叠的一个所预期实施例包含位于底部的高良率再分布电路芯片，其中多个存储器芯片堆叠在顶部，其中逻辑芯片(例如处理器芯片)堆叠在顶部。在一个实施例中，堆叠中的逻辑芯片包含逻辑电路和静态随机存取存储器两者。其它所预期配置包含邻近于再分布电路芯片而定位的逻辑芯片。下文论述此配置(例如多个处理器实施例)的具体原因。尽管本文中描述包含一再分布电路芯片、至少一个存储器芯片和一逻辑芯片的芯片堆叠，但本发明并非限于此。上文所描述的技术对制造一个以上芯片的任何堆叠有用。
图3A到图3C展示根据本发明实施例的芯片制造操作的侧视图。图3A中展示第一芯片310以倒装芯片定向而定向。第一芯片310包含许多装置332，例如晶体管、存储器单元等。展示装置332形成于具有厚度316的衬底330中。展示水平再分布电路340(例如金属迹线)和通孔或触点338互连第一芯片310内的装置332。可使用一个或一个以上绝缘体区334(例如二氧化硅)来电隔离再分布电路340。
在一个实施例中，第一芯片310包含第一垂直连通通道344和第二垂直连通通道346。第一垂直连通通道344包含通孔或类似物。若干类型的连通通道344在本发明的范围内，其中包含金属导体、光学导体等。第二垂直连通通道346说明同轴导体实施例。如图3A中所示，在连接到另一晶片之前，垂直连通通道不穿过第一晶片310的整个厚度。
图3B展示使用连接结构312以倒装芯片定向耦合到第二芯片320的第一芯片310。在一个实施例中，第二芯片320包含高良率芯片(例如再分布电路芯片)，且第一芯片310包含存储器芯片。然而，图3A到图3C中的描述可适用于芯片堆叠中任何两个芯片之间的连接操作。
在一个实施例中，连接结构312包含焊接结构，例如受控芯片坍塌连接(C4)。许多焊垫冶金术中的任何一者均有可能支持连接结构312。一种焊垫冶金术包含TiNiCuAu焊垫。在一个实施例中，使用提离工艺来形成TiNiCuAu焊垫。使用提离工艺形成的TiNiCuAu焊垫的一个优点包含形成较小触点的能力，因而准许较密集的互连配置。尽管描述了焊接连接结构312，但本发明并非限于此。其它可能的连接结构312包含金到金接合连接结构、导电性环氧树脂、填充有导体的环氧树脂、导电性膜等。
图3B展示一实施例，其中连接结构312在第一芯片310与第二芯片320之间留下间隙314。在一个实施例中，用固体材料来填充间隙314。在其它实施例中，间隙314维持敞开。经填充的实施例可使用粘合剂(例如环氧树脂或其它填充物材料)来向最终的多芯片组合件提供额外的机械强度。
在间隙314维持敞开的实施例中，冷却流体(例如气体或液体)能够在芯片堆叠中的个别芯片之间穿过，以增强操作期间的冷却。在一个电子系统实施例中，利用间隙314的冷却系统耦合到所述系统以冷却根据所描述的方法而形成的芯片堆叠。在一个实施例中，冷却系统使用气体或压缩气体来流经间隙314并冷却个别芯片。一种压缩气体包含压缩氢气。一种压缩气体包含压缩氦气。在选定实施例中，氢气与氦气的混合气体用于冷却。预期用于实施本发明的实施例的液态冷却流体包含挥发性液体和超临界流体，例如液态二氧化碳。
图3C展示已从如图3B中所示的厚度316变薄为厚度318的第一芯片310。除了完成如上文所述的用于芯片分离的划线之外，使晶片中的芯片变薄还可用于从晶片的背侧暴露电路以获得额外的芯片互连性。图3C展示如上文所述的第一垂直连通通道344和第二垂直连通通道346。在一个实施例中，变薄工艺以贯穿晶片互连的形式暴露垂直连通通道，以准许贯穿芯片互连性。
与芯片边缘互连性相反的贯穿芯片互连性的一个优点包含可能的增加的互连性密度。多芯片堆叠中的芯片之间的芯片边缘连接受芯片边缘底材面的量限制。相反，贯穿芯片连接可穿过每一芯片的平面内的任何可用位置。在一个实施例中，使用芯片边缘连接和贯穿芯片连接两者来在多芯片堆叠中的芯片之间连通。尽管描述了贯穿芯片互连，但仅使用芯片边缘连接的实施例也在本发明的范围内。
图4展示使用上文所述的方法形成的芯片堆叠400的一个实施例。在一个实施例中，底部芯片410包含高良率芯片，例如再分布电路芯片。展示许多存储器芯片420位于再分布电路芯片410之上。逻辑芯片430(例如处理器芯片)堆叠在芯片堆叠400之上。
在一个实施例中，九个存储器芯片420堆叠在底部芯片410之上，其中单个逻辑芯片430堆叠在存储器芯片420之上。其它实施例包含单个堆叠400中的多个再分布电路芯片、单个堆叠400中的多个逻辑芯片430以及堆叠400的许多不同堆叠次序中的任何一者。首先放置再分布电路芯片提供了高良率基底晶片，其如上文所述增加制造良率。将至少一个逻辑芯片430放置在堆叠400的外表面上允许增加对堆叠中较热运行芯片中的一者的冷却。
图5展示包含多个逻辑芯片(例如多个处理器)的芯片堆叠500。再次将两个或两个以上再分布电路芯片512用作基底，其中两个或两个以上逻辑芯片510安装在再分布电路芯片512之上。接着将许多存储器芯片520堆叠在所述两个或两个以上逻辑芯片510之上。
虽然描述了本发明实施例的许多优点，但上述列举无意为详尽的。尽管本文已说明并描述了具体实施例，但所属领域的技术人员将了解，适合于实现同一目的的任何布置均可替代所展示的具体实施例。本申请案意在涵盖本发明的任何修改或变化。将理解，上文的描述意在为说明性的而非限制性的。所属领域的技术人员在审阅上文的描述后将明白上述实施例的组合以及其它实施例。本发明的范围包含其中使用上述结构和方法的任何其它应用。应参考所附权利要求书连同所述权利要求书被给予的均等物的完整范围来确定本发明的范围。

Claims (23)

1.一种形成半导体结构的方法，其包括：
将第一晶片附接到第二晶片，所述第二晶片包含多个半导体芯片；
从所述第一晶片的表面移除至少一个选定半导体芯片；以及
用至少一个替换半导体芯片来替换所述所移除的半导体芯片。
2.根据权利要求1所述的方法，其进一步包括将所述第一晶片形成为仅包含再分布电路。
3.根据权利要求1所述的方法，其进一步包括将所述多个半导体芯片选择为包含存储器芯片。
4.根据权利要求3所述的方法，其进一步包括将所述存储器芯片选择为包含DRAM芯片。
5.根据权利要求1所述的方法，其进一步包括将所述多个半导体芯片选择为包含逻辑芯片。
6.根据权利要求5所述的方法，其进一步包括将所述逻辑芯片选择为包含静态随机存取存储器。
7.根据权利要求1所述的方法，其中将第一晶片附接到第二晶片包含使用受控芯片坍塌连接结构来耦合所述芯片之间的输入/输出区。
8.根据权利要求1所述的方法，其中将第一晶片附接到第二晶片包含使用金到金接合连接结构来耦合所述芯片之间的输入/输出区。
9.根据权利要求1所述的方法，其中将所述第一晶片附接到第二晶片包含使用焊垫冶金术限制提离连接结构来耦合所述芯片之间的输入/输出区。
10根据权利要求9所述的方法，其中将第一晶片附接到第二晶片包含使用TiNiCuAu连接结构来耦合所述芯片之间的输入/输出区。
11.根据前述权利要求中任一权利要求所述的方法，其进一步包括将第三晶片附接到所述第二晶片，所述第三晶片包含第二多个半导体芯片；
从所述第三晶片的表面移除所述第二多个中的至少一个选定半导体芯片；以及
用至少一个替换半导体芯片来替换所述所移除的半导体芯片。
12.根据权利要求11所述的方法，其中所述第一晶片仅包含再分布电路，所述第二晶片仅包含存储器芯片，且所述第三晶片仅包含逻辑芯片。
13.根据前述权利要求中任一权利要求所述的方法，其进一步包含使个别芯片堆叠与所述堆叠半导体晶片分离。
14.根据权利要求13所述的方法，其中个别芯片堆叠包含堆叠九个堆叠存储器芯片。
15.根据权利要求11所述的方法，其进一步包括在后续晶片附接之前使至少一个晶片变薄。
16.根据权利要求13所述的方法，其中分离个别芯片堆叠包含将临时固持件晶片附接到所述逻辑晶片。
17.一种形成电子系统的方法，其包括：
形成半导体结构，其包含：
堆叠并互连许多半导体晶片，其包含：
将许多存储器晶片堆叠在起始晶片上；
将至少一个逻辑晶片附接到所述存储器晶片；
其中在所述堆叠工艺期间，移除并替换所述许多半导体晶片的一者或一者以上中的选定芯片；
使个别芯片堆叠与所述许多半导体晶片分离；
将所述半导体结构耦合到系统电路，所述系统电路包含显示器屏幕和输入装置；以及
将冷却系统耦合到所述半导体结构。
18.根据权利要求17所述的方法，其中将冷却系统耦合到所述半导体结构包含使冷却流体流经芯片与间隔在所述芯片之间的互连结构之间的间隙。
19.根据权利要求18所述的方法，其中使冷却流体流经间隙包含使经加压气体流经间隙。
20.根据权利要求19所述的方法，其中所述经加压气体包含氢气。
21.根据权利要求20所述的方法，其中所述经加压气体包含氦气。
22.根据权利要求18所述的方法，其中使冷却流体流经间隙包含使超临界流体流经间隙。
23.根据权利要求18所述的方法，其中使冷却流体流经间隙包含使液体流经间隙。
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