CN101556954A - 具有垂直柱状晶体管的半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种具有垂直柱状晶体管的半导体器件及其制造方法。该半导体器件包括形成在硅衬底的各个硅柱中的垂直柱状晶体管。该垂直柱状晶体管的栅极选择性地形成在硅柱的下部的一个表面上，该垂直柱状晶体管的漏极区彼此连接。
Description
技术领域
本发明涉及一种半导体器件，更具体地，本发明涉及一种半导体器件及其制造方法，其中浮体存储器形成为垂直柱状。
背景技术
因为未来的发展朝向较高集成度、较快操作速度以及降低的功耗的半导体器件，已经进行了研究针对可以稳定地进行期望操作的半导体器件。作为研究的结果，已揭示了一种浮体存储器，其中多个载流子在浮体中充电而不需使用电容器来改变晶体管的阈值电压(Vt)，使得浮体存储器可以写入和读取数据。
在上述浮体存储器中，如果当将高的正电压电位施加到漏极时产生热载流子，则由于热载流子的撞击电离(impact ionization)产生电子空穴对。当由于撞击电离产生电子空穴对时，空穴累积在为浮体的硅层中，电子通过施加于漏极的高电压被释放到漏极。从而，当空穴累积到硅衬底时，晶体管的阈值电压(Vt)降低，并且当施加电压到漏极时，会有大量的电流流动，由此可使晶体管用作存储器。例如，在浮体存储器中，″0″表示空穴未累积并且具有高的阈值电压的状态，″1″表示空穴累积并且具有低的阈值电压的状态。在此浮体存储器中，通过向源极和硅衬底之间的PN结施加正向偏压实施擦除操作，由此将累积的空穴释放到外部。
在上述浮体存储器中，没有电容器形成，因此不需要电容器形成工艺和电容器形成区。因此，当与动态随机存取存储器(DRAM)相比较时，浮体存储器的优点在于减少了实现浮体存储器所需的工艺数并且增加了密度。
浮体存储器在具有包括硅衬底、埋层氧化物层和硅层的堆叠结构的绝缘体上硅(SOI)晶片上实现。此浮体存储器未在由体硅制成的单晶硅晶片上实现。
然而，SOI晶片的价格高昂并且使用困难，因此当用前述SOI晶片实现浮体存储器时这样的制造成本是高的。此外，埋层氧化物层通过氧离子注入工艺和退火工艺形成在SOI晶片中，由于氧离子注入工艺而会导致硅中的缺陷。因此，SOI晶片的使用很可能使半导体器件的性能变差。
发明内容
本发明的实施例针对一种半导体器件及其制造方法，该半导体器件可通过不使用SOI晶片来形成制造成本降低的垂直柱状的浮体存储器而实现。
而且，本发明的实施例针对一种不需使用SOI晶片来实现的半导体器件及其制造方法，由此可防止由于在SOI晶片中形成埋层氧化物层而造成的硅中的缺陷。
再者，本发明的实施例针对一种半导体器件及其制造方法，其中浮体存储器具有垂直柱状结构，并且可利用普通的单晶硅晶片形成，因此可避免硅中的缺陷的发生，由此改善半导体器件的操作特性和可靠性。
根据本发明的实施例的半导体器件，其包括形成在硅衬底的各个硅柱中的垂直柱状晶体管。垂直柱状晶体管的栅极选择性地形成在硅柱的下部的一个表面上，垂直柱状晶体管的漏极区以彼此连接的方式形成。
栅极选择性地形成在两个邻接的垂直柱状晶体管的相对表面上。
栅极形成为埋设在硅柱的下部的一个表面中。
根据本发明的实施例，半导体器件包括：具有多个硅柱的硅衬底；形成在各个硅柱的下部的一个表面上的栅极；形成在硅柱的栅极上方的部分中的源极区；形成在硅衬底的栅极下方的部分中的漏极区，使得漏极区、栅极及源极区构成垂直柱状晶体管；以及字线，其形成为连接沿一个方向设置的垂直柱状晶体管的栅极，其中漏极区被形成使得沿垂直于一个方向的另一个方形设置的漏极区相互连接。
栅极选择性地仅形成在两个相邻的垂直柱状晶体管的相对表面上。
栅极形成为被埋设在硅柱的下部的一个表面中。
半导体器件还包括绝缘层，其被填充在包括字线的垂直柱状晶体管之间。
在根据本发明的实施例的制造半导体器件的方法中，垂直柱状晶体管的栅极分别形成在硅衬底的多个硅柱的每个硅柱的下部的一个表面上，并且该垂直柱状晶体管的漏极区形成为彼此相连。
栅极选择性地仅形成在两个相邻的垂直柱状晶体管的相对表面上。
栅极形成为被埋设在硅柱的下部的一个表面中。
根据本发明的另一实施例，用于制造半导体器件的方法包括以下步骤：蚀刻硅衬底从而形成多个硅柱；将第一绝缘层填充在除了栅极形成间隙之外的硅柱之间的间隙中；各向同性蚀刻未填充有第一绝缘层的在栅极形成间隙中的硅柱的下部的表面；在被各向同性蚀刻的硅柱的下部中形成栅极；移除第一绝缘层；在硅衬底的栅极下方的部分中形成漏极区；形成第二绝缘层从而填充具有选择性地形成在其的下部的一个表面上的栅极的硅柱之间的间隙；在第二绝缘层中形成字线以连接沿一个方向设置的栅极；形成第三绝缘层以填充包括字线的硅柱之间的间隙；在硅柱的栅极上方的部分中形成源极区，从而与栅极和漏极区共同构成垂直柱状晶体管；以及退火形成有源极区的硅衬底，使得沿垂直于一个方向的另一个方向设置的垂直柱状晶体管的漏极区相互连接。
形成硅柱的步骤包括以下步骤：在硅衬底上形成硬掩模以覆盖硅柱形成区；蚀刻硅衬底并且从而定义第一槽；在第一槽和硬掩模的侧壁上形成第一间隔物；以及使用硬掩模和第一间隔物作为蚀刻掩模刻蚀硅衬底在第一槽的底部上的部分，由此定义第二槽。
在定义第二槽的步骤之后，该方法还包括在第一间隔物和第二槽的表面上形成第二间隔物的步骤。
第一绝缘层包括氧化物层。
第二和第三绝缘层的每个包括氧化物层。
栅极分别仅形成在两个相邻的垂直柱状晶体管的相对表面上。
栅极形成为被埋设在硅柱的下部的一个表面中。
在形成漏极区的步骤之后以及形成第二绝缘层的步骤之前，该方法还包括蚀刻沿一个方向形成的漏极区的步骤，由此将漏极区彼此分隔。
附图说明
图1是示出根据本发明的实施例的半导体器件的截面图；
图2A到2H是示出根据本发明的另一实施例制造半导体器件的方法的工艺的截面图；
图3是与图2C相对应的平面图；
图4A和4B是与图2G相对应的、显示字线的形成的平面图。
具体实施方式
下面，将参照附图详细描述本发明的具体实施例。
图1是示出根据本发明的实施例的半导体器件的截面图。
参照图1，硅柱110形成在硅衬底100的表面上，能够作为浮体存储器(floating body memory)工作的垂直柱状晶体管120形成在硅柱110的范围内。第一绝缘层(未示出)、第二绝缘层144以及第三绝缘层(未示出)形成在垂直柱状晶体管120之间。
垂直柱状晶体管120的每个包括栅极114，其埋设在硅柱110的每个的下部的一个表面中；源极区116，其形成在硅柱110的栅极114上方的范围内；以及漏极区118a，其形成在栅极114下方的硅衬底100中。
形成在硅衬底100中的漏极区118a相互连接，使得垂直柱状晶体管120的主体被浮置，即垂直柱状晶体管120的主体作为浮体。
垂直柱状晶体管120的每个的栅极114仅形成在硅柱110的下部的一个表面上，其理由将在下面被描述。当栅极114形成为围绕硅柱110的下部时，如果硅柱110的宽度实质上到一定的程度，则当观察截面时由于定义在硅柱110两侧的耗尽区不会互相接触，因此在硅柱110中实现的垂直柱状晶体管120可作为浮体存储器工作。然而，当栅极形成为围绕硅柱110的下部时，当硅柱110的宽度减小，造成在硅柱110两侧定义的耗尽区相互重叠，使得垂直柱状晶体管120的沟道完全耗尽时，垂直柱状晶体管120不能作为浮体存储器工作。因此，根据本发明的实施例，栅极114仅形成在硅柱110的下部的一个表面上以防止垂直柱状晶体管120的沟道完全耗尽。
虽然图1中未示出，但通过金属镶嵌工艺(damascene process)连接栅极114的字线形成在垂直柱状晶体管120之间，并且被设置为与其中漏极区118a相互连接的方向垂直。
如上所述，在根据本发明的实施例的半导体器件中，可利用普通的单晶硅晶片实现浮体存储器，因为浮体存储器利用垂直柱状晶体管形成。据此，在根据本发明的实施例的半导体器件中，由于不必使用昂贵的SOI晶片，所以可降低制造成本。
再者，由于根据本发明的实施例的半导体器件利用普通的单晶硅晶片代替具有堆叠结构的SOI晶片实现，因此可以防止由于在SOI晶片中形成埋层氧化物层而造成的硅中的缺陷，因此，可改进半导体器件的特性和可靠性。
此外，由于根据本发明的半导体器件使用垂直柱状晶体管结构，所以即使硅柱的宽度由于高的集成度而减小，浮体存储器仍可正确地工作，因此，本发明的优势在于可以应用于高度集成的半导体器件的制造中。
图2A到2H、图3、图4A和图4B是示出根据本发明的另一个实施例的半导体器件的制造方法的视图。下面将参考这些附图对该方法进行描述。在此，图2A到2H是示出该方法的工艺的截面图，图3是与图2C相对应的平面图，图4A和图4B是与图2G相对应的平面图，其对字线的形成进行了描述。
参照图2A，焊垫氧化物层101和焊垫氮化物层102顺次形成在具有多个硅柱形成区的硅衬底100上，接着，通过选择性地蚀刻焊垫氮化物层102和焊垫氧化物层101形成硬掩模103，以覆盖硅衬底100的硅柱形成区。然后，通过利用硬掩模103作为蚀刻掩模来蚀刻硅衬底100的暴露部分，具有预定深度的第一槽H1被定义。
参照图2B，第一氧化物层104和第一氮化物层105顺次形成在硬掩模103上，二者包括第一槽H1的表面。接着，通过回蚀第一氮化物层105和第一氧化物层104，第一间隔物(spacer)106形成在第一槽H1和硬掩模103的侧壁上。接着，利用硬掩模103，包括第一间隔物106作为蚀刻掩模，通过蚀刻第一槽H1下方的硅衬底100的部分定义第二槽H2。通过此工艺，形成由第一槽H1和第二槽H2定义的多个硅柱110，该些硅柱110被设置成矩阵形式。
第二氧化物层107和第二氮化物层108顺次形成在第二槽H2、第一间隔物106、硬掩模103的表面上。接着，通过回蚀第二氮化物层108和第二氧化物层107，第二间隔物109形成在第二槽H2和第一间隔物106的侧壁上。
参照图2C，包括氧化物层的第一绝缘层142形成在硅衬底100上以填充硅衬底100上形成的硅柱110之间的间隙。接着，第一绝缘层142被移除直到暴露硬掩模103。通过回蚀工艺或者化学机械抛光(CMP)工艺来实施第一绝缘层142的移除。接着，第一绝缘层142的填充栅极形成间隙的部分被移除，使得第一绝缘层142仅出现在除了栅极形成间隙之外的硅柱110之间的间隙中。
在此，如图3所示，选择性地移除第一绝缘层142以下列方式实施：在得到的形成有第一绝缘层142的硅衬底100上形成第一光致抗蚀剂图案150以暴露栅极形成间隙，第一绝缘层142的通过第一光致抗蚀剂图案150暴露的填充在栅极形成间隙中的部分被移除。
参照图2D，第二间隔物109在栅极形成间隙中被暴露的部分被移除。接着，通过各向同性刻蚀在栅极形成间隙中与第二槽H2在栅极形成间隙中的侧壁相对应的硅柱110的表面的下部(其由于移除第二间隔物109被暴露)来定义凹的第三槽H3。结果，凹的第三槽H3被定义在硅柱110的表面的下部中，在栅极形成间隙中凹的第三槽H3彼此面对。第三槽H3被定义为仅在硅柱110的被暴露的表面上，而没有环状地延伸。
参照图2E，包括氧化物层等的栅极绝缘层112以及包括多晶硅层等的栅极导电层113顺次形成在得到的具有定义在其中的第三槽H3的硅衬底100上。接着，通过各向异性刻蚀栅极导电层113和栅极绝缘层112形成栅极114使得栅极114埋设在第三槽H3中。这里，栅极114被形成使得其填充第三槽H3，然而仅覆盖硅柱110的下部的暴露表面。
参照图2F，填充在硅柱110之间的除了栅极形成间隙的间隙中的第一绝缘层142被去除。接着，通过在移除第一绝缘层142之后的得到的硅衬底100上进行预定导电类型杂质(例如，N型杂质)的离子注入，离子注入层形成在硅衬底100在栅极114下方，包括第二槽H2下方的部分中。接着，通过蚀刻离子注入层，漏极区118定义在硅衬底100的部分中。
参照图2G，包括氧化层的第二绝缘层144沉积在得到的硅衬底100上，以填充硅柱110之间，包括栅极114之间的间隙。接着，第二绝缘层144被回蚀或化学机械抛光(CMP)直到暴露硬掩模103的上表面。接着，第二绝缘层144根据本领域内已知的金属镶嵌工艺被蚀刻，从而定义沟槽(trench)以暴露与漏极区118所设置的方向垂直设置的栅极114。接着，通过利用导电层例如多晶硅层填充该沟槽，形成字线130(见图4B)连接沿垂直于漏极区所形成的方向设置的栅极114。因此，第三绝缘层(未示出)沉积在硅柱110之间的字线130上以覆盖字线130。
下面将详细描述字线130的形成。
首先，如图4A所示，第二光致抗蚀剂图案152形成在形成有第二绝缘层144的硅衬底100上以暴露字线形成区，即第二绝缘层144的置于以预定方向设置的栅极114上方及其之间的部分。接着，通过蚀刻第二绝缘层144的通过第二光致抗蚀剂图案152暴露的部分，在第二绝缘层144中定义沟槽(未示出)以暴露以预定方向设置的栅极114。
接着，如图4B所示，通过将包括多晶硅层等的导电层填充到沟槽中，字线130被形成以连接以预定方向设置的栅极114。
在图4A和4B中，附图标记A表示一区域栅极114形成于其中。
参照如图2H，存在于硅柱110的上表面上方的硬掩模103和第二绝缘层144的部分被同时移除，使得硅柱110的上表面被暴露。其后，在硅柱110的栅极114上方的暴露部分上实施预定导电类型杂质(例如，N型杂质)的离子注入工艺。接着，通过退火经过N型杂质的离子注入的硅衬底100，在硅柱110的栅极114上方的暴露部分中形成源极区116。由此，包括栅极114、源极区116和漏极区118a的垂直柱状晶体管120形成。当实施退火时，因为漏极区118a中的N型杂质扩散，所以沿垂直于栅极114所形成的方向设置的漏极区118a相互连接，导致晶体管的浮体的形成。
在此，在根据本发明的实施例的垂直柱状晶体管120中，由于栅极114形成为覆盖硅柱110一个表面，而非完全围绕硅柱110的下部，所以使浮体存储器能够工作。
据此，虽然未显示于图中，但通过顺次进行一连串的工艺，这些工艺包括用于形成将要接触垂直柱状晶体管120的源极区116的存储节点接触的工艺，便完成具有根据本发明的垂直柱状晶体管结构的浮体存储器单元的半导体器件的制造。
由上述可知，在本发明中，具有垂直柱状晶体管结构的能够作为浮体存储器工作的半导体器件通过改变栅极形成位置利用普通的硅衬底被实现。
因此，在本发明中，由于没有必要使用高价的SOI晶片，因此可降低制造成本。再者，根据本发明，可以防止与SOI晶片的堆叠结构相关的缺陷，因此可改进半导体器件的特性和可靠性。而且，由于能够作为浮体存储器工作的半导体器件利用垂直柱状晶体管被制造，所以采用本发明有助于制造高度集成的半导体器件。
虽然出于说明的目的对本发明的具体实施例进行了描述，但本领域的技术人员应该认识到的是在不偏离在所附权利要求中所揭示的本发明的范围和精神的前提下，可以进行各种修改、增加及替换。
本申请要求于2008年4月10日提交的韩国专利申请No.10-2008-0033301的优先权，其全部内容以引用方式合并在此。
Claims (18)
1.一种半导体器件，包括：
多个垂直柱状晶体管，形成在硅衬底的各个硅柱中，每个垂直柱状晶体管包括：
栅极，选择性地形成在所述硅柱的下部的一个表面上；及
漏极区，
其中两个相邻的垂直柱状晶体管的所述漏极区被连接。
2.如权利要求1所述的半导体器件，其中所述两个相邻的垂直柱状晶体管的所述栅极仅选择性地形成在所述两个相邻的垂直柱状晶体管的相对表面上，使得所述两个相邻的垂直柱状晶体管的栅极彼此面对。
3.如权利要求1所述的半导体器件，其中所述栅极埋设在所述硅柱的下部的一个表面中。
4.一种半导体器件，包括：
包括多个硅柱的硅衬底，每个硅柱包括：
栅极，形成所述硅柱的下部的一个表面上；
源极区，形成在所述硅柱的所述栅极上方的部分中；
漏极区，形成在所述硅衬底的所述栅极下方的部分中，使得所述漏极区、所述栅极及所述源极区构成垂直柱状晶体管；及
字线，连接两个相邻的垂直柱状晶体管的栅极，并且沿一个方向设置，
其中所述两个相邻的垂直柱状晶体管的漏极区被连接，并且沿垂直于所述字线的方向形成。
5.如权利要求4所述的半导体器件，其中所述两个相邻的垂直柱状晶体管的栅极仅选择性地形成在所述两个相邻的垂直柱状晶体管的相对表面上，使得所述两个相邻的垂直柱状晶体管的栅极彼此面对。
6.如权利要求4所述的半导体器件，其中所述栅极埋设在所述硅柱的下部的一个表面中。
7.如权利要求4所述的半导体器件，还包括：
绝缘层，插设于包括所述字线的所述两个相邻的垂直柱状晶体管之间。
8.一种制造半导体器件的方法，其中垂直柱状晶体管的栅极分别形成在硅衬底的多个硅柱的每个硅柱的下部的一个表面上，所述垂直柱状晶体管的漏极区形成为相互连接。
9.如权利要求8所述的方法，其中所述栅极仅选择性地形成在两个相邻的垂直柱状晶体管的相对表面上，使得所述两个相邻的垂直柱状晶体管的栅极彼此面对。
10.如权利要求8所述的方法，其中所述栅极埋设在所述多个硅柱的每个硅柱的下部的一个表面中。
11.一种制造半导体器件的方法，其包括以下步骤：
刻蚀硅衬底形成多个硅柱；
将第一绝缘层填充到所述硅柱之间的间隙中，除了栅极形成间隙之外；
对于未填充有所述第一绝缘层的所述栅极形成间隙中的所述硅柱的下部的表面进行各向同性蚀刻；
在被各向同性蚀刻的所述硅柱的下部中形成栅极；
移除所述第一绝缘层；
在所述硅衬底的所述栅极下方的部分中形成漏极区；
形成第二绝缘层填充所述硅柱之间的间隙，所述硅柱具有选择性地形成在所述硅柱的下部的表面上的所述栅极；
在所述第二绝缘层中形成字线以连接沿一个方向设置的栅极；
形成第三绝缘层以填充包括所述字线的所述硅柱之间的间隙；
在所述硅柱的所述栅极上方的部分中形成源极区，使得所述源极区、所述漏极区及所述栅极构成垂直柱状晶体管；及
退火得到的形成有所述源极区的硅衬底，使得所述垂直柱状晶体管的漏极区彼此相连，其中所述漏极区被设置为垂直于所述字线的方向。
12.如权利要求11所述的方法，其中形成所述硅柱的步骤包括以下步骤：
在所述硅衬底上形成硬掩模覆盖硅柱形成区；
将所述硅衬底蚀刻来定义第一槽；
在所述第一槽和所述硬掩模的侧壁上形成第一间隔物；及
利用所述硬掩模和所述第一间隔物作为蚀刻掩模蚀刻所述硅衬底的在所述第一槽的底部的部分，从而定义第二槽。
13.如权利要求12所述的方法，其中在定义所述第二槽的步骤之后，所述方法还包括以下步骤：
在所述第一间隔物和所述第二槽的表面上形成第二间隔物。
14.如权利要求11所述的方法，其中所述第一绝缘层包括氧化物层。
15.如权利要求11所述的方法，其中所述第二绝缘层和所述第三绝缘层的每个包括氧化物层。
16.如权利要求11所述的方法，其中所述栅极仅分别形成在两个相邻的垂直柱状晶体管的相对表面上，使得所述两个相邻的垂直柱状晶体管的栅极彼此面对。
17.如权利要求11所述的方法，其中所述栅极埋设在所述多个硅柱的每个硅柱的下部的一个表面中。
18.如权利要求11所述的方法，其中在形成所述漏极区的步骤之后及形成所述第二绝缘层的步骤之前，所述方法还包括以下步骤：
蚀刻在与所述字线的方向垂直的方向中形成的漏极区以彼此分隔所述漏极区。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN113506737A (zh) * | 2021-04-20 | 2021-10-15 | 芯盟科技有限公司 | 柱形晶体管及其制造方法、半导体器件及其制造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
| US8361856B2 (en) | 2010-11-01 | 2013-01-29 | Micron Technology, Inc. | Memory cells, arrays of memory cells, and methods of forming memory cells |
| US8450175B2 (en) | 2011-02-22 | 2013-05-28 | Micron Technology, Inc. | Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith |
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| US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
| US8437184B1 (en) | 2011-12-06 | 2013-05-07 | Rexchip Electronics Corporation | Method of controlling a vertical dual-gate dynamic random access memory |
| US9036391B2 (en) | 2012-03-06 | 2015-05-19 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells |
| US9129896B2 (en) * | 2012-08-21 | 2015-09-08 | Micron Technology, Inc. | Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors |
| US9006060B2 (en) | 2012-08-21 | 2015-04-14 | Micron Technology, Inc. | N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors |
| US9478550B2 (en) | 2012-08-27 | 2016-10-25 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors |
| US9000513B2 (en) * | 2012-11-12 | 2015-04-07 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device and semiconductor device with surrounding gate transistor |
| US9029940B2 (en) | 2013-01-18 | 2015-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical tunneling field-effect transistor cell |
| US8754470B1 (en) | 2013-01-18 | 2014-06-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical tunneling field-effect transistor cell and fabricating the same |
| US9111853B2 (en) | 2013-03-15 | 2015-08-18 | Micron Technology, Inc. | Methods of forming doped elements of semiconductor device structures |
| TWI572040B (zh) * | 2013-06-21 | 2017-02-21 | 竹懋科技股份有限公司 | 溝槽型－垂直式雙擴散金氧半電晶體結構及其製造方法 |
| US9773888B2 (en) * | 2014-02-26 | 2017-09-26 | Micron Technology, Inc. | Vertical access devices, semiconductor device structures, and related methods |
| US9606291B2 (en) * | 2015-06-25 | 2017-03-28 | Globalfoundries Inc. | Multilevel waveguide structure |
| US20190172920A1 (en) * | 2017-12-06 | 2019-06-06 | Nanya Technology Corporation | Junctionless transistor device and method for preparing the same |
| US11646372B2 (en) * | 2020-09-19 | 2023-05-09 | International Business Machines Corporation | Vertical transistor floating body one transistor DRAM memory cell |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5385853A (en) * | 1992-12-02 | 1995-01-31 | International Business Machines Corporation | Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET) |
| KR960016773B1 (en) * | 1994-03-28 | 1996-12-20 | Samsung Electronics Co Ltd | Buried bit line and cylindrical gate cell and forming method thereof |
| JP3371708B2 (ja) * | 1996-08-22 | 2003-01-27 | ソニー株式会社 | 縦型電界効果トランジスタの製造方法 |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6304483B1 (en) * | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| US6424001B1 (en) * | 2001-02-09 | 2002-07-23 | Micron Technology, Inc. | Flash memory with ultra thin vertical body transistors |
| JP3884266B2 (ja) * | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| JP4053738B2 (ja) * | 2001-04-26 | 2008-02-27 | 株式会社東芝 | 半導体メモリ装置 |
| DE10219329B4 (de) | 2002-04-30 | 2014-01-23 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
| US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
| KR100618875B1 (ko) | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
| KR100734266B1 (ko) | 2005-07-15 | 2007-07-02 | 삼성전자주식회사 | 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법 |
| KR100660881B1 (ko) | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 |
| KR100725370B1 (ko) * | 2006-01-05 | 2007-06-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
| KR100712552B1 (ko) | 2006-02-13 | 2007-05-02 | 삼성전자주식회사 | 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그제조 방법 |
| KR20090007393A (ko) * | 2006-04-04 | 2009-01-16 | 마이크론 테크놀로지, 인크. | 나노핀 터널링 트랜지스터 |
| KR100759839B1 (ko) * | 2006-06-19 | 2007-09-18 | 삼성전자주식회사 | 수직 채널 반도체 장치 및 그 제조 방법 |
| US7719869B2 (en) * | 2007-11-19 | 2010-05-18 | Qimonda Ag | Memory cell array comprising floating body memory cells |
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-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103872129A (zh) * | 2012-12-18 | 2014-06-18 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| US9786766B2 (en) | 2012-12-18 | 2017-10-10 | SK Hynix Inc. | Methods of fabricating transistors with a protection layer to improve the insulation between a gate electrode and a junction region |
| CN113506737A (zh) * | 2021-04-20 | 2021-10-15 | 芯盟科技有限公司 | 柱形晶体管及其制造方法、半导体器件及其制造方法 |
| CN113506737B (zh) * | 2021-04-20 | 2023-07-14 | 芯盟科技有限公司 | 柱形晶体管及其制造方法、半导体器件及其制造方法 |
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